JP6399887B2 - Ｔｓｖ構造を具備した集積回路素子及びその製造方法 - Google Patents

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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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Description

本発明は、集積回路素子及びその製造方法に係り、特に、ＴＳＶ（through-silicon-via）構造を具備した集積回路素子及びその製造方法に関する。
１つの半導体パッケージ内に複数の半導体チップを搭載する３Ｄ（３−dimensional）パッケージの開発が活発になるにつれ、基板またはダイ（die）を貫通し、垂直に電気的接続を形成するＴＳＶ技術が非常に重要であると認識されている。３Ｄパッケージの性能及び信頼度を向上させるために、ＴＳＶ構造において、安定した動作特性及び高い信頼性を提供することができる素子の形成技術が必要である。
本発明が解決しようとする課題は、基板上に形成された多層配線構造と、基板を貫通するＴＳＶ構造との間に、信頼性ある配線連結構造を有する集積回路素子を提供することである。
本発明が解決しようとする課題はまた、基板上に形成された多層配線構造と、基板のバックサイドから形成されるＴＳＶ構造とを、工程変動によるコンタクト不良などの問題の発生なしに、連結することができる集積回路素子の製造方法を提供する。
本発明の技術的思想による一様態による集積回路素子は、基板上の第１領域において、互いに異なるレベルに離隔されて形成された複数の第１配線層と、前記複数の第１配線層それぞれの間において、それらを連結する複数の第１コンタクトプラグと、を含む第１多層配線構造；前記基板上の第２領域において、前記複数の第１配線層のうち少なくとも１層の第１配線層と同一レベルに形成される第１パッド層と、前記複数の第１コンタクトプラグのうち少なくとも１つの第１コンタクトプラグと同一レベルに形成され、前記第１パッド層に接する第２パッド層と、を含むＴＳＶ（through-silicon-via）ランディングパッド；前記ＴＳＶランディングパッド上に形成された第２多層配線構造；及び前記基板を貫通し、前記ＴＳＶランディングパッドを介して、前記第２多層配線構造に連結されるＴＳＶ構造；を含みもする。
一部の実施形態において、前記基板の主面延長方向と平行方向における前記第２パッド層の幅は、前記少なくとも１つの第１コンタクトプラグの幅よりさらに広い。
一部の実施形態において、前記基板の主面延長方向と平行方向における、前記第１パッド層の幅と、前記第２パッド層の幅は、互いに異なる。
一部の実施形態において、前記第１パッド層及び第２パッド層は、それぞれ金属層と、前記金属層の少なくとも一部を取り囲む導電性バリア膜と、を含む。
本発明の技術的思想による一様態による集積回路素子は、前記ＴＳＶランディングパッドは、前記第１パッド層と垂直にオーバーラップされる位置において、前記第２パッド層に連結され、前記複数の第１配線層のうちいずれか１層の第１配線層と同一レベルに形成される第３パッド層をさらに含んでもよい。
一部の実施形態において、前記基板の主面延長方向と平行方向における前記第２パッド層の幅より、前記第３パッド層の幅がさらに狭い。前記第３パッド層は、金属層と、前記金属層の少なくとも一部を取り囲む導電性バリア膜と、を含んでもよい。
本発明の技術的思想による一様態による集積回路素子は、前記第２領域で、前記基板と、前記ＴＳＶランディングパッドとの間に介在された絶縁膜をさらに含んでもよい。そして、前記ＴＳＶ構造は、前記基板及び前記絶縁膜を貫通し、前記ＴＳＶランディングパッドに連結されたりもする。
一部の実施形態において、前記ＴＳＶランディングパッドは、前記基板上の第２領域において、第１範囲にかけて延長され、前記ＴＳＶ構造は、前記基板上の第２領域において、前記第１範囲に含まれる第２範囲内において、前記ＴＳＶランディングパッドに連結される。
一部の実施形態において、前記ＴＳＶ構造は、前記ＴＳＶランディングパッドに接する上面を有し、前記上面のうち一部だけ前記ＴＳＶランディングパッドに接する。
一部の実施形態において、前記ＴＳＶランディングパッドの少なくとも一部は、メッシュパターンによってなる。他の一部実施形態において、前記ＴＳＶランディングパッドの少なくとも一部は、互いに離隔された複数のパターンによってなる。
本発明の技術的思想による一様態による集積回路素子において、前記第２多層配線構造は、互いに異なるレベルに離隔されて形成された複数の第２配線層と、前記複数の第２配線層のうちいずれか１層の第２配線層から、前記ＴＳＶランディングパッドまで連結されており、互いに離隔された複数の第２コンタクトプラグと、をさらに含んでもよい。
本発明の技術的思想による他の様態による集積回路素子は、メモリセルアレイ領域及びＴＳＶ領域を含む基板と、前記メモリセルアレイ領域において、前記基板上に形成された多層配線構造と、前記ＴＳＶ領域において、前記基板上に形成された多重層構造のＴＳＶランディングパッドと、前記ＴＳＶ領域において、前記基板を貫通し、前記ＴＳＶランディングパッドに連結されたＴＳＶ構造と、を含み、前記多層配線構造は、垂直にオーバーラップされる位置において、互いに離隔されている複数の配線層と、前記複数の第１配線層それぞれの間において、それらを相互連結する複数のコンタクトプラグと、を含み、前記ＴＳＶランディングパッドは、前記基板上で、前記複数の配線層のうち少なくとも１層の配線層と同一レベルに形成される第１パッド層と、前記複数のコンタクトプラグのうち少なくとも１つのコンタクトプラグと同一レベルに形成され、前記第１パッド層に接する第２パッド層と、を含む。
一部の実施形態において、前記第１パッド層及び前記第２パッド層は、それぞれ前記基板の主面延長方向と平行方向において、前記ＴＳＶ構造の幅よりさらに広い幅を有することができる。
本発明の技術的思想による一様態による集積回路素子の製造方法においては、基板上の第１領域に配置される第１配線層と、前記基板上の第２領域に配置されるＴＳＶランディングパッドの第１部分である第１パッド層と、を同時に形成する。前記基板上の第１領域において、前記第１配線層とは異なるレベルに配置される第１コンタクトプラグと、前記第１パッド層上で、前記第１パッド層に連結され、前記ＴＳＶランディングパッドの第２部分である第２パッド層と、を同時に形成する。前記第２領域において、前記基板を貫通し、前記ＴＳＶランディングパッドに連結されるＴＳＶ構造を形成する。
前記基板の主面延長方向と平行方向における前記第１コンタクトプラグの幅は、前記第１配線層の幅よりさらに狭く、前記第２パッド層の幅は、前記第１コンタクトプラグの幅よりさらに広くなるように形成されもする。
前記基板の主面延長方向と平行方向において、前記第１パッド層及び前記第２パッド層は、互いに異なる幅を有するように形成されもする。
本発明の技術的思想による一様態による集積回路素子の製造方法は、前記基板上の第１領域において、前記第１配線層及び前記第１コンタクトプラグとは異なるレベルに配置される第２配線層と、前記第２パッド層上で、前記第２パッド層に連結され、前記ＴＳＶランディングパッドの第３部分である第３パッド層と、を同時に形成する段階をさらに含んでもよい。
前記基板の主面延長方向と平行方向において、前記第１パッド層、前記第２パッド層及び前記第３パッド層それぞれの幅は、前記基板に近くなるほどさらに広い幅を有するように形成されたりもする。
本発明の技術的思想による一様態による集積回路素子の製造方法において、前記第１配線層と前記第１パッド層とを同時に形成する段階は、前記基板上で、前記第１領域には、第１ホールが形成され、前記第２領域には、第２ホールが形成された絶縁パターンを形成する段階と、前記第１ホール内にある第１埋め込み部分と、前記第２ホール内にある第２埋め込み部分と、を含む第１導電層を形成する段階と、前記第１導電層において、前記第１埋め込み部分からなる前記第１配線層と、前記第１導電層において、前記第２埋め込み部分からなる前記第１パッド層と、を形成する段階を含んでもよい。
一部の実施形態において、前記第１コンタクトプラグは、前記第１配線層と接するように形成されたりもする。
本発明の技術的思想による一様態による集積回路素子の製造方法において、前記ＴＳＶ構造を形成する段階は、前記基板の一部をエッチングし、前記第１パッド層を露出させるビアホールを形成する段階と、前記ビアホール内において、前記第１パッド層に連結される前記ＴＳＶ構造を形成する段階と、を含んでもよい。
本発明の技術的思想による他の様態による集積回路素子の製造方法においては、基板上の第１領域に、複数の配線層と、前記複数の配線層を相互連結するための複数のコンタクトプラグと、を含む多層配線構造を形成する。前記基板上の第２領域において、前記複数の配線層、及び前記複数のコンタクトプラグのうち、前記基板からの距離が互いに異なる少なくとも２個と同一レベルに形成され、前記少なくとも２個の構成物質と同一物質からなる多重層構造のＴＳＶランディングパッドを形成する。前記第２領域において、前記基板を貫通し、前記ＴＳＶランディングパッドに連結されるＴＳＶ構造を形成する。
一部の実施形態において、前記ＴＳＶランディングパッドのうち少なくとも一部は、メッシュパターン、または互いに離隔された複数のパターンの形状を有するように形成される。
本発明の技術的思想による集積回路素子においては、基板を貫通するＴＳＶ構造に連結されるように、基板上に形成されるＴＳＶランディングパッドが、基板上の多層配線構造のうち、基板からの距離が互いに異なる複数の配線層、複数のコンタクトプラグ、またはそれらの組み合わせのうちから選択される少なくとも２層と同一レベルに形成され、それら少なくとも２層と同一物質からなる多重層構造を有する。このように、多重層構造からなるＴＳＶランディングパッドは、比較的厚い厚みを提供することにより、ＴＳＶ構造を形成するために、基板を貫通する複数のビアホールを形成するにあたって発生しうるエッチング工程時の変動発生による問題を円滑に解決することができる。
本発明の技術的思想による実施形態による集積回路素子の概略的な構成を例示した平面図。 本発明の技術的思想による実施形態による集積回路素子について説明するための断面図。 本発明の技術的思想による実施形態による集積回路素子のＴＳＶランディングパッドの例示的な平面構造を示す平面図。 本発明の技術的思想による実施形態による集積回路素子のＴＳＶランディングパッドの例示的な構成について説明するための拡大断面図。 本発明の技術的思想による実施形態による集積回路素子について説明するための断面図。 本発明の技術的思想による実施形態による集積回路素子のＴＳＶランディングパッドの例示的な平面構造を示す平面図。 本発明の技術的思想による実施形態による集積回路素子のＴＳＶランディングパッドに採用することができるランディングパッド層の平面図。 本発明の技術的思想による実施形態による集積回路素子のＴＳＶランディングパッドに採用することができるランディングパッド層の平面図。 本発明の技術的思想による実施形態による集積回路素子のＴＳＶランディングパッドに採用することができるランディングパッド層の平面図。 本発明の技術的思想による実施形態による集積回路素子のＴＳＶランディングパッドに採用することができるランディングパッド層の平面図。 本発明の技術的思想による実施形態による集積回路素子について説明するための断面図。 本発明の技術的思想による実施形態による集積回路素子について説明するための断面図。 本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために工程順序によって図示した断面図。 本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために工程順序によって図示した断面図。 本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために工程順序によって図示した断面図。 本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために工程順序によって図示した断面図。 本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために工程順序によって図示した断面図。 本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために工程順序によって図示した断面図。 本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために工程順序によって図示した断面図。 本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために工程順序によって図示した断面図。 本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために工程順序によって図示した断面図。 本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために工程順序によって図示した断面図。 本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために工程順序によって図示した断面図。 本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために工程順序によって図示した断面図。 本発明の技術的思想による一実施形態による集積回路素子の要部構成を示す断面図。 本発明の技術的思想による一実施形態による集積回路素子の要部構成を示す平面図。 本発明の技術的思想による一実施形態による集積回路素子の要部構成を示すダイヤグラム。
以下、添付図面を参照し、本発明の実施形態について詳細に説明する。図面上の同一構成要素については、同一参照符号を使用し、それらに係わる重複説明は省略する。
本発明の実施形態は、当該技術分野において当業者に本発明についてさらに完全に説明するために提供されるものであり、以下の実施形態は、さまざまな他の形態に変形され、本発明の範囲は、以下の実施形態に限定されるものではない。むしろ、それら実施形態は、本開示をさらに充実させて完全にし、当業者に本発明の思想を完全に伝達するために提供される。
本明細書において、第１、第２のような用語が、多様な部材、領域、層、部位及び／または構成要素について説明するために使用されるが、それら部材、部品、領域、層、部位及び／または構成要素は、それら用語によって限定されるものではないということは、自明である。それら用語は、特定の順序や上下または優劣を意味するものではなく、１つの部材、領域、部位または構成要素を、他の部材、領域、部位または構成要素と区別するためにのみ使用される。従って、以下で述べる第１の部材、領域、部位または構成要素は、本発明の教示から外れることなしに、第２の部材、領域、部位または構成要素を指すことができる。例えば、本発明の権利範囲から離脱せずに、第１構成要素は、第２構成要素と命名され、同様に、第２構成要素も、第１構成要素と命名されもする。
取り立てて定義されない限り、ここに使用される全ての用語は、技術用語及び科学用語を含み、本発明概念が属する技術分野で当業者が共通して理解しているところと同一の意味を有する。また、一般的に使用される、辞典に定義されているような用語は、関連技術の脈絡で、それらが意味するところと一貫する意味を有すると解釈されなければならず、ここに明示的に定義しない限り、過度に形式的な意味に解釈されてはならないということが分かるであろう。
ある実施形態が異なって具現可能である場合、特定の工程順序は、説明される順序と異なって遂行されもする。例えば、連続して説明される２つの工程が、実質的に同時に遂行されもし、説明される順序と反対の順序で遂行されたりもする。
添付図面において、例えば、製造技術及び／または公差によって、図示された形状の変形が予想されたりもする。従って、本発明の実施形態は、本明細書に図示された領域の特定形状に制限されるものであると解釈されるものではなく、例えば、製造過程でもたらされる形状の変化を含むものである。
図１は、本発明の技術的思想による実施形態による集積回路素子１０の概略的な構成を例示した平面図である。
集積回路素子１０のメモリチップ１２は、複数のメモリブロック１４を含む。これら複数のメモリブロック１４には、複数のメモリセルが配置される。また、複数のメモリブロック１４には、複数のワードライン、複数のビットライン、センスアンプなどが多様な方式で配置される。さらに、複数のメモリブロック１４の周辺には、複数のカラムデコーダ１６と、複数のロウデコーダ１８と、ＴＳＶ（through-silicon-via）領域２０とが配置される。複数のカラムデコーダ１６は、アドレスが入力され、それがデコーディングされ、メモリブロック１４のカラムラインを選択することができる。複数のロウデコーダ１８は、アドレスが入力され、それがデコーディングされ、メモリブロック１４のロウラインを選択するためのロウアドレスを出力することができる。メモリチップ１２は、ライトドライバ、入出力センスアンプ及び入出力バッファをさらに具備することができる。メモリチップ１２の入出力バッファは、ＴＳＶ構造３０を介して、外部から信号を受信したり、あるいはＴＳＶ構造３０を介して、外部に信号を送信することができる。
ＴＳＶ領域２０は、メモリチップ１２のほぼ中央部に位置する。ＴＳＶ領域２０には、複数のＴＳＶ構造３０が配置される。
図２Ａは、本発明の技術的思想による実施形態による集積回路素子１００について説明するための断面図である。
図２Ａを参照すれば、集積回路素子１００の基板１１０は、パターン形成密度が比較的高いメモリセルアレイ領域（以下、「ＭＣ領域」とする）と、ＭＣ領域よりも低いパターン形成密度を有するＴＳＶ領域と、を含む。
図２ＡのＭＣ領域は、図１の複数のメモリブロック１４の一部構成に対応する。そして、図２ＡのＴＳＶ領域は、図１のＴＳＶ領域２０の一部構成に対応する。
一部の実施形態において、基板１１０は、半導体ウェーハである。少なくとも一部の実施形態において、基板１１０は、Ｓｉ（silicon）を含む。他の一部実施形態において、基板１１０は、Ｇｅ（germanium）のような半導体元素、またはＳｉＣ（silicon carbide）、ＧａＡｓ（gallium arsenide）、ＩｎＡｓ（indium arsenide）及びＩｎＰ（indium phosphide）のような化合物半導体を含んでもよい。少なくとも１つの実施形態において、基板１１０は、ＳＯＩ（silicon on insulator）構造を有することができる。例えば、基板１１０は、ＢＯＸ層（buried oxide layer）を含んでもよい。一部の実施形態において、基板１１０は、導電領域、例えば、不純物がドーピングされたウェル、または不純物がドーピングされた構造物を含んでもよい。また、基板１１０は、ＳＴＩ（shallow trench isolation）構造のような多様な素子分離構造を有することができる。
基板１１０上に、ＦＥＯＬ（front-end-of-line）構造１２０が形成されている。
ＦＥＯＬ構造１２０は、多種の複数の個別素子（individual devices）１２２と、層間絶縁膜１２４を含む。複数の個別素子１２２は、多様な微細電子素子（microelectronic devices）、例えば、ＣＭＯＳトランジスタ（complementary metal-insulator-semiconductor transistor）、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）、システムＬＳＩ（large scale integration）、ＣＩＳ（ＣＭＯＳ imaging sensor）のようなイメージセンサ、ＭＥＭＳ（micro-electro-mechanical system）、能動素子、受動素子などを含んでもよい。これら複数の個別素子１２２は、基板１１０の導電領域に電気的に連結される。また、複数の個別素子１２２は、それぞれ層間絶縁膜１２４によって、隣接する他の個別素子と電気的に分離される。
ＦＥＯＬ構造１２０上に、エッチング停止層１２６が形成されている。一部の実施形態において、層間絶縁膜１２４は、酸化膜からなり、エッチング停止層１２６は、窒化膜からもなるが、本発明の技術的思想は、それらに限定されるものではない。
ＭＣ領域において、ＦＥＯＬ構造１２０上のエッチング停止層１２６上に、ＢＥＯＬ（back-end-of-line）構造１３０が形成されている。このＢＥＯＬ構造１３０は、金属層間絶縁膜１３２、及び複数の第１多層配線構造１４０を含む。この複数の第１多層配線構造１４０は、それぞれ垂直にオーバーラップされる位置において、互いに離隔されている複数の第１配線層１４２と、この複数の第１配線層１４２それぞれの間において、それらを相互連結する複数の第１コンタクトプラグ１４４と、を含む。
ＴＳＶ領域において、ＦＥＯＬ構造１２０上のエッチング停止層１２６上には、多重層構造のＴＳＶランディングパッド１５０が形成されている。
ＴＳＶランディングパッド１５０は、基板１１０上の第１多層配線構造１４０において、基板１１０から距離が互いに異なる複数の第１配線層１４２、複数の第１コンタクトプラグ１４４、またはそれらの組み合わせのうちから選択される少なくとも２層と同一レベルに形成され、それら少なくとも２層と同一物質からなる多重層構造を有する。
図２Ａには、ＴＳＶランディングパッド１５０は、複数の第１多層配線構造１４０を構成する複数の第１配線層１４２のうちいずれか１層の第１配線層１４２と同一レベルに形成される第１パッド層１５２と、複数の第１コンタクトプラグ１４４のうち少なくとも１つの第１コンタクトプラグ１４４と同一レベルに形成され、第１パッド層１５２に接する第２パッド層１５４と、を含む場合を例示している。また、ＴＳＶランディングパッド１５０が、第１パッド層１５２及び第２パッド層１５４からなる二重層構造を有し、そのうち、第１パッド層１５２は、ＭＣ領域に形成された複数の第１配線層１４２において、最も低いレベルに形成された第１配線層Ｍ１と同一レベルに形成され、第２パッド層１５４は、ＭＣ領域に形成された複数の第１コンタクトプラグ１４４において、最も低いレベルに形成された第１配線層Ｍ１の真上に形成された第１コンタクトプラグＣ１と同一レベルに形成された構成が例示されている。
しかし、本発明の技術的思想は、それに限定されるものではない。例えば、ＴＳＶランディングパッド１５０は、少なくとも３層の導電層が順に積層された多重層からもなる。それについては、図３Ａ、図５Ａ及び図５Ｂを参照して後述する。
図２Ａには、ＴＳＶランディングパッド１５０の第１パッド層１５２及び第２パッド層１５４が、基板１１０の主面延長方向（例えば、Ｘ方向）と平行方向において、互いに異なる幅を有し、第１パッド層１５２の幅が、第２パッド層１５４の幅よりさらに広い構成が例示されている。しかし、本発明の技術的思想は、それに限定されるものではない。一部の実施形態において、ＴＳＶランディングパッド１５０の第１パッド層１５２及び第２パッド層１５４は、それぞれ基板１１０の主面延長方向（例えば、Ｘ方向）と平行方向において、ほぼ同一幅を有することができる。それについては、図５Ｂを参照して後述する。他の一部実施形態において、第１パッド層１５２の幅が、第２パッド層１５４の幅よりさらに狭くともよい。
ＴＳＶ領域において、ＴＳＶランディングパッド１５０上には、第２多層配線構造１７０が形成されている。第２多層配線構造１７０は、互いに異なるレベルに離隔されて形成された複数の第２配線層１７２と、複数の第２配線層１７２それぞれの間において、それらを相互連結する複数の第２コンタクトプラグ１７４と、を含む。第２多層配線構造１７０は、複数の第２配線層１７２のうちいずれか１層の第２配線層１７２、例えば、複数の第２配線層１７２において、最も低いレベルに形成された第２配線層ＴＭ１と、ＴＳＶランディングパッド１５０との間に連結され、互いに離隔されている複数の第２コンタクトプラグ１７６と、をさらに含む。
第１多層配線構造１４０を構成する複数の第１配線層１４２及び複数の第１コンタクトプラグ１４４、第２多層配線構造１７０を構成する複数の第２配線層１７２及び複数の第２コンタクトプラグ１７４、ＴＳＶランディングパッド１５０を構成する第１パッド層１５２及び第２パッド層１５４は、それぞれＣｕ、Ｗ、ＷＮ、Ｔａ、Ｔｉ、ＴａＮ、ＴｉＮ、Ｃｏ、Ｍｎ、Ａｌ、ＡｌＮ、またはそれらの組み合わせからもなる。
ＴＳＶ領域において、ＴＳＶ構造１８０が、基板１１０、層間絶縁膜１２４及びエッチング停止層１２６を貫通し、前記ＴＳＶランディングパッド１５０に連結されている。
ＴＳＶ構造１８０は、図１のＴＳＶ構造３０を構成することができる。
ＴＳＶ構造１８０は、導電性プラグ１８２と、この導電性プラグ１８２を取り囲む導電性バリア膜１８４と、を含んでもよい。一部の実施形態において、導電性プラグ１８２は、ＣｕまたはＷを含んでもよい。例えば、導電性プラグ１８２は、Ｃｕ、ＣｕＳｎ、ＣｕＭｇ、ＣｕＮｉ、ＣｕＺｎ、ＣｕＰｄ、ＣｕＡｕ、ＣｕＲｅ、ＣｕＷ、ＷまたはＷ合金からもなるが、本発明の技術的思想は、それらに制限されるものではない。導電性バリア膜１８４は、Ｗ、ＷＮ、ＷＣ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏ、Ｍｎ、ＷＮ、ＮｉまたはＮｉＢのうちから選択される少なくとも１つの物質を含む単一膜または多重膜からもなる。
ＴＳＶ構造１８０は、基板１１０、層間絶縁膜１２４及びエッチング停止層１２６を貫通するビア絶縁膜１８６によって取り囲まれている。ＴＳＶ構造１８０は、ビア絶縁膜１８６によって、基板１１０、層間絶縁膜１２４及びエッチング停止層１２６から離隔される。
ビア絶縁膜１８６は、酸化膜、窒化膜、炭化膜、ポリマ膜、またはそれらの組み合わせからもなる。ビア絶縁膜１８６は、ＴＳＶ構造１８０を取り囲むシリンダ型構造を有することができる。一部の実施形態において、ビア絶縁膜１８６は、５００〜２，５００Åほどの厚みを有するように形成されるが、本発明の技術的思想は、それに限定されるものではない。
ＴＳＶ構造１８０及びビア絶縁膜１８６は、基板１１０、層間絶縁膜１２４及びエッチング停止層１２６を貫通するビアホールＨ内に形成されている。
図２Ｂは、図２ＡのＴＳＶランディングパッド１５０、ＴＳＶ構造１８０及びビア絶縁膜１８６の例示的な平面構造を示す平面図である。
図２Ｂを参照すれば、基板１１０の主面延長方向に平行方向（例えば、図２Ａ及び図２ＢのＸ方向）において、ＴＳＶランディングパッド１５０の幅ＷＡ１より、ビアホールＨの幅ＷＢ１がさらに狭い。ビアホールＨは、ＴＳＶランディングパッド１５０の第２パッド層１５４が形成される範囲内において、第２パッド層１５４の幅ＷＡ２より狭幅ＷＢ１を有するように形成される。
ＴＳＶランディングパッド１５０は、基板１１０上のＴＳＶ領域において、幅ＷＡ１によって限定される第１範囲にかけて延長され、ビアホールＨは、ＴＳＶランディングパッド１５０が形成される第１範囲に含まれる第２範囲内において、ＴＳＶランディングパッド１５０の幅ＷＡ１より狭幅ＷＢ１を有するように形成される。従って、ビアホールＨ内に形成されるＴＳＶ構造１８０は、第１範囲及び第２範囲内に含まれる第３範囲内において、ＴＳＶランディングパッド１５０に連結され、ＴＳＶランディングパッド１５０の幅ＷＡ１及びビアホールＨの幅ＷＢ１よりさらに狭幅ＷＢ２を有するように形成される。
基板１１０の主面延長方向と平行方向（例えば、図２Ａ及び図２ＢのＸ方向）において、第１パッド層１５２の幅ＷＡ１と、第２パッド層１５４の幅ＷＡ２は、互いに異なる。本例においては、第１パッド層１５２の幅ＷＡ１が、第２パッド層１５４の幅ＷＡ２よりさらに広い場合を例示したが、本発明の技術的思想は、それに限定されるものではない。
再び図２Ａを参照すれば、基板の主面延長方向と平行方向（例えば、図２Ａ及び図２ＢのＸ方向）において、第２パッド層１５４の幅ＷＡ２は、ＭＣ領域において、第２パッド層１５４と同一レベルに形成される第１コンタクトプラグＣ１の幅ＷＣ１よりさらに広い。
ＴＳＶランディングパッド１５０の底面には、前記ビアホールＨに連通されるリセス面１５０Ｒが形成される。一部の実施形態において、リセス面１５０Ｒは、ＴＳＶランディングパッド１５０が形成された結果物において、ビアホールＨを形成するとき、オーバーエッチングによって形成される。他の一部実施形態において、ＴＳＶランディングパッド１５０には、リセス面１５０Ｒが形成されないこともある。
ＴＳＶ構造１８０は、ＴＳＶランディングパッド１５０に接する上面１８０Ｔを有する。一部の実施形態において、ＴＳＶ構造１８０は、その上面１８０Ｔの全領域において、ＴＳＶランディングパッド１５０に接することができる。他の一部実施形態において、ＴＳＶ構造１８０の上面１８０Ｔは、一部だけＴＳＶランディングパッド１５０に接することができる。その場合、ＴＳＶ構造１８０の上面１８０Ｔにおいて、ＴＳＶランディングパッド１５０に接しない部分は、金属層間絶縁膜１３２の一部と接することができる。それに係わるさらに具体的な構成については、図４Ａないし図４Ｄを参照して後述する。
図２Ｃは、図２ＡのＴＳＶランディングパッド１５０の例示的な構成について説明するための拡大断面図である。
図２Ｃを参照すれば、第１パッド層１５２は、第１金属層１５２Ａと、第１金属層１５２Ａの底面及び側壁を取り囲む第１導電性バリア膜１５２Ｂと、を含む。そして、第２パッド層１５４は、第２金属層１５４Ａと、第２金属層１５４Ａの底面及び側壁を取り囲む第２導電性バリア膜１５４Ｂと、を含む。
一部の実施形態において、第１金属層１５２Ａ及び第２金属層１５４Ａは、それぞれＣｕ、Ｗ、Ｔａ、Ｔｉ、Ｃｏ、Ｍｎ、Ａｌ、及びそれらの組み合わせからもなる。一部の実施形態において、第１導電性バリア膜１５２Ｂ及び第２導電性バリア膜１５４Ｂは、金属または導電性金属チッ化物、例えばＴａ、Ｔｉ、ＴａＮ、ＴｉＮ、ＡｌＮ、ＷＮ、またはそれらの組み合わせからもなる。
一部の実施形態において、図２Ａに例示した第１多層配線構造１４０を構成する複数の第１配線層１４２と、第２多層配線構造１７０を構成する複数の第２配線層１７２は、それぞれ図２Ｃを参照して説明した第１パッド層１５２と同様に、第１金属層１５２Ａと同一材料からなる金属層と、金属層の底面及び側壁を取り囲み、第１導電性バリア膜１５２Ｂと同一材料からなる導電性バリア膜と、を含む構造を有することができる。
一部の実施形態において、図２Ａに例示した第１多層配線構造１４０を構成する複数の第１コンタクトプラグ１４４と、第２多層配線構造１７０を構成する複数の第２コンタクトプラグ１７４は、それぞれ図２Ｃを参照して説明した第２パッド層１５４と同様に、第２金属層１５４Ａと同一材料からなる金属層と、この金属層の底面及び側壁を取り囲み、第２導電性バリア膜１５４Ｂと同一材料からなる導電性バリア膜と、を含む構造を有することができる。
再び図２Ａを参照すれば、金属層間絶縁膜１３２上に、コンタクトパッド１７９を形成し、ＢＥＯＬ構造１３０上に、パッシベーション層１８３、及び複数のバンプ１８５を形成する。
図２Ａには、１個のコンタクトパッド１７９が例示されているが、ＢＥＯＬ構造１３０上に、コンタクトパッド１７９と類似した複数のコンタクトパッドがさらに形成されてもよい。
複数のバンプ１８５は、それぞれ第１金属層１８５Ａ及び第２金属層１８５Ｂの積層構造を有するように例示されているが、本発明の技術的思想は、それに限定されるのではなく、例示されたバンプ１８５の代わりに、多様な構造を有するバンプを形成することができる。
図３Ａは、本発明の技術的思想による実施形態による集積回路素子２００について説明するための断面図である。図３Ａにおいて、図２Ａと同一の参照符号は、同一部材を示し、ここでは、それらに係わる重複説明は省略する。
図３Ａを参照すれば、集積回路素子２００において、ＴＳＶランディングパッド２５０は、図２Ａに例示されたＴＳＶランディングパッド１５０とほぼ同一構成を有する。ただし、ＴＳＶランディングパッド２５０は、第１パッド層１５２と垂直にオーバーラップされる位置において、第２パッド層１５４に連結され、複数の第１配線層１４２のうちいずれか１層の第１配線層Ｍ２と同一レベルに形成される第３パッド層２５６をさらに含む。
図３Ｂは、図３ＡのＴＳＶランディングパッド２５０、ＴＳＶ構造１８０及びビア絶縁膜１８６の例示的な平面構造を示す平面図である。図３Ｂにおいて、図２Ｂと同一の参照符号は、同一部材を示し、ここでは、それらに係わる詳細な説明は省略する。
図３Ｂを参照すれば、基板１１０の主面延長方向に平行方向（例えば、図３Ａ及び図３ＢのＸ方向）において、ＴＳＶランディングパッド２５０の第３パッド層２５６の幅ＷＡ３は、第２パッド層１５４の幅ＷＡ２よりさらに狭い。
ビアホールＨは、ＴＳＶランディングパッド２５０の第３パッド層２５６が形成される範囲内において、第３パッド層２５６の幅ＷＡ３より狭幅ＷＢ１を有するように形成される。
第３パッド層２５６は、図２Ｃを参照して説明した第１パッド層１５２と同様に、第１金属層１５２Ａと同一材料からなる金属層と、この金属層の底面及び側壁を取り囲んで第１導電性バリア膜１５２Ｂと同一材料からなる導電性バリア膜と、を含む構造を有することができる。
基板１１０の主面延長方向と平行方向（例えば、図３Ａ及び図３ＢのＸ方向）において、第１パッド層１５２の幅ＷＡ１と、第２パッド層１５４の幅ＷＡ２と、第３パッド層２５６の幅ＷＡ３は、互いに異なる。本例においては、ＴＳＶランディングパッド２５０を構成する第１パッド層１５２、第２パッド層１５４及び第３パッド層２５６のそれぞれの幅が、基板１１０からの距離が遠くなるほど、徐々に狭くなる構造を例示している。しかし、本発明の技術的思想によれば、第１パッド層１５２、第２パッド層１５４及び第３パッド層２５６は、それぞれ多様な幅を有することができる。例えば、第１パッド層１５２、第２パッド層１５４及び第３パッド層２５６それぞれの幅は、基板１１０からの距離が遠くなるほど、さらに広い幅を有することができる。または、第１パッド層１５２、第２パッド層１５４及び第３パッド層２５６それぞれの幅は、相互同一であるか、あるいは特別な規則なしに、互いに異なる幅を有することもできる。
ＴＳＶランディングパッド２５０は、複数の第２コンタクトプラグ２７６を介して、第２多層配線構造１７０に連結される。
図４Ａないし図４Ｄは、それぞれ図２Ａに例示されたＴＳＶランディングパッド１５０、または図３Ａに例示されたＴＳＶランディングパッド２５０を構成する第１パッド層１５２、第２パッド層１５４及び第３パッド層２５６のうち少なくとも１つのパッド層の代わりに使用されるランディングパッド層３７２，３７４，３７６，３７８を例示している平面図である。図４Ａないし図４Ｄで、理解の一助とするために、ＴＳＶ構造１８０及びビア絶縁膜１８６（図２Ａ及び図３Ａ）を共に示している。
図４Ａないし図４Ｄに例示されているように、図２Ａ及び図３Ａに例示された第１パッド層１５２、第２パッド層１５４及び第３パッド層２５６のうち少なくとも１つのパッド層として、多様な平面構造を有するランディングパッド層を使用することができる。
さらに具体的に説明すれば、一部の実施形態において、図２Ａ及び図３Ａに例示された第１パッド層１５２、第２パッド層１５４及び第３パッド層２５６のうち少なくとも一つは、図４Ａに例示されているように、切れ目なしに延長される連続膜形態の導電層からなるランディングパッド層３７２のような構造を有することができる。
図２Ａ及び図３Ａに例示された第１パッド層１５２が、図４Ａに例示されたランディングパッド層３７２のような構造を有する場合、ＴＳＶ構造１８０は、その上面１８０Ｔの全領域において、ＴＳＶランディングパッド１５０または前記ＴＳＶランディングパッド２５０に接することができる。
図４Ａで、前記ランディングパッド層３７２の平面形状が六角形である場合を例示したが、本発明の技術的思想は、それに限定されるものではない。例えば、前記ランディングパッド層３７２は、円形、楕円形、三角形、四角形など多様な形状を有することができる。
他の一部実施形態において、図２Ａ及び図３Ａに例示された第１パッド層１５２、第２パッド層１５４及び第３パッド層２５６のうち少なくとも一つは、図４Ｂに例示されているように、メッシュ型平面形状を有するランディングパッド層３７４のような構造を有することができる。
図４Ｂにおいて、ランディングパッド層３７４の平面形状が四角形である場合を例示したが、本発明の技術的思想は、それに限定されるものではない。例えば、ランディングパッド層３７４は、円形、楕円形、または多様な多角形のうちから選択されるいずれか１つの断面形状を有することができる。
さらに他の一部実施形態において、図２Ａ及び図３Ａに例示された第１パッド層１５２、第２パッド層１５４及び第３パッド層２５６のうち少なくとも一つは、図４Ｃに例示されているように、互いに離隔された複数のラインパターンによってなる平面形状を有するランディングパッド層３７６のような構造を有することができる。
さらに他の一部実施形態において、図２Ａ及び図３Ａに例示された第１パッド層１５２、第２パッド層１５４及び第３パッド層２５６のうち少なくとも一つは、図４Ｄに例示されているように互いに離隔された複数のアイランド（islands）型平面形状を有するランディングパッド層３７８のような構造を有することができる。
図２Ａ及び図３Ａに例示された第１パッド層１５２が、図４Ｂないし図４Ｄに例示されたランディングパッド層３７４，３７６，３７８のうちいずれか１つのランディングパッド層構造を有する場合、ＴＳＶ構造１８０の上面１８０Ｔ（図２Ａ及び図３Ａ）の一部だけ、前記ランディングパッド層３７４，３７６，３７８と接することができる。その場合、ＴＳＶ構造１８０の上面１８０Ｔにおいて、ランディングパッド層３７４，３７６，３７８に接しない部分は、金属層間絶縁膜１３２（図２Ａ及び図３Ａ）の一部と接することができる。
一部の実施形態において、図２Ａに例示されているように、二重層構造を有するＴＳＶランディングパッド１５０を採用する場合、ＴＳＶランディングパッド１５０の第１パッド層１５２及び第２パッド層１５４は、図４Ａないし図４Ｄに例示されたランディングパッド層３７２，３７４，３７６，３７８のうちから選択される互いに異なる構造を有することができる。他の一部実施形態において、図３Ａに例示されているように、三重層構造を有するＴＳＶランディングパッド２５０を採用する場合、ＴＳＶランディングパッド２５０の第１パッド層１５２、第２パッド層１５４及び第３パッド層２５６のうち少なくとも一部は、図４Ａないし図４Ｄに例示されたランディングパッド層３７２，３７４，３７６，３７８のうちから選択される互いに異なる構造を有することができる。
図４Ｂないし図４Ｄに例示されているように、一部領域で切れる部分を含む不連続的な平面形状を有するランディングパッド層３７４，３７６，３７８のうちいずれか１つの構造を、図２Ａに例示されたＴＳＶランディングパッド１５０、または図３Ａに例示されたＴＳＶランディングパッド２５０の少なくとも一部として採用する場合、ＴＳＶランディングパッド１５０またはＴＳＶランディングパッド２５０での物理的ストレスによって、ＴＳＶランディングパッド１５０またはＴＳＶランディングパッド２５０が下部構造物から浮き上がったり、あるいは下部にあるＴＳＶ構造１８０から離隔されて接触不良が発生したりするというような問題を防止することができる。
図５Ａは、本発明の技術的思想による実施形態による集積回路素子３００Ａについて説明するための断面図である。図５Ａにおいて、図２Ａ及び図３Ａと同一の参照符号は、同一部材を示し、ここでは、それらに係わる重複説明は省略する。
図５Ａを参照すれば、集積回路素子３００Ａにおいて、ＴＳＶランディングパッド３５０は、図３Ａに例示されたＴＳＶランディングパッド２５０とほぼ同一構成を有する。ただし、ＴＳＶランディングパッド３５０は、第１パッド層３５２、第２パッド層３５４及び第３パッド層３５６からなる三重層構造を有する。第１パッド層３５２は、ＭＣ領域に形成された複数の第１配線層１４２において、最も低いレベルに形成された第１配線層Ｍ１より、基板１１０からの距離がさらに遠い位置にある第１配線層Ｍ２と同一レベルに形成される。第２パッド層３５４は、第１配線層Ｍ２の真上に形成された第１コンタクトプラグＣ２と同一レベルに形成される。そして、第３パッド層３５６は、複数の第１配線層１４２において、第１コンタクトプラグＣ２の真上に形成された第１配線層Ｍ３と同一レベルに形成される。
ＴＳＶランディングパッド３５０は、複数の第２コンタクトプラグ３７６を介して、第２多層配線構造１７０に連結される。
ＴＳＶランディングパッド３５０の第１パッド層３５２、第２パッド層３５４及び第３パッド層３５６に係わるさらに詳細な構成は、図３Ａ及び図３Ｂを参照し、ＴＳＶランディングパッド２５０の第１パッド層１５２、第２パッド層１５４及び第３パッド層２５６について説明したのとほぼ同一である。
ＴＳＶ領域において、ＴＳＶ構造３８０が、基板１１０、層間絶縁膜１２４、エッチング停止層１２６及び金属層間絶縁膜１３２の一部を貫通するビアホールＨ３内において、ＴＳＶランディングパッド３５０に連結されている。ＴＳＶ構造３８０は、導電性プラグ３８２と、導電性プラグ３８２を取り囲む導電性バリア膜３８４と、を含んでもよい。ＴＳＶ構造３８０は、ビア絶縁膜３８６によって取り囲まれている。
ＴＳＶランディングパッド３５０の底面には、ビアホールＨ３に連通されるリセス面３５０Ｒが形成される。一部の実施形態において、リセス面３５０Ｒは、ＴＳＶランディングパッド１５０が形成された結果物において、ビアホールＨ３を形成するとき、オーバーエッチングによって形成されたりもする。他の一部実施形態において、ＴＳＶランディングパッド３５０には、リセス面３５０Ｒが形成されないこともある。ＴＳＶ構造３８０は、ＴＳＶランディングパッド３５０に接する上面３８０Ｔを有する。ＴＳＶ構造３８０の上面３８０Ｔのうち少なくとも一部が、ＴＳＶランディングパッド３５０に接することができる。
ＴＳＶ構造３８０及びビア絶縁膜３８６に係わるさらに詳細な構成は、図２Ａを参照し、ＴＳＶ構造１８０及びビア絶縁膜１８６について説明したところを参照する。
図５Ｂは、本発明の技術的思想による実施形態による集積回路素子３００Ｂについて説明するための断面図である。図５Ｂにおいて、図２Ａ及び図３Ａと同一の参照符号は、同一部材を示し、ここでは、それらに係わる重複説明は省略する。
図５Ｂを参照すれば、集積回路素子３００Ｂにおいて、ＴＳＶランディングパッド４５０は、図３Ａに例示されたＴＳＶランディングパッド２５０とほぼ同一構成を有する。ただし、ＴＳＶランディングパッド４５０は、第１パッド層１５２、第２パッド層４５４及び第３パッド層４５６からなる三重層構造を有する。そして、第２パッド層４５４及び第３パッド層４５６は、それぞれ基板の主面延長方向と平行方向（例えば、図５ＢのＸ方向）において、第１パッド層１５２とほぼ同一幅を有する。
第２パッド層４５４及び第３パッド層４５６に係わるさらに詳細な事項は、図３Ａを参照し、第２パッド層１５４及び第３パッド層２５６について説明したのとほぼ同一であるので、ここでは、それらに係わる詳細な説明は省略する。
図６Ａないし図６Ｌは、本発明の技術的思想による実施形態による集積回路素子４００（図６Ｌ）の製造方法について説明するために工程順序によって図示した断面図である。図６Ｌに例示された集積回路素子４００は、図２Ａに例示された集積回路素子１００と類似した構成を有する。図６Ａないし図６Ｌにおいて、図２Ａと同一の参照符号は、同一部材を示し、ここでは、重複を避けるために、それらに係わる詳細な説明を省略する。
図６Ａを参照すれば、ＭＣ領域及びＴＳＶ領域を有する基板１１０上に、ＦＥＯＬ構造１２０を形成する。
ＦＥＯＬ構造１２０は、多種の複数の個別素子１２２と、層間絶縁膜１２４と、を含む。
図６Ｂを参照すれば、ＭＣ領域及びＴＳＶ領域において、層間絶縁膜１２４上に、エッチング停止層１２６を形成する。その後、エッチング停止層１２６上に、金属層間絶縁膜６６２及び研磨停止層６６４を順に形成し、それらをパターニングし、ＭＣ領域及びＴＳＶ領域に、複数の金属配線用ホール１６２Ｈ１，１６２Ｈ２を形成する。
金属配線用ホール１６２Ｈ１，１６２Ｈ２において、ＭＣ領域に形成される金属配線用ホール１６２Ｈ１は、ＭＣ領域に複数の第１多層配線構造を形成するためのものであり、ＴＳＶ領域に形成される金属配線用ホール１６２Ｈ２は、ＴＳＶ領域にＴＳＶランディングパッドを形成するためのものである。
一部の実施形態において、エッチング停止層１２６は、金属配線用ホール１６２Ｈ１，１６２Ｈ２を形成するために、研磨停止層６６４及び金属層間絶縁膜６６２をエッチングするとき、エッチングストッパとして利用される。他の一部実施形態において、エッチング停止層１２６は、省略可能である。エッチング停止層１２６を省略する場合、層間絶縁膜１２４の真上に、金属層間絶縁膜６６２が形成される。
一部の実施形態において、金属層間絶縁膜６６２は、ＴＥＯＳ（tetra-ethyl-ortho-silicate）からなり、研磨停止層６６４は、シリコン酸窒化膜からもなるが、本発明の技術的思想は、それらに限定されるものではない。金属層間絶縁膜６６２及び研磨停止層６６４それぞれの厚みは、必要によって任意に決定される。
図６Ｃを参照すれば、ＭＣ領域において、複数の金属配線用ホール１６２Ｈ１の内部に、第１金属配線層６４２を形成し、ＴＳＶ領域において、金属配線用ホール１６２Ｈ２内部に、第１パッド層６５２を形成する。
ＭＣ領域に形成される第１金属配線層６４２は、金属層６４２Ａと、この金属層６４２Ａの底面及び側壁を取り囲む導電性バリア膜６４２Ｂと、を含む。
ＴＳＶ領域に形成される第１パッド層６５２は、金属層６５２Ａと、この金属層６５２Ａの底面及び側壁を取り囲む導電性バリア膜６５２Ｂと、を含む。
一部の実施形態において、第１金属配線層６４２及び第１パッド層６５２を形成するために、まず、複数の金属配線用ホール１６２Ｈ１，１６２Ｈ２の内部（図６Ｂ）、及び前記研磨停止層６６４（図６Ｂ）上に、導電性バリア膜６４２Ｂ，６５２Ｂ形成用の第１膜と、金属層６４２Ａ，６５２Ａ形成用の第２膜と、を順に形成した後、研磨停止層６６４（図６Ｂ）をストッパとして利用し、第１膜及び第２膜が形成された結果物を、ＣＭＰ（chemical mechanical polishing）工程によって研磨する。研磨工程は、研磨停止層６６４が除去され、金属層間絶縁膜６６２が露出されるまで遂行される。その結果、ＭＣ領域において、複数の金属配線用ホール１６２Ｈ１の内部に、第１金属配線層６４２が残り、ＴＳＶ領域において、金属配線用ホール１６２Ｈ２の内部に、第１パッド層６５２が残る。
一部の実施形態において、金属層６４２Ａ，６５２Ａは、それぞれＣｕ、Ｗ、Ｔａ、Ｔｉ、Ｃｏ、Ｍｎ、Ａｌ、及びそれらの組み合わせからもなる。一部の実施形態において、導電性バリア膜６４２Ｂ，６５２Ｂは、金属または導電性金属チッ化物、例えば、Ｔａ、Ｔｉ、ＴａＮ、ＴｉＮ、ＡｌＮ、ＷＮ、またはそれらの組み合わせからもなる。
導電性バリア膜６４２Ｂ，６５２Ｂを形成するために、ＰＶＤ（physical vapor deposition）工程を利用することができる。一部の実施形態において、導電性バリア膜６４２Ｂ，６５２Ｂは、１，０００〜１，５００Åほどの厚みを有するように形成される。
一部の実施形態において、金属層６４２Ａ，６５２Ａは、電気メッキ工程によって形成されたＣｕ膜からもなる。その場合、金属層６４２Ａ，６５２Ａを形成するために、導電性バリア膜６４２Ｂ，６５２Ｂの表面に、Ｃｕシード層を形成した後、電気メッキ工程によって、Ｃｕシード層からＣｕ層を成長させ、Ｃｕ層が形成された結果物をアニーリングする工程を遂行することができる。
一部の実施形態において、第１金属配線層６４２及び第１パッド層６５２は、それぞれ少なくとも３０ｎｍ厚を有するように形成される。
図６Ｄを参照すれば、図６Ｂ及び図６Ｃを参照して説明した第１金属配線層６４２及び第１パッド層６５２の形成工程と類似した工程を利用して、ＭＣ領域においては、第１金属配線層６４２それぞれの上に、第１コンタクトプラグ６４４を形成し、ＴＳＶ領域においては、第１パッド層６５２の上に、第２パッド層６５４を形成する。
ＭＣ領域に形成された第１コンタクトプラグ６４４は、図２Ａに例示された第１コンタクトプラグＣ１に対応する。ＴＳＶ領域に形成された第２パッド層６５４は、第１コンタクトプラグ６４４と同一レベルに形成される。第２パッド層６５４は、図２Ａに例示された第２パッド層１５４に対応する。
その後、図６Ｂ及び図６Ｃを参照して説明したのと類似の方法で、複数のコンタクトプラグを形成する工程と、複数の金属配線層を形成する工程と、を交互に反復し、ＭＣ領域には、複数の第１金属配線層６４２及び複数の第１コンタクトプラグ６４４を含む第１多層配線構造６４０を形成し、ＴＳＶ領域には、第１パッド層６５２及び第２パッド層６５４を含むＴＳＶランディングパッド６５０と、このＴＳＶランディングパッド６５０に連結される第２多層配線構造６７０と、を形成し、ＢＥＯＬ構造６３０を完成する。
ＴＳＶ領域において、第２多層配線構造６７０は、複数の第２金属配線層６７２と、これら複数の第２金属配線層６７２それぞれの間において、それらを相互連結する複数の第２コンタクトプラグ６７４と、を含む。ＴＳＶランディングパッド６５０は、複数の第２コンタクトプラグ６７６を介し、第２多層配線構造６７０に連結される。
ＴＳＶランディングパッド６５０を構成する第１パッド層６５２及び第２パッド層６５４は、図２Ａに例示された第１パッド層１５２及び第２パッド層１５４に対応する。
一部の実施形態において、第１多層配線構造６４０及び第２多層配線構造６７０を形成するとき、基板１１０上の他の領域でも、複数の第１金属配線層６４２及び第１コンタクトプラグ６４４のうちから選択される少なくとも一部と同時に形成される金属配線層及びコンタクトプラグを含む他の多層配線パターンが形成される。その結果、ＦＥＯＬ構造１２０上には、金属層間絶縁膜６６２と、この金属層間絶縁膜６６２によって絶縁される部分を含む複数の多層配線パターンと、を含むＢＥＯＬ構造６３０が得られる。
金属層間絶縁膜６６２は、複数の第１多層配線構造６４０及び第２多層配線構造６７０を構成する金属配線層を互いに離隔させる役割を行う。
図６Ｄにおいて、複数の第１多層配線構造６４０は、基板１１０からの距離が互いに異なる５層の第１金属配線層６４２、及び４層の第１コンタクトプラグ６４４を含み、第２多層配線構造６７０は、３層の第２金属配線層６７２、及び４層の第２コンタクトプラグ６７４を含むように例示されているが、それは、説明の簡略化のために例示されたものに過ぎず、本発明の範囲がそれらに限定されるものではない。また、図６Ｄに図示された複数の第１多層配線構造６４０及び第２多層配線構造６７０での連結構造は、例示に過ぎず、本発明の範囲が図６Ｄに例示された構造に限定されるものではない。
一部の実施形態において、ＭＣ領域において、複数の第１多層配線構造６４０を構成する複数の第１金属配線層６４２及び複数の第１コンタクトプラグ６４４と、ＴＳＶ領域において、ＴＳＶランディングパッド６５０を構成する第１パッド層６５２及び第２パッド層６５４と、ＴＳＶ領域において、第２多層配線構造６７０を構成する複数の第２金属配線層６７２及び複数の第２コンタクトプラグ６７４，６７６は、それぞれＷ、ＡｌまたはＣｕのうちから選択される少なくとも１つの金属を含んでもよい。
ＢＥＯＬ構造６３０は、ＦＥＯＬ構造１２０内に形成されている個別素子を、基板１１０上に形成される他の配線と連結させるための複数の配線構造を含むように形成される。一部の実施形態において、前記ＢＥＯＬ構造６３０は、配線構造と、その下部の他の構造物とを、外部衝撃や湿気から保護するためのシールリング（seal ring）をさらに含むように形成されてもよい。
図６Ｅを参照すれば、第２多層配線構造６７０に電気的に連結されるコンタクトパッド１７９を、金属層間絶縁膜６６２上に形成する。
一部の実施形態において、コンタクトパッド１７９は、Ａｌからもなる。
金属層間絶縁膜６６２上には、コンタクトパッド１７９と同一レベルに形成される他の複数のコンタクトパッド（図示せず）が形成される。
図６Ｆを参照すれば、ＢＥＯＬ構造６３０上に、複数のコンタクトパッド１７９を一部露出させるパッシベーション層１８３を形成する。一部の実施形態において、パッシベーション層１８３は、ポリイミドまたはシリコン窒化膜からもなる。
パッシベーション層１８３を介して露出される複数のコンタクトパッド１７９に電気的に連結される複数のバンプ１８５を形成する。
複数のバンプ１８５は、それぞれ第１金属層１８５Ａ及び第２金属層１８５Ｂの積層構造を有する。一部の実施形態において、第１金属層１８５Ａは、Ｃｕ、Ｎｉ、またはそれらの合金からもなる。一部の実施形態において、第２金属層１８５Ｂは、Ｓｎ、Ａｇ、Ｐｂ、Ａｕ、Ｃｕ、Ｂｉ、またはそれらの合金からもなる。例えば、第２金属層１８５Ｂは、Ｓｎ及びＡｇの合金からもなる。第１金属層１８５Ａ及び第２金属層１８５Ｂは、電気メッキ工程及びリフロー（reflow）工程を順次に遂行して形成される。
一部の実施形態において、複数のバンプ１８５は、コンタクトパッド１７９と、第１金属層１８５Ａとの間に介在されるシード層（図示せず）をさらに含んでもよい。シード層は、Ｔｉ＼ＣｕまたはＴｉＷ＼Ｃｕの積層構造からもなる。第１金属層１８５Ａを電気メッキ工程で形成するために、シード層を利用することができる。
図６Ｇを参照すれば、基板１１０において、複数のバンプ１８５が形成されている表面に接着コーティング層１８６を印加し、この接着コーティング層１８６を付着材料として利用し、複数のバンプ１８５が形成された基板１１０を、ウェーハ支持基板１８８上に搭載する。
基板１１０において、ウェーハ支持基板１８８で覆われた側の反対側である基板１１０の底面に対して、所定厚みだけバックラッピング（back lapping）工程を実施し、バックラッピングされたバックサイド１１０Ｄを露出させる。
図６Ｈを参照すれば、基板１１０のバックサイド１１０Ｄ上に、ハードマスク層６２２を形成した後、このハードマスク層６２２上に、マスクパターン６２４を形成する。マスクパターン６２４には、ＴＳＶ領域において、ハードマスク層６２２の上面を一部露出させる少なくとも１個のホール６２４Ｈが形成されている。
一部の実施形態において、ハードマスク層６２２は、シリコン窒化膜からもなる。ハードマスク層６２２は、２００〜１，０００Åほどの厚みを有するように形成される。
一部の実施形態において、マスクパターン６２４は、フォトレジスト材料からもなる。
図６Ｉを参照すれば、マスクパターン６２４（図６Ｈ）をエッチングマスクとして利用して、ハードマスク層６２２をエッチングし、ハードマスクパターン６２２Ｐを形成し、このマスクパターン６２４及びハードマスクパターン６２２Ｐをエッチングマスクとして利用して基板１１０をエッチングし、ＴＳＶランディングパッド６５０を露出させるビアホールＨを形成する。このビアホールＨは、基板１１０、ＦＥＯＬ構造１２０の層間絶縁膜１２４、及びエッチング停止層１２６を貫通して延長される。
ビアホールＨを形成するために、異方性エッチング工程またはレーザドリリング技術を利用することができる。一部の実施形態において、ビアホールＨを形成するためのエッチング工程時、過度エッチングによって、ＴＳＶランディングパッド６５０が一部エッチングされ、ビアホールＨの底面において、ＴＳＶランディングパッド６５０のリセス面６５０Ｒが露出されたりもする。
ビアホールＨの幅及び深みは、添付図面に例示されたところに制限されるものではなく、必要によって、多様な寸法に形成される。
前記ビアホールＨを形成する工程において、重要な因子のうち一つは、数十μｍ厚を有する基板１１０、その上に形成されたＦＥＯＬ構造１２０の層間絶縁膜１２４、及びエッチング停止層１２６を貫通するようにビアホールＨを形成するとき、基板１１０の全体領域にかけて形成される複数のビアホールＨにおいて、それぞれＴＳＶランディングパッド６５０が露出されるように、基板１１０、層間絶縁膜１２４及びエッチング停止層１２６のエッチング量を制御する必要がある。ところで、基板１１０のバックサイド１１０Ｄ側から、複数のビアホールＨを形成するためのエッチング工程後、複数のビアホールＨを介して露出されるＴＳＶランディングパッド６５０上で、基板１１０、層間絶縁膜１２４及びエッチング停止層１２６のうち少なくとも一部が除去されずに残り、そのように残っている部分は、基板１１０上の位置によって、厚み変動があることになる。その結果、ビアホールＨを介してＴＳＶランディングパッド６５０が露出されない領域もあり得る。
例えば、厚み変動が、数ないし数十μｍに至る場合、ＴＳＶランディングパッド６５０、及びそれに対応して他の位置に形成された導電性ランディングパッドが全てのビアホールＨを介して露出されるまで、過度のエッチングをする必要がある。そのとき、ビアホールＨを介して露出されるＴＳＶランディングパッドの厚みが、比較的薄い場合、この過度のエッチングによって、ＴＳＶランディングパッドを貫通してビアホールＨが形成され、その結果、ＴＳＶランディングパッドが意図していた機能を遂行することができなくなる可能性がある。特に、集積回路素子が徐々に小型化及び薄型化され、配線の厚みが徐々に薄くなり、それによって、ＴＳＶランディングパッドを露出させるためのビアホールＨの形成工程は、ますますその技術的難易度が大きく上昇する。
本発明の技術的思想によれば、ＴＳＶランディングパッド６５０は、ＭＣ領域に形成される第１多層配線構造６４０と同時に形成される第１パッド層６５２、及び第２パッド層６５４の積層構造からなる。従って、ＴＳＶランディングパッド６５０は、ビアホールＨの形成時、ＴＳＶランディングパッド６５０露出のための過度のエッチング時にも、その総厚が消耗されずに残っている程度に、十分に厚い厚みを有することができる。
例えば、ＴＳＶランディングパッド６５０は、少なくとも１００ｎｍ、例えば、１００〜５００ｎｍほどの比較的厚い厚みを有するように形成される。従って、ビアホールＨを形成するためのエッチング工程時、基板１１０に形成される全てのビアホールＨを介して、ＴＳＶランディングパッド６５０が露出されるまで、過度のエッチングを行う場合にも、ＴＳＶランディングパッド６５０では、その機能を遂行するのに実質的な影響を及ぼすほどの変形が生じない。従って、基板１１０に複数のビアホールＨを形成するにあたって発生しうるエッチング工程時の変動発生による問題を円滑に解決することができる。
図６Ｉの工程において、ビアホールＨが形成された後、マスクパターン６２４（図６Ｈ）を除去し、ハードマスクパターン６２２Ｐの上面を露出させる。
図６Ｊを参照すれば、ビアホールＨの内部側壁を覆うビア絶縁膜１８６を形成する。
一部の実施形態において、ビア絶縁膜１８６を形成するために、ビアホールＨの内壁と、基板１１０のバックサイド１１０Ｄとを覆う絶縁膜（図示せず）をＣＶＤ工程を利用して形成した後、ビアホールＨ内部において、ＴＳＶランディングパッド６５０が露出されるように、絶縁膜の一部を除去することができる。一部の実施形態において、絶縁膜の一部を除去するために、異方性イオンエッチング工程を利用することができる。
一部の実施形態において、ビア絶縁膜１８６は、シリコン酸化膜からもなる。
図６Ｋを参照すれば、ビアホールＨ内部に、導電性バリア膜１８４を形成し、この導電性バリア膜１８４上に、ＴＳＶ形成用導電層１８２Ｐを形成する。
導電性バリア膜１８４は、ビアホールＨ内で露出されているビア絶縁膜１８６及びＴＳＶランディングパッド６５０を覆うように形成される。本例においては、導電性バリア膜１８４が、ハードマスクパターン６２２Ｐ上で、ビアホールＨの外部まで延長されるように形成された場合を例示している。しかし、本発明の技術的思想は、それに限定されるものではない。一部の実施形態において、導電性バリア膜１８４は、ビアホールＨの内部にのみ形成される。また、本例においては、導電性バリア膜１８４が、ＴＳＶランディングパッド６５０の上面を覆うように形成されるように例示されている。しかし、本発明の技術的思想は、それに限定されるものではない。一部の実施形態において、ＴＳＶランディングパッド６５０の上面のうち少なくとも一部は、導電性バリア膜１８４によって覆われないこともある。他の一部実施形態において、図２Ａに例示されているように、ビアホールＨ内部で露出されるビア絶縁膜１８６の側壁にのみ前記導電性バリア膜１８４を形成することもできる。
導電層１８２Ｐを形成するために、まず、導電性バリア膜１８４上に、シード層（図示せず）を形成する。このシード層は、ビアホールＨの内部及び外部において、前記導電性バリア膜１８４を覆うように形成される。一部の実施形態において、シード層は、Ｔａ＼ＣｕまたはＴｉ＼Ｃｕの積層構造からもなる。一部の実施形態において、シード層は、ＰＶＤ工程によって形成される。シード層を利用する電気メッキ工程を利用し、導電層１８２Ｐを形成することができる。導電層１８２Ｐは、導電性バリア膜１８４上において、ビアホールＨを充填するのに十分な厚みに形成される。一部の実施形態において、導電層１８２Ｐは、Ｃｕからもなる。例えば、導電層１８２Ｐを形成するために、電気メッキ工程を利用し、シード層の表面からＣｕ膜を形成することができる。
他の一部実施形態において、導電層１８２Ｐは、ＷまたはＡｌからもなる。その場合、シード層は、省略することができる。例えば、ＰＶＤ工程を利用し、導電性バリア膜１８４の真上に、導電層１８２Ｐを形成することができる。
図６Ｌを参照すれば、基板１１０のバックサイド１１０Ｄが露出されるまで、前記導電層１８２Ｐを含む結果物を、ＣＭＰ工程によって研磨し、導電性バリア膜１８４及び導電層１８２Ｐが、ビアホールＨ内にのみ残るようにする。その結果、導電層１８２Ｐにおいて、ビアホールＨ内に残っている導電性プラグ１８２と、導電性プラグ１８２を取り囲む導電性バリア膜１８４と、からなるＴＳＶ構造１８０が得られる。
図６Ａないし図６Ｌを参照し、図２Ａに例示された集積回路素子１００のＴＳＶランディングパッド１５０と類似した構造を有するＴＳＶランディングパッド６５０を具備した集積回路素子４００の製造方法について説明した。本発明の技術的思想の範囲内において、図６Ａないし図６Ｌを参照して説明した工程を利用して、図３Ａに例示されているようなＴＳＶランディングパッド２５０を具備した集積回路素子２００、図５Ａに例示されているようなＴＳＶランディングパッド３５０を具備した集積回路素子３００Ａ、及び図５Ｂに例示されているようなＴＳＶランディングパッド４５０を具備した集積回路素子３００Ｂを容易に形成することができるので、ここでは、それらに係わる詳細な説明は省略する。
図７は、本発明の技術的思想による一実施形態による集積回路素子１０００の要部構成を示す断面図である。
図７を参照すれば、集積回路素子１０００は、パッケージ基板１０１０上に順に積層された複数の半導体チップ１０２０を含む。複数の半導体チップ１０２０上に、制御チップ（control chip）１０３０が連結されている。複数の半導体チップ１０２０と制御チップ１０３０との積層構造は、パッケージ基板１０１０上で、熱硬化性樹脂のような密封材（encapsulant）１０４０によって密封されている。図７は、６個の半導体チップ１０２０が垂直に積層された構造を例示しているが、半導体チップ１０２０の個数及び積層方向が例示されたものに制限されるものではない。半導体チップ１０２０の個数は、必要によって６個よりさらに少なかったり、さらに多かったりするように決定されもする。複数の半導体チップ１０２０は、パッケージ基板１０１０上に水平方向に配列されたり、垂直方向実装及び水平方向実装を組み合わせた連結構造に配列されたりもする。一部の実施形態において、制御チップ１０３０は、省略可能である。
パッケージ基板１０１０は、軟性印刷回路基板（flexible printed circuit board）、硬性印刷回路基板（rigid printed circuit board）、またはそれらの組み合わせからもなる。パッケージ基板１０１０は、基板内部配線１０１２及び接続端子１０１４を具備する。接続端子１０１４は、パッケージ基板１０１０の一面に形成されたりもする。パッケージ基板１０１０の他面には、ソルダボール１０１６が形成されている。接続端子１０１４は、基板内部配線１０１２を介し、ソルダボール１０１６に電気的に接続される。
一部の実施形態において、ソルダボール１０１６は、導電性バンプ（conductive bump）またはＬＧＡ（lead grid array）で代替されたりもする。
複数の半導体チップ１０２０及び制御チップ１０３０のうち少なくとも一つは、図１ないし図６Ｌを参照して説明したような集積回路素子１０，１００，２００，３００Ａ，３００Ｂ，４００のうち少なくとも一つを含む。
複数の半導体チップ１０２０及び制御チップ１０３０それぞれのＴＳＶ連結構造１０２２，１０３２は、連結部材１０５０によって、パッケージ基板１０１０の前記接続端子１０１４に電気的に連結される。
複数の半導体チップ１０２０は、それぞれシステムＬＳＩ、フラッシュメモリ、ＤＲＡＭ（dynamic random access memory）、ＳＲＡＭ（static random access memory）、ＥＥＰＲＯＭ（electrically erasable programmable read-only memory）、ＰＲＡＭ（phase change random access memory）、ＭＲＡＭ（magnetoresistive random access memory）またはＲＲＡＭ（登録商標）（resistive random access memory）を含んでもよい。制御チップ１０３０は、ＳＥＲ／ＤＥＳ（serializer／deserializer）回路のようなロジック回路を含んでもよい。
図８は、本発明の技術的思想による一実施形態による集積回路素子１１００の要部構成を示す平面図である。
集積回路素子１１００は、モジュール基板１１１０、このモジュール基板１１１０に装着された制御チップ１１２０、及び複数の半導体パッケージ１１３０を含む。モジュール基板１１１０には、複数の入出力端子１１５０が形成されている。
複数の半導体パッケージ１１３０は、図１ないし図６Ｌを参照して説明したような集積回路素子１０，１００，２００，３００Ａ，３００Ｂ，４００のうち少なくとも一つを含む。
図９は、本発明の技術的思想による一実施形態による集積回路素子１２００の要部構成を示すダイヤグラムである。
集積回路素子１２００は、制御器１２１０、出入力装置１２２０、メモリ１２３０及びインターフェース１２４０を含む。集積回路素子１２００は、モバイルシステム、または情報を送受信するシステムでもある。一部の実施形態において、モバイルシステムは、ＰＤＡ（personal digital assistant）、携帯用コンピュータ、ウェブタブレット、無線フォン、モバイルフォン、デジタルミュージックプレーヤまたはメモリカードのうち少なくとも一つである。
一部の実施形態において、制御器１２１０は、マイクロプロセッサ、デジタル信号プロセッサまたはマイクロコントローラ（micro-controller）でもある。
出入力装置１２２０は、集積回路素子１２００のデータ入出力に利用される。集積回路素子１２００は、出入力装置１２２０を利用して、外部装置、例えば、個人用コンピュータ（ＰＣ）またはネットワークに連結され、外部装置と相互データを交換することができる。一部の実施形態において、出入力装置１２２０は、キーパッド、キーボードまたは表示装置でもある。
一部の実施形態において、メモリ１２３０は、制御器１２１０の動作のためのコード及び／またはデータを保存する。他の実施形態において、メモリ１２３０は、制御器１２１０で処理されたデータを保存する。制御器１２１０及びメモリ１２３０のうち少なくとも一つは、図１ないし図６Ｌを参照して説明したような集積回路素子１０，１００，２００，３００Ａ，３００Ｂ，４００のうち少なくとも一つを含む。
インターフェース１２４０は、集積回路素子１２００と、他の外部装置との間でデータ伝送通路の役割を行う。制御器１２１０、出入力装置１２２０、メモリ１２３０及びインターフェース１２４０は、バス１２５０を介して、互いに通信することができる。
集積回路素子１２００は、モバイルフォン、ＭＰ３プレーヤ、ナビゲーション（navigation）システム、携帯用マルチメディア再生機（ＰＭＰ：portable multimedia player）、固相ディスク（ＳＳＤ：solid state disk）または家電製品（household appliances）に含まれたりもする。
以上、本発明について、望ましい実施形態を挙げて詳細に説明したが、本発明は、これらの実施形態に限定されるものではなく、本発明の技術的思想及び範囲内で、当分野で当業者によってさまざまな変形及び変更が可能である。
本発明のＴＳＶ構造を具備した集積回路素子及びその製造方法は、例えば、電子機器関連の技術分野に効果的に適用可能である。
１４０ 第１多層配線構造
１４２ 第１配線層
１４４ 第１コンタクトプラグ
１５０ ＴＳＶランディングパッド
１５２ 第１パッド層
１５４ 第２パッド層
１７０ 第２多層配線構造
１７２ 第２配線層
１７４ 第２コンタクトプラグ
１８０ ＴＳＶ構造
１８２ 導電性プラグ
１８４ 導電性バリア膜

Claims (20)

  1. 基板上の第１領域において、互いに異なるレベルに離隔されて形成された複数の第１配線層と、前記複数の第１配線層それぞれの間において、それらを連結する複数の第１コンタクトプラグと、を含む第１多層配線構造と、
    前記基板上の第２領域において、前記複数の第１配線層のうちの少なくとも１層の第１配線層と同一レベルに形成される第１パッド層と、前記複数の第１コンタクトプラグのうち少なくとも１つの第１コンタクトプラグと同一レベルに形成され、前記第１パッド層に接する第２パッド層と、を含むＴＳＶランディングパッドと、
    前記ＴＳＶランディングパッド上に形成された第２多層配線構造と、
    前記基板を貫通し、前記ＴＳＶランディングパッドを介し、前記第２多層配線構造に連結されるＴＳＶ構造と、を含み、
    前記ＴＳＶランディングパッドは、前記第１パッド層と垂直にオーバーラップされる位置において、前記第２パッド層に連結され、前記複数の第１配線層のうちのいずれか１層の第１配線層と同一レベルに形成される第３パッド層をさらに含み、
    前記基板の主面延長方向と平行方向における前記第２パッド層の幅より、前記第３パッド層の幅がさらに狭いことを特徴とする集積回路素子。
  2. 前記基板の主面延長方向と平行方向における前記第２パッド層の幅は、前記少なくとも１つの第１コンタクトプラグの幅よりさらに広いことを特徴とする請求項１に記載の集積回路素子。
  3. 前記基板の主面延長方向と平行方向における、前記第１パッド層の幅と、前記第２パッド層の幅とは、互いに異なることを特徴とする請求項１に記載の集積回路素子。
  4. 前記第１パッド層及び第２パッド層は、それぞれ金属層と、前記金属層の少なくとも一部を取り囲む導電性バリア膜と、を含むことを特徴とする請求項１に記載の集積回路素子。
  5. 前記第３パッド層は、金属層と、前記金属層の少なくとも一部を取り囲む導電性バリア膜と、を含むことを特徴とする請求項１に記載の集積回路素子。
  6. 前記第２領域において、前記基板と、前記ＴＳＶランディングパッドとの間に介在された絶縁膜をさらに含み、
    前記ＴＳＶ構造は、前記基板及び前記絶縁膜を貫通し、前記ＴＳＶランディングパッドに連結されることを特徴とする請求項１に記載の集積回路素子。
  7. 前記ＴＳＶランディングパッドは、前記基板上の第２領域において、第１範囲にかけて延長され、
    前記ＴＳＶ構造は、前記基板上の第２領域において、前記第１範囲に含まれる第２範囲内において、前記ＴＳＶランディングパッドに連結されることを特徴とする請求項１に記載の集積回路素子。
  8. 前記ＴＳＶ構造は、前記ＴＳＶランディングパッドに接する上面を有し、
    前記上面のうちの一部だけが前記ＴＳＶランディングパッドに接することを特徴とする請求項１に記載の集積回路素子。
  9. 前記ＴＳＶランディングパッドのうちの少なくとも一層は、メッシュパターンによってなることを特徴とする請求項１に記載の集積回路素子。
  10. 前記ＴＳＶランディングパッドのうちの少なくとも一層は、互いに離隔された複数のパターンによってなることを特徴とする請求項１に記載の集積回路素子。
  11. 前記第２多層配線構造は、
    互いに異なるレベルに離隔されて形成された複数の第２配線層と、
    前記複数の第２配線層のうちのいずれか１層の第２配線層から、前記ＴＳＶランディングパッドまで連結されており、互いに離隔された複数の第２コンタクトプラグと、を含むことを特徴とする請求項１に記載の集積回路素子。
  12. メモリセルアレイ領域及びＴＳＶ領域を含む基板と、
    前記メモリセルアレイ領域において、前記基板上に形成された多層配線構造と、
    前記ＴＳＶ領域において、前記基板上に形成された多重層構造のＴＳＶランディングパッドと、
    前記ＴＳＶ領域において、前記基板を貫通し、前記ＴＳＶランディングパッドに連結されたＴＳＶ構造と、を含み、
    前記多層配線構造は、垂直にオーバーラップされる位置において、互いに離隔された複数の第１配線層と、前記複数の第１配線層それぞれの間において、それらを連結する複数のコンタクトプラグと、を含み、
    前記ＴＳＶランディングパッドは、前記基板上で、前記複数の第１配線層のうちの少なくとも１層の第１配線層と同一レベルに形成される第１パッド層と、前記複数のコンタクトプラグのうちの少なくとも１つのコンタクトプラグと同一レベルに形成され、前記第１パッド層に接する第２パッド層と、を含み、
    前記ＴＳＶランディングパッドは、前記第１パッド層と垂直にオーバーラップされる位置において、前記第２パッド層に連結され、前記複数の第１配線層のうちのいずれか１層の第１配線層と同一レベルに形成される第３パッド層をさらに含み、
    前記基板の主面延長方向と平行方向における前記第２パッド層の幅より、前記第３パッド層の幅がさらに狭いことを特徴とする集積回路素子。
  13. 前記第１パッド層及び前記第２パッド層は、それぞれ前記基板の主面延長方向と平行方向において、前記ＴＳＶ構造の幅よりさらに広い幅を有することを特徴とする請求項１２に記載の集積回路素子。
  14. 基板上の第１領域に配置される第１配線層と、前記基板上の第２領域に配置されるＴＳＶランディングパッドの第１部分である第１パッド層と、を同時に形成する段階と、
    前記基板上の第１領域において、前記第１配線層とは異なるレベルに配置される第１コンタクトプラグと、前記第１パッド層上で、前記第１パッド層に連結され、前記ＴＳＶランディングパッドの第２部分である第２パッド層と、を同時に形成する段階と、
    前記基板上の第１領域において、前記第１配線層及び前記第１コンタクトプラグとは異なるレベルに配置される第２配線層と、前記第２パッド層上で、前記第２パッド層に連結され、前記ＴＳＶランディングパッドの第３部分である第３パッド層と、を同時に形成する段階と、
    前記第２領域において、前記基板を貫通し、前記ＴＳＶランディングパッドに連結されるＴＳＶ構造を形成する段階と、を含み、
    前記基板の主面延長方向と平行方向において、前記第１パッド層、前記第２パッド層及び前記第３パッド層それぞれの幅は、前記基板に近くなるほどさらに広い幅を有するように形成されることを特徴とする集積回路素子の製造方法。
  15. 前記基板の主面延長方向と平行方向における前記第１コンタクトプラグの幅は、前記第１配線層の幅よりさらに狭く、前記第２パッド層の幅は、前記第１コンタクトプラグの幅よりさらに広いことを特徴とする請求項１４に記載の集積回路素子の製造方法。
  16. 前記基板の主面延長方向と平行方向において、前記第１パッド層及び前記第２パッド層は、互いに異なる幅を有するように形成されることを特徴とする請求項１４に記載の集積回路素子の製造方法。
  17. 前記第１配線層と前記第１パッド層とを同時に形成する段階は、
    前記基板上で、前記第１領域には、第１ホールが形成され、前記第２領域には、第２ホールが形成された絶縁パターンを形成する段階と、
    前記第１ホール内にある第１埋め込み部分と、前記第２ホール内にある第２埋め込み部分と、を含む第１導電層を形成する段階と、
    前記第１導電層において、前記第１埋め込み部分からなる前記第１配線層と、前記第１導電層において、前記第２埋め込み部分からなる前記第１パッド層と、を形成する段階と、を含むことを特徴とする請求項１４に記載の集積回路素子の製造方法。
  18. 前記第１コンタクトプラグは、前記第１配線層と接するように形成されることを特徴とする請求項１４に記載の集積回路素子の製造方法。
  19. 前記ＴＳＶ構造を形成する段階は、
    前記基板の一部をエッチングし、前記第１パッド層を露出させるビアホールを形成する段階と、
    前記ビアホール内において、前記第１パッド層に連結される前記ＴＳＶ構造を形成する段階と、を含むことを特徴とする請求項１４に記載の集積回路素子の製造方法。
  20. 前記ＴＳＶランディングパッドの前記第１パッド層、前記第２パッド層、及び前記第３パッド層のうちの少なくとも一層は、メッシュパターン、または互いに離隔された複数のパターンの形状を有するように形成されることを特徴とする請求項１４に記載の集積回路素子の製造方法。

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