KR102543996B1 - 반도체 패키지 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 내충격성이 개선되고, 방열 및 전자파 차폐성에서 우수한 반도체 패키지 및 이의 제조방법에 관한 것으로서, 본 발명의 일 형태에 따르면, 일면에 접촉 패드를 구비한 칩, 상기 칩의 일면상에 형성되는 버퍼층, 상기 버퍼층 상에 배치되고, 상기 칩의 접촉 패드와 전기적으로 연결되며, 상기 칩의 외측까지 연장되는 하나 이상의 배선 패턴, 상기 절연 패턴 상에 마련되고, 상기 배선 패턴과 전기적으로 연결된 외부 패드, 상기 외부 패드와 전기적으로 연결된 외부 접속 단자 및 상기 칩의 타면과 측면 및 상기 버퍼층의 측면을 감싸도록 형성되며, 상기 배선 패턴의 타면까지 형성되는 몰드층을 포함하며, 상기 몰드층은 상기 칩의 일면의 모서리보다 높은 높이로 형성되는 반도체 패키지가 제공된다.

Description

반도체 패키지 및 이의 제조방법{Semiconductor package and manufacturing method thereof}
본 발명은 반도체 패키지 및 이의 제조방법에 관한 것으로서, 보다 상세하게는, 내충격성이 개선되고, 방열 및 전자파 차폐성에서 우수한 반도체 패키지 및 이의 제조방법에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 제조된 반도체 칩들에 대하여, 반도체 패키지 공정을 수행하여 반도체 패키지를 제조한다. 최근에는 반도체 패키지의 생산 비용을 절감하기 위하여, 웨이퍼 레벨에서 반도체 패키지 공정을 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨의 반도체 패키지를 개별 단위로 개별화하는 웨이퍼 레벨 패키지 기술이 제안되었다.
한편, 이러한 반도체 패키지는 도 1에 도시된 바와 같이, 반도체 패키지의 외측에 돌출형성된 외부 접속 단자를 통해 보드에 실장된다.
그런데, 이러한 반도체 패키지는 작동 중 또는 제조 중에 물리적 충격 등에 노출될 수도 있고, 또는 발열과 냉각으로 인한 열충격등이 작용될 수도 있는 등의 각종 충격에 노출될 수 있다.
또한, 작동 중에 발생하는 열이 축적될 경우 작동불량 내지는 오작동 등의 문제가 발생할 수도 있으며, 작동 중에 발생되는 전자방해잡음(EMI)에 의해 인근의 소자가 오작동을 일으킬 위험이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 물리적 충격이나 열 충격 등에 강한 구조의 반도체 패키지 및 그 제조방법을 제공하는 것이 과제이다.
또한, 본 발명은 방열 및 전자방해잡음 차폐가 가능한 반도체 패키지 및 그 제조방법을 제공하는 것이 과제이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않는 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 해결하기 위하여, 본 발명의 일 형태에 따르면, 일면에 접촉 패드를 구비한 칩; 상기 칩의 일면상에 형성되는 버퍼층; 상기 버퍼층 상에 배치되고, 상기 칩의 접촉 패드와 전기적으로 연결되며, 상기 칩의 외측까지 연장되는 하나 이상의 배선 패턴; 상기 칩의 측면을 감싸도록 형성되며, 상기 칩의 일면의 모서리보다 높은 높이로 형성되며, 상기 배선 패턴의 타면까지 형성되는 몰드층;을 포함하는 반도체 패키지가 제공된다.
상기 버퍼층의 외측에 형성되며 상기 버퍼층 및 상기 배선 패턴을 덮도록 형성되는 절연층을 더 포함할 수 있다.
상기 절연층과 상기 몰드층의 열팽창률의 차이는 0 ~ 25ppm/℃ 범위인 재질로 형성될 수 있다.
상기 절연층과 상 몰드층은 적어도 일부 구간에서 직접적으로 상호 접촉될 수 있다.
외부 장치와 전기 신호를 전달하는 외부 접속 단자; 상기 절연층 상에 구비되며, 상기 외부 접속 단자가 배치되는 외부 패드; 상기 외부 패드와 상기 배선 패턴의 사이에 형성되는 도전성 비아;를 더 포함할 수 있다.
상기 절연층의 높이는 10~50μm 범위일 수 있다.
상기 도전성 비아는 상기 절연층의 높이의 0내지 95%에 해당하는 높이를 가질 수 있다.
상기 절연층과 몰드층은 비감광성 재질로 형성될 수 있다.
상기 절연층과 몰드층은 필러를 포함하며, 상기 필러의 직경은 상기 절연층의 두께 대비 1/4이하일 수 있다.
상기 절연층 및 몰드층은 레이저에 의해 드릴링되며, 상기 절연층 및 몰드층의 레이저에 의해 드릴링되는 부분은 내측으로 갈수록 내경이 작아지도록 그 측면이 경사지게 형성될 수 있다.
드릴링되어 노출되는 피 노출물은 상기 레이저에 의해 오버에칭되며,
상기 피 노출물이 오버에칭 되는 범위는 상기 피 노출물 두께의 0.01%~30% 사이일 수 있다.
상기 칩의 타면과 측면을 감싸도록 형성되는 몰드층을 포함할 수 있다.
상기 칩의 일면과 대향되는 타면 및 상기 몰드층의 타면에 형성되는 금속차폐층을 포함할 수 있다.
상기 몰드층의 타면 및 측면과 상기 절연층의 측면을 둘러싸도록 형성되는 금속제의 금속차폐층을 포함할 수 있다.
상기 배선패턴에 산화 부동태층을 형성할 수 있다.
상기 몰드층 내에 형성되며, 일측은 상기 복수개의 배선 패턴 중 접지전극과 전기적으로 연결되고, 타측은 상기 금속차폐층과 전기적으로 연결되는 임베디드 접지부를 더 포함할 수 있다.
한편, 본 발명의 다른 형태에 따르면, 일면에 접촉 패드가 형성된 칩의 일면상에 버퍼층이 형성된 상기 칩의 상기 버퍼층을 제1케리어에 부착하는 제1케리어 부착단계; 상기 제1케리어 부착된 상기 칩의 타측면과 측면 및 상기 버퍼층의 측면을 감싸도록 몰드층을 형성하는 몰드층 형성단계; 상기 몰드층이 형성된 칩을 반전시켜 그 타면을 제2케리어에 부착하는 제2케리어 부착단계; 상기 버퍼층의 일면에 상기 칩의 접촉 패드와 전기적으로 연결되며 상기 칩의 외측까지 연장되는 하나 이상의 배선 패턴을 배치하는 배치단계; 상기 배선 패턴의 일측에 절연층을 형성하는 절연층 형성단계; 상기 배선 패턴의 일부가 노출되도록 상기 절연층의 일부를 제거하는 노출단계; 노출된 상기 배선패턴에 외부패드 및 외부 접속단자를 배치하는 빌드업 단계;를 포함하는 반도체 패키지 제조방법이 개시된다.
상기 노출단계는, 폴리싱작업을 통해 상기 절연층의 일부분을 제거함으로써 상기 배선패턴이 노출되는 단계일 수 있다.
상기 노출단계는, 레이저를 통해 상기 절연층의 일부분을 드릴링 함으로써 상기 배선패턴이 노출되는 단계일 수있다.
상기 제1케리어 부착단계는, 상기 제1캐리어상에 일측과 타측방향으로 연장된 임베디드 접지부를 더 배치하고, 상기 제2케리어 부착단계의 전에 수행되며, 상기 몰드층 형성단계에서 형성된 상기 몰드층의 타면을 상기 칩의 타면과 상기 임베디드 접지부의 타단이 노출될 때까지 동일평면을 이루도록 그라인딩하는 그라인딩 단계; 및 금속차폐층을 상기 칩과 몰드층의 타면 및 상기 임베디드 접지부의 타단에 접하도록 배치하는 금속차폐층 배치단계;를 더 포함할 수 있다.
본 발명의 반도체 패키지 및 그 제조방법에 따르면 다음과 같은 효과가 있다.
첫째, 칩의 둘레에 몰드층이 형성되므로, 외부 충격 또는 열 충격 등에 강한 구조의 반도체 패키지를 제공할 수 있다.
둘째, 칩 또는 몰드층의 타면에 금속 방열패드 또는 금속제 실드층 또는 금속 차폐층이 구비되므로 작동중 발생하는 열을 방열할 수 있어 열적 안정성이 향상되며, 전자방해잡음을 차폐할 수 있는 금속 차폐층이 구비되므로 동작 안정성 또한 향상될 수 있다.
셋째, 칩의 일면과 타면을 감싸는 절연층 및 몰드층이 동일한 물성을 가진 재질로 형성되므로 칩의 발열에 의한 열변형에 따른 뒤틀림등이 최소화 될 수 있다.
넷째, 동일한 물성 및 동일한 재질로 형성된 절연층과 몰드층의 사이에 배선 패턴이 구비되므로 절연층과 몰드층의 접착력이 우수하여 배선 패턴의 고정력이 향상될 수 있다.
다섯째, 절연층과 몰드층의 재질이 금속과의 접착력이 우수한 비 감광성 재질로 형성되므로, 상기 절연층과 몰드층 사이에 배치된 배선 패턴을 고정하는 고정력이 향상될 수 있다.
여섯째, 비감광성 재질의 절연층 및 몰드층을 레이저를 이용하여 드릴링 하는데 있어서, 피 노출물의 일부까지 식각하는 오버에칭영역을 형성함으로써, 피 노출물의 표면에 이물질이 잔류될 가능성을 줄여 전기적 접촉불량의 가능성을 최소화 할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
아래에서 설명하는 본 출원의 바람직한 실시예의 상세한 설명뿐만 아니라 위에서 설명한 요약은 첨부된 도면과 관련해서 읽을 때에 더 잘 이해될 수 있을 것이다. 본 발명을 예시하기 위한 목적으로 도면에는 바람직한 실시예들이 도시되어 있다. 그러나, 본 출원은 도시된 정확한 배치와 수단에 한정되는 것이 아님을 이해해야 한다.
도 1은 종래의 반도체 칩 패키지를 도시한 도면;
도 2는 본 발명의 제1실시예에 따른 반도체 칩 패키지를 도시한 단면도;
도 3은 본 발명의 제1실시예에 따른 반도체 칩 패키지의 레이저 식각에 의해 식각된 부분을 도시한 단면도;
도 4은 본 발명의 제2실시예에 따른 반도체 칩 패키지를 도시한 단면도;
도 5는 본 발명의 제3실시예에 따른 반도체 칩 패키지를 도시한 단면도;
도 6는 본 발명의 제4실시예에 따른 반도체 칩 패키지를 도시한 단면도;
도 7은 본 발명의 제5실시예에 따른 반도체 칩 패키지를 도시한 단면도;
도 8은 본 발명의 제1실시예에 따른 반도체 패키제 제조방법의 일 예를 도시한 순서도;
도 9는 도 8의 배치단계 중 칩의 일면에 버퍼층이 형성되는 모습을 도시한 단면도;
도 10은 도 8의 제1케리어 부착단계의 상태를 도시한 단면도;
도 11은 도 8의 몰드층 형성단계의 상태를 도시한 단면도;
도 12는 도 8의 제2케리어 부착단계의 상태를 도시한 단면도;
도 13은 도 8의 배치단계 중 도전성 비아가 형성된 상태를 도시한 단면도;
도 14는 도 8의 절연층 형성단계의 상태를 도시한 단면도;
도 15는 도 8의 노출단계 중 폴리싱된 상태를 도시한 단면도;
도 16은 도 8의 절연층 형성단계 중 도전성 비아가 형성되지 아니한 상태에서 절연층이 형성된 상태를 도시한 단면도;
도 17은 도 8의 노출단계 중 레이저 드릴링된 상태를 도시한 단면도;
도 18은 도 8의 빌드업 단계의 상태를 도시한 단면도;
도 19는 본 발명의 제5실시예에 따른 반도체 패키제 제조방법의 일 예를 도시한 순서도;
도 20은 도 19의 제1케리어 부착단계의 상태를 도시한 단면도;
도 21은 도 19의 제2케리어 부착단계의 상태를 도시한 단면도;
도 22는 도 19의 그라인딩 단계의 상태를 도시한 단면도;
도 23은 도 19의 제2케리어 부착단계를 도시한 단면도;
도 24는 도 19의 빌드업 단계 및 금속차폐층 배치단계의 상태를 도시한 단면도;
도 25는 및 도 26은 본 발명의 제6실시예를 도시한 단면도;
도 27은 본 발명의 제7실시예를 도시한 단면도;
도 28은 본 발명의 제8실시예를 도시한 단면도 이다.
이하 본 발명의 목적이 구체적으로 실현될 수 있는 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 본 실시예를 설명함에 있어서, 동일 구성에 대해서는 동일 명칭 및 동일 부호가 사용되며 이에 따른 부가적인 설명은 생략하기로 한다.
이하, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 도 2에 도시된 바와 같이, 칩(110), 버퍼층(130), 배선 패턴(140), 절연층(150), 외부 패드(160), 외부 접속 단자(170) 및 몰드층(180)을 포함할 수 있다.
상기 칩(110)은 반도체 소자로서 다양한 종류의 하나 또는 복수의 개별 소자들을 포함할 수 있다. 예를 들어, 복수의 개별 소자들은 미세 전자 소자(microelectronic devices), CMOS 트랜지스터(complementary metalinsulator-semiconductor transistor), MOSFET(metal - oxidesemiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등의 광전 소자, MEMS(micro-electro-mechanical system), 탄성파 필터 소자, 능동 소자, 수동 소자 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 칩(110)은 메모리 반도체 칩일 수 있다. 예를 들어, 메모리 반도체 칩은 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있으나, 이에 한정되는 것은 아니다.
상기 칩(110)은 로직 칩일 수도 있다. 예를 들어, 로직 칩은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있으나, 이에 한정되는 것은 아니다.
도 2에서는 상기 칩(110)은 단일한 반도체 소자의 칩으로 도시하였으나, 이에 한정되지는 않으며, 복수의 반도체 소자를 포함할 수도 있으며, 복수의 반도체 소자는 동종일 수도 있으며 서로 다른 종류의 반도체 소자일 수도 있다.
또한, 반도체 패키지(100)는 서로 다른 종류의 반도체 소자 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 작동하는 시스템 인 패키지 일 수도 있다.
상기 칩(110)은 일면에 접촉 패드(120) 가 형성될 수 있다. 도 2에서는 상측을 향하는 면이 일면이며, 이에 대향되는 하측을 향하는 면이 타면이 될 수 있다. 이하의 설명에서, 상기 칩(110)에 상기 접촉패드(120)가 형성되는 방향을 일측이라 칭하며, 이에 대향되는 방향을 타측이라 칭하기로 한다.
상기 접촉 패드(120)는 상기 칩(110)에 형성된 다양한 종류의 개별소자들과 전기적으로 연결되는 통로 역할을 하며, 상기 칩(110)의 입력 또는 출력신호를 전달할 수 있다. 상기 접촉 패드(120)는 알루미늄 또는 구리등과 같은 비저항성의 금속으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 또한, 도면에서는 상기 접촉 패드(120)가 두 개인 것으로 도시되었으나, 본 발명은 상기 접촉 패드(120)의 개수에 한정되는 것은 아니다.
상기 버퍼층(130)은 상기 칩(110)의 일면상에 형성되며, 비전도성 소재로 형성되어, 불필요한 전기적 단락을 방지하며, 상기 칩(110)의 일면을 보호할 수 있다.
상기 배선 패턴(140)은 상기 버퍼층(130) 상에 배치되고, 전도성 재질로 형성되어 상기 칩의 접촉 패드(120)와 전기적으로 연결되며, 상기 칩(110)의 측면 방향 외측까지 연장되도록 형성될 수 있다.
상기 배선 패턴(140)은 전도성 재질로 형성되어 상기 접촉 패드(120)와 전기적 연결을 이루게 되어 칩이 외부 장치 또는 기판 등과 전기적 연결이 이루어지게 하는 경로를 형성할 수 있다.
이러한 배선 패턴(140)은 상기 버퍼층(130)의 상측에 배치되며 상기 칩(110)의 측면을 향하도록 연장되고, 상기 칩(110)의 접촉 패드(120)에 대응되는 지점에서는 상기 접촉 패드를 향하여 돌출된 노치를 형성하여 상기 버퍼층을 관통하면서 상기 접촉 패드와 접촉함으로써 전기적으로 연결될 수 있다. 이러한 배선 패턴은 W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, 또는 이들의 조합으로 이루어질 수 있는데, 본 발명은 상기 배선 패턴(140)의 재질에 한정되지 아니한다.
상기 절연층(150)은 상기 버퍼층(130)의 외측에 형성되며, 상기 버퍼층(130) 및 상기 배선 패턴(140)을 덮도록 형성될 수 있다.
따라서, 상기 배선 패턴(140)은 상기 버퍼층(130)과 상기 절연층(150)에 의해 덮여 보호되어 물리적 또는 화학적 손상으로부터 보호될 수 있다.
상기 버퍼층(130) 및 절연층(150)은 절연성 폴리머, 에폭시(epoxy), 실리콘 산화막, 실리콘 질화막, 절연성 폴리머, 또는 이들의 조합으로 이루어질 수도 있다. 또는, 버퍼층(130) 및 절연층(150)은 각각 비감광성 물질 또는 감광성 물질로 이루어질 수 있다. 예를 들어, 절연성 폴리머는 PMMA(Polymethylmethacrylate), PS(Polystylene), PBO(Polybenzoxzaoles) 등과 같은 일반 범용고분자, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 페놀계 그룹을 갖는 고분자 유도체, 또는 이들의 조합 등을 포함할 수 있다.
또한, 상기 버퍼층(130)과 절연층(150)은 서로 다른 물질로 이루어질 수 있다. 예를 들어, 상기 버퍼층(130)과 절연층(150) 중 어느 하나는 비광감성 물질, 예를 들어 비감광성 폴리이미드 (non-photosensitive polyimide)로 이루어지고, 다른 하나는 감광성 물질, 예를 들어 감광성 폴리이미드(photosensitive polyimide)로 이루어질 수 있다. 또는, 상기 버퍼층(130)과 절연층(150)이 같은 재질로 이루어질 수도 있을 것이다.
물론, 상기 버퍼층(130)과 절연층(150)의 재질은 상술한 것에 한정되지 않고, 보다 다양한 물질로 이루어질 수 있다.
또한, 상기 절연층(150)의 높이(두께)는 10~50μm 범위일 수 있으며, 바람직하게는 30μm±3 μm일 수 있다.
상기 외부 패드(160)는 절연층(150) 상에 마련되며, 외부 접속 단자(170)가 배치되는 패드로 기능할 수 있다. 상기 외부 패드(160)는 상기 배선 패턴(140)과 전기적으로 연결될 수 있으며, 배선 패턴(140)을 통해 칩의 접촉 패드(120)에 전기적으로 연결될 수 있다.
이를 위해, 상기 외부 패드(160)는 외부 접속 단자(170)가 잘 접착되도록 젖음성이 우수한 웨팅층(wetting layer)을 형성할 수 있다.
예를 들어, 외부 패드(160)는 언더 범프 메탈층(under bump metal, UBM)일 수 있으며, Cu, Al, Cr, W, Ni, Ti, Au, Ag 또는 이들의 조합 등과 같이 전도성이 우수한 금속 소재를 포함할 수 있으나, 이에 한정되는 것은 아니다.
또는 도 2의 우측에 도시된 바와 같이, 상기 외부 패드(160)과 상기 배선 패턴(140)의 사이에 도전성 비아(142)가 형성될 수도 있다. 상기 도전성 비아(142)는 상기 외부 패드(160)과 상기 배선 패턴(140)을 전기적으로 연결하도록 구비될 수 있다. 또한, 상기 도전성 비아(142)는 단일한 층으로 형성될 수도 있으며, 서로 다른 재질로 이루어진 복수의 층으로 형성될 수도 있을 것이다.
상기와 같이 도전성 비아(142)가 구비됨으로 인해, 상기 절연층(150)의 두께를 보다 두껍게 형성할 수 있다. 즉, 상기 절연층(150)의 두께를 보다 두껍게 형성하여도, 상기 도전성 비아(142)가 상기 외부 패드(160)와의 사이에 구비되어 상기 외부 패드(160)과 상기 배선 패턴(140)을 전기적으로 연결하는 것이 가능하므로 상기 외부 패드(160)와 상기 배선 패턴(140)의 전기적 연결에 있어 어려움을 배제할 수 있다. 따라서, 상기 절연층(150)을 보다 두껍게 형성할 수 있으므로, 상기 칩(110)의 보호효과를 증대시킬 수 있어 신뢰성이 향상될 수 있다.
이 때, 예를 들어, 상기 도전성 비아(142)는 상기 절연층(150)의 높이(두께)의 0~95% 범위에 해당하는 높이로 형성될 수 있다. 일 예로서, 상기 도전성 비아(142)의 높이는 10~47μm의 범위를 가질 수 있으며, 바람직하게는 24±5μm범위일 수 있다.
상기 외부 접속 단자(170)는 반도체 패키지(100)에서 기판 등의 외부 장치로 전기 신호를 전달하는 단자로서, 외부 패드(160) 상에 컬렙스(collapsed)되어 접합될 수 있다. 상기 외부 접속 단자(170)는 배선 패턴(140)을 통해 칩과 전기적으로 연결될 수 있으며, 반도체 패키지(100)와 외부 장치(예를 들어, 보드 등)를 전기적으로 연결시킬 수 있다.
즉, 상기 외부 접속 단자(170)는 반도체 패키지(100)를 외부 장치인 인쇄 회로 기판(printed circuit board) 등의 보드(board) 상에 실장시키기 위한 연결 단자일 수 있다.
상기, 외부 접속 단자(170)는 솔더 범프(solder bump)를 포함할 수 있으며, Sn, Au, Ag, Ni, In, Bi, Sb, Cu, Zn, Pb 또는 이들의 조합 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 솔더 범프는 볼 형상일 수 있으나, 이에 한정되지 않고 원기둥, 다각 기둥, 다면체 등의 다양한 형상일 수도 있다.
한편, 상기 몰드층(180)은 상기 칩(110)의 타면과 측면 및 상기 버퍼층(130)의 측면을 감싸도록 형성될 수 있다. 상기 몰드층(180)은 상기 배선 패턴(140)의 하측면까지 형성되며, 상기 절연층(150)과 맞닿도록 형성되어, 상기 칩과 버퍼층(130) 및 배선 패턴(140)을 보호하도록 형성될 수 있다.
즉, 상기 몰드층(180)은 상기 칩(110)의 일면보다 높은 높이로 형성되며, 상기 버퍼층(130)과 동일 평면을 이루도록 상기 버퍼층(130)과 같은 높이로 형성될 수 있다. 따라서, 상기 칩(110)의 모서리 부분이 상기 몰드층(180) 및 상기 버퍼층(130)에 의해 둘러쌓여 덮이게 됨으로써, 외부로부터 가해지는 하중 및 충격에 의해 보호될 수 있어 내충격성이 강화될 수 있다.
따라서, 상기 칩(110) 및 버퍼층(130)의 측면과 배선 패턴이 상기 몰드층(180)에 둘러 쌓이게 되며, 그로 인해 상기 칩(110) 및 버퍼층(130)과 배선 패턴(140)이 물리적 또는 화학적 손상으로부터 보호될 수 있다.
이러한 몰드층(180)은 비전도성 재질의 에폭시로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니며, 절연성 폴리머 등의 다양한 재질로 형성될 수 있다.
예를 들어, 상기 몰드층(180)은 상기 절연층(150)과 동일한 물성의 재질이나 동일한 재질로 형성될 수 있다. 이 때, 상기 동일한 물성이랑 동일한 열팽창율을 뜻할 수 있다. 따라서, 몰드층(180)과 상기 절연층(150)의 열팽창율(CTE: Coefficient Of Expansion)이 동일해져, 상기 칩(110)의 발열에 의한 반도체 패키지(100)의 휘어짐 또는 뒤틀림이 방지될 수 있다. 물론, 상기 몰드층(180)과 상기 절연층(150)의 열팽창율의 차이는 0~25ppm/℃ 범위의 차이를 가지는 재질로 형성될 수 있다.
또한, 상기 절연층(150)과 상기 몰드층(180)은 적어도 일부구간에서 서로 직접적으로 접촉될 수 있다. 이 때, 상기 절연층(150)과 몰드층(180)의 물성이 동일하므로 상호 접착성이 서로 다른 재료일 때 보다 우수할 수 있다. 이 때, 도 2에 도시된 바와 같이, 상기 배선 패턴(140)이 상기 절연층(150)과 몰드층(180) 사이에 배치는데, 상기 배선 패턴(140)의 상측 및 하측에서 절연층(150)과 몰드층(180)이 견고하게 접착되어 있으므로, 상기 배선 패턴(140) 또한 견고하게 고정될 수 있다.
한편, 일반적으로 감광성 소재인 경우 금속재료와의 젖음성 내지는 접착성이 우수하지 않은 경향이 있으나, 비감광성 소재인 경우 금속재료와의 젖음성 내지는 접착성이 우수한 경향이 있다. 따라서, 상기 절연층(150) 및 몰드층(180)이 비감광성 소재로 형성되면 금속소재인 상기 배선 패턴(140)과의 접착성이 우수할 수 있어 상기 배선 패턴(140)이 더욱 확실하게 고정될 수 있다.
한편 필요에 따라, 상기 버퍼층(130)은 필요에 따라서 배치되지 아니하고, 상기 배선 패턴(140)이 직접 칩(110)의 일면 상에 배치될 수도 있을 것이다. 또는, 상기 버퍼층(130)의 두께가 상기 몰드층(180)의 두께보다 더 두껍도록 형성될 수도 있을 것이다. 이러한 경우, 상기 배선패턴은 상기 칩의 일면상에서 상측을 향하여 절곡된 형태로 형성될 수도 있을 것이다.
이 때, 상기 절연층(150)과 몰드층(180)을 형성하는 비감광성 재질은 그 내부에 여러가지 이유로 필러가 혼합될 수 있는데, 상기 절연층(150)에 혼합된 필러와 몰드층(180)에 포함된 필러의 종류는 서로 같을 수도 있으며 다를 수도 있다. 또한, 상기 절연층(150)에 혼합된 필러와 몰드층(180)에 포함된 필러 입자의 크기 및 직경 또한 동일할 수 있거나 또는 다를 수 있다. 물론, 전술한 바와 같이, 상기 절연층(150)과 몰드층(180)의 물성의 차이가 크면 열변형량의 차이로 인한 뒤틀림이 발생할 수 있으므로, 물성의 차이가 크지 않도록 상기 절연층(150)에 혼합된 필러와 상기 몰드층(180)에 포함된 필러의 크기 및 직경의 차이가 크지 않도록 배합할 수 있다. 이 때, 상기 절연층(150)에 혼합된 필러와 상기 몰드층(180)에 포함된 필러의 직경은 동일하거나 또는 차이가 날 수 있다.
상기 필러는 해당 절연층의 두께 보다 작은 직경을 가진 입자로서, 해당 절연층의 열 팽창 계수를 증대시켜, 상기 절연층(150) 및 몰드층(180)의 유효 열팽창 계수 향상을 구현할 수 있다. 즉, 필러는 해당 절연층을 이루는 주요 절연 물질의 열 팽칭 계수 보다 더 높은 열 팽창 계수를 가지는 물질인 것이 바람직할 수 있다. 예를 들어, 필러는 해당 절연층의 두께대비 약 1/4 배 이하의 직경을 가질 수 있으며, 그 직경이 약 0.1~10㎛의 범위내 일 수 있으나, 이에 한정되는 것은 아니다. 바람직하게는, 상기 필러의 직경은 5㎛ 이하일 수 있다. 다만, 해당 한정 사항 보다 큰 직경을 가질 경우, 필러는 해당 절연층의 표면이 너무 울퉁불퉁한 다수의 요입 구조를 가지게 하여, 해당 절연층의 표면 접착력 등의 특성을 저하시킬 수 있다. 예를 들어, 필러는 실리카(SiO2) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 상기 외부 패드(160)와 외부 접속 단자(170)를 전기적으로 접속시키기 위하여, 상기 배선 패턴(140) 상측에 덮인 절연층(150)의 일부를 식각하여 상기 배선 패턴(140)을 노출시킬 필요가 있다. 일반적으로, 상기 절연층(150)이 감광성 재질로 형성된 경우 포토레지스트 등을 이용한 에칭방법으로 형성되나, 상기 절연층(150)이 비감광성 재질로 형성된 경우, 물리적으로 깎아내어 폴리싱 또는 드릴링 하거나 또는 레이저 등을 이용하여 드릴링할 수 있다.
이 때, 도 3에 도시된 바와 같이, 레이저를 이용하여 드릴링하는 경우, 드릴링된 부분(152)은 내측으로 갈수록 폭이 좁아지도록 그 측면(154)이 경사지게 형성될 수 있다.
따라서, 레이저로서 비감광성 재질의 절연층(150)을 조사하여 식각함으로써 피 노출물인 상기 배선 패턴(140)이 노출되도록 할 수 있다.
이 때, 상기 피 노출물이란 식각이나 폴리싱 또는 드릴링을 통해 외부로 노출되는 대상을 뜻하는 것으로서, 상기 절연층(150)이나 몰드층(180) 내부에 매립된 상기 배선 패턴(140)이나 칩(110) 등일 수 있다. 또한, 상기 절연층(150)이나 몰드층(180)에 매립된 여타 다른 구성요소 또한 필요에 따라 드릴링이나 폴리싱 등의 등을 통해 노출되어야 할 피 노출물이 될 수 있다.
또한, 상기 레이저로서 드릴링되는 경우, 노출되어야 할 피 노출물인 상기 배선 패턴(140)의 일부 또한 같이 드릴링되는 오버에칭영역(144)이 형성될 수 있다.
상기 피 노출물에 오버에칭영역(144)이 형성되는 이유는 상기 레이저로 드릴링할 때 피 노출물의 경계면 영역까지만 드릴링하게 되면 피 노출물의 표면에 잔류물이 남아있을 수 있기 때문이다. 따라서, 피 노출물의 경계면 보다 조금 더 식각하여 오버에칭영역(144)을 형성하면 잔류물의 잔류우려를 배제 할 수 있다.
이렇게 형성되는 오버에칭영역(144)이 오버에칭되는 범위(깊이 d)는 피 노출물 두께(D)의 0.01%~30% 사이일 수 있다. 물론, 이러한 범위는 필요에 따라 그 범위가 조절될 수 있을 것이다. 본 실시예에서, 상기 오버에칭영역(144)이 오버에칭되는 깊이는 2~3마이크로미터인 것을 예로 들어 설명하나, 본 발명은 이에 한정되는 것은 아니다.
이하, 본 발명의 제2실시예에 따른 반도체 패키지(200)를 설명하기로 한다.
본 실시예에 따른 반도체 패키지(200)는 도 4에 도시된 바와 같이, 칩(210), 버퍼층(230), 배선 패턴(240), 절연층(250), 외부 패드(260), 외부 접속 단자(270), 몰드층(280) 및 금속제 방열패드(290)를 포함할 수 있다.
상기 칩(210), 버퍼층(230), 배선 패턴(240), 절연층(250), 외부패드(260) 및 외부 접속 단자(270)는 전술한 제1실시예의 칩(110), 버퍼층(130), 배선 패턴(140), 절연층(150), 외부패드(160) 및 외부 접속 단자(170)와 실질적으로 동일하거나 유사하므로, 이에 대한 자세한 설명은 생략하기로 한다.
한편, 전술한 제1실시예에 따른 몰드층(180)은 칩(110)의 타면과 측면 및 버퍼층(130)의 측면을 감싸도록 형성되나, 본 실시예의 몰드층(280)은 상기 칩(210)의 타면에 해당하는 부분이 개방될 수 있다.
그리고, 금속제 방열패드(290)가 상기 칩(210)의 타면에 접촉되도록 구비될 수 있다. 또한, 상기 금속제 방열패드(290)는 상기 몰드층(280)의 타면 외측으로 노출되도록 형성될 수 있다.
따라서, 상기 금속제 방열패드(290)가 구비됨으로써 상기 칩(110)에서 발생된 열이 상기 금속제 방열패드(290)로 전도되어 외부로 방열될 수 있다.
상기와 같은 금속제 방열패드(290)는 알루미늄이나 구리 또는 스테인레스 등 열전도율이 우수한 재질로 형성될 수 있으며, 반드시 금속이 아니라고 해도 열전도율이 우수한 재질이라면 어느 것이던지 적용이 가능할 수 있다.
이하, 본 발명의 제3실시예에 따른 반도체 패키지(300)를 설명하기로 한다.
본 실시예에 따른 반도체 패키지(300)는 도 5에 도시된 바와 같이, 칩(310), 버퍼층(330), 배선 패턴(340), 외부 접속 단자(340) 및 몰드층(380)을 포함할 수 있다.
상기 칩(310), 버퍼층(330), 및 몰드층(380)은 전술한 제1실시예의 칩(110), 버퍼층(130) 및 몰드층(180)과 실질적으로 유사하거나 동일하므로 자세한 설명은 생략하기로 한다.
한편, 전술한 제1실시예의 반도체 패키지(100)에서는 절연층(150)이 상기 배선 패턴(140)을 덮도록 구비되나, 본 실시예의 반도체 패키지(300)는 상기 절연층(150) 대신 상기 배선 패턴(340)의 표면에 산화 부동태층(350)이 형성될 수 있다.
상기 산화 부동태층(350)이 상기 배선 패턴(340) 표면에 형성됨으로써 절연층(150)이 형성되지 않아도 배선 패턴(340)이 부식 등으로부터 보호될 수 있다.
또한, 절연층(150)이 형성되지 않으므로, 외부 패드(160)가 반드시 필요하지는 않고, 상기 배선 패턴(340)에 외부 접속 단자(370)가 직접 형성되는 것도 가능하다.
또한, 상기 배선 패턴(340)의 표면에 상기 산화 부동태층(350)이 형성되므로, 상기 배선 패턴(340)의 표면에 보호를 위한 별도의 패시베이션 층이 형성될 필요가 없어 상기 배선 패턴의 두께가 더 얇아질 수 있다.
또한, 상기 배선 패턴(340)은 견고한 산화 부동태층(350)을 형성하기 위해, 상기 산화 부동태층(350)이 형성되기 전에 그 표면 거칠기를 증가시키는 러프닝 가공이 이루어질 수도 있다.
이하, 본 발명의 제4실시예에 따른 반도체 패키지(400)를 설명하기로 한다.
본 실시예에 따른 반도체 패키지(400)는 도 6에 도시된 바와 같이, 칩(410), 버퍼층(430), 배선 패턴(440), 절연층(450), 외부 패드(460), 외부 접속 단자(470), 몰드층(480) 및 실드층(490)을 더 포함할 수 있다.
이 때, 칩(410), 버퍼층(430), 절연층(450), 외부 패드(460), 외부 접속 단자(470)는 전술한 제1실시예의 칩(110), 버퍼층(130), 절연층(150), 외부 패드(160), 외부 접속 단자(170)와 실질적으로 유사하거나 동일하므로 자세한 설명은 생략하기로 한다.
한편, 전술한 제1실시예에 따른 몰드층(180)은 칩(110)의 타면과 측면 및 버퍼층(130)의 측면을 감싸도록 형성되나, 본 실시예의 몰드층(480)은 상기 칩(410)의 타면에 해당하는 부분은 개방되며, 상기 칩(410) 및 버퍼층(430)의 측면을 감싸도록 형성될 수 있다. 그리고, 상기 몰드층(480)의 타면은 상기 칩(410)의 타면과 동일평면을 이루도록 형성될 수 있다.
그리고, 상기 실드층(490)은 열전도성과 전기전도성 및 전자방해잡음차폐성을 가지는 금속제로 형성될 수 있으며, 몰드층(480)의 타면 및 측면과 상기 절연층(450)의 측면을 둘러싸도록 형성될 수 있다. 이 때, 상기 실드층(490)은 상기 칩(410)의 타면에 접촉되도록 구비될 수 있다.
또한, 상기 칩(410)에 구비되는 복수개의 배선 패턴(440) 중 접지를 담당하는 배선 패턴(442)은 측면으로 더 길게 연장되며, 상기 실드층(490)과 접촉되어 전기적 연결을 이뤄 접지를 이룰 수 있다.
따라서, 상기 실드층(490)은 칩(410)의 발열을 외부로 방열하는 히트싱크의 역할과 상기 칩(410)에서 발생되거나 외부로부터 유입되는 전자방해잡음을 차폐하는 역할을 하며, 동시에 접지의 기능을 수행할 수도 있다.
또한, 반도체 패키지(400)의 외측이 금속소재로 마감됨으로써 물리적 충격 및 화학적 충격으로부터 반도체 패키지(400)를 보다 효과적으로 보호할 수 있다.
이러한 실드층(490)은 방열성이 우수한 알루미늄이나 구리 및 스테인레스 등의 금속 재질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니며, 열전도성이 우수한 재질 및 전자방해잡음차폐성을 가진 재질이라면 어느 재질을 적용해도 무방할 수 있다.
이하, 본 발명의 제5실시예에 따른 반도체 패키지(500)에 대해서 설명하기로 한다.
본 실시예에 따른 반도체 패키지(500)는 도 7에 도시된 바와 같이, 칩(510), 버퍼층(530), 배선 패턴(540), 절연층(550), 외부 패드(560), 외부 접속 단자(570), 몰드층(580), 임베디드 접지부(595) 및 금속차폐층(590)을 포함할 수 있다.
상기 칩(510), 버퍼층(530), 배선 패턴(540), 절연층(550), 외부 패드(560) 및 외부 접속 단자(570)는 전술한 제1실시예의 칩(110), 버퍼층(130), 배선 패턴(140), 절연층(150), 외부패드(160) 및 외부 접속 단자(170)와 실질적으로 동일하거나 유사하므로, 이에 대한 자세한 설명은 생략하기로 한다.
한편, 전술한 제1실시예에 따른 몰드층(180)은 칩(110)의 타면과 측면 및 버퍼층(130)의 측면을 감싸도록 형성되나, 본 실시예의 몰드층(580)은 상기 칩(510)의 타면에 해당하는 부분은 개방되며, 상기 칩(510)과 버퍼층(580)의 측면을 둘러싸도록 형성될 수 있다. 그리고, 상기 몰드층(580)의 타면은 상기 칩(510)의 타면과 동일평면을 이루도록 형성될 수 있다.
그리고, 상기 몰드층(580)의 내부에 임베디드 접지부(595)가 형성될 수 있다.
상기 임베디드 접지부(595)는 상기 몰드층(580) 내부에 형성되며, 일측은 상기 복수개의 배선 패턴(540) 중 접지를 담당하는 배선 패턴(540)과 전기적으로 연결되고, 타측은 상기 몰드층(580)의 타면을 향하여 연장될 수 있다.
이러한 임베디드 접지부(595)는 하나가 형성될 수도 있고, 또는 복수개가 형성될 수도 있다.
한편 상기와 같은 임베디드 접지부(595)의 타단은 상기 몰드층(580)의 타면측으로 연장되어 상기 몰드층(580)의 타면과 동일평면을 이룰 수 있다.
그리고, 금속차폐층(590)이 구비될 수 있다. 상기 금속차폐층(590)은 상기 칩(510)의 타면 및 임베디드 접지부(595)의 타단과 접촉되도록 형성될 수 있다.
따라서, 상기 금속차폐층(590)은 칩(510)의 발열을 외부로 방열하는 히트싱크의 역할과 상기 칩에서 발생되는 전자방해잡음 및 외부로부터 유입되는 전자방해잡음을 차폐하는 역할을 하며, 동시에 접지의 기능을 수행할 수도 있다.
또한, 상기 금속 차폐층을 통해 다른 반도체 패키지와 적층되어 팝(POP)구조를 형성할 수도 있을 것이다.
이하, 상기한 본 발명의 제1실시예에 따른 반도체 패키지(100)의 제조방법에 대해서, 도 8 내지 도 18를 참조하여 설명하기로 한다.
본 실시예에 따른 반도체 패키지 제조방법은 도 8에 도시된 바와 같이, 제1케리어 부착단계(S110), 몰드층 형성단계(S120), 제2케리어 부착단계(S130), 배치단계(S140), 절연층 형성단계(S150), 노출단계(S160) 및 빌드업 단계(S170)를 포함할 수 있다.
상기 제1케리어 부착단계(S110)는 도 9의 (a) 및 (b)에 도시된 바와 같이, 상기 칩(110)의 일면에 버퍼층(130)을 형성하고, 상기 칩(110)의 버퍼층(130)이 하측을 향하도록 반전시킨 뒤에 도 10에 도시된 바와 같이, 상기 버퍼층(130)을 상기 제1케리어(50)상에 부착하는 단계이다.
이 때, 상기 버퍼층(130)이 형성된 후에 상기 칩(110)의 타면을 백그라인딩(backgrinding)할 수 있다.
상기 제1케리어(50)는 도 10의 (a)에 도시된 바와 같이, 평판으로 형성되며, 그 상면에 칩(110) 등의 구조물이 일시적으로 부착될 수 있는 접착면(52)이 형성될 수 있다.
본 단계에서, 상기 칩(110)은 도 10의 (b)에 도시된 바와 같이, 상기 버퍼층(130)이 제1케리어(50)를 향하는 상태로 상기 제1케리어(50)의 상면과 접촉되도록 배치될 수 있다. 상기 버퍼층(130) 또한 상기 제1케리어(50)의 접착면(52)에 의해 접착되어 그 위치가 일시적으로 고정될 수 있다.
상기 몰드층 형성단계(S120)는, 도 11에 도시된 바와 같이, 상기 제1캐리어(50)의 상측에 배치된 칩(110)의 상측에 몰드층(180)을 형성하는 단계이다. 상기 몰드층 형성단계(S120)가 수행되면서, 상기 칩(110)의 타면이 상기 몰드층(180)에 매립될 수 있다.
상기 제2케리어 부착단계(S130)는, 도 12에 도시된 바와 같이, 상기 몰드층(180)이 형성된 칩(110)을 반전시켜 그 타면을 제2케리어(60)에 부착하는 단계이다. 이 때, 기존의 제1케리어(50)는 제거되고, 별도의 제2케리어(60)가 상기 몰드층(180)의 타면에 배치되어 상기 몰드층(180)의 타면을 지지할 수 있다.
상기 제2케리어(60) 또한 평판으로 형성되며, 그 상면에 몰드층(180)등의 구조물이 일시적으로 부착될 수 있는 접착면(62)이 형성될 수 있다.
그리고, 도 13에 도시된 바와 같이, 배치단계(S140)가 수행될 수 있다. 상기 배치단계(S140)는 상기 버퍼층(130)의 일면에 상기 칩(110)의 접촉 패드(120)와 전기적으로 연결되며 상기 칩(110)의 외측까지 연장되는 배선 패턴(140)이 하나 이상 배치될 수 있다.
이 때, 상기 배선 패턴(140)의 일면에 도전성 비아(142)가 형성될 수도 있다. 상기 도전성 비아(142)는 후술하는 외부패드와 상기 배선 패턴(140)이 전기적으로 접속되도록 형성될 수 있다. 물론, 상기 도전성 비아(142)는 필요에 따라 형성될 수도 있으며, 형성되지 않을 수도 있다.
그리고, 상기 절연층 형성단계(S150)는 도 14에 도시된 바와 같이, 상기 배선 패턴(140)의 일측에 상기 절연층(150)을 형성하는 단계이다.
상기 절연층(150)이 형성된 후에는 도 15에 도시된 바와 같이 노출단계(S160)가 수행될 수 있다. 상기 노출단계(S160)는 상기 절연층(150)에 매립된 배선패턴(140)의 일부 또는 도정성 비아(142)의 일부가 노출되도록 상기 절연층(150)의 일부를 제거하는 단계이다. 도 15에 도시된 바와 같이, 상기 노출단계(S160)는 기계적 폴리싱 또는 에칭(S162)을 통해서 상기 배선패턴(140) 또는 도전성 비아(142)가 노출되도록 이루어질 수 있다.
한편, 상기 노출단계(S160)는 레이저를 이용한 드릴링(S164)으로 형성될 수 있다.
즉, 도 16에 도시된 바와 같이, 배선 패턴(140)의 일측에 절연층(150)을 형성하는 절연층 형성단계(S150)가 수행된 후에, 도 17에 도시된 바와 같이, 레이저를 통해 상기 절연층(150)의 일부분을 드릴링 함으로써, 상기 배선패턴(140)이 노출되도록 드릴링된 부분(152)을 형성할 수 있다. 일반적으로, 레이저를 사용하게 되면 드릴링 깊이에 있어서 기계적 폴리싱에 비해서 보다 자유로울 수 있어 별도의 도전성 비아(142)를 형성할 필요가 없을 수 있다. 물론, 본 발명은 이에 한정되는 것은 아니며, 도전성 비아(142)를 형성하면서도 레이저 드릴링을 수행할 수도 있을 것이다. 또한, 레이저를 통해 깊이 드릴링 할 수 있으므로, 상기 절연층(150)을 보다 두껍게 형성할 수 있으며, 그에 따라 상기 칩(110)을 보호하는 부분의 두께가 더 두꺼워져 내구성 및 신뢰성이 향상될 수 있을 것이다.
상기 노출단계(S160)의 후에는 도 18에 도시된 바와 같이, 노출된 상기 배선패턴(140)에 외부패드(160) 및 외부 접속단자(170)를 배치하는 빌드업 단계(S170)가 수행될 수 있다.
이하, 상기한 본 발명의 제5실시예의 반도체 패키지(500)의 제조방법에 대해서, 도 19 및 도 24를 참조하여 설명하기로 한다.
본 실시예에 따른 반도체 패키지 제조방법은 도 19에 도시된 바와 같이, 제1케리어 부착단계(S210), 몰드층 형성단계(S220), 그라인딩 단계(S225), 제2케리어 부착단계(S230), 배치단계(S240), 절연층 형성단계(S250), 노출단계(S260) 및 빌드업 단계(S270) 및 금속차폐층 배치단계(S280)를 포함할 수 있다.
상기 제1케리어 부착단계(S210)는 도 9의 (a) 및 (b)에 도시된 바와 같이, 상기 칩(510)의 일면에 버퍼층(530)을 형성하고, 상기 칩(510)의 버퍼층(530)이 하측을 향하도록 반전시킨 뒤에 도 20에 도시된 바와 같이, 상기 버퍼층(530)을 상기 제1케리어(50)상에 부착하는 단계이다.
이 때, 상기 버퍼층(530)이 형성된 후에 상기 칩(510)의 타면을 백그라인딩(backgrinding)할 수 있다.
상기 제1케리어(50)는 도 20의 (a)에 도시된 바와 같이, 평판으로 형성되며, 그 상면에 칩(510) 등의 구조물이 일시적으로 부착될 수 있는 접착면(52)이 형성될 수 있다.
본 단계에서, 도 20의 (a)에 도시된 바와 같이 상기 제1케리어 부착단계(S210)에서 상기 제1케리어(50)의 상측면에 임베디드 접지부(595)를 형성할 수 있다. 상기 제1케리어(50)는 평판으로 형성되며, 그 상면에 임베디드 접지부(595) 등의 구조물이 일시적으로 부착될 수 있는 접착면(52)이 형성될 수 있다. 상기 임베디드 접지부(595)는 상기 제1케리어(50)의 상측면에 형성될 수 있다.
또한, 상기 칩(510)은 도 20의 (b)에 도시된 바와 같이, 상기 버퍼층(530)이 제1케리어(50)를 향하는 상태로 상기 제1케리어(50)의 접착면(52)과 접촉되도록 배치될 수 있다. 상기 버퍼층(530) 또한 상기 제1케리어(50)의 접착면(52)에 의해 접착되어 그 위치가 일시적으로 고정될 수 있다.
상기 몰드층 형성단계(S220)는, 도 21에 도시된 바와 같이, 상기 제1캐리어(50)의 상측에 배치된 상기 칩(510) 및 상기 임베디드 접지부(595)의 상측 및 측면에 몰드층(580)을 형성하는 단계이다. 상기 몰드층 형성단계(S220)가 수행되면서, 상기 칩(510) 및 상기 임베디드 접지부(595)의 타면이 상기 몰드층(580)에 매립될 수 있다.
그리고, 그라인딩 단계(S225)가 수행될 수 있다. 상기 그라인딩 단계(S225)는 도 22에 도시된 바와 같이, 상기 몰드층(580)의 타면을 연마하여 상기 칩(510)의 타면 또는 상기 임베디드 접지부(595)의 타단이 노출되도록 그라인딩 할 수 있다.
이 때, 본 실시예에서는 상기 그라인딩 단계(S225)에서, 상기 몰드층(580)의 타면과 칩(510)의 타면 및 임베디드 접지부(595)의 타단이 동일평면을 이루도록 연마될 수 있다.
상기 제2케리어 부착단계(S230)는, 도 33에 도시된 바와 같이, 상기 몰드층(580)이 형성된 칩(510) 및 임베디드 접지부(595)를 반전시켜 그 타면을 제2케리어(60)에 부착하는 단계이다. 이 때, 기존의 제1케리어(50)는 제거되고, 별도의 제2케리어(60)가 상기 몰드층(580)의 타면에 배치되어 상기 몰드층(580)의 타면 및 상기 임베디드 접지부(595)의 타단을 지지할 수 있다.
상기 제2케리어(60) 또한 평판으로 형성되며, 그 상면에 몰드층(580)등의 구조물이 일시적으로 부착될 수 있는 접착면(62)이 형성될 수 있다.
그리고, 상기 절연층 형성단계(S250), 노출단계(S260) 및 빌드업 단계(S270)가 수행될 수 있다. 상기 절연층 형성단계(S250), 노출단계(S260) 및 빌드 업 단계(S270)는, 전술한 제1실시예의 제조방법에서 설명한 절연층 형성단계(S150), 노출단계(S160) 및 빌드업 단계(S170)와 실실적으로 유사하므로 자세한 설명은 생략하기로 한다. 상기 절연층 형성단계(S250), 노출단계(S260) 및 빌드업 형성단계를 통해, 절연층(550), 외부패드(560) 및 외부 접속단자(570)가 배치될 수 있다.
그리고, 도 24 금속차폐층 배치단계(S280)가 수행되어 금속 차폐층(590)이 그라인딩된 몰드층(580)의 타면에 구비될 수 있다. 이 때, 상기 몰드층(580)의 타면과 칩(510)의 타면 및 임베디드 접지부(595)의 타단이 동일평면을 이루므로, 상기 금속차폐층(590) 또한 평면을 이룰 수 있다.
이 때, 상기 금속 차폐층(590)이 상기 칩(510)과 몰드층(580)의 타면 및 상기 임베디드 접지부(595)의 타단에 접하도록 구비될 수 있다. 따라서, 상기 금속 차폐층(590)이 상기 칩(510)과 접하고 있어 빠르게 열을 배출할 수 있으며, 상기 임베디드 접지부(595)의 타단과 접하므로 접지라인을 형성할 수 있다.
이하, 본 발명의 제6실시예에 따른 반도체 패키지(600)에 대해서 설명하기로 한다.
본 실시예에 따른 반도체 패키지(600)는 도 25 및 도 26에 도시된 바와 같이, 칩(610), 버퍼층(630), 배선 패턴(640), 절연층(650), 외부 패드(660), 외부 접속 단자(670), 몰드층(680), 임베디드 접지부(695) 및 금속차폐층(690)을 포함할 수 있는데, 이들의 구성은 실질적으로 전술한 제5실시예의 칩(510), 버퍼층(530), 배선 패턴(540), 절연층(550), 외부 패드(560), 외부 접속 단자(570), 몰드층(580), 임베디드 접지부(595) 및 금속차폐층(590)과 실질적으로 유사할 수 있다.
다만, 전술한 실시예에서 상기 몰드층(580)의 타면과 칩(510)의 타면 및 임베디드 접지부(595)의 타단이 그라인딩 단계(S150)에서 연마되어 동일평면을 이루며, 상기 금속차폐층(590) 또한 평면으로 이루어지나, 본 실시예에 따르면, 상기 에폭시 몰드(680)의 타면과 칩(610)의 타면 및 임베디드 접지부(695)의 타단이 동일평면을 이루지 아니하며, 상기 금속차폐층(690) 또한 평면이 아닌 수회 절곡된 형상으로 이루어질 수 있다.
전술한 실시예에서는, 상기 몰드층(580)의 타면과 칩의 타면 및 임베디드 접지부(595)의 타단이 동일평면을 이루도록 그라인딩 되었으나, 본 실시예에서는 도 25에 도시된 바와 같이, 상기 몰드층(680)의 타면 중 상기 칩 및 임베디드 접지부(695)에 대응하는 부분을 상기 칩(610)의 타면과 임베디드 접지부(695)의 타단이 노출되도록 드릴링 할 수 있다.
이 때, 드릴링 수단으로서 레이저를 이용할 수 있다. 그러나, 본 발명은 이에 한정되지 아니하며, 공지되고 알려진 다른 드릴링 수단을 이용하여 드릴링 할 수도 있을 것이다.
이 때 드릴링 되는 부분은 상기 몰드층(680)의 타면측으로 갈 수록 넓어지도록 테이퍼지게 형성되며, 상기 몰드층(680)의 내측으로 갈수록 좁아지도록 테이퍼지게 형성될 수 있다.
따라서, 상기 몰드층(680)의 타면과 칩(610)의 타면 및 임베디드 접지부(695)의 타면은 동일평면을 이루지 아니하고 서로 다른 높이로서 단차를 이룰 수 있으며, 상기 칩(610)의 타면 및 임베디드 접지부(695)의 타면은 상기 몰드층(680)의 타면보다 내측에 위치될 수 있다.
이 때, 레이저에 의해 드릴링되어 노출되는 피 노출물인 임베디드 접지부(695)의 타면은 전술한 바와 같이 오버에칭될 수도 있는데, 이 때, 오버햇치되는 범위(깊이)는 2~3마이크로 미터일 수 있다. 물론, 이보다 더 깊거나 얕게 오버에칭될 수도 있을 것이다.
따라서, 상 상기 몰드층(680)의 타면에 구비되는 금속차폐층(690)은 평면이 아닌 수회 절곡된 형태일 수 있다. 즉, 상기 몰드층(680)과 단차지게 형성된 칩(610)의 타면 및 임베디드 접지부(695)의 타단에 대응되는 부분이 수회 절곡되어 칩(610)의 타면 및 임베디드 접지부(695)의 타단에 접촉되도록 형성될 수 있다. 상기 금속차폐층(690)이 수회 절곡된 형태일 경우 표면적이 증가할 수 있어 방열에 보다 유리할 수 있다.
이하, 본 발명의 제7실시예에 따른 반도체 패키지(700)에 대해서 설명하기로 한다.
본 실시예에 따른 반도체 패키지(700)는 도 27에 도시된 바와 같이, 칩(710), 버퍼층(730), 배선 패턴(740), 절연층(750), 외부 패드(760), 외부 접속 단자(770), 몰드층(780), 임베디드 접지부(795) 및 금속차폐층(790)을 포함할 수 있는데, 이들의 구성은 실질적으로 전술한 제6실시예의 칩(610), 버퍼층(630), 배선 패턴(640), 절연층(650), 외부 패드(660), 외부 접속 단자(670), 임베디드 접지부(695) 및 금속차폐층(690)과 실질적으로 유사할 수 있다.
다만, 전술한 실시예에서, 상기 몰드층(680)의 타면 중 상기 칩(610) 및 임베디드 접지부(695)에 대응되는 부분이 드릴링되었으나, 본 실시예에서는 상기 몰드층(780)의 타면 중 상기 칩(710)에 대응되는 부분은 그라인딩 단계(S150)가 수행되어 상기 몰드층(780)의 타면과 동일평면을 이루며, 상기 임베디드 접지부(795)에 대응되는 부분은 드릴링 단계(S152)가 수행되어 해당 부위에만 드릴링 가공이 이루어질 수도 있다.
즉, 상기 임베디드 접지부(795)의 타단이 상기 칩(710)의 타면보다 더 몰드층(780)의 내측에 위치될 경우, 상기 몰드층(780)의 타면을 그라인딩함으로써 상기 칩(710)의 타면을 노출시킬 수 있다. 이 때, 상기 몰드층(780)의 타면과 상기 칩(710)의 타면은 동일평면을 이룰 수 있다.
이후, 레이저 드릴링 등으로 몰드층(780)의 타면 중 상기 임베디드 접지부(795)에 해당되는 부위를 드릴링 되어 임베디드 접지부(795)의 타단이 노출되도록 할 수 있다.
그리고, 금속차폐층(790)이 그라인딩된 몰드층(780)의 타면에 구비될 수 있다.
이 때, 상기 몰드층(780)의 타면과 상기 칩(710)의 타면은 동일평면을 이루며, 상기 임베디드 접지부(795)의 타단은 상기 몰드층(780)의 타면보다 내측에 위치될 수 있다.
따라서, 상기 금속차폐층(790)은 상기 몰드층(780)의 타면에 접하는 부분과 상기 칩(710)의 타면에 접하는 부분은 동일평면을 이루고, 상기 임베디드 접지부(795)에 접하는 부분은 단차지게 형성될 수 있다.
이하, 본 발명의 제8실시예에 따른 반도체 패키지(800)에 대해서 설명하기로 한다.
본 실시예에 따른 반도체 패키지(800)는 도 28에 도시된 바와 같이, 칩(810), 버퍼층(830), 배선 패턴(840), 절연층(850), 외부 패드(860), 외부 접속 단자(870), 몰드층(880), 임베디드 접지부(895) 및 금속차폐층(890)을 포함할 수 있는데, 이들의 구성은 실질적으로 전술한 제7실시예의 칩(710), 버퍼층(730), 배선 패턴(740), 절연층(750), 외부 패드(760), 외부 접속 단자(770), 몰드층(780) 및 임베디드 접지부(795)와 실질적으로 유사할 수 있다.
다만, 전술한 실시예에서, 상기 금속차폐층(790)이 상기 몰드층(780)의 타면과 단차지게 형성된 칩(710)의 타면 또는 임베디드 접지부(795)의 타단과 접촉하기 위해 수회 절곡되도록 형성되었으나, 본 실시예의 금속차폐층(890)은 상기 몰드층(880)의 타면과 단차지게 형성된 칩(810)의 타면 또는 임베디드 접지부(895)의 타단에 대응하는 부위가 더 두껍게 형성되며, 상기 금속차폐층(890)의 타면은 평면으로 형성될 수 도 있다.
이상과 같이 본 발명에 따른 바람직한 실시예를 살펴보았으며, 앞서 설명된 실시예 이외에도 본 발명이 그 취지나 범주에서 벗어남이 없이 다른 특정 형태로 구체화 될 수 있다는 사실은 해당 기술에 통상의 지식을 가진 이들에게는 자명한 것이다. 그러므로, 상술된 실시예는 제한적인 것이 아니라 예시적인 것으로 여겨져야 하고, 이에 따라 본 발명은 상술한 설명에 한정되지 않고 첨부된 청구항의 범주 및 그 동등 범위 내에서 변경될 수도 있다.
100: 반도체 패키지 110: 칩
120: 접촉패드 130: 버퍼층
140: 배선 패턴 144: 오버에칭영역
150: 절연층 152: 식각된 부분
160: 외부 패드 170: 외부 접속 단자
180: 몰드층 290: 금속제 방열패드
490: 실드층 590: 금속차폐층
595: 임베디드 접지부

Claims (21)

  1. 일면에 접촉 패드를 구비한 칩;
    상기 칩의 일면상에 형성되는 버퍼층;
    상기 버퍼층 상에 배치되고, 상기 칩의 접촉 패드와 전기적으로 연결되며, 상기 칩의 외측까지 연장되는 하나 이상의 배선 패턴;
    상기 칩의 측면을 감싸도록 형성되며, 상기 칩의 일면의 모서리보다 높은 높이로 형성되며, 상기 배선 패턴의 타면까지 형성되는 몰드층;
    상기 버퍼층의 외측 일면상에 형성되어 상기 버퍼층 및 상기 배선패턴을 덮도록 형성되며, 상기 몰드층과 동일한 열팽창율의물성을 가진 재질로 형성되는 절연층;
    상기 몰드층 내부에 형성되며, 일측은 상기 배선 패턴 중 접지를 담당하는 배선 패턴과 전기적으로 연결되고, 타측은 상기 몰드층의 타면을 향하여 연장되는 하나 이상의 임베디드 접지부;
    상기 칩의 타면 및 상기 임베디드 접지부의 타단과 접촉되도록 형성되는 금속차폐층;
    을 포함하며,
    상기 몰드층의 타면과 상기 칩의 타면 및 상기 임베디드 접지부의 타면은 서로 다른 높이로서 단차를 이루고,
    상기 금속차폐층은 단차지게 형성된 상기 칩의 타면 및 상기 임베디드 접지부의 타단에 대응되는 부분이 복수회 절곡되어 상기 몰드층의 타면과 상기 칩의 타면 및 상기 임베디드 접지부의 타단에 접촉되도록 형성되는 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 절연층과 상기 몰드층의 열팽창률의 차이는 0 ~ 25ppm/℃ 범위인 재질로 형성되는 반도체 패키지.
  4. 제3항에 있어서,
    상기 절연층과 상기 몰드층은 적어도 일부 구간에서 직접적으로 상호 접촉되는 반도체 패키지.
  5. 제1항에 있어서,
    외부 장치와 전기 신호를 전달하는 외부 접속 단자;
    상기 절연층 상에 구비되며, 상기 외부 접속 단자가 배치되는 외부 패드;
    상기 외부 패드와 상기 배선 패턴의 사이에 형성되는 도전성 비아;
    를 더 포함하는 반도체 패키지.
  6. 제5항에 있어서
    상기 절연층의 높이는 10~50μm 범위를 가지는 반도체 패키지
  7. 제5항에 있어서
    상기 도전성 비아는 상기 절연층의 높이의 0내지 95%에 해당하는 높이를 가지는 반도체 패키지
  8. 제3항에 있어서,
    상기 절연층과 몰드층은 비감광성 재질로 형성되는 반도체 패키지.
  9. 제8항에 있어서,
    상기 절연층과 몰드층은 필러를 포함하며,
    상기 필러의 직경은 상기 절연층의 두께 대비 1/4이하인 반도체 패키지.
  10. 제8항에 있어서,
    상기 절연층 및 몰드층은 레이저에 의해 드릴링되며,
    상기 절연층 및 몰드층의 레이저에 의해 드릴링되는 부분은 내측으로 갈수록 내경이 작아지도록 그 측면이 경사지게 형성되는 반도체 패키지.
  11. 제10항에 있어서,
    드릴링되어 노출되는 피 노출물은 상기 레이저에 의해 오버에칭되며,
    상기 피 노출물이 오버에칭 되는 범위는 상기 피 노출물 두께의 0.01%~30% 사이인 반도체 패키지.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제1항에 있어서
    상기 배선패턴에 산화 부동태층을 형성하는 반도체 패키지
  16. 삭제
  17. 제1항, 제3항 내지 제11항 및 제15항 중 어느 한 항의 반도체 패키지를 제조하는 반도체 패키지 제조방법으로서,
    일면에 접촉 패드가 형성된 칩의 일면상에 버퍼층이 형성된 상기 칩의 상기 버퍼층 및 일측과 타측방향으로 연장된 임베디드 접지부를을 제1케리어상에 부착하는 제1케리어 부착단계;
    상기 제1케리어 부착된 상기 칩의 타측면과 측면 및 상기 버퍼층의 측면을 감싸도록 몰드층을 형성하는 몰드층 형성단계;
    상기 몰드층 형성단계에서 형성된 상기 몰드층의 타면을 상기 칩의 타면과 상기 임베디드 접지부의 타단이 노출될 때까지 그라인딩하며, 노출되는 칩의 타면과 상기 임베디드 접지부의 타면이, 상기 몰드층의 타면과 동일평면을 이루지 않고 서로 다른 높이로서 단차를 이루도록, 상기 몰드층의 타면 중 상기 칩 및 상기 임베디드 접지부에 대응하는 부분을 드릴링 하는 그라인딩 단계;
    상기 몰드층이 형성된 칩을 반전시켜 그 타면을 제2케리어에 부착하는 제2케리어 부착단계;
    상기 버퍼층의 일면에 상기 칩의 접촉 패드와 전기적으로 연결되며 상기 칩의 외측까지 연장되는 하나 이상의 배선 패턴을 배치하는 배치단계;
    상기 배선 패턴의 일측에 상기 몰드층과 동일한 열팽창율의 물성을 가진 재질로 절연층을 형성하는 절연층 형성단계;
    상기 배선 패턴의 일부가 노출되도록 상기 절연층의 일부를 제거하는 노출단계;
    노출된 상기 배선패턴에 외부패드 및 외부 접속단자를 배치하는 빌드업 단계;
    금속차폐층을 상기 칩과 몰드층의 타면 및 상기 임베디드 접지부의 타단에 접하도록 배치하는 금속차폐층 배치단계;
    를 포함하는 반도체 패키지 제조방법.
  18. 제17항에 있어서,
    상기 노출단계는,
    폴리싱작업을 통해 상기 절연층의 일부분을 제거함으로써 상기 배선패턴이 노출되도록 하는 반도체 패키지 제조방법.
  19. 제17항에 있어서,
    상기 노출단계는,
    레이저를 통해 상기 절연층의 일부분을 드릴링 함으로써 상기 배선패턴이 노출되도록 하는 반도체 패키지 제조방법.

  20. 삭제
  21. 삭제
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