CN112542432A - 半导体封装件及其制作方法 - Google Patents

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Abstract

本发明涉及一种半导体封装件及其制作方法，该半导体封装件耐冲击性得到改善，且散热及电磁波屏蔽性优秀。根据本发明的一实施方式，提供半导体封装件，所述半导体封装件包括：芯片，在所述芯片的一面设有接触垫；缓冲层，形成于所述芯片的一面；一个以上的配线图案，配置于所述缓冲层，与所述芯片的接触垫电连接，并延伸至所述芯片的外侧；外部衬垫，设置于所述配线图案，并与所述配线图案电连接；以及模具层，以包围与所述外部衬垫电连接的外部接线端子、所述芯片的另一面、侧面及所述缓冲层的侧面的方式形成，并形成至所述配线图案的另一面，所述模具层的高度高于所述芯片的一面的边角。

Description

半导体封装件及其制作方法
技术领域
本发明涉及半导体封装件及其制作方法，更详细地，涉及耐冲击性得到改善，且散热及电磁波屏蔽性优秀的半导体封装件及其制作方法。
背景技术
一般情况下，针对晶圆执行多种半导体工序后制作而成的半导体芯片而言，执行半导体封装件工序来制作半导体封装件。最近，为了节约半导体封装件的生产成本，提出了在晶圆级中执行半导体封装件工序，并以个别单位来对经由半导体封装件工序的晶圆级的半导体封装件实施个别化的晶圆级封装件技术。
另一方面，如图1所示，就这种半导体封装件而言，通过在半导体封装件的外侧突出而成的外部接线端子来安装于板中。
但是，这种半导体封装件可在运行或制作过程中裸露于物理冲击等，或者可裸露于由发热和冷却引起的热冲击等各种冲击中。
并且，在运行中产生的热被堆积的情况下，有可能发生运行错误甚至故障等问题，并且，存在可能因在运行过程中产生的电磁干扰(EMI)而使附近的元器件发生故障的危险。
发明内容
技术问题
本发明为了解决如上所述的问题而提出，本发明提供具有耐物力冲击或耐热冲击等结构的半导体封装件及其制作方法。
并且，本发明提供可实现散热及电磁干扰屏蔽的半导体封装件及其制作方法。
本发明所要解决的问题并不局限于以上所提及的技术问题，本发明所属技术领域的普通技术人员可通过以下的记载明确地理解未提及的其他技术问题。
解决问题的方案
为了解决所述技术问题，根据本发明的一实施方式，提供半导体封装件，包括：芯片，在所述芯片的一面设有接触垫；缓冲层，形成于所述芯片的一面；一个以上的配线图案，配置于所述缓冲层，与所述芯片的接触垫电连接，并延伸至所述芯片的外侧；以及模具层，模具层，以包围所述芯片的侧面的方式形成，高度高于所述芯片的一面的边角，并形成至所述配线图案的另一面。
本发明还可以包括绝缘层，所述绝缘层形成于所述缓冲层的外侧，并以覆盖围所述缓冲层及所述配线图案的方式形成。
所述半导体封装件可由所述绝缘层和所述模具层的热膨胀率的差异在0～25ppm/℃范围的材质形成。
所述绝缘层和所述模具层可在至少一部分区间直接相接触。
本发明还可以包括：外部接线端子，与外部装置传输电信号；外部衬垫，设置于所述绝缘层，并配置有所述外部接线端子；导电通孔，形成于所述外部衬垫和所述配线图案之间。
所述绝缘层的高度可具有10～50μm的范围。
所述导电通孔的高度可以为所述绝缘层的高度的0％至95％。
所述绝缘层及模具层可由非光敏性材质形成。
所述绝缘层和模具层可包含填充物，所述填充物的直径可以为所述绝缘层的厚度的1/4以下。
所述绝缘层及模具层借助激光来实现钻孔，所述绝缘层及模具层中借助激光来实现钻孔的部分的侧面倾斜而成使得其内径越靠近内侧越变小。
实现钻孔并裸露的被曝光物可借助所述激光来使实现过蚀刻，
所述被曝光物实现过蚀刻的范围在所述被曝光物的厚度的0.01％～30％之间。
本发明可包括模具层，所述模具层以包围所述芯片的另一面和侧面的方式形成。
本发明可包括金属屏蔽层，所述金属屏蔽层形成于与所述芯片的一面相向的所述芯片的另一面及所述模具层的另一面。
本发明可包括金属制的金属屏蔽层，所述金属制的金属屏蔽层以包围所述模具层的另一面、侧面及所述绝缘层的侧面的方式形成。
可在所述配线图案形成氧化钝化层。
本发明还可包括嵌入式接地部，所述嵌入式接地部形成于所述模具层内，所述嵌入式接地部的一侧与所述多个配线图案中的接地电极电连接，所述嵌入式接地部的另一侧与所述金属屏蔽层电连接。
另一方面，根据本发明的另一实施方式，公开半导体封装件的制作方法，包括：第一载流子附着步骤，在第一载流子附着所述芯片的所述缓冲层，所述缓冲层形成于一面形成有接触垫的芯片的一面；模具层形成步骤，以包围附着有所述第一载流子的所述芯片的另一侧面、侧面及所述缓冲层的侧面的方式形成模具层；第二载流子附着步骤，在第二载流子附着形成有所述模具层的芯片翻转后的另一面；配置步骤，在所述缓冲层的一面配置与所述芯片的接触垫电连接，并延伸至所述芯片的外侧的一个以上的配线图案；绝缘层形成步骤，在所述配线图案的一侧形成绝缘层；裸露步骤，去除所述绝缘层的一部分，使得所述配线图案的一部分裸露；以及堆积步骤，在裸露的所述配线图案配置外部衬垫及外部接线端子。
所述裸露步骤可以为通过抛光工作来去除所述绝缘层的一部分，使得所述配线图案裸露的步骤。
所述裸露步骤可以为通过激光对所述绝缘层的一部分进行钻孔，使得所述配线图案裸露的步骤。
在所述第一载流子附着步骤中，在所述第一载流子还配置嵌入式接地部，所述嵌入式接地部向第一载流子的一侧和另一侧方向延伸，并且，本发明还可以包括：研磨步骤，在所述第二载流子附着步骤之前执行，并对在所述模具层形成步骤中形成的所述模具层的另一面进行研磨，直到所述芯片的另一面和所述嵌入式接地部的另一端裸露；以及金属屏蔽层配置步骤，以使金属屏蔽层与所述芯片、模具层的另一面及所述嵌入式接地部的另一端相接触的方式进行配置。
发明的效果
根据本发明的半导体封装件及其制作方法，具有如下效果。
第一，由于在芯片的周围形成模具层，因此，可以提供耐外部冲击或耐热冲击等高的结构的半导体封装件。
第二，由于在芯片或模具层的另一面设有金属散热垫或金属屏蔽层或金属屏蔽层，因此，可以对运行中产生的热进行散热，从而提高热稳定性，并且，由于设有可屏蔽电磁干扰的金属屏蔽层，因此，还可以提高工作稳定性。
第三，由于包围芯片的一面和另一面的绝缘层及模具层由相同物性的材质形成，因此，可将由芯片的发热引起的热变形导致的扭曲等最小化。
第四，由于在由相同物性及相同材质形成的绝缘层和模具层之间设有配线图案，因此，可因绝缘层和模具层的粘结力优秀而提高配线图案的固定力。
第五，由于绝缘层和模具层的材质由与金属具有优秀的粘结力的非光敏性材质形成，因此，可以提高用于固定配置于所述绝缘层和模具层之间的配线图案的固定力。
第六，在利用激光对非光敏性材质的绝缘层及模具层进行钻孔方面，形成蚀刻至被曝光物的一部分的过刻蚀区域，由此，可以减少在被曝光物的表面残留异物的可能性，从而可以最小化电接触不良的可能性。
本发明的效果并不局限于以上所提及的效果，本发明所属技术领域的普通技术人员能够通过发明要求保护范围的记载中明确地理解未提及的其他效果。
附图说明
参考所附附图来进行阅读，可以更好地理解以下所述的本申请的优选实施例的详细说明以及以上所述的摘要。为了例示本发明，附图示出了优选的实施例。但是，需要理解的是，本申请并不局限于所示的准确配置和机构。
图1为示出现有的半导体芯片封装件的图；
图2为示出本发明第一实施例的半导体芯片封装件的剖视图；
图3为示出本发明第一实施例的半导体芯片封装件的通过激光蚀刻来实现蚀刻的部分的剖视图；
图4为示出本发明第二实施例的半导体芯片封装件的剖视图；
图5为示出本发明第三实施例的半导体芯片封装件的剖视图；
图6为示出本发明第四实施例的半导体芯片封装件的剖视图；
图7为示出本发明第五实施例的半导体芯片封装件的剖视图；
图8为示出本发明第一实施例的半导体封装件的制作方法的一例的顺序图；
图9a和图9b为示出在图8的配置步骤中，在芯片的一面形成缓冲层的状态的剖视图；
图10a和图10b为示出图8的第一载流子附着步骤的状态的剖视图；
图11为示出图8的模具层形成步骤的状态的剖视图；
图12为示出图8的第二载流子附着步骤的状态的剖视图；
图13为示出在图8的配置步骤中形成导电通孔的状态的剖视图；
图14为示出图8的绝缘层形成步骤的状态的剖视图；
图15为示出在图8的裸露步骤中实现抛光的状态的剖视图；
图16为示出在图8的绝缘层形成步骤中，在未形成导电通孔的状态下形成绝缘层的状态的剖视图；
图17为示出在图8的裸露步骤中实现激光钻孔的状态的剖视图；
图18为示出图8的堆积步骤的状态的剖视图；
图19为示出本发明第五实施例的半导体封装件的制作方法的一例的顺序图；
图20为示出图19的第一载流子附着步骤的状态的剖视图；
图21为示出图19的模具层形成步骤的状态的剖视图；
图22为示出图19的研磨步骤的状态的剖视图；
图23为示出图19的第二载流子附着步骤的剖视图；
图24为示出图19的堆积步骤及金属屏蔽层配置步骤的状态的剖视图；
图25及图26为示出本发明第六实施例的半导体芯片封装件的剖视图；
图27为示出本发明第七实施例的半导体芯片封装件的剖视图；
图28为示出本发明第八实施例的半导体芯片封装件的剖视图。
附图标记的说明
100：半导体封装件 110：芯片
120：接触垫 130：缓冲层
140：配线图案 144：过刻蚀区域
150：绝缘层 152：被蚀刻的部分
160：外部衬垫 170：外部接线端子
180：模具层 290：金属散热垫
490：屏蔽层 590：金属屏蔽层
595：嵌入式接地部
具体实施方式
以下，参照附图对能够具体实现本发明的目的的优选实施例进行说明。在对本实施例进行说明的过程中，对相同的结构使用相同的名称及相同的附图标记，并省略对此的附加说明。
以下，如图2所示，本发明一实施例的半导体封装件100可以包括芯片110、缓冲层130、配线图案140、绝缘层150、外部衬垫160、外部接线端子170及模具层180。
上述芯片110可包括各式各样的一个或多个单独的元器件作为半导体器件。例如，多个单独的元器件可包括微电子器件(microelectronic devices)、互补金属绝缘体半导体晶体管(complementary metalinsulator-semiconductortransistor)、金属氧化物半导体场效应晶体管(MOSFET，metal-oxidesemiconductorfield effect transistor)、系统大规模集成化(LSI，large scale integration)、互补金属绝缘体半导体成像传感器(CIS，CMOSimaging sensor)等光电器件、微机电系统(MEMS，micro-electro-mechanicalsystem)、弹性波过滤元件、有源元件、无源元件等，但并不局限于此。
上述芯片110可以为存储器半导体芯片。例如，存储器半导体芯片可以为动态随机存取存储器(DRAM，Dynamic Random Access Memory)或静态随机存取存储器(SRAM，StaticRandom Access Memory)之类的易失性存储器半导体芯片，或者可以为相变随机存储器(PRAM，Phase-change Random Access Memory)、磁阻随机存取存储器(MRAM，Magneto-resistive Random AccessMemory)、铁电随机存取存储器(FeRAM，Ferroelectric RandomAccess Memory)或电阻随机存取存储器(RRAM，Resistive RandomAccess Memory)之类的非易失性存储器半导体芯片，但并不局限于此。
上述芯片110也可以为逻辑芯片。例如，逻辑芯片可以为中央处理器(CPU，CentralProcessor Unit)、微处理器单元(MPU，Micro Processor Unit)、图像处理单元(GPU，Graphic Processor Unit)或应用处理器(AP，ApplicationProcessor)，但并不局限于此。
在图2中，虽然示出了上述芯片110为单一的半导体器件的芯片，但并不局限于此，还可以包括多个半导体器件，而且，多个半导体器件既可以为相同种类的半导体器件，也可以为不同种类的半导体器件。
并且，半导体封装件100可以为不同种类的半导体器件芯片相互电连接，并作为一个系统来运行的系统级封装。
可在上述芯片110的一面形成有接触垫120。在图2中，朝向上侧的面可以成为一面，与此相向的朝向下侧的面可以成为另一面。在以下的说明中，将在上述芯片110中形成上述接触垫120的方向的一侧(表面或端部)称之为一侧(一面或一端)，将与此相向的方向的一侧(表面或端部)称之为另一侧(另一面或另一端)。
上述接触垫120起到可以与形成在上述芯片110的各式各样的单独的元器件电连接的通道作用，并可以传输上述芯片110的输入信号或输出信号。上述接触垫120可以由铝或铜等非抵抗性的金属形成，但并不局限于此。并且，在附图中，虽然示出了两个上述接触垫120，但本发明并不限制上述接触垫120的数量。
上述缓冲层130可形成于上述芯片110的一面，并由非传导性原材料形成，来防止不必要的电短路，并且，可以保护上述芯片110的一面。
上述配线图案140可配置于上述缓冲层130，并由传导性材质形成，来与上述芯片的接触垫120电连接，并且，可以延伸至上述芯片110的侧面方向的外侧。
上述配线图案140可由传导性材质形成，并与上述接触垫120实现电连接，从而可以形成使芯片与外部装置或基板等实现电连接的途径。
这种配线图案140可配置于上述缓冲层130的上侧，并能够以朝向上述芯片110的侧面的方式延伸，而在与上述芯片110的接触垫120相对应的地点形成朝向上述接触垫突出的槽口，并一边贯通上述缓冲层，一边与上述接触垫相接触，从而实现电连接。这种配线图案可以由W、Cu、Zr、Ti、Ta、Al、Ru、Pd、Pt、Co、Ni或它们的组合形成，但本发明并不限制上述配线图案140的材质。
上述绝缘层150可形成于上述缓冲层130的外侧，并能够以覆盖上述缓冲层130及上述配线图案140的方式形成。
因此，上述配线图案140可以被上述缓冲层130和上述绝缘层150覆盖，从而防止受到物理损伤或化学损伤。
上述缓冲层130及绝缘层150可由绝缘性聚合物、环氧树脂(epoxy)、硅氧化膜、硅氮化膜、绝缘性聚合物或它们的组合形成。或者，缓冲层130及绝缘层150可分别由非光敏性物质或光敏性物质形成。例如，绝缘性聚合物可以包含聚甲基丙烯酸甲酯(PMMA，Polymethylmethacrylate)、聚乙炔(PS，Polystylene)、聚苯并恶唑(PBO，Polybenzoxzaoles)等普通的通用高分子、丙烯酸类高分子、酰亚胺类高分子、芳醚类高分子、酰胺类高分子、氟类高分子、p-二甲苯类高分子、乙烯醇类高分子、具有苯酚类基团的高分子衍生物或它们的组合等。
并且，上述缓冲层130和绝缘层150可由互不相同的物质形成。例如，上述缓冲层130和绝缘层150中的一种可由非光敏性物质，例如，非光敏性聚酰亚胺(non-photosensitive polyimide)形成，另一种可由光敏性物质，例如，光敏性聚酰亚胺(photosensitive polyimide)形成。或者，上述缓冲层130和绝缘层150也可以由相同的材质形成。
当然，上述缓冲层130和绝缘层150的材质并不局限于以上所述的材质，也可以由更多的材质形成。
并且，上述绝缘层150的高度(厚度)可以为10～50μm范围，优选为30μm±3μm。
上述外部衬垫160可设置于绝缘层150，并可以起到配置有外部接线端子170的衬垫的作用。上述外部衬垫160可以与上述配线图案140电连接，并可以通过配线图案140来与芯片的接触垫120电连接。
为此，上述外部衬垫160可以形成可湿性优秀的浸润层(wetting layer)，使得外部接线端子170可以很好地粘结。
例如，外部衬垫160可以为凸点下金属层(under bump metal，UBM)，可以包含Cu、Al、Cr、W、Ni、Ti、Au、Ag或它们的组合等传导性优秀的金属原材料，但并不局限于此。
或者，如图2的右侧所示，可在上述外部衬垫160和上述配线图案140之间形成有导电通孔142。上述导电通孔142可使上述外部衬垫160和上述配线图案140电连接。并且，上述导电通孔142可以形成为单层，也可以形成为不同材质的多层。
如上所述，设置导电通孔142，可使上述绝缘层150的厚度变得更厚。即，即便使上述绝缘层150的厚度变得更厚，也因上述导电通孔142设置于上述外部衬垫160之间而可使上述外部衬垫160上述配线图案140电连接，从而可以排除上述外部衬垫160和上述配线图案140的电连接中存在的困难。因此，可因更厚地形成上述绝缘层150而增加上述芯片110的保护效果，从而可以提高可靠性。
此时，例如，上述导电通孔142的高度可以为上述绝缘层150的高度(厚度)的0％～95％范围。作为一例，上述导电通孔142的高度可具有10～47μm的范围，优选为24±5μm范围。
上述外部接线端子170作为在半导体封装件100中向基板等外部装置传输电信号的端子，可以压(collapsed)在外部衬垫160上进行接合。上述外部接线端子170可通过配线图案140来与芯片电连接，并可以使半导体封装件100和外部装置(例如，板等)电连接。
即，上述外部接线端子170可以为用于将半导体封装件100安装于作为外部装置的印刷电路板(printed circuit board)等板(board)的连接端子。
上述外部接线端子170可以包括焊料凸点(solder bump)，并可以包含Sn、Au、Ag、Ni、In、Bi、Sb、Cu、Zn、Pb或它们的组合，但并不局限于此。并且，虽然焊料凸点可以为球形，但并不局限于此，也可以为圆柱、多边形柱、多面体等多种形状。
另一方面，上述模具层180能够以包围上述芯片110的另一面、侧面及上述缓冲层130的侧面的方式形成。上述模具层180可以形成至上述配线图案140的下侧面，并可以与上述绝缘层150相接触来保护上述芯片、缓冲层130及配线图案140。
即，上述模具层180的高度可以高于上述芯片110的一面，并且，能够以与上述缓冲层130相同的高度形成，以便与上述缓冲层130形成相同平面。因此，上述芯片110的边角部分被上述模具层180及上述缓冲层130包围并覆盖，从而可以防止受到从外部施加的负荷及冲击，强化耐冲击性。
因此，上述芯片110及缓冲层130的侧面和配线图案被上述模具层180包围，由此，可以防止上述芯片110、缓冲层130及配线图案140受到物理损伤或化学损伤。
这种模具层180可以由非传导性材质的环氧树脂形成，但并不局限于成，可以由绝缘性聚合物等多种材质形成。
例如，上述模具层180可以由物性与上述绝缘层150相同的材质或相同的材质形成。此时，上述相同的物性可意味着相同的热膨胀率。因此，模具层180和上述绝缘层150的热膨胀率(CTE：Coefficient Of Expansion)变得相同，从而可以防止由上述芯片110的发热引起的半导体封装件100的弯曲或扭曲。当然，上述模具层180和上述绝缘层150可以由热膨胀率的差异在0～25ppm/℃范围的材质形成。
并且，上述绝缘层150和上述模具层180至少可以在一部分区间相互直接接触。此时，由于上述绝缘层150和模具层180的物性相同，因此，与相互粘结性互不相同的材料相比，可以更为优秀。此时，如图2所示，由于上述配线图案140配置于上述绝缘层150和模具层180之间，且在上述配线图案140的上侧及下侧坚固地粘结有绝缘层150和模具层180，因此，也可以坚固地固定上述配线图案140。
另一方面，一般情况下，在光敏性原材料的情况下，虽然具有与金属材料之间的可湿性乃至粘结性并不优秀的倾向，但在非光敏性原材料的情况下，具有与金属之间的可湿性乃至粘结性优秀的倾向。因此，若上述绝缘层150及模具层180由非光敏性原材料形成，则可以与作为金属原材料的上述配线图案140具有优秀的粘结性，从而可以更加确切地固定上述配线图案140。
另一方面，根据需要，可以直接在芯片110的一面配置上述配线图案140，而无需配置上述缓冲层130。或者，上述缓冲层130的厚度可以比上述模具层180的厚度更厚。在这种情况下，上述配线图案可以形成为在上述芯片的一面朝向上侧弯曲的形态。
此时，可因多种理由而在形成上述绝缘层150和模具层180的非光敏性材质的内部混合填充物，而在上述绝缘层150中混合的填充物和模具层180所包含的填充物的种类既可以相同，也可以不同。并且，在上述绝缘层150中混合的填充物和模具层180所包含的填充物的粒子大小及直径也可以相同或不同。当然，如上所述，上述绝缘层150和模具层180的物性的差异越大，越可能发生由热变形量的差异引起的扭曲，因此，可使上述绝缘层150中混合的填充物和上述模具层180所包含的填充物的大小及直径的差异不大，以防止物性的差异大。此时，在上述绝缘层150中混合的填充物和上述模具层180所包含的填充物的直径可以相同或存在差异。
上述填充物作为直径小于相应绝缘层的厚度的粒子，可使相应绝缘层的热膨胀系数增大，来提高上述绝缘层150及模具层180的有效热膨胀系数。即，优选地，填充物具有高于形成相应绝缘层的主要绝缘物质的热膨胀系数。例如，填充物可具有相应绝缘层的厚度的约1/4倍以下的直径，并且，其直径可以在约0.1～10μm的范围内，但并不局限于此。优选地，上述填充物的直径可以为5μm以下。只不过，在具有大于相应限定范围的直径的情况下，填充物可具有相应绝缘层的表面过于凹凸的多个凹入结构，从而可以降低相应绝缘层的表面粘结力等特性。例如，填充物可包含二氧化硅(SiO2)等，但并不局限于此。
另一方面，为了使上述外部衬垫160和外部接线端子170电连接，有必要对覆盖于上述配线图案140的上侧的绝缘层150的一部分进行蚀刻，使得上述配线图案140裸露。一般情况下，在上述绝缘层150由光敏性材质形成的情况下，虽然通过利用光刻胶等的蚀刻方法来形成，但在上述绝缘层150由非光敏性材质形成的情况下，能够以物理性的方式削切来进行抛光或钻孔，或者利用激光灯来进行钻孔。
此时，如图3所示，在利用激光进行钻孔的情况下，钻孔的部分152的侧面154能够以倾斜的方式形成，使得其宽度越靠近内侧越变窄。
因此，可利用激光对非光敏性材质的绝缘层150进行照射来实现蚀刻，从而可使作为被曝光物的上述配线图案140裸露。
此时，上述被曝光物意味着通过蚀刻或抛光或钻孔来向外部裸露的对象，可以为埋入于上述绝缘层150或模具层180的内部的上述配线图案140或芯片110等。并且，埋入于上述绝缘层150或模具层180的其他结构要素也可成为根据需要来通过钻孔或抛光等裸露的被曝光物。
并且，在利用上述激光来进行钻孔的情况下，在作为需要裸露的被曝光物的上述配线图案140的一部分也可形成有一同得到钻孔的过蚀刻区域144。
在上述被曝光物形成过刻蚀区域144的理由在于，当利用上述激光进行钻孔时，只要钻孔至被曝光物的边界面区域，就会在被曝光物的表面留下残留物。因此，只要比被曝光物的边界面蚀刻更多一些，来形成过刻蚀区域144，就可以排除残留物的残留顾虑。
以这种方式形成的过蚀刻区域144被过蚀刻的范围(深度d)可以在被曝光物厚度D的0.01％～30％之间。当然，可根据需要来调节这种范围。在本实施例中，虽然举例说明了上述过刻蚀区域144被过刻蚀的深度为2～3微米，但本发明并不局限于此。
以下，对本发明第二实施例的半导体封装件200进行说明。
如图4所示，本实施例的半导体封装件200可以包括芯片210、缓冲层230、配线图案240、绝缘层250、外部衬垫260、外部接线端子270、模具层280及金属散热垫290。
上述芯片210、缓冲层230、配线图案240、绝缘层250、外部衬垫260及外部接线端子270实质上与上述的第一实施例的芯片110、缓冲层130、配线图案140、绝缘层150、外部衬垫160及外部接线端子170相同或类似，因此，将省略对此的详细说明。
另一方面，虽然上述的第一实施例的模具层180以包围芯片110的另一面、侧面及缓冲层130的侧面的方式形成，但本实施例的模具层280可以开放与上述芯片210的另一面相对应的部分。
而且，金属散热垫290可以与上述芯片210的另一面相接触。并且，上述金属散热垫290可向上述模具层280的另一面的外侧裸露。
因此，通过设置上述金属散热垫290，可向上述金属散热垫290传递在上述芯片110产生的热，并可以向外部散热。
如上所述的金属散热垫290可以由铝或铜或不锈钢等热传导率优秀的材质形成，而即便不是金属，只要是热传导率优秀的材质，任何材质都可以适用。
以下，对本发明第三实施例的半导体封装件300进行说明。
如图5所示，本实施例的半导体封装件300可以包括芯片310、缓冲层330、配线图案340、外部接线端子370及模具层380。
上述芯片310、缓冲层330及模具层380实质上与上述的第一实施例的芯片110、缓冲层130及模具层180类似或相同，因而省略详细的说明。
另一方面，在上述的第一实施例的半导体封装件100中，虽然绝缘层150覆盖上述配线图案140，但本实施例的半导体封装件300可在上述配线图案340的表面形成有氧化钝化层350来代替上述绝缘层150。
随着上述氧化钝化层350形成于上述配线图案340的表面，即便不形成绝缘层150，也可以防止配线图案340被腐蚀。
并且，由于不形成绝缘层150，因而不需要外部衬垫160，也可以直接在上述配线图案340形成外部接线端子370。
并且，由于在上述配线图案340的表面形成上述氧化钝化层350，因此，无需在上述配线图案340的表面形成用于保护的额外的钝化层，从而可使上述配线图案的厚度变得更薄。
并且，上述配线图案340可以为了形成坚固的氧化钝化层350而在形成上述氧化钝化层350之前实现增加其表面粗糙度的粗化加工。
以下，对本发明第四实施例的半导体封装件400进行说明。
如图6所示，本实施例的半导体封装件400可以包括芯片410、缓冲层430、配线图案440、绝缘层450、外部衬垫460、外部接线端子470、模具层480及屏蔽层490。
此时，由于芯片410、缓冲层430、绝缘层450、外部衬垫460、外部接线端子470实质上与上述的第一实施例的芯片110、缓冲层130、绝缘层150、外部衬垫160、外部接线端子170类似或相同，因而省略详细说明。
另一方面，上述的第一实施例的模具层180虽然以包围芯片110的另一面、侧面及缓冲层130的侧面的方式形成，但在本实施例的模具层480中，与上述芯片410的另一面相对应的部分可以被开放，而上述芯片410及缓冲层430的侧面可以被包围。而且，上述模具层480的另一面可以与上述芯片410的另一面形成相同平面。
而且，上述屏蔽层490可以由具有热传导性、电传导性及电磁干扰屏蔽性的金属形成，并且，能够以包围模具层480的另一面、侧面及上述绝缘层450的侧面的方式形成。此时，上述屏蔽层490可以与上述芯片410的另一面相接触。
并且，在设置于上述芯片410的多个配线图案440中负责接地的配线图案442能够以更长的方式向侧面延伸，并与上述屏蔽层490相接触来实现电连接，从而实现接地。
因此，上述屏蔽层490可以起到用于向外部散去芯片410的发热的散热器的作用和用于屏蔽从上述芯片410产生或从外部流入的电磁干扰的作用，与此同时，也可以执行接地的功能。
并且，随着半导体封装件400的外侧由金属原材料形成，可以更加有效地从物力冲击及化学冲击中保护半导体封装件400。
这种屏蔽层490可以由散热性优秀的铝或铜及不锈钢等金属材质形成，但并不局限于此，只要是具有优秀的热传导性的材质及具有电磁干扰屏蔽性的材质，适用任何材质都无妨。
以下，对本发明第五实施例的半导体封装件500进行说明。
如图7所示，本实施例的半导体封装件500可以包括芯片510、缓冲层530、配线图案540、绝缘层550、外部衬垫560、外部接线端子570、模具层580、嵌入式接地部595及金属屏蔽层590。
上述芯片510、缓冲层530、配线图案540、绝缘层550、外部衬垫560及外部接线端子570实质上与上述的第一实施例的芯片110、缓冲层130、配线图案140、绝缘层150、外部衬垫160及外部接线端子170相同或类似，因而省略对此的详细说明。
另一方面，虽然上述的第一实施例的模具层180以包围芯片110的另一面、侧面及缓冲层130的侧面的方式形成，但本实施例的模具层580能够以开放与上述芯片510的另一面相对应的部分，并包围上述芯片510和缓冲层530的侧面的方式形成。而且，上述模具层580的另一面可以与上述芯片510的另一面形成相同平面。
而且，可在上述模具层580的内部形成有嵌入式接地部595。
上述嵌入式接地部595可形成于上述模具层580的内部，上述嵌入式接地部595的一侧可以与上述多个配线图案540中负责接地的配线图案540电连接，上述嵌入式接地部595的另一侧可朝向上述模具层580的另一面延伸。
这种嵌入式接地部595既可以形成一个，也可以形成多个。
另一方面，如上所述的嵌入式接地部595的另一端可向上述模具层580的另一面侧延伸，并与上述模具层580的另一面形成相同平面。
而且，可以设有金属屏蔽层590。上述金属屏蔽层590可以与上述芯片510的另一面及嵌入式接地部595的另一端相接触。
因此，上述金属屏蔽层590可以起到用于向外部散去芯片510的发热的散热器的作用和用于屏蔽从上述芯片产生的电磁干扰或从外部流入的电磁干扰的作用，与此同时，也可以执行接地的功能。
并且，也可以通过上述金属屏蔽层与其他半导体封装件相层叠，来形成POP结构。
以下，参照图8至图18对本发明第一实施例的半导体封装件100的制作方法进行说明。
如图8所示，本实施例的半导体封装件的制作方法可以包括：第一载流子附着步骤S110、模具层形成步骤S120、第二载流子附着步骤S130、配置步骤S140、绝缘层形成步骤S150、裸露步骤S160及堆积步骤S170。
如图9a部分及图9b部分所示，上述第一载流子附着步骤S110为在上述芯片110的一面形成缓冲层130，并以使上述芯片110的缓冲层130朝向下侧的方式进行翻转后，如图10a和图10b所示，在上述第一载流子50附着上述缓冲层130的步骤。
此时，可在形成上述缓冲层130后，对上述芯片110的另一面进行背面磨削(backgrinding)。
如图10a部分所示，上述第一载流子50可形成为平板，而在上述第一载流子50的上部面形成有可使芯片110等结构物临时附着的粘结面52。
在本步骤中，如图10b部分所示，上述芯片110能够以上述缓冲层130朝向第一载流子50的状态配置成与上述第一载流子50的上部面相接触。上述缓冲层130也可以借助上述第一载流子50的粘结面52来得到粘结，并临时固定其位置。
如图11所示，上述模具层形成步骤S120为在配置于上述第一载流子50的上侧的芯片110的上侧形成模具层180的步骤。随着执行上述模具层形成步骤S120，上述芯片110的另一面可埋入于上述模具层180。
如图12所示，上述第二载流子附着步骤S130为翻转形成有上述模具层180的芯片110，并在第二载流子60附着上述芯片110的另一面的步骤。此时，可以去除以往的第一载流子50，并在上述模具层180的另一面配置额外的第二载流子60，来支撑上述模具层180的另一面。
上述第二载流子60也形成为平板，并可以在上述第二载流子60的上部面形成有可临时附着模具层180等结构物的粘结面62。
而且，如图13所示，可执行配置步骤S140。在上述配置步骤S140中，可在上述缓冲层130的一面配置有一个以上的配线图案140，上述一个以上的配线图案140与上述芯片110的接触垫120电连接，并延伸至上述芯片110的外侧。
此时，可在上述配线图案140的一面形成有导电通孔142。上述导电通孔142能够以使后述的外部衬垫和上述配线图案140电连接的方式形成。当然，根据需要，上述导电通孔142既可以形成，也可以不形成。
而且，如图14所示，上述绝缘层形成步骤S150为在上述配线图案140的一侧形成上述绝缘层150的步骤。
如图15所示，可在形成上述绝缘层150后执行裸露步骤S160。上述裸露步骤S160为去除上述绝缘层150的一部分，使得埋入于上述绝缘层150的配线图案140的一部分或导电通孔142的一部分裸露的步骤。如图15所示，上述裸露步骤S160可通过机械抛光或蚀刻S162来使上述配线图案140或导电通孔142裸露。
另一方面，上述裸露步骤S160可由利用激光的钻孔S164实现。
即，如图16所示，在执行在配线图案140的一侧形成绝缘层150的绝缘层形成步骤S150后，如图17所示，可通过激光来对上述绝缘层150的一部分进行钻孔，从而能够形成以裸露上述配线图案140的方式实施钻孔的部分152。一般情况下，若使用激光，则在钻孔深度方面，可比机械抛光更为自由，从而可以无需形成额外的导电通孔142。当然，本发明并不局限于此，可以一边形成导电通孔142，一边执行激光钻孔。并且，由于可以通过激光来实施深度钻孔，因而可以更厚地形成上述绝缘层150，由此，可使保护上述芯片110的部分的厚度变得更厚，从而可以提高耐久性及可靠性。
如图18所示，在上述裸露步骤S160之后，可执行在裸露的上述配线图案140配置外部衬垫160及外部接线端子170的堆积步骤S170。
以下，参照图19至图24对上述的本发明第五实施例的半导体封装件500的制作方法进行说明。
如图19所示，本实施例的半导体封装件的制作方法可以包括：第一载流子附着步骤S210、模具层形成步骤S220、研磨步骤S225、第二载流子附着步骤S230、配置步骤S240、绝缘层形成步骤S250、裸露步骤S260、堆积步骤S270及金属屏蔽层配置步骤S280。
如图9a部分及图9b部分所示，上述第一载流子附着步骤S210为在上述芯片510的一面形成缓冲层530，并以使上述芯片510的缓冲层530朝向下侧的方式进行翻转后，如图20所示，在上述第一载流子50附着上述缓冲层530的步骤。
此时，可在形成上述缓冲层530后，对上述芯片510的另一面进行背面磨削(backgrinding)。
如图20的(a)部分所示，上述第一载流子50可形成为平板，而在上述第一载流子50的上部面形成有可使芯片510等结构物临时附着的粘结面52。
在本步骤中，如图20的(a)部分所示，在上述第一载流子附着步骤S210中，可在上述第一载流子50的上侧面形成有嵌入式接地部595。上述第一载流子50可形成为平板，而在上述第一载流子50的上部面形成有可临时附着嵌入式接地部595等结构物的粘结面52。上述嵌入式接地部595可形成于上述第一载流子50的上侧面。
并且，如图20的(b)部分所示，上述芯片510能够以上述缓冲层530朝向第一载流子50的状态配置成与上述第一载流子50的粘结面52相接触。上述缓冲层530也可以借助上述第一载流子50的粘结面52来得到粘结，并临时固定其位置。
如图21所示，上述模具层形成步骤S220为在配置于上述第一载流子50的上侧的上述芯片510及在上述嵌入式接地部595的上侧及侧面形成模具层580的步骤。随着执行上述模具层形成步骤S220，上述芯片510及上述嵌入式接地部595的另一面可埋入上述模具层580。
而且，可执行研磨步骤S225。如图22所示，在上述研磨步骤S225中，可对上述模具层580的另一面进行抛光，来以裸露上述芯片510的另一面或上述嵌入式接地部595的另一端的方式进行研磨。
此时，在本实施例中的上述研磨步骤S225中，能够对上述模具层580的另一面进行抛光，使得上述模具层580的另一面和芯片510的另一面及嵌入式接地部595的另一端形成相同平面。
如图23所示，上述第二载流子附着步骤S230为通过翻转形成有上述模具层580的芯片510及嵌入式接地部595，并在第二载流子60附着另一面的步骤。此时，可去除以往的第一载流子50，并在上述模具层580的另一面配置额外的第二载流子60，来支撑上述模具层580的另一面及上述嵌入式接地部595的另一端。
上述第二载流子60也可形成为平板，并在其上部面形成有可临时附着模具层580等结构物的粘结面62。
而且，可执行上述绝缘层形成步骤S250、裸露步骤S260及堆积步骤S270。上述绝缘层形成步骤S250、裸露步骤S260及堆积步骤S270实质上与在上述的第一实施例的制作方法中所述的绝缘层形成步骤S150、裸露步骤S160及堆积步骤S170类似，因而省略详细的说明。可通过上述绝缘层形成步骤S250、裸露步骤S260及堆积形成步骤来配置绝缘层550、外部衬垫560及外部接线端子570。
而且，如图24所示，可执行金属屏蔽层配置步骤S280，使得金属屏蔽层590设置于被研磨的模具层580的另一面。此时，由于上述模具层580的另一面、芯片510的另一面及嵌入式接地部595的另一端形成相同平面，因此，上述金属屏蔽层590也可以形成平面。
此时，上述金属屏蔽层590可与上述芯片510、模具层580的另一面及上述嵌入式接地部595的另一端相接触。因此，因上述金属屏蔽层590与上述芯片510相接触而可以迅速地散热，并且，因与上述嵌入式接地部595的另一端相接触而可以形成接地线。
以下，对本发明第六实施例的半导体封装件600进行说明。
如图25及图26所示，本实施例的半导体封装件600可包括芯片610、缓冲层630、配线图案640、绝缘层650、外部衬垫660、外部接线端子670、模具层680、嵌入式接地部695及金属屏蔽层690，而它们的结构实质上可与上述的第五实施例的芯片510、缓冲层530、配线图案540、绝缘层550、外部衬垫560、外部接线端子570、模具层580、嵌入式接地部595及金属屏蔽层590类似。
只不过，在上述的实施例中，上述模具层580的另一面、芯片510的另一面及嵌入式接地部595的另一端可在研磨步骤S225中得到抛光，来形成相同平面，而且上述金属屏蔽层590也形成平面，但根据本实施例，上述模具层680的另一面、芯片610的另一面及嵌入式接地部695的另一端可以不形成相同平面，且上述金属屏蔽层690也可以形成并非平面的弯折几次的形状。
在上述的实施例中，虽然以使上述模具层580的另一面、芯片的另一面及嵌入式接地部595的另一端形成相同平面的方式进行了研磨，但在本实施例中，如图25所示，可对上述模具层680的另一面中的与上述芯片及嵌入式接地部695相对应的部分进行钻孔，使得上述芯片610的另一面和嵌入式接地部695的另一端裸露。
此时，可利用激光作为钻孔方式。但是，本发明并不局限于此，也可以利用公知的其他钻孔方式来进行钻孔。
此时，得到钻孔的部分能够以越靠近上述模具层680的另一面侧越变宽的方式呈锥形，并且，能够以越靠近上述模具层680的内侧越变窄的方式呈锥形。
因此，上述模具层680的另一面、芯片610的另一面及嵌入式接地部695的另一面可以不形成相同平面而能够以互不相同的高度来形成高度差，上述芯片610的另一面及嵌入式接地部695的另一面可以比上述模具层680的另一面更位于内侧。
此时，作为通过激光来得到钻孔并裸露的被曝光物的嵌入式接地部695的另一面能够以如上所述的方式得到过刻蚀，此时，得到过刻蚀的范围(深度)可以为2～3微米。当然，也可以比这个范围更深或更浅地得到过刻蚀。
因此，设置于上述模具层680的另一面的金属屏蔽层690可以为并非平面的弯折数次的形态。即，与上述模具层680具有高度差的芯片610的另一面及嵌入式接地部695的另一端所对应的部分可以被弯折数次，并与芯片610的另一面及嵌入式接地部695的另一端相接触。在上述金属屏蔽层690为弯折数次的形态的情况下，可增加表面积，从而在散热方面更为有利。
以下，对本发明第七实施例的半导体封装件700进行说明。
如图27所示，本实施例的半导体封装件700可包括芯片710、缓冲层730、配线图案740、绝缘层750、外部衬垫760、外部接线端子770、模具层780、嵌入式接地部795及金属屏蔽层790，而它们的结构实质上可以与上述的第六实施例的芯片610、缓冲层630、配线图案640、绝缘层650、外部衬垫660、外部接线端子670、嵌入式接地部695及金属屏蔽层690类似。
只不过，在上述的实施例中，上述模具层680的另一面中的上述芯片610及嵌入式接地部695所对应部分得到钻孔，但在本实施例中，上述模具层780的另一面中的上述芯片710所对应的部分可执行抛光，以与上述模具层780的另一面形成相同平面，而与上述嵌入式接地部795相对应的部分可借助激光来执行钻孔，仅在相应部位形成钻孔加工。
即，在上述嵌入式接地部795的另一端比上述芯片710的另一面更位于模具层780的内侧的情况下，对上述模具层780的另一面进行研磨，从而可使上述芯片710的另一面裸露。此时，上述模具层780的另一面和上述芯片710的另一面可形成相同平面。
之后，可通过激光钻孔等来对模具层780的另一面中的与上述嵌入式接地部795相对应的部位进行钻孔，使得嵌入式接地部795的另一端裸露。
而且，金属屏蔽层790可设置于被研磨的模具层780的另一面。
此时，上述模具层780的另一面和上述芯片710的另一面可形成相同平面，而上述嵌入式接地部795的另一端可以比上述模具层780的另一面更位于内侧。
因此，在上述金属屏蔽层790中，与上述模具层780的另一面相接触的部分以及与上述芯片710的另一面相接触的部分可形成相同平面，而与上述嵌入式接地部795相接触的部分可具有高度差。
以下，对本发明第八实施例的半导体封装件800进行说明。
如图28所示，本实施例的半导体封装件800可包括芯片810、缓冲层830、配线图案840、绝缘层850、外部衬垫860、外部接线端子870、模具层880、嵌入式接地部895及金属屏蔽层890，而它们的结构实质上可以与上述的第七实施例的芯片710、缓冲层730、配线图案740、绝缘层750、外部衬垫760、外部接线端子770、模具层780及嵌入式接地部795类似。
只不过，在上述的实施例中，上述金属屏蔽层790为了接触与上述模具层780的另一面具有高度差的芯片710的另一面或嵌入式接地部795的另一端而弯折数次，但本实施例的金属屏蔽层890对应与上述模具层880的另一面具有高度差的芯片810的另一面或嵌入式接地部895的另一端的部位形成的更厚，而且上述金属屏蔽层890的另一面也可以形成为平面。
以上，对本发明的优选实施例进行了观察，而只要是本发明所属技术领域的普通技术人员，就可以明确地掌握本发明除了上述所述的实施例之外，还可以在不脱离其宗旨或范畴的情况下以其他特定形态实现具体化的事实。因此，上述的实施例并不受限，而是应视为例示性的，由此，本发明并不局限于以上所述的说明，而是能够在所附的发明要求保护范围的范畴及其等同范围内进行变更。

Claims (20)

1.一种半导体封装件，其特征在于，
包括：
芯片，在所述芯片的一面设有接触垫；
缓冲层，形成于所述芯片的一面；
一个以上的配线图案，配置于所述缓冲层，与所述芯片的接触垫电连接，并延伸至所述芯片的外侧；以及
模具层，以包围所述芯片的侧面的方式形成，高度高于所述芯片的一面的边角，并形成至所述配线图案的另一面。
2.根据权利要求1所述的半导体封装件，其特征在于，还包括绝缘层，所述绝缘层形成于所述缓冲层的外侧，并以覆盖所述缓冲层及所述配线图案的方式形成。
3.根据权利要求2所述的半导体封装件，其特征在于，所述半导体封装件由所述绝缘层和所述模具层的热膨胀率的差异在0～25ppm/℃范围的材质形成。
4.根据权利要求3所述的半导体封装件，其特征在于，所述绝缘层和所述模具层在至少一部分区间直接相接触。
5.根据权利要求2所述的半导体封装件，其特征在于，还包括：
外部接线端子，与外部装置传输电信号；
外部衬垫，设置于所述绝缘层，并配置有所述外部接线端子；
导电通孔，形成于所述外部衬垫和所述配线图案之间。
6.根据权利要求5所述的半导体封装件，其特征在于，所述绝缘层的高度具有10～50μm的范围。
7.根据权利要求5所述的半导体封装件，其特征在于，所述导电通孔的高度为所述绝缘层的高度的0％至95％。
8.根据权利要求3所述的半导体封装件，其特征在于，所述绝缘层及模具层由非光敏性材质形成。
9.根据权利要求8所述的半导体封装件，其特征在于，所述绝缘层和模具层包含填充物，所述填充物的直径为所述绝缘层的厚度的1/4以下。
10.根据权利要求8所述的半导体封装件，其特征在于，所述绝缘层及模具层借助激光来实现钻孔，所述绝缘层及模具层中借助激光来实现钻孔的部分的侧面倾斜而成使得其内径越靠近内侧越变小。
11.根据权利要求10所述的半导体封装件，其特征在于，实现钻孔并裸露的被曝光物借助所述激光来使实现过蚀刻，而所述被曝光物实现过蚀刻的范围在所述被曝光物的厚度的0.01％～30％之间。
12.根据权利要求1所述的半导体封装件，其特征在于，包括模具层，所述模具层以包围所述芯片的另一面和侧面的方式形成。
13.根据权利要求1所述的半导体封装件，其特征在于，包括金属屏蔽层，所述金属屏蔽层形成于与所述芯片的一面相向的所述芯片的另一面及所述模具层的另一面。
14.根据权利要求2所述的半导体封装件，其特征在于，包括金属制的金属屏蔽层，所述金属制的金属屏蔽层以包围所述模具层的另一面、侧面及所述绝缘层的侧面的方式形成。
15.根据权利要求1所述的半导体封装件，其特征在于，在所述配线图案形成氧化钝化层。
16.根据权利要求1所述的半导体封装件，其特征在于，还包括嵌入式接地部，所述嵌入式接地部形成于所述模具层内，所述嵌入式接地部的一侧与所述多个配线图案中的接地电极电连接，所述嵌入式接地部的另一侧与所述金属屏蔽层电连接。
17.一种半导体封装件的制作方法，其特征在于，包括：
第一载流子附着步骤，在第一载流子附着所述芯片的所述缓冲层，所述缓冲层形成于一面形成有接触垫的芯片的一面；
模具层形成步骤，以包围附着有所述第一载流子的所述芯片的另一侧面、侧面及所述缓冲层的侧面的方式形成模具层；
第二载流子附着步骤，在第二载流子附着形成有所述模具层的芯片翻转后的另一面；
配置步骤，在所述缓冲层的一面配置与所述芯片的接触垫电连接，并延伸至所述芯片的外侧的一个以上的配线图案；
绝缘层形成步骤，在所述配线图案的一侧形成绝缘层；
裸露步骤，去除所述绝缘层的一部分，使得所述配线图案的一部分裸露；以及
堆积步骤，在裸露的所述配线图案配置外部衬垫及外部接线端子。
18.根据权利要求17所述的半导体封装件的制作方法，其特征在于，在所述裸露步骤中，通过抛光工作来去除所述绝缘层的一部分，使得所述配线图案裸露。
19.根据权利要求17所述的半导体封装件的制作方法，其特征在于，在所述裸露步骤中，通过激光对所述绝缘层的一部分进行钻孔，从而使所述配线图案裸露。
20.根据权利要求17所述的半导体封装件的制作方法，其特征在于，
在所述第一载流子附着步骤中，在所述第一载流子还配置嵌入式接地部，所述嵌入式接地部向第一载流子的一侧和另一侧方向延伸，
所述半导体封装件的制作方法还包括：
研磨步骤，在所述第二载流子附着步骤之前执行，并对在所述模具层形成步骤中形成的所述模具层的另一面进行研磨，直到所述芯片的另一面和所述嵌入式接地部的另一端裸露；以及
金属屏蔽层配置步骤，以使金属屏蔽层与所述芯片、模具层的另一面及所述嵌入式接地部的另一端相接触的方式进行配置。
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