KR20230063832A - 반도체 패키지 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 283
- 239000000758 substrate Substances 0.000 claims abstract description 113
- 230000000149 penetrating effect Effects 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims description 86
- 239000002184 metal Substances 0.000 claims description 86
- 230000035515 penetration Effects 0.000 claims description 4
- 230000007423 decrease Effects 0.000 claims 1
- 230000008878 coupling Effects 0.000 abstract description 38
- 238000010168 coupling process Methods 0.000 abstract description 38
- 238000005859 coupling reaction Methods 0.000 abstract description 38
- 238000000034 method Methods 0.000 description 24
- 239000004020 conductor Substances 0.000 description 12
- 229910052802 copper Inorganic materials 0.000 description 9
- 239000010949 copper Substances 0.000 description 9
- 238000000465 moulding Methods 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 239000007769 metal material Substances 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- ALKZAGKDWUSJED-UHFFFAOYSA-N dinuclear copper ion Chemical compound [Cu].[Cu] ALKZAGKDWUSJED-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920006336 epoxy molding compound Polymers 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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Abstract
본 발명의 기술적 사상은 서로 반대되는 활성면과 비활성면을 가지는 제1 반도체 기판, 상기 제1 반도체 기판의 상기 활성면 상에 배치되는 제1 배선 구조체, 상기 제1 반도체 기판의 적어도 일부분을 관통하는 복수의 관통 전극, 및 상기 복수의 관통 전극들 각각과 연결되는 복수의 제1 결합 패드를 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 적층되고, 서로 반대되는 활성면과 비활성면을 가지는 제2 반도체 기판, 상기 제2 반도체 기판의 상기 활성면 상에 배치되는 제2 배선 구조체, 및 상기 제1 결합 패드와 연결되며 상기 제2 반도체 기판의 상기 활성면 상에 배치되는 제2 결합 패드를 포함하는 제2 반도체 칩; 을 포함하며 상기 제1 결합 패드는 상기 제2 결합 패드에 접하는 상면으로부터 상기 관통 전극에 접하는 하면까지 연장되는 반도체 패키지를 제공한다.
Description
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다. 더 구체적으로는 적층된 반도체 칩을 가지는 반도체 패키지에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 반도체 패키지의 고집적화, 및 고속화가 요구되고 있다. 이를 위해서 적층된 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 동작 신뢰성이 향상된적층된 반도체 칩을 가지는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 서로 반대되는 활성면과 비활성면을 가지는 제1 반도체 기판, 상기 제1 반도체 기판의 상기 활성면 상에 배치되는 제1 배선 구조체, 상기 제1 반도체 기판의 적어도 일부분을 관통하는 복수의 관통 전극, 및 상기 복수의 관통 전극들 각각과 연결되는 복수의 제1 결합 패드를 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 적층되고, 서로 반대되는 활성면과 비활성면을 가지는 제2 반도체 기판, 상기 제2 반도체 기판의 상기 활성면 상에 배치되는 제2 배선 구조체, 및 상기 제1 결합 패드와 연결되며 상기 제2 반도체 기판의 상기 활성면 상에 배치되는 제2 결합 패드를 포함하는 제2 반도체 칩; 을 포함하며 상기 제1 결합 패드는 상기 제2 결합 패드에 접하는 상면으로부터 상기 관통 전극에 접하는 하면까지 연장되는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 서로 반대되는 활성면과 비활성면을 가지는 제1 반도체 기판, 상기 제1 반도체 기판의 상기 활성면 상에 배치되며 서로 다른 수직 레벨에 위치하는 복수의 금속 배선들을 포함하는 제1 배선 구조체, 상기 제1 반도체 기판의 적어도 일부분을 관통하는 관통 전극, 상기 관통 전극 상에 배치되는 제1 금속 구조체, 및 상기 제1 금속 구조체와 연결되는 제1 결합 패드를 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 적층되고, 서로 반대되는 활성면과 비활성면을 가지는 제2 반도체 기판, 상기 제2 반도체 기판의 상기 활성면 상에 배치되는 제2 배선 구조체, 상기 제1 결합 패드와 연결되며 상기 제2 반도체 기판의 상기 활성면 상에 배치되는 제2 결합 패드를 포함하는 제2 반도체 칩; 을 포함하며, 상기 제1 결합 패드는 상기 제2 결합 패드에 접하는 상면으로부터 상기 제1 금속 구조체에 접하는 하면까지 연장되고, 상기 관통 전극은 상기 제1 반도체 기판으로부터 돌출되고 상기 제1 금속 구조체에 접하는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 서로 반대되는 활성면과 비활성면을 가지는 제1 반도체 기판, 상기 제1 반도체 기판의 상기 활성면 상에 배치되며 서로 다른 수직 레벨에 위치하는 복수의 금속 배선들 및 서로 다른 수직 레벨에 위치하는 복수의 비아들을 포함하는 제1 배선 구조체, 상기 제1 반도체 기판의 적어도 일부분을 관통하는 관통 전극, 상기 관통 전극 상에 배치되며 서로 접하는 복수의 제2 금속 구조체들, 상기 제2 금속 구조체들과 연결되는 제1 결합 패드를 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 적층되고, 서로 반대되는 활성면과 비활성면을 가지는 제2 반도체 기판, 상기 제2 반도체 기판의 상기 활성면 상에 배치되는 제2 배선 구조체, 상기 제1 결합 패드와 연결되며 상기 제2 반도체 기판의 상기 활성면 상에 배치되는 제2 결합 패드를 포함하는 제2 반도체 칩; 을 포함하며 상기 제1 결합 패드는 상기 제2 결합 패드에 접하는 상면으로부터 상기 제2 금속 구조체들에 접하는 하면까지 연장되고, 상기 관통 전극은 상기 제1 반도체 기판으로부터 돌출되고 상기 제2 금속 구조체들에 접하는 반도체 패키지를 제공한다.
본 발명의 예시적인 실시예들에 의하면, 제1 결합 패드가 관통 전극에 직접 연결되거나 근접하여 연결되어, 전압 강하 현상이 개선될 수 있다. 이에 따라 반도체 패키지의 신호 무결성(Signal integrity, SI) 및 전력 무결성(Power integrity, PI) 특성이 개선될 수 있다.
또한, 본 발명의 예시적인 실시예들에 의하면, 제1 결합 패드의 수직 높이가 상대적으로 높아서, 구리-구리 하이브리드 본딩 공정이 더 잘 이루어질 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a 및 도 2b는 도 1의 A 부분에 대응하는 부분을 나타내는 확대 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 도면으로, 도 1의 A 부분에 대응하는 부분을 나타내는 확대 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 도면들로, 도 1의 A 부분에 대응하는 부분을 나타내는 확대 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 6는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 7은 본 발명의 예시적인 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 8a 내지 도 8g는 본 발명의 예시적인 실시예에 따른 반도체 패키지의 제조 방법의 각 단계를 나타내는 단면도들이다.
도 2a 및 도 2b는 도 1의 A 부분에 대응하는 부분을 나타내는 확대 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 도면으로, 도 1의 A 부분에 대응하는 부분을 나타내는 확대 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 도면들로, 도 1의 A 부분에 대응하는 부분을 나타내는 확대 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 6는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 7은 본 발명의 예시적인 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 8a 내지 도 8g는 본 발명의 예시적인 실시예에 따른 반도체 패키지의 제조 방법의 각 단계를 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
이하에서, 특별히 정의하지 않는 한, 제1 반도체 기판(110)의 상면과 평행한 방향을 수평 방향이라고 정의하고, 제1 반도체 기판(110)의 상면과 평행한 방향의 길이를 수평 폭이라고 정의한다. 또한 제1 반도체 기판(110)의 상면과 수직한 방향을 수직 방향이라고 정의하고, 제1 반도체 기판(110)의 상면과 수직한 방향의 길이를 수직 높이라고 한다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 패키지(1000)를 나타내는 단면도이다. 도 1의 중심 점선은 제1 반도체 칩(100)과 제2 반도체 칩(200)의 접합부(또는 접합면)를 나타내는 선이다.
도 1을 참조하면, 반도체 패키지(1000)는 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 포함할 수 있다. 제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 적층될 수 있다. 도 1에서는 제1 반도체 칩(100)과 제2 반도체 칩(200)의 수평 폭이 서로 동일한 것으로 도시되었으나 이에 한정되는 것은 아니고, 예를 들어, 제1 반도체 칩(100)의 수평 폭은 제2 반도체 칩(200)의 수평 폭보다 더 짧을 수 있다.
제1 반도체 칩(100)은 제2 반도체 칩(200)과 복수의 제1 결합 패드(141)및 복수의 제2 결합 패드(241)를 통하여 전기적으로 연결되어, 신호를 주고받고, 전원 및 그라운드를 제공할 수 있다.
제1 반도체 칩(100)은 서로 반대되는 활성면과 비활성면을 가지는 제1 반도체 기판(110), 제1 반도체 기판(110)의 상기 활성면 상에 배치되는 제1 배선 구조체(120), 제1 반도체 기판(110)의 적어도 일부분을 관통하는 복수의 관통 전극들(130), 복수의 관통 전극들(130) 각각과 연결되는 복수의 제1 결합 패드(141), 및 제1 배선 절연층(145)을 포함할 수 있다. 일부 실시예에서, 제1 반도체 칩(100)은 제1 결합 패드(141)와 이격되며 제1 반도체 기판(110)의 상기 활성면 상에 배치되는 제1 더미 구조체들(143)을 더 포함할 수 있다.
반도체 패키지(1000) 내에서, 제1 반도체 칩(100)의 활성면이 상측을 향하고, 비활성면이 하측을 향하도록 배치될 수 있다. 이 경우, 제1 반도체 칩(100)의 비활성면 상에는 재배선 구조체(150)가 배치될 수 있다. 반도체 패키지(1000)는 연결 범프(160)를 통해 예를 들어, 패키지 기판 등에 연결될 수 있다. 도 1에는 도시되지 않았으나, 재배선 구조체(150)와 연결 범프(160) 사이에는 이를 연결하는 제1 후면 패드(미도시)가 개재될 수 있다.
제 2 반도체 칩(200)은 서로 반대되는 활성면과 비활성면을 가지는 제2 반도체 기판(210), 제2 반도체 기판(210)의 상기 활성면 상에 배치되는 제2 배선 구조체(220), 제1 결합 패드(141)와 연결되며 제2 반도체 기판(210)의 상기 활성면 상에 배치되는 제2 결합 패드(241), 및 제2 배선 절연층(245)을 포함할 수 있다. 일부 실시예에서, 제2 반도체 칩(200)은 제2 결합 패드(241)와 이격되며 제2 반도체 기판(210)의 상기 활성면 상에 배치되는 제2 더미 구조체(243)를 더 포함할 수 있다.
제1 반도체 기판(110) 및 제2 반도체 기판(210)은 예를 들면, 실리콘(Si) 또는 저마늄(Ge)과 같은 IV 족 반도체, 실리콘-저마늄(SiGe) 또는 실리콘카바이드(SiC)와 같은 IV-IV 족 화합물 반도체, 또는 갈륨비소(GaAs), 인듐비소(InAs), 또는 인듐인(InP)과 같은 III-V 족 화합물 반도체를 포함할 수 있다. 제1 반도체 기판(110) 및 제2 반도체 기판(210)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 제1 반도체 기판(110) 및 제2 반도체 기판(210)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
제1 반도체 기판(110) 및 제2 반도체 기판(210) 각각은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 제1 반도체 기판(110) 및 제2 반도체 기판(210) 각각의 상기 활성면들에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자가 형성될 수 있다. 예를 들어, 복수의 개별 소자들은 다양한 미세 전자 소자(micro electronic device), 예를 들어, CMOS 트랜지스터(complementary metal-oxide semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 및 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 제1 반도체 기판(110) 또는 제2 반도체 기판(210)의 상기 도전 영역에 전기적으로 연결될 수 있다. 제1 반도체 소자 및 제2 반도체 소자 각각은 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 제1 반도체 기판(110) 및 제2 반도체 기판(210) 각각의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
일부 실시예에서, 제1 반도체 칩(100) 및 제2 반도체 칩(200) 중 적어도 하나는, 메모리 칩 또는 로직 칩일 수 있다. 상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 또한, 상기 로직 칩은 예를 들어, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
제1 배선 구조체(120) 및 제2 배선 구조체(220)는 예를 들면, 알루미늄, 구리 또는 텅스텐과 같은 금속 물질을 포함할 수 있다. 일부 실시예에서, 제1 배선 구조체(120) 및 제2 배선 구조체(220)는 배선용 배리어막 및 배선용 금속 층으로 이루어질 수 있다. 상기 배선용 배리어막은 예를 들어, 금속, 금속 질화물, 또는 합금으로 이루어질 수 있다. 상기 배선용 금속 층은 예를 들어, W, Al, Ti, Ta, Ru, Mn, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
제1 배선 구조체(120) 및 제2 배선 구조체(220) 각각은 복수의 금속 배선, 및 복수의 금속 배선을 연결하는 복수의 비아를 포함할 수 있다. 일부 실시예에서, 제1 배선 구조체(120) 및 제2 배선 구조체(220) 각각은 서로 다른 수직 레벨에 위치하는 복수의 금속 배선, 및 복수의 비아를 가지는 다층 배선 구조일 수 있다.
제1 배선 절연층(145) 및 제2 배선 절연층(245)은 각각 제1 배선 구조체(120) 및 제2 배선 구조체(220)를 둘러쌀 수 있다. 일부 실시예에서, 제1 배선 절연층(145)은 제1 더미 구조체(143)의 양 측면과 하면을 둘러쌀 수 있고, 제2 배선 절연층(245)은 제2 더미 구조체(143)의 양 측면과 상면을 둘러쌀 수 있다. 일부 실시예에서, 제1 배선 구조체(120) 및 제2 배선 구조체(220)가 각각 다층 배선 구조를 갖는 경우, 제1 배선 절연층(145) 및 제2 배선 절연층(245)은 각각 제1 배선 구조체(120) 및 제2 배선 구조체(220)의 다층 배선 구조에 대응하여 복수의 절연층이 적층된 다층 구조를 가질 수 있다. 예를 들어, 제1 배선 절연층(145) 및 제2 배선 절연층(245) 각각은 복수의 절연층을 가지며, 상기 복수의 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 절연성 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 배선 절연층(145) 및 제2 배선 절연층(245) 각각 중 적어도 일 부분은 PSPI(Photosensitive Polyimide)로부터 형성된 폴리머로 이루어질 수 있다. 예를 들면, 제1 배선 절연층(145) 및 제2 배선 절연층(245) 각각은 질화물로 이루어지는 층과 PSPI로부터 형성되는 층이 적층된 다층 구조를 가질 수 있다. 또는 예를 들면, 제1 배선 절연층(145) 및 제2 배선 절연층(245) 각각은 질화물로 이루어지는 층과 TEOS로 이루어지는 층이 적층된 다층 구조를 가질 수 있다.
복수의 관통 전극들(130)은 제1 반도체 기판(110)의 적어도 일부분을 관통할 수 있다. 복수의 관통 전극들(130) 각각은 제1 반도체 기판(110)의 적어도 일 부분을 관통하는 도전성 플러그와 상기 도전성 플러그를 포위하는 도전성 배리어막을 포함할 수 있다. 예시적인 실시예에서, 하나의 관통 전극(130)은 이와 대응되는 제1 결합 패드(141)와 수직 방향으로 정렬되어 중첩될 수 있고, 제1 배선 구조체(120)와는 수직 방향으로 중첩되지 않을 수 있다. 일부 실시예에서, 하나의 관통 전극(130)은 이와 대응되는 제1 결합 패드(141)와 연결된 제2 결합 패드(241), 및 제2 결합 패드(241)와 연결된 제2 배선 구조체(220)와 수직 방향으로 정렬되어 중첩될 수 있다. 예시적인 실시예에서, 복수의 관통 전극들(130) 각각의 상면은 제1 반도체 기판(110)의 상면과 동일 또는 유사한 수직 레벨에 위치될 수 있다. 예시적인 실시예에서, 복수의 관통 전극들(130) 각각의 수평 폭은 약 2um 내지 3um일 수 있으나 이에 한정되는 것은 아니다.
재배선 구조체(150)는 예를 들면, 알루미늄, 구리 또는 텅스텐과 같은 금속 물질을 포함할 수 있다. 일부 실시예에서, 재배선 구조체(150)는 복수의 재배선 패턴 및 복수의 비아들을 포함할 수 있다. 일부 실시예에서, 재배선 구조체(150)는 서로 다른 수직 레벨에 위치하는 복수의 재배선 패턴들 및 서로 다른 수직 레벨에 위치하는 복수의 비아들을 포함하는 다층 배선 구조일 수 있다.
연결 범프(160)는 재배선 구조체(150)의 하면에 배치될 수 있다. 연결 범프(160)는 예를 들어 구리, 은, 주석 또는 이들의 합금을 포함할 수 있으나 이에 한정되는 것은 아니다.
제1 결합 패드(141)는 제1 반도체 기판(110)의 활성면 상에 배치될 수 있고, 제2 결합 패드(241)는 제2 반도체 기판(210)의 활성면 상에 배치될 수 있다. 제1 결합 패드(141)의 하면은 하나의 관통 전극(130)의 상면과 접하여 제1 결합 패드(141)와 하나의 관통 전극(130)이 전기적으로 연결될 수 있다. 제1 결합 패드(141)의 상면은 제2 결합 패드(241)의 하면과 접하여 제1 결합 패드(141)와 제2 결합 패드(241)가 전기적으로 연결될 수 있다. 즉 제1 결합 패드(141)는 하나의 관통 전극(130)과 제2 결합 패드(241) 사이에 개재되며, 제2 결합 패드(241)에 접하는 상면으로부터 관통 전극(130)에 접하는 하면까지 연장될 수 있다. 제2 결합 패드(241)의 상면은 제2 배선 구조체(220)의 하면과 접하여 제2 결합 패드(241)가 제2 배선 구조체(220)와 전기적으로 연결될 수 있다. 제1 결합 패드(141)와 제2 결합 패드(241)가 연결되어, 제1 반도체 칩(100)과 제2 반도체 칩(200)이 전기적으로 연결될 수 있다. 제1 결합 패드(141)와 제2 결합 패드(241)는 예를 들어, 구리를 포함할 수 있다. 일부 실시예에서, 제1 결합 패드(141)의 수평 폭과 제2 결합 패드(241)의 수평 폭은 서로 동일할 수 있다.
제1 더미 구조체(143) 및 제2 더미 구조체(243) 각각은 제1 배선 절연층(145) 및 제2 배선 절연층(245) 내에 배치될 수 있다. 제1 더미 구조체(143) 및 제2 더미 구조체(243)는 서로 연결 및 접합될 수 있다. 일부 실시예에서, 제1 더미 구조체(143) 및 제2 더미 구조체(243) 각각의 수평 폭은 제1 결합 패드(141) 및 제2 결합 패드(241)의 수평 폭보다 넓을 수 있다. 일부 실시예에서, 제1 더미 구조체(143)와 제1 결합 패드(141) 사이의 피치는 제2 더미 구조체(243)와 제2 결합 패드(241) 사이의 피치와 동일할 수 있으나 이에 한정되는 것은 아니다. 일부 실시예에서, 제1 더미 구조체(143) 및 제2 더미 구조체(243)의 수직 높이는 제1 결합 패드(141) 및 제2 결합 패드(241)의 수직 높이보다 짧을 수 있다.
도 2a 및 도 2b는 도 1의 A 부분에 대응하는 부분을 나타내는 확대 단면도들이다. 도 2a 및 도 2b의 중심 점선은 제1 반도체 칩(100)과 제2 반도체 칩(200) 간의 접합부(또는 접합면)를 나타내는 선이다. 도 2a 및 도 2b에 도시된 반도체 패키지들(1000a, 1000b)의 구성은 도 1을 참조하여 설명한 반도체 패키지(1000)의 구성과 유사하므로 이하에서는 차이점을 중심으로 설명한다.
도 1 및 도 2a를 참조하면, 반도체 패키지(1000a)는 제1 반도체 기판(110), 복수의 금속 배선(120a, 120b, 120c) 및 복수의 비아(123a, 123b)를 포함하는 제1 배선 구조체(120), 복수의 관통 전극(130), 복수의 제1 결합 패드(141), 복수의 제1 더미 구조체(143), 복수 층의 제1 배선 절연층(145a, 145b)를 포함하는 제1 반도체 칩(100), 및 제2 반도체 기판(210), 제2 배선 구조체(220), 복수의 제2 결합 패드(241), 제2 배선 절연층(245)을 포함하는 제2 반도체 칩(200)을 포함할 수 있다.
복수의 제1 결합 패드(141) 각각은 이에 대응되는 제2 결합 패드(241) 및 하나의 관통 전극(130) 사이에 개재될 수 있다. 즉 제1 결합 패드(141)의 상면은 제2 결합 패드(241)의 하면에 접하고, 제1 결합 패드(141)의 하면은 하나의 관통 전극(130)의 상면에 접할 수 있다. 예시적인 실시예에서, 제1 결합 패드(141)의 하면(즉, 제1 결합 패드(141)와 관통 전극(130) 사이의 접합면)은 제1 금속 배선(120a)의 하면과 동일한 수직 레벨에 위치할 수 있다. 이 경우, 제1 결합 패드(141)의 하면과 제1 금속 배선(120a)의 하면은 공면을 이룰 수 있다. 예시적인 실시예에서, 복수의 제1 결합 패드(141) 각각은 제2 결합 패드(241)와 접하며 수평 폭이 일정한 제1 부분(S1)과 관통 전극(130)에 접하며 관통 전극(130)에 인접할수록 수평 폭이 좁아지는 제2 부분(S2)을 포함할 수 있다. 즉 제1 부분(S1)의 수평 폭은 제2 부분(S2)의 수평 폭보다 더 넓을 수 있다. 예시적인 실시예에서, 하나의 관통 전극(130)의 수평 폭은 제1 결합 패드(141)의 제1 부분(S1)의 수평 폭 및 제2 부분(S2)의 수평 폭보다 더 넓을 수 있다. 예시적인 실시예에서, 제1 결합 패드(141)의 수직 방향 길이는 약 3um 내지 약 20um일 수 있으나 이에 한정되는 것은 아니다.
제1 결합 패드(141)가 관통 전극(130)과 직접적으로 연결되어, 반도체 패키지의 SI 및 PI 특성이 개선될 수 있다. 또한 제1 결합 패드(141)는 제2 결합 패드(241)와 접하는 상면으로부터 이와 대응되는 관통 전극(130)에 접하는 하면까지 연장되어, 제1 결합 패드(141)와 제2 결합 패드(241)의 본딩 공정에서 수행되는 어닐링 공정에 필요한 공정 조건을 확보할 수 있다.
도 1 및 도 2b를 참조하면, 반도체 패키지(1000b)는 제1 반도체 기판(110), 복수의 금속 배선(120a, 120b, 120c) 및 복수의 비아(123a, 123b)를 포함하는 제1 배선 구조체(120), 복수의 관통 전극(130), 복수의 제1 결합 패드(141), 복수의 제1 더미 구조체(143), 복수 층의 제1 배선 절연층(145a, 145b)를 포함하는 제1 반도체 칩(100), 및 제2 반도체 기판(210), 제2 배선 구조체(220), 복수의 제2 결합 패드(241), 제2 배선 절연층(245)을 포함하는 제2 반도체 칩(200)을 포함할 수 있다.
예시적인 실시예에서, 복수의 제1 결합 패드(141) 각각의 수평 폭은 이와 대응하는 각각의 관통 전극(130)에 인접할수록 좁아질 수 있다. 예를 들어, 복수의 제1 결합 패드(141) 각각의 수평 폭은 대응된 제2 결합 패드(241)에 접하는 상면으로부터 대응된 관통 전극(130)에 접하는 하면까지 점진적으로 좁아지는 테이퍼 형태를 가질 수 있다. 즉 제1 결합 패드(141)의 상면의 수평 폭은 제1 결합 패드(141)의 하면의 수평 폭보다 더 넓을 수 있다. 예시적인 실시예에서, 제1 결합 패드(141)의 수직 방향 길이는 약 3um 내지 약 20um일 수 있으나 이에 한정되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 도면으로, 도 1의 A 부분에 대응하는 부분을 나타내는 확대 단면도이다.
도 1 및 도 3을 참조하면, 반도체 패키지(1000c)는 제1 반도체 기판(110), 서로 다른 수직 레벨에 위치하는 복수의 금속 배선(120a, 120b, 120c) 및 서로 다른 수직 레벨에 위치하는 복수의 비아(123a, 123b)를 포함하는 제1 배선 구조체(120), 복수의 관통 전극(130), 복수의 관통 전극(130) 각각 상에 배치되는 제1 금속 구조체(135), 복수의 제1 결합 패드(141), 복수의 제1 더미 구조체(143), 복수 층의 제1 배선 절연층(145a, 145b)를 포함하는 제1 반도체 칩(100), 및 제2 반도체 기판(210), 제2 배선 구조체(220), 복수의 제2 결합 패드(241), 제2 배선 절연층(245)을 포함하는 제2 반도체 칩(200)을 포함할 수 있다.
복수의 제1 결합 패드(131) 각각은 이와 대응되는 제2 결합 패드(241)와 제1 금속 구조체(135) 사이에 개재될 수 있다. 즉, 제1 결합 패드(131)와 제2 결합 패드(241)는 제1 금속 구조체(135)를 통해 전기적으로 연결될 수 있다. 복수의 제1 결합 패드(131) 각각은 제2 결합 패드(241)와 접하는 상면으로부터 제1 금속 구조체(135)에 접하는 하면까지 연장될 수 있고, 관통 전극(130)은 제1 반도체 기판(110)으로부터 돌출되어 제1 반도체 기판(110)으로부터 제1 금속 구조체(135)의 하면까지 더 연장될 수 있다. 예시적인 실시예에서, 제1 금속 구조체(135)의 상면과 접하는 복수의 제1 결합 패드(131) 각각의 하면은 제2 금속 배선(120b)의 상면과 동일한 수직 레벨에 위치할 수 있다. 이 경우, 각각의 관통 전극(130)의 상면은 제2 금속 배선(120b)의 하면과 동일한 수직 레벨까지 연장될 수 있다. 예시적인 실시예에서, 관통 전극(130)은 이와 대응되는 제1 결합 패드(141) 및 제1 금속 구조체(135)는 수직 방향으로 정렬되어 중첩되고, 제 1 배선 구조체(120)와는 수직 방향으로 중첩되지 않을 수 있다. 예시적인 실시예에서, 제1 결합 패드(141)의 수평 폭은 제1 금속 구조체(135)에 인접할수록 좁아질 수 있다. 제1 금속 구조체(135)는 예를 들어, 구리, 텅스텐 또는 알루미늄과 같은 금속 물질을 포함할 수 있다. 예를 들어, 제1 금속 구조체(135)는 복수의 금속 배선(120a, 120b, 120c) 중 어느 하나와 동일한 금속 배선 공정을 통해 형성되며, 복수의 금속 배선(120a, 120b, 120c) 중 어느 하나와 동일한 물질 조성을 가질 수 있다. 일부 실시예에서, 제1 금속 구조체(135)는 수평 폭이 일정한 막대 형상일 수 있다. 일부 실시예에서, 제1 금속 구조체(135)는 단면에서 보았을 때 직사각형 형태를 가질 수 있고, 평면적 관점에서 원형 또는 사각 형태를 가질 수 있다. 예시적인 실시예에서, 제1 금속 구조체(135)의 수평 폭은 제1 결합 패드(141)의 수평 폭보다 더 넓을 수 있다. 예를 들어, 제1 금속 구조체(135)의 수평 폭은 제1 결합 패드(141)의 하면의 수평 폭보다 넓을 수 있다. 예시적인 실시예에서, 제1 금속 구조체의 수평 폭은 약 0.5um 내지 10um일 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 도면들로, 도 1의 A 부분에 대응하는 부분을 나타내는 확대 단면도들이다.
도 4a 및 도 4b를 참조하면, 반도체 패키지(1000d)는 제1 반도체 기판(110), 서로 다른 수직 레벨에 위치하는 복수의 금속 배선(120a, 120b, 120c) 및 서로 다른 수직 레벨에 위치하는 복수의 비아(123a, 123b)를 포함하는 제1 배선 구조체(120), 복수의 관통 전극(130), 복수의 제2 금속 구조체(137), 복수의 제1 결합 패드(141), 복수의 제1 더미 구조체(143), 복수 층의 제1 배선 절연층(145a, 145b)을 포함하는 제1 반도체 칩(100), 및 제2 반도체 기판(210), 제2 배선 구조체(220), 복수의 제2 결합 패드(241), 제2 배선 절연층(245)을 포함하는 제2 반도체 칩(200)을 포함할 수 있다.
복수의 제2 금속 구조체(137)는 관통 전극(130) 상에 배치될 수 있다. 복수의 제2 금속 구조체들(137) 각각은 서로 접할 수 있다. 복수의 제2 금속 구조체(137)는 예를 들어, 구리, 텅스텐 또는 알루미늄과 같은 금속 물질을 포함할 수 있다. 예를 들어, 제2 금속 구조체들(137)은 복수의 비아(123a, 123b) 중 어느 하나와 동일한 금속 배선 공정을 통해 형성되며, 복수의 비아(123a, 123b) 중 어느 하나와 동일한 레벨에 위치되고, 복수의 비아(123a, 123b) 중 어느 하나와 동일한 물질 조성을 가질 수 있다.
복수의 제1 결합 패드(131) 각각은 제2 결합 패드(241)와 접하는 상면으로부터 제2 금속 구조체(137)에 접하는 하면까지 연장될 수 있고, 관통 전극(130)은 제1 반도체 기판(130)으로부터 돌출되어 제1 반도체 기판(130)으로부터 제2 금속 구조체들(137)의 하면들까지 더 연장될 수 있다.
예시적인 실시예에서, 복수의 제2 금속 구조체(137)의 상면은 제1 비아(123a)의 상면과 동일한 수직 레벨에 위치할 수 있다. 이 경우, 각각의 관통 전극(130)의 상면은 제1 비아(123a)의 하면과 동일한 수직 레벨까지 연장될 수 있다. 다른 실시예에서, 복수의 제2 금속 구조체(137)의 상면은 제2 비아(123b)의 상면과 동일한 수직 레벨에 위치할 수 있다. 이 경우, 각각의 관통 전극(130)의 상면은 제1 비아(123b)의 하면과 동일한 수직 레벨까지 연장될 수 있다. 예시적인 실시예에서, 관통 전극(130)은 이에 대응되는 제1 결합 패드(141) 및 관통 전극(130) 상에 배치되는 복수의 제2 금속 구조체(137)와 서로 수직 방향으로 정렬되어 중첩될 수 있고, 제1 배선 구조체(120)와는 수직 방향으로 중첩되지 않을 수 있다. 예시적인 실시예에서, 복수의 제2 금속 구조체(137)의 수평 폭은 제1 결합 패드(141)의 수평 폭보다 넓을 수 있다. 복수의 제2 금속 구조체(137) 각각의 수평 폭은 서로 동일할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 복수의 제2 금속 구조체(137) 중 일부 개의 수평 폭은 복수의 제2 금속 구조체(137) 중 나머지 일부 개의 수평 폭보다 더 넓을 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지(1010)를 나타내는 단면도이다. 반도체 패키지(1010)는 제1 반도체 칩(100a), 제2 반도체 칩(200a), 및 몰딩 층(170)을 포함할 수 있다. 제1 반도체 칩(100a)의 제1 반도체 기판(110a), 제1 배선 구조체(120), 제1 관통 전극(130a), 제1 결합 패드(141), 및 제1 더미 구조체(143)는 각각 도 1의 제1 반도체 칩(100)의 제1 반도체 기판(110), 제1 배선 구조체(120), 관통 전극(130), 제1 결합 패드(141), 및 제1 더미 구조체(143)와 유사하고, 반도체 패키지(1010)의 제2 반도체 칩(200a)의 제2 반도체 기판(210a), 제2 배선 구조체(220), 제2 연결 패드(241), 및 제2 더미 구조체(243)는 각각 도 1의 반도체 패키지(1000)의 제2 반도체 칩(200)의 2 반도체 기판(210), 제2 배선 구조체(220), 제2 연결 패드(241), 및 제2 더미 구조체(243)와 유사하다. 따라서 이하에서는 차이점을 중심으로 설명한다.
제 1 반도체 칩(100a)은 제1 반도체 기판(110a), 제1 배선 구조체(120), 제1 관통 전극(130a), 제1 결합 패드(141), 및 제1 더미 구조체(143)를 포함할 수 있다. 제1 반도체 기판(110a)의 수평 폭과 제1 배선 구조체(110a)의 수평 폭은 동일할 수 있다. 제1 관통 전극(130a)의 수직 높이는 제1 반도체 기판(110a)의 수직 높이와 동일할 수 있다.
예시적인 실시예에서, 제1 반도체 칩(100a)의 수평 폭은 제2 반도체 칩(200a)의 수평 폭보다 작은 값을 가질 수 있다. 예를 들어, 제1 배선 구조체(120)의 수평 폭과 제1 반도체 기판(110a)의 수평 폭은 각각 제2 배선 구조체(220)의 수평 폭과 제2 반도체 기판(210a)의 수평 폭보다 작은 값을 가질 수 있다. 예시적인 실시예에서, 제1 반도체 칩(100a)의 수직 높이는 제2 반도체 칩(200a)의 수직 높이보다 더 큰 값을 가질 수 있으나 이에 한정되는 것은 아니다.
몰딩 층(170)은 제1 반도체 칩(100a) 및 제2 반도체 칩(200a)의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 제1 배선 구조체(120)의 측면들과 제1 반도체 기판(110a)의 측면들은 몰딩 층(170)에 의해 둘러싸일 수 있고 제2 배선 구조체(220)의 하면 중 일부는 몰딩 층(170)에 의해 덮힐 수 있다. 몰딩 층(170)은 예를 들어, 에폭시 몰딩 컴파운드일 수 있으나 이에 한정되는 것은 아니다.
제2 관통 전극(130b)은 몰딩 층(170)을 관통하며 수직 방향으로 연장될 수 있다. 제2 관통 전극(130b)의 상면은 제2 배선 구조체(220)의 하면과 접하고, 제2 관통 전극(130b)의 하면은 재배선 구조체(150)의 상면과 접할 수 있다. 제2 관통 전극(130b)의 수직 높이는 제1 관통 전극(130a)의 수직 높이 및 제1 반도체 기판(110a)의 수직 높이보다 큰 값을 가질 수 있다. 제2 관통 전극(130b)의 수평 폭은 제1 관통 전극(130a)의 수평 폭과 같을 수 있다. 예를 들어, 제2 관통 전극(130b)의 수평 폭과 제1 관통 전극(130a)의 수평 폭은 약 2μm 내지 약 3μm일 수 있다. 제2 관통 전극(130b)은 제2 반도체 칩(200a)과 재배선 구조체(150)를 전기적으로 연결할 수 있다.
재배선 구조체(150)는 제1 반도체 기판(110a) 및 몰딩 층(170)의 하면에 배치될 수 있다. 재배선 구조체(150)의 수평 폭은 제1 반도체 기판(110a)의 수평 폭보다 더 클 수 있다. 재배선 구조체(150)의 하면에는 복수의 연결 범프들(160)이 배치될 수 있다.
제1 배선 구조체(120)는 제1 결합 패드(141) 및 제1 더미 구조체(143)의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 제1 배선 구조체(120)는 제1 결합 패드(141)의 측면들과 제1 더미 구조체(143)의 하면 및 측면들을 둘러쌀 수 있다.
제2 배선 구조체(220)는 제2 결합 패드(241) 및 제2 더미 구조체(243)의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 제2 배선 구조체(220)는 제2 결합 패드(241)의 상면 및 측면들과 제2 더미 구조체(243)의 상면 및 측면들을 둘러쌀 수 있다.
도 5에는 도시되지 않았으나, 제1 배선 구조체(120)는 하부 절연층(미도시)를 포함할 수 있다. 예를 들어, 제1 배선 구조체(120)는 제1 배선 절연층(145, 도1 참조)와 유사한 하부 절연층을 포함할 수 있으며, 상기 하부 절연층은 제1 결합 패드(141)의 측면들 중 적어도 일부와 제1 더미 구조체(143)의 하면 및 측면들을 둘러쌀 수 있다. 제2 배선 구조체(220)는 상부 절연층(미도시)를 포함할 수 있다. 예를 들어, 제2 배선 구조체(220)는 제2 배선 절연층(245, 도1 참조)와 같은 상부 절연층을 포함할 수 있으며, 상기 상부 절연층은 제2 결합 패드(241)의 측면들 중 적어도 일부와 제2 더미 구조체(243)의 상면 및 측면들을 둘러쌀 수 있다. 예시적인 실시예에서, 상기 하부 절연층과 상기 상부 절연층은 서로 접할 수 있다. 즉 제1 반도체 칩(100a)과 제2 반도체 칩(200a)이 접하는 경계면에서 제1 반도체 칩(100a)에 포함된 상기 하부 절연층과 제2 반도체 칩(200a)에 포함된 상기 상부 절연층은 접할 수 있다.도 6는 본 발명의 일 실시예에 따른 반도체 패키지(2000)를 나타내는 단면도이다.
도 6를 참조하면, 반도체 패키지(2000)는 제1 반도체 칩(100)과 제2 반도체 칩(200)을 포함하는 서브 반도체 패키지들(1100a, 1100b) 및 서브 반도체 패키지들(1100a, 1100b)를 실장하는 메인 보드(400)를 포함할 수 있다. 예시적인 실시예에서, 서브 반도체 패키지들(1100a, 1100b)은 도 2a 내지 도 4b에 도시된 반도체 패키지들(1000a, 1000b, 1000c, 1000d, 1000e) 중 적어도 하나일 수 있다. 예를 들어, 제1 서브 반도체 패키지(1100a)는 도 2a에 도시된 반도체 패키지(1000a)며, 제2 서브 반도체 패키지(1100b)는 도 3에 도시된 반도체 패키지(1000c)일 수 있다. 또 다른 실시예에서, 도 6에 도시된 바와 달리, 서브 반도체 패키지들(1100a, 1100b) 중 적어도 하나는 도 5에 도시된 반도체 패키지(1010)일 수 있다. 예를 들어, 제1 서브 반도체 패키지(1100a)는 도 2a에 도시된 반도체 패키지(1000a)며, 제2 서브 반도체 패키지(1100b)는 도 5에 도시된 반도체 패키지(1010)일 수 있다. 이하에서는 도 1을 함께 참조하여 서브 반도체 패키지들(1100a, 1100b)에 대해서 설명한다.
서브 반도체 패키지들(1100a, 1100b)은 복수의 연결 범프(160)를 통해 메인 보드(400)에 부착될 수 있다. 서브 반도체 패키지들(1100a, 1100b)은 메인 보드(400)를 통해 상호 전기적으로 연결될 수 있다. 복수의 연결 범프(160)는 서브 반도체 패키지들(1100a, 1100b)를 위한 신호, 전원 또는 그라운드 중 적어도 하나를 제공할 수 있다.
도 6에는 반도체 패키지(2000)가 2개의 서브 반도체 패키지들(1100a, 1100b)을 포함하는 것으로 도시되었으나, 이에 한정되는 것은 아니고, 예를 들어, 반도체 패키지(2000)는 1개의 서브 반도체 패키지를 포함하거나, 3개 이상의 서브 반도체 패키지를 포함할 수 있다.
메인 보드(400)는 베이스 보드층(420), 베이스 보드층(420)의 상면과 하면에 각각 배치되는 제1 상면 패드(410)와 제1 하면 패드(440), 베이스 보드층(420)을 통하여 제1 상면 패드(410)와 제1 하면 패드(440)를 전기적으로 연결하는 제1 배선 경로(430)를 포함할 수 있다.
일부 실시예에서, 메인 보드(400)는 인쇄회로기판(Printed Circuit Board)일 수 있다. 예를 들면, 메인 보드(400)는 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 베이스 보드층(420)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
베이스 보드층(420)의 상면과 하면 각각에는 복수의 제1 상면 패드(410) 및 복수의 제1 하면 패드(440)를 노출시키는 솔더 레지스트 층(미도시)이 형성될 수 있다. 복수의 제1 상면 패드(410) 각각에는 이와 대응되는 복수의 연결 범프(160)가 연결되고, 복수의 제1 하면 패드(440) 각각에는 이와 대응되는 복수의 외부 연결 단자(450)가 연결될 수 있다. 복수의 연결 범프(160)는 서브 반도체 패키지들(1100a, 1100b)을 제1 상면 패드(410)와 전기적으로 연결할 수 있다. 복수의 외부 연결 단자(450)는 반도체 패키지(2000)를 외부와 연결할 수 있다.
반도체 패키지(2000)는 메인 보드(400) 상에서 서브 반도체 패키지들(1100a, 1100b)의 양 측면과 상면을 둘러싸는 몰딩층(300)을 더 포함할 수 있다. 몰딩층(300)은 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
일부 실시예에서, 반도체 패키지(2000)는 메인 보드(400)를 포함하지 않고 예를 들어, 인터포저(미도시)를 포함하며, 서브 반도체 패키지들(1100a, 1100b)가 인터포저 상에 실장될 수도 있다.
도 7은 본 발명의 예시적인 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다. 도 8a 내지 도 8g는 본 발명의 예시적인 실시예에 따른 반도체 패키지의 제조 방법의 각 단계를 나타내는 단면도들이다.
도 7 및 도 8a 내지 7c를 참조하면, 제1 반도체 기판(110)에 복수의 관통 전극(130)을 형성할 수 있다(S110). S110 단계는 제1 반도체 기판(110)에 개구부(O)를 형성하는 단계, 절연막(133)을 형성하는 단계, 및 개구부(O)를 도전성 물질로 채우는 단계를 포함할 수 있다.
개구부(O)는 예를 들어, 건식 식각 공정을 통해 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 건식 식각 공정은 예를 들어, 플라즈마 이온 등을 이용할 수 있으나 이에 한정되는 것은 아니다.
절연막(133)은 예를 들어 증착 공정 등에 의해 형성될 수 있다. 절연막(133)은 개구부(O)의 양 측벽과 하면, 및 제1 반도체 기판(110)의 상면을 덮을 수 있다. 절연막(133)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 어느 하나를 포함할 수 있으나 이에 한정되는 것은 아니다. 일부 실시예에서, 제1 반도체 기판(110)의 상면을 덮는 절연막(133)의 일부는 제거될 수 있다.
도전성 물질은 개구부(O) 내부를 채울 수 있다. 도전성 물질은 예를 들어, 구리와 같은 금속 물질을 포함할 수 있다. 도전성 물질은 예를 들어, 전해 도금법, 물리 기상 증착법, 무전해 도금법 등에 의해 개구부(O) 내부를 채울 수 있다. 도전성 물질이 개구부(O) 내부를 채운 이후, 기계화학적 연마 공정을 통해 관통 전극(130)이 형성될 수 있다(S110).
도 7 및 도 8d를 참조하면, 제1 배선 구조체(120) 및 제1 배선 절연층(145)이 형성될 수 있다(S120). 제1 배선 구조체(120)는 제1 내지 제3 금속 배선(120a, 120b, 120c)를 포함할 수 있다. 제1 내지 제3 금속 배선(120a, 120b, 120c)은 순차적으로 형성될 수 있다. 예를 들어, 제1 반도체 기판(110) 상에 제1 배선 절연층(145)이 형성된 후, 제1 배선 절연층(145)의 일부분이 식각 되어 트렌치가 형성되고, 상기 트렌치 내에 제1 금속 배선(120a)이 형성될 수 있다. 그 이후, 동일한 과정이 반복되면서 제2 금속 배선(120b) 및 제3 금속 배선(120c)이 차례로 형성될 수 있다. 제1 배선 구조체(120)는 제1 반도체 기판(110) 상의 일부 영역에만 형성될 수 있다. 예를 들어, 제1 배선 구조체(120)는 관통 전극(130) 상에는 형성되지 않을 수 있다.
도 7 및 도 8e 및 도 8f를 참조하면, 제1 결합 패드(141) 및 제1 더미 구조체들(143)이 형성될 수 있다(S130). S130 단계는 제1 배선 절연층(145)의 일부를 식각하는 단계, 도전성 물질(140P)을 채우는 단계, 및 도전성 물질(140P)을 평탄화하는 단계를 포함할 수 있다.
제1 배선 절연층(145)의 일부를 식각하는 단계는 예를 들어, 건식 식각 공정을 통해 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 건식 식각 공정은 예를 들어, 플라즈마 이온 등을 이용할 수 있으나 이에 한정되는 것은 아니다. 상기 식각 단계는 여러 번 수행될 수 있다. 예를 들어, 제1 식각 단계는 제1 더미 구조체들(143) 및 제1 결합 패드(141)가 형성되는 영역에서 수행되고, 제2 식각 단계가 제1 결합 패드(141)가 형성되는 영역에서 수행될 수 있다. 제2 식각 단계를 통해 관통 전극(130)의 상면이 노출될 수 있다.
도전성 물질(140P)은 상기 식각 단계를 통해 형성된 개구부들을 채울 수 있다. 도전성 물질(140P)은 예를 들어, 구리와 같은 금속 물질을 포함할 수 있다. 도전성 물질(140P)은 예를 들어, 전해 도금법, 물리 기상 증착법, 무전해 도금법 등에 의해 개구부들의 내부를 채울 수 있다. 제1 결합 패드(141)가 형성되는 영역의 개구부에 의해 관통 전극(130)의 상면이 노출됨으로, 도전성 물질(140P)은 관통 전극(130)의 상면과 접할 수 있다.
개구부 내부를 채운 도전성 물질(140P)은 기계화학적 연마 공정을 통해 평탄화될 수 있다. 상기 평탄화 공정을 예를 들어, CMP 공정일 수 있으나 이에 한정되는 것은 아니다.
도 7 및 도 8g를 참조하면, 제1 반도체 칩(100)과 제2 반도체 칩(200)이 연결될 수 있다(S140). 제1 결합 패드(141)와 제2 결합 패드(241)는 하이브리드 본딩 공정에 의해 서로 접할 될 수 있고, 이를 통해 제1 반도체 칩(100)과 제2 반도체 칩(200)은 서로 전기적으로 연결될 수 있다. S140 단계는 열처리 공정을 수반할 수 있다. 예를 들어, S140 단계는 저온의 어닐링 공정을 수반할 수 있다. 제1 결합 패드(141)가 직접적으로 관통 전극(130)과 연결되어 반도체 패키지(1000)의 SI 및 PI 특성이 개선될 수 있으며, 제1 결합 패드(141)는 제2 결합 패드(241)와 접하는 상면으로부터 관통 전극(130)에 접하는 하면까지 연장되어 하이브리드 본딩 공정을 위한 공정 조건을 확보할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1000: 반도체 패키지
100: 제1 반도체 칩.
110: 제1 반도체 기판 120: 제1 배선 구조체
130: 관통 전극 141: 제1 결합 패드
143: 제1 더미 구조체 145: 제1 배선 절연층
150: 재배선 구조체 160: 연결 범프
200: 제2 반도체 칩 2000: 반도체 패키지
S100: 반도체 패키지 제조 방법
110: 제1 반도체 기판 120: 제1 배선 구조체
130: 관통 전극 141: 제1 결합 패드
143: 제1 더미 구조체 145: 제1 배선 절연층
150: 재배선 구조체 160: 연결 범프
200: 제2 반도체 칩 2000: 반도체 패키지
S100: 반도체 패키지 제조 방법
Claims (10)
- 서로 반대되는 활성면과 비활성면을 가지는 제1 반도체 기판, 상기 제1 반도체 기판의 상기 활성면 상에 배치되는 제1 배선 구조체, 상기 제1 반도체 기판의 적어도 일부분을 관통하는 복수의 관통 전극, 및 상기 복수의 관통 전극들 각각과 연결되는 복수의 제1 결합 패드를 포함하는 제1 반도체 칩; 및
상기 제1 반도체 칩 상에 적층되고, 서로 반대되는 활성면과 비활성면을 가지는 제2 반도체 기판, 상기 제2 반도체 기판의 상기 활성면 상에 배치되는 제2 배선 구조체, 및 상기 제1 결합 패드와 연결되며 상기 제2 반도체 기판의 상기 활성면 상에 배치되는 제2 결합 패드를 포함하는 제2 반도체 칩;
을 포함하며
상기 제1 결합 패드는 상기 제2 결합 패드에 접하는 상면으로부터 상기 관통 전극에 접하는 하면까지 연장되는 반도체 패키지. - 제1 항에 있어서,
상기 제1 결합 패드의 하면은 상기 제1 배선 구조체의 하면과 동일한 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지. - 1 항에 있어서,
상기 제1 결합 패드는 상기 제2 결합 패드와 접하는 제1 부분 및 상기 관통 전극과 접하는 제2 부분을 포함하며,
상기 제1 부분의 수평 폭은 일정하고, 상기 제2 부분의 수평 폭은 상기 관통 전극에 인접할수록 좁아지는 것을 특징으로 하는 반도체 패키지. - 제1 항에 있어서,
상기 제1 결합 패드의 수평 폭은 상기 제2 결합 패드에 접하는 상면으로부터 상기 관통 전극에 접하는 하면까지 점진적으로 좁아지는 것을 특징으로 하는 반도체 패키지. - 제1 항에 있어서,
상기 제1 결합 패드의 수직 높이는 상기 제2 결합 패드의 수직 높이보다 더 큰 것을 특징으로 하는 반도체 패키지. - 서로 반대되는 활성면과 비활성면을 가지는 제1 반도체 기판, 상기 제1 반도체 기판의 상기 활성면 상에 배치되며 서로 다른 수직 레벨에 위치하는 복수의 금속 배선들을 포함하는 제1 배선 구조체, 상기 제1 반도체 기판의 적어도 일부분을 관통하는 관통 전극, 상기 관통 전극 상에 배치되는 제1 금속 구조체, 및 상기 제1 금속 구조체와 연결되는 제1 결합 패드를 포함하는 제1 반도체 칩; 및
상기 제1 반도체 칩 상에 적층되고, 서로 반대되는 활성면과 비활성면을 가지는 제2 반도체 기판, 상기 제2 반도체 기판의 상기 활성면 상에 배치되는 제2 배선 구조체, 상기 제1 결합 패드와 연결되며 상기 제2 반도체 기판의 상기 활성면 상에 배치되는 제2 결합 패드를 포함하는 제2 반도체 칩;
을 포함하며,
상기 제1 결합 패드는 상기 제2 결합 패드에 접하는 상면으로부터 상기 제1 금속 구조체에 접하는 하면까지 연장되고,
상기 관통 전극은 상기 제1 반도체 기판으로부터 돌출되고 상기 제1 금속 구조체에 접하는 반도체 패키지. - 제6 항에 있어서,
상기 제1 금속 구조체의 수평 폭은 상기 제1 결합 패드의 수평 폭보다 넓은 것을 특징으로 하는 반도체 패키지. - 제6 항에 있어서,
상기 제1 결합 패드의 수평 폭은 상기 제1 금속 구조체에 인접할수록 좁아지는 것을 특징으로 하는 반도체 패키지. - 서로 반대되는 활성면과 비활성면을 가지는 제1 반도체 기판, 상기 제1 반도체 기판의 상기 활성면 상에 배치되며 서로 다른 수직 레벨에 위치하는 복수의 금속 배선들 및 서로 다른 수직 레벨에 위치하는 복수의 비아들을 포함하는 제1 배선 구조체, 상기 제1 반도체 기판의 적어도 일부분을 관통하는 관통 전극, 상기 관통 전극 상에 배치되며 서로 접하는 복수의 제2 금속 구조체들, 상기 제2 금속 구조체들과 연결되는 제1 결합 패드를 포함하는 제1 반도체 칩; 및
상기 제1 반도체 칩 상에 적층되고, 서로 반대되는 활성면과 비활성면을 가지는 제2 반도체 기판, 상기 제2 반도체 기판의 상기 활성면 상에 배치되는 제2 배선 구조체, 상기 제1 결합 패드와 연결되며 상기 제2 반도체 기판의 상기 활성면 상에 배치되는 제2 결합 패드를 포함하는 제2 반도체 칩;
을 포함하며
상기 제1 결합 패드는 상기 제2 결합 패드에 접하는 상면으로부터 상기 제2 금속 구조체들에 접하는 하면까지 연장되고,
상기 관통 전극은 상기 제1 반도체 기판으로부터 돌출되고 상기 제2 금속 구조체들에 접하는 반도체 패키지. - 제9 항에 있어서,
상기 복수의 금속 배선들은 서로 다른 수직 레벨에 위치된 제1 금속 배선과 제2 금속 배선을 포함하고,
상기 복수의 비아들은 상기 제1 금속 배선과 상기 제2 금속 배선 사이에서 연장된 제1 비아를 포함하고,
상기 제2 금속 구조체들의 상면은 상기 제1 비아의 상면과 동일한 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/978,507 US20230138813A1 (en) | 2021-11-02 | 2022-11-01 | Semiconductor package |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20210148959 | 2021-11-02 | ||
| KR1020210148959 | 2021-11-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230063832A true KR20230063832A (ko) | 2023-05-09 |
Family
ID=86409129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220016973A KR20230063832A (ko) | 2021-11-02 | 2022-02-09 | 반도체 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230063832A (ko) |
-
2022
- 2022-02-09 KR KR1020220016973A patent/KR20230063832A/ko unknown
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