KR20220027338A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20220027338A
KR20220027338A KR1020200107830A KR20200107830A KR20220027338A KR 20220027338 A KR20220027338 A KR 20220027338A KR 1020200107830 A KR1020200107830 A KR 1020200107830A KR 20200107830 A KR20200107830 A KR 20200107830A KR 20220027338 A KR20220027338 A KR 20220027338A
Authority
KR
South Korea
Prior art keywords
pads
redistribution layer
grouping pattern
grouping
pattern
Prior art date
Application number
KR1020200107830A
Other languages
English (en)
Inventor
이운기
김재원
정종선
박철중
천기범
쉬바샨커 레디 케시레디
표상우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200107830A priority Critical patent/KR20220027338A/ko
Priority to US17/231,111 priority patent/US11728300B2/en
Priority to CN202110980401.8A priority patent/CN114121883A/zh
Publication of KR20220027338A publication Critical patent/KR20220027338A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02233—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body not in direct contact with the bonding area
    • H01L2224/02235—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/06177—Combinations of arrays with different layouts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H01L2224/29191—The principal constituent being an elastomer, e.g. silicones, isoprene, neoprene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 기판, 상기 반도체 기판의 전면에 형성된 적어도 하나의 집적 소자들, 상기 반도체 기판 상에 배치되고, 상기 적어도 하나의 집적 소자들과 전기적으로 연결되는 제 1 도전 패턴들을 갖는 제 1 재배선층, 상기 제 1 재배선층 상에 배치되고, 상기 제 1 도전 패턴들과 연결되는 제 2 도전 패턴들을 갖는 제 2 재배선층, 및 상기 제 2 재배선층의 상면 상에 제공되는 제 3 도전 패턴들을 포함하는 반도체 장치를 제공하되, 상기 제 3 도전 패턴들은 상기 제 2 도전 패턴들와 연결되는 패드들, 상기 패드들과 이격되는 언더 범프 패드들, 상기 패드들과 상기 제 2 재배선층의 상기 외각 단부 사이에 제공되는 그룹화 패턴, 및 상기 언더 범프 패드들과 상기 패드들 및 상기 패드들과 상기 그룹화 패턴을 연결하는 배선들을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
일반적으로 반도체 다이는 와이어 본딩(wire bonding) 또는 플립 칩(flip chip)으로 패키지 기판에 실장될 수 있다. 반도체 다이가 플립 칩 방식으로 실장되는 경우, 반도체 다이는 전력의 공급, 접지 또는 신호의 송수신을 위한 패드들을 구비할 수 있다.
신호를 송수신하는 과정에서 신호의 SSN(simultaneous switching noise)이 증가하는 것을 방지하기 위해 반도체 칩에 전력을 충분히 공급하는 것은 매우 중요하다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 구동 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 반도체 기판, 상기 반도체 기판의 전면에 형성된 적어도 하나의 집적 소자들, 상기 반도체 기판 상에 배치되고, 상기 적어도 하나의 집적 소자들과 전기적으로 연결되는 제 1 도전 패턴들을 갖는 제 1 재배선층, 상기 제 1 재배선층 상에 배치되고, 상기 제 1 도전 패턴들과 연결되는 제 2 도전 패턴들을 갖는 제 2 재배선층, 및 상기 제 2 재배선층의 상면 상에 제공되는 제 3 도전 패턴들을 포함할 수 있다. 상기 제 3 도전 패턴들은 상기 제 2 도전 패턴들와 연결되는 패드들, 상기 패드들과 이격되는 언더 범프 패드들, 상기 패드들과 상기 제 2 재배선층의 상기 외각 단부 사이에 제공되는 그룹화 패턴, 및 상기 언더 범프 패드들과 상기 패드들 및 상기 패드들과 상기 그룹화 패턴을 연결하는 배선들을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 전면에 형성된 집적 소자들이 형성된 반도체 기판, 상기 반도체 기판 상에 배치되는 재배선층, 상기 재배선층 상에서 상기 재배선층의 중심 영역에 제공되는 패드들 및 언더 범프들, 및 상기 재배선층 상에서 상기 중심 영역을 소정 간격을 두고 둘러싸는 주변 영역에 제공되는 제 1 그룹화 패턴을 포함할 수 있다. 상기 패드들은 상기 집적 소자들의 신호 회로와 연결되는 제 1 패드들, 및 상기 집적 소자들의 접지 회로 및 상기 제 1 그룹화 패턴과 연결되는 제 2 패드들을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 반도체 다이, 상기 반도체 다이의 활성면 상에 제공되는 절연 패턴, 상기 절연 패턴 내에 제공되는 제 1 도전 패턴, 상기 절연 패턴의 상면 상에 제공되는 제 2 도전 패턴, 및 상기 언더 범프 패드들 각각 상에 제공되는 솔더 범프들을 포함할 수 있다. 상기 제 2 도전 패턴은 상기 절연 패턴의 외각 단부를 따라 연장되는 링 형상의 그룹화 패턴, 상기 절연 패턴의 상면 상에 배열되는 언더 범프 패드들, 및 상기 언더 범프 패드들 및 상기 그룹화 패턴과 연결되는 다이 패드들을 포함할 수 있다. 상기 절연 패턴의 상기 외각 단부로부터 상기 그룹화 패턴까지의 거리는 상기 절연 패턴의 상기 외각 단부로부터 상기 언더 범프 패드들까지의 거리 및 상기 절연 패턴의 상기 외각 단부로부터 상기 다이 패드들까지의 거리보다 작을 수 있다. 상기 반도체 다이 내의 접지 회로들은 상기 그룹화 패턴에 연결되어 동일한 전위 레벨을 가질 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 접지 신호를 전달하는 다이 패드들이 모두 그룹화 패턴 연결되어 그룹화될 수 있다. 이에 따라, 다이 패드들 및 그룹화 패턴 전체의 저항이 감소할 수 있으며, 반도체 다이의 전기적 특성이 향상될 수 있다.
더하여, 반도체 기판에 형성된 집적 소자들의 ESD 보호 회로들 또는 접지 회로들은 그룹화 패턴에 연결되어 균일한 접지 전압을 공급받을 수 있으며, 반도체 다이들의 구동 신뢰성이 향상될 수 있다.
또한, 쏘잉 공정 등을 포함하는 반도체 다이의 제조 공정에서, 그룹화 패턴은 외각 단부로부터 전달되는 스트레스 또는 스트레인으로부터 다이 패드들, 언더 범프 패드들 및 배선들을 보호할 수 있다. 즉, 반도체 장치의 구조적 안정성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4는 도 2의 A 영역을 확대 도시한 도면이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 7 및 도 8은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 9는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 10 및 도 11은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 12는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 13 및 도 14는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하여, 패키지 기판(10)이 제공될 수 있다. 패키지 기판(10)은 인쇄회로기판(printed circuit board; PCB)일 수 있따. 패키지 기판(10)은 회로 패턴들(미도시)을 포함할 수 있다. 회로 패턴들 중 일부는, 패키지 기판(10)의 바닥면의 제 1 기판 패드들(미도시)과 전기적으로 연결될 수 있다. 패키지 기판(10)을 외부 장치에 전기적으로 연결할 수 있는 솔더 범프 또는 솔더 볼과 같은 외부 접속 단자들(12)이 상기 제 1 기판 패드들에 각각 부착될 수 있다. 한편, 상기 회로 패턴들 중 다른 일부는, 패키지 기판(10)의 상면의 제 2 기판 패드들(14)과 전기적으로 연결될 수 있다.
패키지 기판(10) 상에 반도체 다이(20)가 실장될 수 있다. 반도체 다이(20)는 패키지 기판(10)과 마주보는 하면 및 상기 하면에 대향하는 상면을 가질 수 있다. 반도체 다이(20)의 상기 하면은 활성면일 수 있다. 반도체 다이(20)의 내부에 적어도 하나의 집적 소자(21)를 포함할 수 있다. 적어도 하나의 집적 소자(21)는 반도체 다이(20)의 하부에 형성될 수 있다. 반도체 다이(20)는 그의 하면 상에 제공되는 재배선층(22)을 포함할 수 있다. 재배선층(22)은 적어도 하나의 집적 소자(21)에 접속될 수 있다. 반도체 다이(20)의 구성에 대해서는 뒤에서 상세히 설명한다.
반도체 다이(20)는 플립 칩(flip chip) 방식으로 패키지 기판(10)에 실장될 수 있다. 예를 들어, 반도체 다이(20)의 재배선층(22)이 패키지 기판(10)을 향하도록 반도체 다이(20)가 배치될 수 있다. 반도체 다이(20)는 연결 단자들(26)을 통해 패키지 기판(10)에 접속될 수 있다. 연결 단자들(26)은 패키지 기판(10)의 제 2 기판 패드들(14)과 반도체 다이(20)의 재배선층(22)의 언더 범프 패드들(24) 사이에 제공될 수 있다. 연결 단자들(26)은 마이크로 범프(micro bump) 등을 포함할 수 있다.
반도체 다이(20)와 패키지 기판(10) 사이의 공간은 언더필(under fill, 16)로 채워질 수 있다. 언더필(16)은 연결 단자들(26)을 둘러쌀 수 있다. 언더필(16)은 에폭시, 실리콘 재질의 절연성 막, 또는 테이프일 수 있다.
패키지 기판(10) 상에 몰딩막(30)이 제공될 수 있다. 몰딩막(30)은 반도체 다이(20)를 덮을 수 있다. 몰딩막(30)은 외부 환경으로부터 반도체 다이(20)를 보호할 수 있다. 몰딩막(30)은 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)를 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도로, 다이 패드들 및 언더 범프 패드들의 배치를 설명하기 위한 도면이다. 도 2에서는 설명의 편의를 위하여 일부 구성요소(일 예로, 배선 등)이 생략되어 있다. 도 3은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로, 도 2의 A-A'선을 따라 자른 도면이다. 도 4는 도 2의 A 영역을 확대 도시한 도면이다.
도 2 및 도 3을 참조하여, 반도체 다이(20)는 반도체 기판(100), 반도체 기판(100) 상에 적층되는 제 1 내지 제 5 재배선층들(112, 114, 116, 118, 120) 및 최상단의 제 5 재배선층(120) 상에 제공되는 패드들(UBP, DP1, DP2, GP)이 제공될 수 있다.
반도체 기판(100)이 제공될 수 있다. 반도체 기판(100)은 실리콘(Si) 기판, 게르마늄(Ge) 기판 또는 실리콘-게르마늄(Si-Ge) 기판을 포함할 수 있다. 반도체 기판(100)은 제 1 내지 제 5 재배선층들(112, 114, 116, 118, 120)을 향하는 전면과 그 반대면인 후면을 가질 수 있다. 이하 본 명세서에서, 전면이라 함은 반도체 칩 내의 집적 소자의 활성면(active surface) 측의 일면으로, 반도체 칩의 패드들이 형성되는 면으로 정의되고, 후면이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다.
반도체 기판(100)의 상기 전면 상에 적어도 하나의 집적 소자들이 제공될 수 있다. 상기 적어도 하나의 집적 소자들은 도 1을 참조하여 설명한 집적 소자(21)에 해당할 수 있다. 상기 집적 소자들은 메모리 회로(memory circuit), 로직 회로(logic circuit), ESD(electrostatic discharge) 보호 회로 또는 그 조합을 포함할 수 있다. 예컨대, 상기 집적 소자들은 메모리 회로, 로직 회로 또는 ESD 보호 회로를 구성하는 복수의 트랜지스터들(TR)을 포함할 수 있다. 각각의 트랜지스터들(TR)은 게이트 전극, 및 이의 양 측에 배치된 불순물 영역들을 포함할 수 있다. 불순물 영역들은 반도체 기판(100) 내에 불순물로 도핑된 영역들일 수 있다. 나아가, 반도체 기판(100) 내에 형성된 소자 분리막들이 트랜지스터들(TR)과 인접할 수 있다. 본 실시예에서, 트랜지스터들(TR)이 평면형 게이트 구조를 갖는 것으로 도시하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 트랜지스터들(TR)은 핀 펫(Fin-FET) 소자의 게이트 구조를 가질 수 있다.
반도체 기판(100) 상에 제 1 내지 제 5 재배선층들(112, 114, 116, 118, 120)이 적층될 수 있다. 제 1 내지 제 5 재배선층들(112, 114, 116, 118, 120)의 전체는 도 1을 참조하여 설명한 재배선층(22)에 해당할 수 있다. 제 1 내지 제 5 재배선층들(112, 114, 116, 118, 120)은 일 예로, 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 산질화막 또는 실리콘 산화막보다 유전 상수가 낮은 low-k 유전막(예컨대, SiCOH 또는 SiOF 등)을 포함할 수 있다. 다른 실시예들에 따르면, 최상층의 제 5 재배선층(120)은 보호막(passivation layer)일 수 있다. 예를 들어, 제 5 재배선층(120)은 절연성 폴리머를 포함할 수 있다.
최하층의 제 1 재배선층(112)은 트랜지스터들(TR)을 덮을 수 있다. 적어도 하나의 콘택(CT)이 제 1 재배선층(112)을 관통하여 트랜지스터들(TR)의 불순물 영역들 중 어느 하나와 연결될 수 있다.
제 1 재배선층(112) 상에 제 2 재배선층(114)이 적층될 수 있다. 제 2 재배선층(114) 내에 제 1 도전 패턴(CP1)이 배치될 수 있다. 제 1 도전 패턴(CP1)은 제 1 재배선층(112)의 적어도 하나의 콘택(CT)과 전기적으로 연결될 수 있다.
제 2 재배선층(114) 상에 제 3 재배선층(116)이 적층될 수 있다. 제 3 재배선층(116) 내에 제 2 도전 패턴(CP2)이 배치될 수 있다. 제 2 도전 패턴(CP2)은 제 2 재배선층(114) 내에 형성된 제 1 비아들(V1)을 통해 제 2 재배선층(114)의 제 1 도전 패턴(CP1)과 전기적으로 연결될 수 있다.
제 3 재배선층(116) 상에 제 4 재배선층(118)이 적층될 수 있다. 제 4 재배선층(118) 내에 제 3 도전 패턴(CP3)이 배치될 수 있다. 제 3 도전 패턴(CP3)은 제 3 재배선층(116) 내에 형성된 제 2 비아들(V2)을 통해 제 3 재배선층(116)의 제 2 도전 패턴(CP2)과 전기적으로 연결될 수 있다.
제 4 재배선층(118) 상에 제 5 재배선층(120)이 적층될 수 있다. 제 5 재배선층(120) 내에 제 4 도전 패턴(CP4)이 배치될 수 있다. 제 4 도전 패턴(CP4)은 제 4 재배선층(118) 내에 형성된 제 3 비아들(V3)을 통해 제 4 재배선층(118)의 제 3 도전 패턴(CP3)과 전기적으로 연결될 수 있다. 제 5 재배선층(120)은 제 5 재배선층(120)에 제공되어 제 4 도전 패턴(CP4)에 연결되는 제 4 비아들(V4)을 포함할 수 있다.
콘택(CT) 및 제 1 내지 제 4 도전 패턴들(CP1, CP2, CP3, CP4)은 일 예로, 구리 또는 텅스텐과 같은 금속을 포함할 수 있다.
도시하지는 않았지만, 제 1 내지 제 5 재배선층들(112, 114, 116, 118, 120) 내에 적어도 하나의 금속 확산 방지막(미도시)이 배치될 수 있다. 금속 확산 방지막은 SiN, SiCN, SiOCN, SiON 또는 SiC를 포함할 수 있다. 금속 확산 방지막에 의해, 제 1 내지 제 5 재배선층들(112, 114, 116, 118, 120) 내에 배치된 제 1 내지 제 4 도전 패턴들(CP1, CP2, CP3, CP4) 및 제 1 내지 제 4 비아들(V1, V2, V3, V4)의 금속 성분이 확산되는 것을 방지할 수 있다. 도 3에서는 5개층의 재배선층들(112, 114, 116, 118, 120)이 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 장치의 반도체 다이(20)는 필요에 따라 2개 이상의 재배선층들을 가질 수 있다.
제 5 재배선층(120) 상에 언더 범프 패드들(UBP), 제 1 다이 패드들(DP1), 제 2 다이 패드들(DP2) 및 그룹화 패턴(GP)이 배치될 수 있다.
도 2 내지 도 4를 참조하여, 언더 범프 패드들(UBP)은 반도체 기판(100)의 중심 영역(CR) 상에서 제 5 재배선층(120)의 상면 상에 배치될 수 있다. 여기서 중심 영역(CR)이라 함은, 언더 범프 패드들(UBP), 제 1 다이 패드들(DP1), 제 2 다이 패드들(DP2) 및 배선들(L1, L2)이 제공되는 영역에 해당한다. 언더 범프 패드들(UBP)은 평면적 관점에서 복수의 행들 및 복수의 열들을 따라 2차원적으로 배열될 수 있다. 그러나, 도 2에 도시된 언더 범프 패드들(UBP)의 배열은 일 예시일 뿐, 본 발명이 이에 한정되는 것은 아니다. 언더 범프 패드들(UBP)은 패키지 기판(10)을 통해 데이터 신호, 전원 전압 또는 접지 전압이 공급될 수 있다.
언더 범프 패드들(UBP)의 상면 상에 각각 연결 단자들(130)이 제공될 수 있다. 즉, 언더 범프 패드들(UBP)은 반도체 다이(20)를 연결 단자들(130)을 통해 패키지 기판(10, 도 1 참조)에 접속시키기 위한 패드들일 수 있다. 예를 들어, 연결 단자들(130)은 반도체 다이(20)와 플립칩 방식에 의해 부착되는 패키지 기판(10) 또는 다른 반도체 다이를 반도체 다이(20)와 연결시킬 수 있다. 연결 단자들(130)은 도 1을 참조하여 설명한 연결 단자들(26)일 수 있다. 연결 단자들(130)은 마이크로 범프(micro bump) 등을 포함할 수 있다.
제 1 다이 패드들(DP1)은 반도체 기판(100)의 중심 영역(CR) 상에서 제 5 재배선층(120)의 상면 상에 배치될 수 있다. 제 1 다이 패드들(DP1)은 제 5 재배선층(120)의 제 4 도전 패턴(CP4)에 접속될 수 있다. 제 1 다이 패드들(DP1)은 제 1 내지 제 5 재배선층들(112, 114, 116, 118, 120)을 통해 반도체 기판(100)의 집적 소자들에 연결될 수 있다. 제 1 다이 패드들(DP1) 접지 전압이 공급되는 패드들일 수 있다. 예를 들어, 제 1 다이 패드들(DP1)은 반도체 기판(100)에 형성된 트랜지스터들(TR)의 적어도 하나에 연결될 수 있으며, 제 1 다이 패드들(DP1)과 연결되는 상기 트랜지스터들(TR)은 ESD(electrostatic discharge) 보호 회로를 구성할 수 있다. 도 4에 도시된 바와 같이, 제 1 다이 패드들(DP1)은 제 2 배선(L2)을 통해 언더 범프 패드들(UBP)의 적어도 하나에 연결될 수 있다. 즉, 언더 범프 패드들(UBP)을 통하여 제공된 접지 전압은 제 2 배선(L2)을 통하여 제 1 다이 패드들(DP1)로 전달될 수 있다.
제 2 다이 패드들(DP2)은 반도체 기판(100)의 중심 영역(CR) 상에서 제 5 재배선층(120)의 상면 상에 배치될 수 있다. 제 2 다이 패드들(DP2)은 제 5 재배선층(120)의 제 4 도전 패턴(CP4)에 접속될 수 있다. 제 2 다이 패드들(DP2)은 제 1 내지 제 5 재배선층들(112, 114, 116, 118, 120)을 통해 반도체 기판(100)의 집적 소자들에 연결될 수 있다. 제 2 다이 패드들(DP2) 데이터 신호 또는 전원 전압이 공급되는 패드들일 수 있다. 예를 들어, 제 2 다이 패드들(DP2)은 반도체 기판(100)에 형성된 트랜지스터들(TR)의 적어도 하나에 연결될 수 있으며, 제 2 다이 패드들(DP2)과 연결되는 상기 트랜지스터들(TR)은 메모리 회로(memory circuit) 또는 로직 회로(logic circuit)를 구성할 수 있다. 도 4에 도시된 바와 같이, 제 2 다이 패드들(DP2)은 일부 배선을 통해 언더 범프 패드들(UBP)의 적어도 하나에 연결될 수 있다. 즉, 언더 범프 패드들(UBP)을 통하여 제공된 데이터 신호 또는 전원 전압은 상기 배선을 통하여 제 2 다이 패드들(DP2)로 전달될 수 있다.
다른 실시예들에 따르면, 제 1 다이 패드들(DP1)은 전원 전압이 공급되는 패드들이고, 제 2 다이 패드들(DP2)은 데이터 신호 또는 접지 전압이 공급되는 패드들일 수 있다.
도면에 도시된 언더 범프 패드들(UBP)과 제 1 및 제 2 다이 패드들(DP1, DP2)의 연결관계는 예시적인 것이며, 도면에 도시된 것과 같이 한정되지 않는다.
그룹화 패턴(GP)은 반도체 기판(100)의 주변 영역(ER) 상에서 제 5 재배선층(120)의 상면 상에 배치될 수 있다. 주변 영역(ER)은 반도체 기판(100)의 외각 단부를 따라 제공될 수 있다. 예를 들어, 주변 영역(ER)은 평면적 관점에서 중심 영역(CR)을 둘러쌀 수 있다. 그룹화 패턴(GP)은 주변 영역(ER)을 따라 연장되는 링(ring) 형상을 가질 수 있다. 이에 따라, 평면적 관점에서 언더 범프 패드들(UBP), 제 1 다이 패드들(DP1) 및 제 2 다이 패드들(DP2)은 그룹화 패턴(GP)의 내측에 배치될 수 있다. 즉, 언더 범프 패드들(UBP)과 그에 인접한 제 5 재배선층(120)의 외각 단부 사이에는 언더 범프 패드들(UBP), 제 1 다이 패드들(DP1) 및 제 2 다이 패드들(DP2)이 제공되지 않을 수 있다. 도 2 및 도 3에 도시된 바와 같이, 제 5 재배선층(120)의 중심으로부터 제 5 재배선층(120)의 외각 단부를 이은 직성 상에서, 그룹화 패턴(GP)은 제 1 다이 패드들(DP1) 또는 제 2 다이 패드들(DP2)보다 제 5 재배선층(120)의 상기 외각 단부에 더 가깝게 위치할 수 있다. 제 5 재배선층(120)의 상기 외각 단부로부터 그룹화 패턴(GP)까지의 거리는 4um 내지 80um일 수 있다.
그룹화 패턴(GP)은 제 1 다이 패드들(DP1)과 연결될 수 있다. 예를 들어, 제 1 다이 패드들(DP1) 각각은 제 1 배선들(L1)을 통해 그룹화 패턴(GP)에 접속될 수 있다. 제 1 다이 패드들(DP1)은 모두 그룹화 패턴(GP)에 연결되어 그룹화(grouping)될 수 있다. 이에 따라, 제 1 다이 패드들(DP1) 및 그룹화 패턴(GP) 전체의 저항이 감소할 수 있으며, 반도체 다이(20)의 전기적 특성이 향상될 수 있다.
더하여, 반도체 기판(100)에 형성된 집적 소자들의 ESD 보호 회로들 또는 접지 회로들은 그룹화 패턴(GP)을 통해 서로 연결될 수 있으며, 그룹화 패턴(GP)을 통해 균일한 접지 전압을 공급받을 수 수 있으며, 반도체 다이(20)의 구동 신뢰성이 향상될 수 있다.
또한, 반도체 다이(20)의 주변 영역(ER)에 그룹화 패턴(GP)이 제공됨에 따라, 쏘잉(sawing) 공정 등을 포함하는 반도체 다이(20)의 제조 공정에서, 그룹화 패턴(GP)은 제 5 재배선층(120)의 외각 단부로부터 전달되는 스트레스(stress) 또는 스트레인(strain)으로부터 제 1 다이 패드들(DP1), 제 2 다이 패드들(DP2), 언더 범프 패드들(UBP) 및 배선들(L1, L2)을 보호할 수 있다. 즉, 반도체 장치의 구조적 안정성이 향상될 수 있다.
언더 범프 패드들(UBP), 제 1 다이 패드들(DP1), 제 2 다이 패드들(DP2) 및 그룹화 패턴(GP)은 반도체 기판(100)으로부터 동일한 레벨에 제공될 수 있다. 예를 들어, 언더 범프 패드들(UBP), 제 1 다이 패드들(DP1), 제 2 다이 패드들(DP2) 및 그룹화 패턴(GP)은 제 5 재배선층(120)의 상면 상에 도포면 도전층을 패터닝하여 동시에 형성될 수 있다. 이때, 제 1 및 제 2 배선들(L1, L2) 및 그 외의 배선들이 함께 형성될 수 있다. 언더 범프 패드들(UBP), 제 1 다이 패드들(DP1), 제 2 다이 패드들(DP2) 및 그룹화 패턴(GP)은 도전 물질을 포함할 수 있다. 예를 들어, 상기 도전 물질은 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다.
다른 실시예들에 따르면, 그룹화 패턴은 복수로 제공될 수 있다. 도 5는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도로, 그룹화 패턴의 다른 실시예를 설명하기 위한 도면이다.
도 5를 참조하여, 복수의 그룹화 패턴들(GP')이 제공될 수 있다. 그룹화 패턴들(GP')은 주변 영역(ER)에서 제 5 재배선층(120) 상에 배치될 수 있다. 이때, 그룹화 패턴들(GP')은 제 5 재배선층(120)의 외각 단부를 따라 배열될 수 있다. 그룹화 패턴들(GP')의 각각은 인접한 제 1 다이 패드들(DP1)과 제 1 배선(L1)을 이용하여 연결될 수 있다. 도 5의 실시예에 따르면, 그룹화 패턴들(GP')이 제 1 다이 패드들(DP1)에 인접한 위치에만 배치됨에 따라, 제 5 재배선층(120)의 상면 상에서 제 1 다이 패드들(DP1), 제 2 다이 패드들(DP2), 언더 범프 패드들(UBP) 및 배선들(L1, L2)이 배치될 수 있는 영역이 넓을 수 있으며, 배선 자유도가 향상될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도로, 다이 패드들 및 언더 범프 패드들의 배치를 설명하기 위한 도면이다. 도 6에서는 설명의 편의를 위하여 일부 구성요소(일 예로, 배선 등)이 생략되어 있다. 도 7 및 도 8은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들로, 도 7은 도 6의 B-B'선을 따라 자른 도면이고, 도 8은 도 6의 C-C'선을 따라 자른 도면이다. 본 실시예에서는, 앞서 도 1 내지 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 6 내지 도 8을 참조하여, 제 5 재배선층(120) 상에 언더 범프 패드들(UBP), 제 1 다이 패드들(DP1), 제 2 다이 패드들(DP2), 제 3 다이 패드들(DP3) 및 그룹화 패턴들(GP1, GP2)이 배치될 수 있다. 언더 범프 패드들(UBP), 제 1 다이 패드들(DP1) 및 제 2 다이 패드들(DP2)은 도 2 내지 도 4를 참조하여 설명한 언더 범프 패드들(UBP), 제 1 다이 패드들(DP1), 제 2 다이 패드들(DP2)과 동일할 수 있다.
제 1 다이 패드들(DP1)은 반도체 기판(100)의 집적 소자들에 접지 전압이 공급되는 패드들이고, 제 2 다이 패드들은 반도체 기판(100)의 집적 소자들에 데이터 신호가 공급되는 패드들일 수 있다.
제 3 다이 패드들(DP3)은 반도체 기판(100)의 중심 영역(CR) 상에서 제 5 재배선층(120)의 상면 상에 배치될 수 있다. 제 3 다이 패드들(DP3)은 제 5 재배선층(120)의 제 4 도전 패턴(CP4)에 접속될 수 있다. 제 3 다이 패드들(DP3)은 제 1 내지 제 5 재배선층들(112, 114, 116, 118, 120)을 통해 반도체 기판(100)의 집적 소자들에 연결될 수 있다. 제 3 다이 패드들(DP3) 전원 전압이 공급되는 패드들일 수 있다. 예를 들어, 제 3 다이 패드들(DP3)은 반도체 기판(100)에 형성된 트랜지스터들(TR)의 적어도 하나에 연결될 수 있으며, 제 3 다이 패드들(DP3)과 연결되는 상기 트랜지스터들(TR)은 메모리 회로(memory circuit) 또는 로직 회로(logic circuit)를 구성할 수 있다. 도 6에 도시된 바와 같이, 제 3 다이 패드들(DP3)은 제 3 배선(L3)을 통해 언더 범프 패드들(UBP)의 적어도 하나에 연결될 수 있다. 즉, 언더 범프 패드들(UBP)을 통하여 제공된 전원 전압은 상기 배선을 통하여 제 3 다이 패드들(DP3)로 전달될 수 있다.
복수의 그룹화 패터들(GP1, GP2)이 제공될 수 있다. 예를 들어, 제 1 그룹화 패턴(GP1) 및 제 2 그룹화 패턴(GP2)이 주변 영역(ER)에서 제 5 재배선층(120) 상에 배치될 수 있다. 이때, 제 1 그룹화 패턴(GP1) 및 제 2 그룹화 패턴(GP2) 각각은 제 5 재배선층(120)의 외각 단부를 따라 연장될 수 있다. 제 1 그룹화 패턴(GP1)은 주변 영역(ER)을 따라 연장되는 링(ring) 형상을 가질 수 있다. 제 2 그룹화 패턴(GP2)은 주변 영역(ER)을 따라 연장되는 링(ring) 형상을 가질 수 있다.
제 1 그룹화 패턴(GP1)은 평면적 관점에서 제 2 그룹화 패턴(GP2)의 내측에 위치할 수 있다. 이때, 제 1 그룹화 패턴(GP1)은 제 2 그룹화 패턴(GP2)과 이격될 수 있다. 제 2 그룹화 패턴(GP2)은 제 1 그룹화 패턴(GP1)보다 제 5 재배선층(120)의 상기 외각 단부에 더 인접할 수 있다. 평면적 관점에서 언더 범프 패드들(UBP), 제 1 다이 패드들(DP1), 제 2 다이 패드들(DP2) 및 제3 다이 패드들(DP3)은 제 1 그룹화 패턴(GP1)의 내측에 배치될 수 있다.
제 1 그룹화 패턴(GP1)은 제 1 다이 패드들(DP1)과 연결될 수 있다. 제 1 다이 패드들(DP1)은 모두 하나의 제 1 그룹화 패턴(GP1)에 접속될 수 있으며, 제 1 그룹화 패턴(GP1)은 반도체 기판(100)에 형성된 집적 소자들의 ESD(electrostatic discharge) 보호 회로들 또는 접지 회로들과 제 1 다이 패드들(DP1)을 통해 연결될 수 있다. 예를 들어, 제 1 다이 패드들(DP1) 각각은 제 1 배선들(L1)을 통해 제 1 그룹화 패턴(GP1)에 접속될 수 있다. 제 1 다이 패드들(DP1)은 모두 제 1 그룹화 패턴(GP1)에 연결되어 그룹화(grouping)될 수 있다. 이에 따라, 제 1 다이 패드들(DP1) 및 제 1 그룹화 패턴(GP1) 전체의 저항이 감소할 수 있으며, 반도체 다이(20)의 전기적 특성이 향상될 수 있다. 반도체 기판(100)에 형성된 집적 소자들의 ESD(electrostatic discharge) 보호 회로들 또는 접지 회로들은 제 1 그룹화 패턴(GP1)을 통해 서로 연결될 수 있으며, 제 1 그룹화 패턴(GP1)을 통해 균일한 접지 전압을 공급받을 수 있다. 이에 따라, 반도체 다이(20)의 구동 신뢰성이 향상될 수 있다.
제 2 그룹화 패턴(GP2)은 제 3 다이 패드들(DP3)과 연결될 수 있다. 제 3 다이 패드들(DP3)은 모두 하나의 제 2 그룹화 패턴(GP2)에 접속될 수 있으며, 제 2 그룹화 패턴(GP2)은 반도체 기판(100)에 형성된 집적 소자들의 메모리 회로(memory circuit) 또는 로직 회로(logic circuit)과 제 3 다이 패드들(DP3)을 통해 연결될 수 있다. 예를 들어, 제 3 다이 패드들(DP3) 각각은 제 5 재배선층(120)의 제 4 도전 패턴(CP4)을 통해 제 2 그룹화 패턴(GP2)에 접속될 수 있다. 제 3 다이 패드들(DP3)은 모두 제 2 그룹화 패턴(GP2)에 연결되어 그룹화(grouping)될 수 있다. 이에 따라, 제 3 다이 패드들(DP3) 및 제 2 그룹화 패턴(GP2) 전체의 저항이 감소할 수 있으며, 반도체 다이(20)의 전기적 특성이 향상될 수 있다. 반도체 기판(100)에 형성된 집적 소자들의 메모리 회로(memory circuit) 또는 로직 회로(logic circuit)은 제 2 그룹화 패턴(GP2)을 통해 균일한 전원 전압을 공급받을 수 있다. 이에 따라, 반도체 다이(20)의 구동 신뢰성이 향상될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도로, 다이 패드들 및 언더 범프 패드들의 배치를 설명하기 위한 도면이다. 도 10 및 도 11은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들로, 도 10은 도 9의 D-D'선을 따라 자른 도면이고, 도 11은 도 9의 E-E'선을 따라 자른 도면이다. 본 실시예에서는, 앞서 도 6 내지 도 8을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 9 내지 도 11을 참조하여, 복수의 그룹화 패터들(GP1, GP2)이 제공될 수 있다. 예를 들어, 제 1 그룹화 패턴(GP1) 및 제 2 그룹화 패턴(GP2)이 주변 영역(ER)에서 제 5 재배선층(120) 상에 배치될 수 있다.
제 1 그룹화 패턴(GP1)은 제 5 재배선층(120)의 외각 단부를 따라 연장될 수 있다. 제 1 그룹화 패턴(GP1)은 주변 영역(ER)을 따라 연장되는 링(ring) 형상을 가질 수 있다.
제 2 그룹화 패턴(GP2)은 제 5 재배선층(120)의 외각 단부를 따라 연장될 수 있다. 제 2 그룹화 패턴(GP2)은 주변 영역(ER)을 따라 연장되는 링(ring) 형상을 가질 수 있다. 이때, 제 2 그룹화 패턴(GP2)은 평면적 관점에서 폐곡선 형상이 아닐 수 있다. 예를 들어, 제 2 그룹화 패턴(GP2)은 그의 일측이 오픈(open)되도록 개구(OP)를 가질 수 있다. 이를 다르게 설명하자면, 제 2 그룹화 패턴(GP2)은 복수로 제공될 수 있으며, 복수의 제 2 그룹화 패턴들(GP2)은 제 5 재배선층(120)의 외각 단부를 따라 상호 이격되도록 배열될 수 있다.
제 2 그룹화 패턴(GP2)은 평면적 관점에서 제 1 그룹화 패턴(GP1)의 내측에 위치할 수 있다. 이때, 제 1 그룹화 패턴(GP1)은 제 2 그룹화 패턴(GP2)과 이격될 수 있다. 제 1 그룹화 패턴(GP1)은 제 2 그룹화 패턴(GP2)보다 제 5 재배선층(120)의 상기 외각 단부에 더 인접할 수 있다. 평면적 관점에서 언더 범프 패드들(UBP), 제 1 다이 패드들(DP1), 제 2 다이 패드들(DP2) 및 제3 다이 패드들(DP3)은 제 2 그룹화 패턴(GP2)의 내측에 배치될 수 있다.
제 1 그룹화 패턴(GP1)은 제 1 다이 패드들(DP1)과 연결될 수 있다. 제 1 다이 패드들(DP1)은 모두 하나의 제 1 그룹화 패턴(GP1)에 접속될 수 있으며, 제 1 그룹화 패턴(GP1)은 반도체 기판(100)에 형성된 집적 소자들의 ESD(electrostatic discharge) 보호 회로들 또는 접지 회로들과 제 1 다이 패드들(DP1)을 통해 연결될 수 있다. 예를 들어, 제 1 다이 패드들(DP1) 각각은 제 1 배선들(L1)을 통해 제 1 그룹화 패턴(GP1)에 접속될 수 있다. 이때, 제 1 배선(L1)은 제 2 그룹화 패턴(GP2)의 개구를 통해 제 2 그룹화 패턴(GP2)을 지나 제 1 그룹화 패턴(GP1)을 향여 연장될 수 있다. 제 1 배선(L1)은 제 2 그룹화 패턴(GP2)에 접속되지 않고, 제 1 그룹화 패턴(GP1)에 연결될 수 있다. 제 1 다이 패드들(DP1)은 모두 제 1 그룹화 패턴(GP1)에 연결되어 그룹화(grouping)될 수 있다. 이에 따라, 제 1 다이 패드들(DP1) 및 제 1 그룹화 패턴(GP1) 전체의 저항이 감소할 수 있으며, 반도체 다이(20)의 전기적 특성이 향상될 수 있다. 반도체 기판(100)에 형성된 집적 소자들의 ESD(electrostatic discharge) 보호 회로들 또는 접지 회로들은 제 1 그룹화 패턴(GP1)을 통해 서로 연결될 수 있으며, 제 1 그룹화 패턴(GP1)을 통해 균일한 접지 전압을 공급받을 수 있다. 이에 따라, 반도체 다이(20)의 구동 신뢰성이 향상될 수 있다.
제 2 그룹화 패턴(GP2)은 제 3 다이 패드들(DP3)과 연결될 수 있다. 제 3 다이 패드들(DP3)은 모두 하나의 제 2 그룹화 패턴(GP2)에 접속될 수 있으며, 제 2 그룹화 패턴(GP2)은 반도체 기판(100)에 형성된 집적 소자들의 메모리 회로(memory circuit) 또는 로직 회로(logic circuit)과 제 3 다이 패드들(DP3)을 통해 연결될 수 있다. 예를 들어, 제 3 다이 패드들(DP3) 각각은 제 4 배선(L4)을 통해 제 2 그룹화 패턴(GP2)에 접속될 수 있다. 제 3 다이 패드들(DP3)은 모두 제 2 그룹화 패턴(GP2)에 연결되어 그룹화(grouping)될 수 있다. 이에 따라, 제 3 다이 패드들(DP3) 및 제 2 그룹화 패턴(GP2) 전체의 저항이 감소할 수 있으며, 반도체 다이(20)의 전기적 특성이 향상될 수 있다. 반도체 기판(100)에 형성된 집적 소자들의 메모리 회로(memory circuit) 또는 로직 회로(logic circuit)은 제 2 그룹화 패턴(GP2)을 통해 균일한 전원 전압을 공급받을 수 있다. 이에 따라, 반도체 다이(20)의 구동 신뢰성이 향상될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도로, 다이 패드들 및 언더 범프 패드들의 배치를 설명하기 위한 도면이다. 도 13 및 도 14는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들로, 도 13은 도 12의 F-F'선을 따라 자른 도면이고, 도 14는 도 12의 G-G'선을 따라 자른 도면이다. 본 실시예에서는, 앞서 도 6 내지 도 11을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 12 내지 도 14를 참조하여, 제 5 재배선층(120) 상에 언더 범프 패드들(UBP), 제 1 다이 패드들(DP1), 제 2 다이 패드들(DP2), 제 3 다이 패드들(DP3) 및 제 1 그룹화 패턴들(GP1)이 배치될 수 있다. 언더 범프 패드들(UBP), 제 1 다이 패드들(DP1) 및 제 2 다이 패드들(DP2)은 도 2 내지 도 4를 참조하여 설명한 언더 범프 패드들(UBP), 제 1 다이 패드들(DP1), 제 2 다이 패드들(DP2)과 동일할 수 있다.
제 1 다이 패드들(DP1)은 반도체 기판(100)의 집적 소자들에 접지 전압이 공급되는 패드들이고, 제 2 다이 패드들은 반도체 기판(100)의 집적 소자들에 데이터 신호가 공급되는 패드들일 수 있다. 제 3 다이 패드들(DP3)은 반도체 기판(100)의 중심 영역(CR) 상에서 제 5 재배선층(120)의 상면 상에 배치될 수 있다. 제 3 다이 패드들(DP3)은 제 5 재배선층(120)의 제 4 도전 패턴(CP4)에 접속될 수 있다. 제 3 다이 패드들(DP3)은 제 1 내지 제 5 재배선층들(112, 114, 116, 118, 120)을 통해 반도체 기판(100)의 집적 소자들에 연결될 수 있다. 제 3 다이 패드들(DP3) 전원 전압이 공급되는 패드들일 수 있다. 예를 들어, 제 3 다이 패드들(DP3)은 반도체 기판(100)에 형성된 트랜지스터들(TR)의 적어도 하나에 연결될 수 있으며, 제 3 다이 패드들(DP3)과 연결되는 상기 트랜지스터들(TR)은 메모리 회로(memory circuit) 또는 로직 회로(logic circuit)를 구성할 수 있다. 제 3 다이 패드들(DP3)은 제 3 배선(L3)을 통해 언더 범프 패드들(UBP)의 적어도 하나에 연결될 수 있다.
제 1 그룹화 패턴(GP1)이 제공될 수 있다. 예를 들어, 제 1 그룹화 패턴(GP1)이 주변 영역(ER)에서 제 5 재배선층(120) 상에 배치될 수 있다. 제 1 그룹화 패턴(GP1)은 제 5 재배선층(120)의 외각 단부를 따라 연장될 수 있다. 제 1 그룹화 패턴(GP1)은 주변 영역(ER)을 따라 연장되는 링(ring) 형상을 가질 수 있다.
제 1 그룹화 패턴(GP1)은 제 1 다이 패드들(DP1)과 연결될 수 있다. 제 1 다이 패드들(DP1)은 모두 하나의 제 1 그룹화 패턴(GP1)에 접속될 수 있으며, 제 1 그룹화 패턴(GP1)은 반도체 기판(100)에 형성된 집적 소자들의 ESD(electrostatic discharge) 보호 회로들 또는 접지 회로들과 제 1 다이 패드들(DP1)을 통해 연결될 수 있다. 예를 들어, 제 1 다이 패드들(DP1) 각각은 제 1 배선들(L1)을 통해 제 1 그룹화 패턴(GP1)에 접속될 수 있다. 제 1 다이 패드들(DP1)은 모두 제 1 그룹화 패턴(GP1)에 연결되어 그룹화(grouping)될 수 있다.
제 1 그룹화 패턴(GP1)과는 다른 레벨에 제 2 그룹화 패턴(GP2')이 제공될 수 있다. 예를 들어, 제 2 그룹화 패턴(GP2')이 주변 영역(ER)에서 제 4 재배선층(118) 상에 배치될 수 있다. 제 2 그룹화 패턴(GP2')은 제 5 재배선층(120)에 의해 매립될 수 있다. 제 2 그룹화 패턴(GP2')은 제 1 그룹화 패턴(GP1)의 아래에 배치될 수 있다. 일 예로, 제 2 그룹화 패턴(GP2')과 제 1 그룹화 패턴(GP1)은 수직적으로 중첩될 수 있다. 그러나, 본 발명에서 제 2 그룹화 패턴(GP2')의 위치가 제 1 그룹화 패턴(GP1)의 아래로 한정되는 것은 아니며, 제 2 그룹화 패턴(GP2')의 위치는 주변 영역(ER)에서 제 4 재배선층(118) 상에 자유롭게 배치될 수 있다. 제 2 그룹화 패턴(GP2')은 제 4 재배선층(118)의 외각 단부를 따라 연장될 수 있다. 제 2 그룹화 패턴(GP2')은 주변 영역(ER)을 따라 연장되는 링(ring) 형상을 가질 수 있다.
제 2 그룹화 패턴(GP2')은 제 3 다이 패드들(DP3)과 연결될 수 있다. 예를 들어, 제 3 다이 패드들(DP3)은 제 4 재배선층(118)의 제 4 도전 패턴(CP4)의 일부(L4')에 연결될 수 있으며, 제 3 다이 패드들(DP3)과 연결된 제 4 도전 패턴(CP4)의 일부(L4')는 제 2 그룹화 패턴(GP2')에 접속될 수 있다. 제 3 다이 패드들(DP3)은 모두 하나의 제 2 그룹화 패턴(GP2')에 접속될 수 있으며, 제 2 그룹화 패턴(GP2')은 반도체 기판(100)에 형성된 집적 소자들의 메모리 회로(memory circuit) 또는 로직 회로(logic circuit)과 제 3 다이 패드들(DP3)을 통해 연결될 수 있다. 예를 들어, 제 3 다이 패드들(DP3) 각각은 제 4 재배선층(118)의 제 4 도전 패턴(CP4)의 일부(L4')을 통해 제 2 그룹화 패턴(GP2')에 접속될 수 있다. 제 3 다이 패드들(DP3)은 모두 제 2 그룹화 패턴(GP2')에 연결되어 그룹화(grouping)될 수 있다.
도 12 내지 도 14의 실시예에서는 제 2 그룹화 패턴(GP2')이 제 4 재배선층(118)에 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 제 2 그룹화 패턴(GP2')은 제 3 재배선층(116) 또는 제 2 재배선층(114)에 제공될 수 있으며, 제 3 다이 패드들(DP3)은 제 3 도전 패턴(CP3)의 일부 또는 제 2 도전 패턴(CP2)의 일부를 통해 제 2 그룹화 패턴(GP2')에 연결되어 그룹화될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 패키지 기판 20: 반도체 다이
30: 몰딩막
100: 반도체 기판 112, 114, 116, 118: 재배선층
120: 재배선층 130: 연결 단자
CP1, CP2, CP3, CP4: 도전 패턴 GP, GP1, GP2: 그룹화 패턴
L1, L2, L3, L4: 배선 UBP: 언더 범프 패드

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판의 전면에 형성된 적어도 하나의 집적 소자들;
    상기 반도체 기판 상에 배치되고, 상기 적어도 하나의 집적 소자들과 전기적으로 연결되는 제 1 도전 패턴들을 갖는 제 1 재배선층;
    상기 제 1 재배선층 상에 배치되고, 상기 제 1 도전 패턴들과 연결되는 제 2 도전 패턴들을 갖는 제 2 재배선층; 및
    상기 제 2 재배선층의 상면 상에 제공되는 제 3 도전 패턴들을 포함하되,
    상기 제 3 도전 패턴들은:
    상기 제 2 도전 패턴들와 연결되는 패드들;
    상기 패드들과 이격되는 언더 범프 패드들;
    상기 패드들과 상기 제 2 재배선층의 상기 외각 단부 사이에 제공되는 그룹화 패턴; 및
    상기 언더 범프 패드들과 상기 패드들 및 상기 패드들과 상기 그룹화 패턴을 연결하는 배선들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 그룹화 패턴은 상기 제 2 재배선층의 상기 외각 단부를 따라 연장되는 링 형상을 갖고,
    평면적 관점에서 상기 패드들 및 상기 언더 범프 패드들은 상기 그룹화 패턴의 내측에 제공되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 재배선층의 중심으로부터 상기 제 2 재배선층의 상기 외각 단부를 이은 직선 상에서, 상기 제 1 그룹화 패턴은 상기 패드들보다 상기 제 2 재배선층의 상기 외각 단부에 더 가깝게 위치하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 패드들은 상기 제 2 재배선층 및 상기 제 1 재배선층을 통해 상기 집적 소자들의 접지 회로 또는 전력 회로에 연결되는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 그룹화 패턴은 복수로 제공되되,
    상기 그룹화 패턴은 상기 접지 회로와 연결되는 제 1 그룹화 패턴; 및 상기 전력 회로와 연결되는 제 2 그룹화 패턴을 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 그룹화 패턴은 복수로 제공되고,
    상기 제 1 그룹화 패턴들은 상기 제 2 재배선층의 상기 외각 단부를 따라 배열되고,
    상기 제 2 그룹화 패턴은 상기 제 2 재배선층의 상기 외각 단부를 따라 연장되는 링 형상을 갖고,
    상기 제 2 그룹화 패턴은 상기 제 1 그룹화 패턴들보다 상기 제 2 재배선층의 상기 외각 단부에 인접하도록 배치되는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제 1 그룹화 패턴 및 상기 제 2 그룹화 패턴 각각은 상기 제 2 재배선층의 상기 외각 단부를 따라 연장되는 링 형상을 갖고,
    상기 제 1 그룹화 패턴 및 상기 제 2 그룹화 패턴 중 상기 제 2 재배선층의 상기 외각 단부에 더 인접한 하나는 상기 제 2 재배선층의 상기 제 2 도전 패턴들의 일부를 통해 상기 패드들과 전기적으로 연결되는 반도체 장치.
  8. 전면에 형성된 집적 소자들이 형성된 반도체 기판;
    상기 반도체 기판 상에 배치되는 재배선층;
    상기 재배선층 상에서 상기 재배선층의 중심 영역에 제공되는 패드들 및 언더 범프들; 및
    상기 재배선층 상에서 상기 중심 영역을 소정 간격을 두고 둘러싸는 주변 영역에 제공되는 제 1 그룹화 패턴을 포함하고,
    상기 패드들은:
    상기 집적 소자들의 신호 회로와 연결되는 제 1 패드들; 및
    상기 집적 소자들의 접지 회로 및 상기 제 1 그룹화 패턴과 연결되는 제 2 패드들을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 그룹화 패턴은 상기 주변 영역에서 상기 재배선층의 외각 단부를 따라 링 형상으로 연장되는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 재배선층 상의 상기 주변 영역에서 상기 제 1 그룹화 패턴과 소정 간격을 두고 둘러싸는 제 2 그룹화 패턴을 더 포함하되
    상기 패드들은 상기 집적 소자들의 전력 회로 및 상기 제 2 그룹화 패턴과 연결되는 제 3 패드들을 더 포함하는 반도체 장치.

KR1020200107830A 2020-08-26 2020-08-26 반도체 장치 KR20220027338A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200107830A KR20220027338A (ko) 2020-08-26 2020-08-26 반도체 장치
US17/231,111 US11728300B2 (en) 2020-08-26 2021-04-15 Semiconductor device
CN202110980401.8A CN114121883A (zh) 2020-08-26 2021-08-25 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200107830A KR20220027338A (ko) 2020-08-26 2020-08-26 반도체 장치

Publications (1)

Publication Number Publication Date
KR20220027338A true KR20220027338A (ko) 2022-03-08

Family

ID=80359037

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200107830A KR20220027338A (ko) 2020-08-26 2020-08-26 반도체 장치

Country Status (3)

Country Link
US (1) US11728300B2 (ko)
KR (1) KR20220027338A (ko)
CN (1) CN114121883A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117790464A (zh) * 2022-09-22 2024-03-29 长鑫存储技术有限公司 半导体结构及版图结构

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6770963B1 (en) 2001-01-04 2004-08-03 Broadcom Corporation Multi-power ring chip scale package for system level integration
US7224056B2 (en) 2003-09-26 2007-05-29 Tessera, Inc. Back-face and edge interconnects for lidded package
KR20100003911A (ko) 2008-07-02 2010-01-12 삼성전자주식회사 3차원 메쉬 기반 전력분배 네트워크를 갖는 멀티 칩 패키지및 이의 전력분배 방법
US7821118B1 (en) 2009-01-13 2010-10-26 Atheros Communications, Inc. Power distribution pattern for a ball grid array
US8395241B2 (en) 2009-11-25 2013-03-12 Intel Corporation Through silicon via guard ring
US8549447B2 (en) 2010-04-24 2013-10-01 Robert Eisenstadt Integrated circuits with multiple I/O regions
US8786081B2 (en) * 2011-07-27 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for circuit routing by way of under-bump metallization
US8970001B2 (en) 2012-12-28 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Guard ring design for maintaining signal integrity
US9577025B2 (en) 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device
US9852998B2 (en) 2014-05-30 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Ring structures in device die
US10217717B2 (en) 2015-11-18 2019-02-26 Stmicroelectronics (Rousset) Sas Distribution of electronic circuit power supply potentials
US10177107B2 (en) 2016-08-01 2019-01-08 Xilinx, Inc. Heterogeneous ball pattern package

Also Published As

Publication number Publication date
US20220068853A1 (en) 2022-03-03
US11728300B2 (en) 2023-08-15
CN114121883A (zh) 2022-03-01

Similar Documents

Publication Publication Date Title
US9076789B2 (en) Semiconductor device having a high frequency external connection electrode positioned within a via hole
US8344515B2 (en) Semiconductor device
US7880297B2 (en) Semiconductor chip having conductive member for reducing localized voltage drop
CN107799493B (zh) 半导体封装
US11211351B2 (en) Apparatuses including redistribution layers and related microelectronic devices
TW202114081A (zh) 半導體封裝
EP3618114B1 (en) Semiconductor package
US20220051970A1 (en) Interposer and semiconductor package having the same
KR20220027338A (ko) 반도체 장치
US20230138813A1 (en) Semiconductor package
KR20230018090A (ko) 반도체 패키지
KR20220126539A (ko) 반도체 패키지
US20240128176A1 (en) Semiconductor package
US20240030103A1 (en) Semiconductor package
US20230030589A1 (en) Semiconductor package including chip connection structure
KR20230063832A (ko) 반도체 패키지
KR20220090661A (ko) 반도체 패키지
KR20230035187A (ko) 반도체 패키지
CN117936502A (zh) 半导体封装件
KR20230016485A (ko) 반도체 패키지 및 그 제조 방법
TW202418496A (zh) 半導體封裝
KR20240039241A (ko) 반도체 패키지
KR20230072562A (ko) 반도체 칩, 반도체 패키지 및 그 제조방법
KR20220168234A (ko) 반도체 패키지