CN117936502A - 半导体封装件 - Google Patents

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全光宰
金暋起
申亨澈
李元一
李赫宰
赵恩彬
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

公开了一种包括下部结构和上部结构的半导体封装件。下部结构包括第一半导体衬底、垂直地穿过第一半导体衬底的第一贯通通路、连接到第一贯通通路的第一信号焊盘、在第一信号焊盘之间并且与第一贯通通路电隔离的第一虚设焊盘以及围绕第一信号焊盘和第一虚设焊盘的第一电介质层。上部结构包括第二半导体衬底、第二信号焊盘和第二虚设焊盘以及围绕第二信号焊盘和第二虚设焊盘的第二电介质层。第一信号焊盘与相应的第二信号焊盘接触。第一虚设焊盘与相应的第二虚设焊盘接触。第一虚设焊盘之间的第一间隔是第一信号焊盘之间的第二间隔的0.5至1.5倍。

Description

半导体封装件
相关申请的交叉引用
本申请要求于2022年10月24日在韩国知识产权局提交的韩国专利申请No.10-2022-0137640的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思的各方面涉及半导体封装件，尤其涉及一种直接接合的半导体封装件以及制造该半导体封装件的方法。
背景技术
在半导体工业中，已经要求半导体器件和使用此半导体器件的电子产品具有高容量、薄且具有小尺寸，因此已经提议了各种封装技术。各种封装技术中的一种方法是垂直地堆叠多个半导体芯片以实现高密度芯片堆叠这一封装技术。与由一个半导体芯片组成的常规封装相比，这种封装技术具有能够在小面积上集成具有各种功能的半导体芯片的优点。
提供了一种半导体封装件以实现适用于电子产品的集成电路芯片。半导体封装件通常被构造为使得半导体芯片安装在印刷电路板上并且使用接合线或凸块将半导体芯片电连接到印刷电路板。随着电子工业的发展，已经进行了各种研究以改善半导体封装件的可靠性和耐久性。
发明内容
本发明构思的一些实施例提供了具有提高的结构稳定性的半导体封装件以及制造此半导体封装件的方法。
本发明构思的一些实施例提供了具有半导体芯片之间的良好电连接的半导体封装件以及制造此半导体封装件的方法。
根据本发明构思的一些实施例，半导体封装件可以包括：下部结构；以及上部结构，所述上部结构位于所述下部结构上。所述下部结构可以包括：第一半导体衬底；第一贯通通路，所述第一贯通通路垂直地穿过所述第一半导体衬底；第一信号焊盘，所述第一信号焊盘位于所述第一半导体衬底上，其中，所述第一信号焊盘连接到所述第一贯通通路；第一虚设焊盘，所述第一虚设焊盘位于所述第一半导体衬底上，其中，所述第一虚设焊盘设置在所述第一信号焊盘之间，并且所述第一虚设焊盘与所述第一贯通通路电隔离；以及第一电介质层，所述第一电介质层位于所述第一半导体衬底上，其中，所述第一电介质层围绕所述第一信号焊盘和所述第一虚设焊盘。所述上部结构可以包括：第二半导体衬底；第二信号焊盘和第二虚设焊盘，所述第二信号焊盘和所述第二虚设焊盘位于所述第二半导体衬底上；以及第二电介质层，所述第二电介质层位于所述第二半导体衬底上，其中，所述第二电介质层围绕所述第二信号焊盘和所述第二虚设焊盘。每个所述第一信号焊盘可以与相应的一个所述第二信号焊盘接触。每个所述第一虚设焊盘可以与相应的一个所述第二虚设焊盘接触。所述第一虚设焊盘之间的第一间隔可以是所述第一信号焊盘之间的第二间隔的大约0.5倍至大约1.5倍。
根据本发明构思的一些实施例，半导体封装件可以包括：下部结构；以及上部结构，所述上部结构位于所述下部结构上。所述下部结构可以包括：第一半导体衬底，所述第一半导体衬底具有第一区域和在所述第一区域的一侧的第二区域；第一贯通通路，所述第一贯通通路在所述第一区域上，其中，所述第一贯通通路垂直地穿过所述第一半导体衬底；第一信号焊盘，所述第一信号焊盘在所述第一区域上，其中，所述第一信号焊盘位于所述第一半导体衬底上并且连接到所述第一贯通通路；第一虚设焊盘，所述第一虚设焊盘在所述第二区域上，其中，所述第一虚设焊盘位于所述第一半导体衬底上并且是与所述第一贯通通路电浮置的；以及第一电介质层，所述第一电介质层位于所述第一半导体衬底上，其中，所述第一电介质层围绕所述第一信号焊盘和所述第一虚设焊盘。所述上部结构可以包括：第二半导体衬底；第二信号焊盘，所述第二信号焊盘位于所述第二半导体衬底上；以及第二电介质层，所述第二电介质层位于所述第二半导体衬底上，其中，所述第二电介质层围绕所述第二信号焊盘。所述第一电介质层和所述第二电介质层可以彼此接触。每个所述第一信号焊盘和相应的一个所述第二信号焊盘可以构成由相同材料形成的单个整体。所述第一虚设焊盘的布置节距可以是所述第一信号焊盘的布置节距的大约0.5倍至大约1.5倍。
根据本发明构思的一些实施例，半导体封装件可以包括：衬底；半导体裸片，所述半导体裸片堆叠在所述衬底上；以及模制层，所述模制层位于所述衬底上，其中，所述模制层围绕所述裸片。每个所述裸片可以包括：半导体衬底，所述半导体衬底具有器件区域和围绕所述器件区域的划片道区域；第一信号焊盘，所述第一信号焊盘在所述器件区域上，其中，所述第一信号焊盘位于所述半导体衬底的无源表面上；第一虚设焊盘，所述第一虚设焊盘在所述器件区域上，其中，所述第一虚设焊盘在所述半导体衬底的所述无源表面上，并且所述第一虚设焊盘位于所述第一信号焊盘之间；第二虚设焊盘，所述第二虚设焊盘在所述划片道区域上，其中，所述第二虚设焊盘位于所述半导体衬底的所述无源表面上；以及贯通通路，所述贯通通路垂直地穿过所述半导体衬底，其中，所述贯通通路连接到所述第一信号焊盘。彼此垂直地相邻的所述裸片可以彼此接触并且接合。所述第一信号焊盘的顶表面可以是平坦的。至少一个所述第二虚设焊盘可以具有朝向所述半导体衬底凹陷的凹入部分。
附图说明
图1示出了显示出根据本发明构思的一些实施例的半导体封装件的截面图。
图2示出了显示出图1的截面A的放大图。
图3示出了显示出焊盘的布置的平面图。
图4至图7示出了显示出焊盘的布置和形状的平面图。
图8示出了显示出根据本发明构思的一些实施例的半导体封装件的截面图。
图9示出了显示出图8的截面B的放大图。
图10示出了显示出图8的截面C的放大图。
图11至图14示出了显示出根据本发明构思的一些实施例的半导体封装件的截面图。
图15示出了显示出根据本发明构思的一些实施例的半导体模块的截面图。
图16至图21示出了显示出根据本发明构思的一些实施例的制造半导体封装件的方法的截面图。
具体实施方式
现在将在下面参考附图描述根据本发明构思的各方面的半导体封装件。
图1示出了显示出根据本发明构思的一些实施例的半导体封装件的截面图。图2示出了显示出图1的截面A的放大图。图3示出了显示出焊盘的布置的平面图。图4至图7示出了显示出焊盘的布置和形状的平面图。
参考图1和图2，半导体器件可以包括下部结构10和堆叠在下部结构10上的上部结构30。
下部结构10可以包括第一衬底12、第一电路层14、第一电介质层16和第一焊盘20。
可以提供在第一方向和垂直于第一方向的第二方向上延伸的第一衬底12。第一衬底12可以是半导体衬底，例如半导体晶片。第一衬底12可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗(SiGe)衬底、或通过执行选择性外延生长(SEG)获得的外延膜衬底。第一衬底12可以包括例如从硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)和它们的混合物中选择的至少一种。或者，第一衬底12可以是电介质衬底，例如印刷电路板(PCB)。第一衬底12可以具有第一区域R1和设置在第一区域R1之间的第二区域R2。
第一电路层14可以设置在第一衬底12上。第一电路层14可以设置在第一衬底12的顶表面上。第一电路层14可以包括设置在第一衬底12上的第一电路图案和覆盖第一电路图案的第一层间电介质层。第一电路图案可以是存储器电路、逻辑电路或它们的组合，其中的任何电路包括一个或更多个晶体管。或者，第一电路图案可以包括无源元件，例如电阻器、电感器或电容器。
一起参考图1、图2和图3，第一焊盘20可以设置在第一电路层14上。第一焊盘20可以设置在第一电路层14的顶表面上。第一焊盘20可以包括第一信号焊盘22和第一虚设焊盘24。第一信号焊盘22可以设置在第一衬底12的第一区域R1上。第一信号焊盘22可以是电连接到第一电路层14的第一电路图案的焊盘。第一虚设焊盘24可以设置在第一衬底12的第二区域R2上。第一虚设焊盘24可以是下部结构10中的电浮置焊盘。第一虚设焊盘24可以不电连接到第一电路层14的第一电路图案。例如，第一区域R1可以被定义为在其中设置第一信号焊盘22以用于传送下部结构10的电信号的区域，并且第二区域R2可以对应于其中未设置第一信号焊盘22的其余区域。图1、图2和图3描绘了提供一个第二区域R2，但是本发明构思的各方面不限于此。另外，图3通过示例描绘了第一区域R1和第二区域R2的布置和形状，但是本发明构思的各方面不限于此。在第一衬底12上，在下部结构10中设置的第一信号焊盘22的数目可以是在下部结构10中设置的第一虚设焊盘24的数目的大约10倍至大约100倍。当提及取向、布局、位置、形状、尺寸、组成、量或其他量度时，如在本文中使用的诸如“一致”、“相同”、“相等”、“平面”或“共面”之类的术语不一定指完全一样的取向、布局、位置、形状、尺寸、组成、量或其他量度，而是旨在涵盖可能例如由于制造工艺而发生的可接受的变化内的接近完全一样的取向、布局、位置、形状、尺寸、组成、量或其他量度。术语“基本上”在本文中可以用于强调此含义，除非上下文或其他陈述另有指示。例如，被描述为“基本上相同”、“基本上相等”或“基本上平面”的术语可以是完全相同的、相等的或平面的，或者可以是可能例如由于制造工艺而发生的可接受的变化内的相同、相等或平面。
第一焊盘20可以均具有基本上一致的厚度。例如，第一焊盘20可以均具有板形状。根据一些实施例，第一焊盘20可以均具有T形截面，该T形截面包括通路部分和其上方的焊盘部分，通路部分和焊盘部分整体地连接为单个整体。第一焊盘20各自的宽度可以是恒定的，而与距第一衬底12的距离无关。或者，与图1所示的不同，第一焊盘20各自的宽度可以随着与第一衬底12的距离的减小而减小。第一虚设焊盘24可以均具有第一宽度w1，第一宽度w1是每个第一信号焊盘22的第二宽度w2的大约0.8倍至大约1.2倍。作为示例，第一宽度w1和第二宽度w2可以彼此基本上相同。第一虚设焊盘24之间的第一间隔g1可以是第一信号焊盘22之间的第二间隔g2的大约0.5倍至大约1.5倍。作为示例，第一间隔g1和第二间隔g2可以彼此基本上相同。第一虚设焊盘24和第一信号焊盘22当中的彼此相邻的第一虚设焊盘24和第一信号焊盘22之间的第三间隔g3可以是第一信号焊盘22之间的第二间隔g2的大约0.5倍至大约1.5倍。作为示例，第三间隔g3和第二间隔g2可以彼此基本上相同。第一焊盘20(即，第一信号焊盘22和第一虚设焊盘24)可以以图4所示的正方形方式(即，图案)或以图5所示的蜂窝状方式来布置。然而，本发明构思的各方面不限于此。第一虚设焊盘24的第一布置节距P1可以是第一信号焊盘22的第二布置节距P2的大约0.5倍至大约1.5倍。例如，第一布置节距P1和第二布置节距P2可以彼此基本上相同。第一虚设焊盘24和第一信号焊盘22当中的彼此相邻的第一虚设焊盘24和第一信号焊盘22的第三布置节距P3可以是第一信号焊盘22的第二布置节距P2的大约0.5倍至大约1.5倍。作为示例，第三布置节距P3和第二布置节距P2可以彼此基本上相同。第一焊盘20可以均具有如图4所示的圆形平面形状。或者，第一焊盘20可以均具有如图6所示的四边形平面形状、如图7所示的八边形平面形状、或任何其他多边形平面形状。然而，本发明构思的各方面不限于此，并且如果需要，第一焊盘20的平面形状可以不同地改变。第一焊盘20可以包括金属材料。例如，第一焊盘20可以包括铜(Cu)。
第一信号焊盘22可以电连接到第一电路层14的第一电路图案。例如，如图1所示，第一连接线15可以设置在第一电路层14中。第一连接线15可以是在第一区域R1上垂直地(即，在垂直于第一方向和第二方向的第三方向上)穿过设置第一电路层14中的第一层间电介质层的贯通通路。第一连接线15可以在第一电路层14中垂直地延伸以耦接到第一信号焊盘22。第一连接线15可以将第一电路图案电连接到第一信号焊盘22。第一连接线15可以不设置在第二区域R2上。第一连接线15可以不耦接到第一虚设焊盘24。尽管在图1中未示出，但是可以提供各种导电图案以用于第一电路图案与第一连接线15之间的连接。与图1所示的不同，第一连接线15可以是在第一电路层14的电介质图案中设置的焊盘下图案或再分布图案。在这种情况下，可以提供各种导电图案以用于第一电路图案与第一连接线15之间的连接。然而，本发明构思的各方面不限于此，并且如果需要，可以以各种形状提供第一电路层14，并且可以通过根据需要而不同地改变的构造来实现第一信号焊盘22与第一电路层14之间的电连接。
第一电介质层16可以设置在第一电路层14上。在第一电路层14的顶表面上，第一电介质层16可以围绕第一焊盘20。第一焊盘20可以具有被第一电介质层16暴露的顶表面。例如，当在平面图中观察时，第一电介质层16可以围绕但不覆盖第一焊盘20。第一电介质层16和第一信号焊盘22可以具有基本上平坦并且彼此共面的顶表面。第一电介质层16和第一虚设焊盘24可以具有基本上平坦的且彼此共面的顶表面。然而，本发明构思的各方面不限于此。至少一个第一虚设焊盘24的顶表面可以具有从第一电介质层16的顶表面朝向第一衬底12(即，在第三方向上)凹陷的凹入部分。在这种情况下，具有凹入部分的第一虚设焊盘24可以是距离第一信号焊盘22最远的第一虚设焊盘24。第一电介质层16可以包括第一衬底12或第一电路层14中所包括的材料的氧化物、氮化物或氮氧化物。第一电介质层16可以包括电介质材料，例如，氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)或碳氮化硅(SiCN)。例如，第一电介质层16可以包括氧化硅(SiO)。
第一焊盘20可以在第一电介质层16中具有其镶嵌结构。例如，每个第一焊盘20还可以包括覆盖第一焊盘20的侧表面和底表面的第一种子/阻挡图案18。第一种子/阻挡图案18可以共形地覆盖第一焊盘20的侧表面和底表面。第一种子/阻挡图案18可以介于第一焊盘20与第一电介质层16之间以及第一焊盘20与第一电路层14之间。当第一种子/阻挡图案18用作种子图案时，第一种子/阻挡图案18可以包括诸如金(Au)的金属。当第一种子/阻挡图案18用作阻挡图案时，第一种子/阻挡图案18可以包括诸如钛(Ti)和钽(Ta)的金属或诸如氮化钛(TiN)和氮化钽(TaN的金属氮化物。
仍然参考图1和图2，上部结构30可以设置在下部结构10上。上部结构30可以包括第二衬底32、第二电路层34、第二电介质层36和第二焊盘40。
可以提供在第一方向和第二方向上延伸的第二衬底32。第二衬底32可以是半导体衬底，例如半导体晶片。第二衬底32可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗(SiGe)衬底、或通过执行选择性外延生长(SEG)获得的外延膜衬底。第二衬底32可以包括例如从硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)及其混合物中选择的至少一种。或者，第二衬底32可以是电介质衬底，例如印刷电路板(PCB)。
第二电路层34可以设置在第二衬底32上。第二电路层34可以设置在第二衬底32的底表面上。第二电路层34可以包括设置在第二衬底32上的第二电路图案和覆盖第二电路图案的第二层间电介质层。第二电路图案可以是存储器电路、逻辑电路或它们的组合，其中的任何电路包括一个或更多个晶体管。或者，第二电路图案可以包括无源元件，例如电阻器、电感器或电容器。
第二焊盘40可以设置在第二电路层34上。第二焊盘40可以设置在第二电路层34的底表面上。第二焊盘40可以包括第二信号焊盘42和第二虚设焊盘44。第二信号焊盘42可以设置在第二衬底32的第一区域R1上。第二信号焊盘42可以是电连接到第二电路层34的第二电路图案的焊盘。第二虚设焊盘44可以设置在第二衬底32的第二区域R2上。第二虚设焊盘44可以是上部结构30中的电浮置焊盘。第二虚设焊盘44可以不电连接到第二电路层34的第二电路图案。在第二衬底32上，设置在上部结构30中的第二信号焊盘42的数目可以是设置在上部结构30中的第二虚设焊盘44的数目的大约10倍至大约100倍。
第二焊盘40可以均具有基本上一致的厚度。例如，第二焊盘40可以具有板形状。根据一些实施例，第二焊盘40可以均具有T形截面，该T形截面包括通路部分和其上方的焊盘部分，该通路部分和该焊盘部分整体地连接为单个整体。第二焊盘40各自的宽度可以是恒定的，而与距第二衬底32的距离无关。或者，第二焊盘40各自的宽度可以随着与第二衬底32的距离的减小而减小。每个第二虚设焊盘44的宽度可以是每个第二信号焊盘42的宽度的大约0.8倍至大约1.2倍，或者与之相同。第二虚设焊盘44之间的间隔可以是第二信号焊盘42之间的间隔的大约0.5倍至大约1.5倍，或者与之相同。第二虚设焊盘44和第二信号焊盘42当中的彼此相邻的第二虚设焊盘44和第二信号焊盘42之间的间隔可以是第二信号焊盘42之间的间隔的大约0.5倍至大约1.5倍，或者与之相同。第二信号焊盘42和第二虚设焊盘44可以以正方形或蜂窝状方式布置。第二焊盘40可以均具有圆形平面形状、四边形平面形状、八边形平面形状或其他多边形平面形状。第二焊盘40可以包括金属材料。例如，第二焊盘40可以包括铜(Cu)。
第二信号焊盘42可以电连接到第二电路层34的第二电路图案。例如，如图1所示，第二连接线35可以设置在第二电路层34中。第二连接线35可以是在第一区域R1上垂直地穿过设置在第二电路层34中的第二层间电介质层的贯通通路。第二连接线35可以在第二电路层34中垂直地延伸以耦接到第二信号焊盘42。第二连接线35可以将第二电路图案电连接到第二信号焊盘42。第二连接线35可以不设置在第二区域R2上。第二连接线35可以不耦接到第二虚设焊盘44。尽管在图1中未示出，但是可以提供各种导电图案以用于第二电路图案与第二连接线35之间的连接。与图1所示的不同，第二连接线35可以是在第二电路层34中设置在电介质图案中的焊盘下图案或再分布图案。在这种情况下，可以提供各种导电图案以用于第二电路图案与第二连接线35之间的连接。然而，本发明构思的各方面不限于此，并且如果需要，可以以各种形状设置第二电路层34，并且可以通过根据需要而不同地改变的构造来实现第二信号焊盘42与第二电路层34之间的电连接。
第二电介质层36可以设置在第二电路层34上。在第二电路层34的底表面上，第二电介质层36可以围绕第二焊盘40。第二焊盘40可以具有被第二电介质层36暴露(即，未覆盖)的底表面。例如，当在平面图中观察时，第二电介质层36可以围绕但不覆盖第二焊盘40。第二电介质层36和第二信号焊盘42可以具有基本上平坦并且彼此共面的底表面。第二电介质层36和第二虚设焊盘44可以具有基本上平坦的且彼此共面的底表面。然而，本发明构思的各方面不限于此。至少一个第二虚设焊盘44的底表面可以具有从第二电介质层36的底表面朝向第二衬底32凹陷的凹入部分。在这种情况下，具有凹入部分的第二虚设焊盘44可以是距离第二信号焊盘42最远的第二虚设焊盘44。第二电介质层36可以包括第二衬底32或第二电路层34中所包括的材料的氧化物、氮化物或氮氧化物。第二电介质层36可以包括电介质材料，诸如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)或碳氮化硅(SiCN)。例如，第二电介质层36可以包括氧化硅(SiO)。
第二焊盘40可以在第二电介质层36中具有其镶嵌结构。例如，第二焊盘40还可以包括覆盖第二焊盘40的侧表面和顶表面的第二种子/阻挡图案38。第二种子/阻挡图案38可以共形地覆盖第二焊盘40的侧表面和顶表面。第二种子/阻挡图案38可以介于第二焊盘40与第二电介质层36之间以及第二焊盘40与第二电路层34之间。当第二种子/阻挡图案38用作种子图案时，第二种子/阻挡图案38可以包括诸如金(Au)的金属。当第二种子/阻挡图案38用作阻挡图案时，第二种子/阻挡图案38可以包括诸如钛(Ti)和钽(Ta)的金属或诸如氮化钛(TiN)和氮化钽(TaN)的金属氮化物。
上部结构30可以设置在下部结构10上。下部结构10的第一焊盘20可以与上部结构30的第二焊盘40垂直地对准。例如，第一信号焊盘22可以与第二信号焊盘42垂直地对准，并且第一虚设焊盘24可以与第二虚设焊盘44垂直地对准。下部结构10和上部结构30可以彼此接触。应当理解，当元件被称为“连接”到另一元件或“耦接”到另一元件或“在”另一元件“上”时，该元件可以直接连接或耦接到另一元件或直接在另一元件上，或者可以存在中间元件。相比之下，当元件被称为“直接连接”到另一元件或“直接耦接”到另一元件，或被称为“接触”另一元件或“与”另一元件“接触”时，在接触点处不存在中间元件。
下部结构10的第一电介质层16和上部结构30的第二电介质层36可以在下部结构10与上部结构30之间的界面处接合。在这种情况下，第一电介质层16和第二电介质层36可以构成氧化物、氮化物或氮氧化物的混合接合。在本说明书中，术语“混合接合”可以表示两种相同类型的组件在它们之间的界面处合并的接合。例如，接合的第一电介质层16和第二电介质层36可以具有连续的构造，并且在第一电介质层16与第二电介质层36之间可以提供不可见的界面。第一电介质层16和第二电介质层36可以由相同的材料形成，因此在第一电介质层16与第二电介质层36之间不存在界面。因此，第一电介质层16和第二电介质层36可以被提供为一个组件。例如，第一电介质层16和第二电介质层36可以组合以形成单个整体。然而，本发明构思的各方面不限于此。第一电介质层16和第二电介质层36可以由彼此不同的材料形成。第一电介质层16和第二电介质层36可以不具有连续的构造，并且在第一电介质层16与第二电介质层36之间可以提供可见的界面。第一电介质层16和第二电介质层36可以不彼此结合，并且可以各自设置在单独的组件中。下面的描述将侧重图1和图2的实施例。
上部结构30可以连接到下部结构10。例如，下部结构10和上部结构30可以彼此接触。下部结构10的第一信号焊盘22可以电连接到上部结构30的第二信号焊盘42。
上部结构30可以连接到下部结构10。例如，下部结构10和上部结构30可以彼此接触。在下部结构10与上部结构30之间的界面处，下部结构10的第一信号焊盘22可以接合到上部结构30的第二信号焊盘42，并且下部结构10的第一虚设焊盘24可以接合到上部结构30的第二虚设焊盘44。在这种构造中，第一信号焊盘22和第二信号焊盘42可以在其间构成金属间混合接合。例如，接合的第一信号焊盘22和第二信号焊盘42可以具有连续的构造，并且在第一信号焊盘22与第二信号焊盘42之间可以提供不可见的界面。例如，第一信号焊盘22和第二信号焊盘42可以由相同的材料形成，并且在第一信号焊盘22与第二信号焊盘42之间可以不存在界面。在这种构造中，第一信号焊盘22和第二信号焊盘42可以被提供为一个组件。例如，第一信号焊盘22和第二信号焊盘42可以组合以形成单个整体。第一虚设焊盘24和第二虚设焊盘44可以在其间构成金属间混合接合。例如，接合的第一虚设焊盘24和第二虚设焊盘44可以具有连续的构造，并且在第一虚设焊盘24与第二虚设焊盘44之间可以提供不可见的界面。第一虚设焊盘24和第二虚设焊盘44可以组合以形成单个整体。
在下面的实施例中，将省略与上面参考图1至图7讨论的那些技术特征重复的技术特征的详细描述，并且将详细讨论其区别。相同的附图标记可以赋予与根据本发明构思的一些实施例的上述半导体封装件的组件相同的组件。
图8示出了显示出根据本发明构思的一些实施例的半导体封装件的截面图。图9示出了显示出图8的截面B的放大图。图10示出了显示出图8的截面C的放大图。
参考图8至图10，下部结构10的第一衬底12可以具有第一区域R1和在第一区域R1的一侧的第二区域R2。第一区域R1可以设置在第一衬底12的中心部分上，并且第二区域R2可以设置在第一衬底12的边缘部分。例如，第二区域R2可以位于第一衬底12的侧表面与第一区域R1之间，并且当在平面图中观察时，第二区域R2可以围绕第一区域R1。第一区域R1可以是在第一衬底12的中心部分上的其中形成半导体元件的器件区域，并且第二区域R2可以是在第一衬底12的边缘区域上的其中不形成半导体元件的区域。例如，第二区域R2可以是划片道区域，在半导体封装件制造工艺中，沿着划片道区域执行锯切工艺以分离形成在半导体晶片上的下部结构10。
第一焊盘20可以设置在第一电路层14上。第一焊盘20可以包括第一信号焊盘22和第一虚设焊盘24。第一信号焊盘22可以设置在第一衬底12的第一区域R1上。第一虚设焊盘24可以设置在第一衬底12的第二区域R2上。由于第二区域R2设置为比第一区域R1更靠近第一衬底12的侧表面，所以当在平面图中观察时，最外面的第一焊盘20可以是第一虚设焊盘24中的第一虚设焊盘24′。
第一虚设焊盘24可以均具有第一宽度，第一宽度是每个第一信号焊盘22的第二宽度的大约0.8倍至大约1.2倍。第一虚设焊盘24之间的第一间隔可以是第一信号焊盘22之间的第二间隔的大约0.5倍至大约1.5倍。第一虚设焊盘24和第一信号焊盘22当中的彼此相邻的第一虚设焊盘24和第一信号焊盘22之间的第三间隔可以是第一信号焊盘22之间的第二间隔的大约0.5倍至大约1.5倍。第一虚设焊盘24的第一布置节距可以是第一信号焊盘22的第二布置节距的大约0.5倍至大约1.5倍。第一虚设焊盘24和第一信号焊盘22当中的彼此相邻的第一虚设焊盘24和第一信号焊盘22的第三布置节距可以是第一信号焊盘22的第二布置节距的大约0.5倍至大约1.5倍。
第一电介质层16可以设置在第一电路层14上。在第一电路层14的顶表面上，第一电介质层16可以围绕第一焊盘20。第一电介质层16和第一信号焊盘22可以具有基本上平坦的且彼此共面的顶表面。例如，第一信号焊盘22的顶表面可以是基本上平坦的。至少一个第一虚设焊盘24可以在其顶表面上具有从第一电介质层16的顶表面朝向第一衬底12(即，在第三方向上)凹陷的凹入部分UD。第一虚设焊盘24的具有凹入部分UD的顶表面的底端可以被提供为比第一信号焊盘22的顶表面更靠近第一衬底12。第一衬底12的侧表面与第一虚设焊盘24之间的距离的减小可以使得凹入部分UD的深度增加。例如，最外面的第一虚设焊盘24′的凹入部分UD可以比第一虚设焊盘24的所有其他凹入部分UD深。在与第一区域R1相邻的第一虚设焊盘24的顶表面上可以不提供凹入部分UD。与图8所示的不同，凹入部分UD也可以设置在与第一区域R1相邻的第一虚设焊盘24的顶表面上。
第二焊盘40可以设置在上部结构30的第二电路层34上。第二焊盘40可以包括第二信号焊盘42和第二虚设焊盘44。第二信号焊盘42可以设置在第二衬底32的第一区域R1上。第二虚设焊盘44可以设置在第二衬底32的第二区域R2上。由于第二区域R2被设置为比第一区域R1更靠近第一衬底12的侧表面，所以当在平面图中观察时，最外面的第二焊盘40可以是第二虚设焊盘44中的第二虚设焊盘44′。
每个第二虚设焊盘44的宽度可以是每个第二信号焊盘42的宽度的大约0.8倍至大约1.2倍。第二虚设焊盘44之间的间隔可以是第二信号焊盘42之间的间隔的大约0.5倍至大约1.5倍。第二虚设焊盘44和第二信号焊盘42当中的彼此相邻的第二虚设焊盘44和第二信号焊盘42之间的间隔可以是第二信号焊盘42之间的间隔的大约0.5倍至大约1.5倍。第二虚设焊盘44的布置节距可以是第二信号焊盘42的布置节距的大约0.5倍至大约1.5倍。第二虚设焊盘44和第二信号焊盘42当中的彼此相邻的第二虚设焊盘44和第二信号焊盘42的布置节距可以是第二信号焊盘42的布置节距的大约0.5倍至大约1.5倍。
第二电介质层36可以设置在第二电路层34上。在第二电路层34的底表面上，第二电介质层36可以围绕第二焊盘40。第二电介质层36和第二信号焊盘42可以具有基本上平坦的且彼此共面的底表面。例如，第二信号焊盘42的底表面可以是基本上平坦的。至少一个第二虚设焊盘44可以在其底表面上具有从第二电介质层36的底表面朝向第二衬底32凹陷的凹入部分。第二虚设焊盘44的具有凹入部分的底表面的顶端可以被提供为比第二信号焊盘42的底表面更靠近第二衬底32。第二衬底32的侧表面与第二虚设焊盘44之间的距离的减小可以使得第二虚设焊盘44的凹入部分的深度增加。例如，最外面的第二虚设焊盘44′的凹入部分可以比第二虚设焊盘44的所有其他凹入部分深。在与第一区域R1相邻的第二虚设焊盘44的底表面上可以不设置凹入部分。与图8所示的不同，凹入部分也可以设置在与第一区域R1相邻的第二虚设焊盘44的底表面上。
上部结构30可以连接到下部结构10。例如，下部结构10和上部结构30可以彼此接触。下部结构10的第一信号焊盘22可以电连接到上部结构30的第二信号焊盘42。下部结构10的第一信号焊盘22和上部结构30的第二信号焊盘42可以在下部结构10与上部结构30之间的界面处接合。在这种构造中，第一信号焊盘22和第二信号焊盘42可以在其间构成金属间混合接合。下部结构10的第一虚设焊盘24和上部结构30的第二虚设焊盘44可以在下部结构10与上部结构30之间的界面处接合。间隙IG可以存在于具有凹入部分UD的第一虚设焊盘24与具有凹入部分的第二虚设焊盘44之间。
图11示出了显示出根据本发明构思的一些实施例的半导体封装件的截面图。
参考图11，下部结构LS和上部结构US可以包括半导体衬底110、电路层120、通路130、上部焊盘140s和140d、上部保护层150、下部焊盘160s和160d以及下部保护层170。例如，下部结构LS和上部结构US中的每一者可以对应于一个半导体裸片。下部结构LS和上部结构US可以对应于参考图1至图10讨论的下部结构10和上部结构30。
可以提供在第一方向和第二方向上延伸的半导体衬底110。半导体衬底110可以对应于参考图1至图10讨论的第一衬底12。半导体衬底110可以具有器件区域DR和划片道区域SCR。器件区域DR可以是其上提供有下部结构LS中的半导体元件和电子电路的区域。划片道区域SCR可以是在半导体封装件制造工艺中执行锯切工艺以分离形成在半导体晶片上的半导体封装件所沿的区域，该区域可以是第一衬底(参见图1的12)的其中没有设置任何半导体元件和电子电路的其余部分。当在平面图中观察时，器件区域DR可以位于半导体衬底110的中心部分上，并且划片道区域SCR可以围绕器件区域DR。半导体衬底110可以具有彼此相反的前表面110a和后表面110b。在本说明书中，半导体衬底110的前表面110a可以定义为是指在其上安装半导体元件的表面或形成互连线和焊盘的表面，并且半导体衬底110的后表面110b可以定义为是指与前表面相反的表面。
电路层120可以包括半导体元件122和器件布线部分124。电路层120可以对应于参考图1至图10讨论的第一电路层14。
半导体元件122可以包括设置在半导体衬底110的前表面110a上的至少一个晶体管TR。例如，晶体管TR可以包括形成在半导体衬底110的下部部分上的源极和漏极、设置在半导体衬底110的第一表面110a上的栅电极以及介于半导体衬底110与栅电极之间的栅极电介质层。半导体元件122可以包括存储器电路。尽管未示出，半导体元件122可以包括在半导体衬底110的第一表面110a上的浅器件隔离图案、逻辑单元或多个存储器单元。或者，半导体元件122可以包括诸如电容器之类的无源元件。
半导体衬底110的前表面110a可以被器件层间电介质层126覆盖。器件层间电介质层126可以掩埋半导体元件122。器件层间电介质层126可以包括例如选自氧化硅(SiO)、氮化硅(SiN)和氮氧化硅(SiON)中的至少一者。或者，器件层间电介质层126可以包括低k电介质材料。器件层间电介质层126可以具有单层结构或多层结构。当以多层结构的形式提供器件层间电介质层126时，可以在每个电介质层中提供随后描述的布线层，并且蚀刻停止层可以介于电介质层之间。例如，蚀刻停止层可以设置在每个电介质层的底表面上。蚀刻停止层可以包括例如氮化硅(SiN)、氮氧化硅(SiON)和碳氮化硅(SiCN)中的一种。
器件层间电介质层126可以在其中设置有连接到晶体管TR的器件布线部分124。器件布线部分124可以包括用于水平连接的布线图案和用于垂直连接的连接接触。
布线图案可以位于器件层间电介质层126的顶表面和底表面之间。图11描绘了布线图案的一部分以半导体衬底110与器件层间电介质层126的底表面之间的一个布线层的形式提供，但是本发明构思的方面不限于此。根据一些实施例，布线图案的另一部分可以以多个布线层的形式提供。
布线图案的一部分128(或焊盘下图案)可以在器件层间电介质层126的底表面上被暴露。例如，焊盘下图案128可以是在设置在器件层间电介质层126中的器件布线部分124的底部处设置的布线图案。焊盘下图案128可以设置在器件区域DR上以连接到半导体元件122。焊盘下图案128可以包括设置在划片道区域SCR上的部分128d(在下文中称为虚设布线图案)。虚设布线图案128d可以与半导体元件122电绝缘。例如，虚设布线图案128d可以是与半导体元件122和连接到半导体元件122的电路电浮置的。根据一些实施例，可以不提供虚设布线图案128d。
连接接触可以将布线图案彼此连接，或者可以将布线图案连接到半导体元件122或半导体衬底110。例如，连接接触的一部分可以垂直地穿过器件层间电介质层126，以连接到晶体管TR的一些源电极、一些漏电极和一些栅电极或连接到半导体元件122的各个组件。器件布线部分124可以包括例如钨(W)。
通路130可以设置在半导体衬底110的器件区域DR上。通路130可以垂直地穿过半导体衬底110和器件层间电介质层126，以连接到焊盘下图案128的一部分的顶表面。通路130可以垂直地穿过器件层间电介质层126和半导体衬底110，以暴露在半导体衬底110的顶表面上。通路130可以是与虚设布线图案128d电浮置的。通路130可以包括例如钨(W)。
下部焊盘160s和160d可以设置在器件层间电介质层126上。下部焊盘160s和160d可以设置在焊盘下图案128的底表面和虚设布线图案128d的底表面上。下部焊盘160s和160d可以包括第一信号焊盘160s和第一虚设焊盘160d。第一信号焊盘160s和第一虚设焊盘160d可以对应于参考图8讨论的第二信号焊盘42和第二虚设焊盘44。例如，第一信号焊盘160s和第一虚设焊盘160d的形状、尺寸和布置可以与参考图8讨论的第二信号焊盘42和第二虚设焊盘44的形状、尺寸和布置基本上相同或相似。第一信号焊盘160s可以设置在器件区域DR上。第一信号焊盘160s可以电连接到半导体元件122。例如，第一信号焊盘160s可以耦接到焊盘下图案128，并且可以通过电路层120连接到半导体元件122。第一虚设焊盘160d可以设置在划片道区域SCR上。第一虚设焊盘160d不包括器件区域中的虚设焊盘。第一虚设焊盘160d可以与半导体元件122电绝缘。至少一个第一虚设焊盘160d可以在其底表面上具有第一凹入部分UD1。半导体衬底110的侧表面与第一虚设焊盘160d之间的距离的减小可以导致第一凹入部分UD1的深度的增加。下部焊盘(即，第一信号焊盘160s和第一虚设焊盘160d)可以包括金属材料。例如，下部焊盘160s和160d可以包括铜(Cu)。
下部保护层170可以设置在器件层间电介质层126上。在器件层间电介质层126的底表面上，下部保护层170可以覆盖器件布线部分124。下部保护层170可以具有基本上平坦的底表面。在器件层间电介质层126的底表面上，下部保护层170可以围绕下部焊盘160s和160d。下部焊盘160s和160d可以被下部保护层170暴露。例如，下部保护层170可以不覆盖下部焊盘160s和160d的底表面和顶表面。下部保护层170和第一信号焊盘160s可以具有基本上平坦的且彼此共面的底表面。下部保护层170可以包括氮化硅(SiN)、氧化硅(SiO)、碳氧化硅(SiOC)、氮氧化硅(SiON)和碳氮化硅(SiCN)中的一种。
上部焊盘140s和140d可以设置在半导体衬底110的后表面110b上。上部焊盘140s和140d可以包括第二信号焊盘140s和第二虚设焊盘140d。第二信号焊盘140s和第二虚设焊盘140d可以对应于参考图8讨论的第一信号焊盘22和第一虚设焊盘24。例如，第二信号焊盘140s和第二虚设焊盘140d的形状、尺寸和布置可以与参考图8讨论的第一信号焊盘22和第一虚设焊盘24的形状、尺寸和布置基本上相同或相似。第二信号焊盘140s可以设置在器件区域DR上。一些第二信号焊盘140s可以连接到通路130。例如，通路130可以垂直地穿过半导体衬底110，以耦接到第二信号焊盘140s的底表面。第二虚设焊盘140d可以设置在划片道区域SCR上。第二虚设焊盘140d不包括器件区域中的虚设焊盘。第二虚设焊盘140d可以与通路130电绝缘。至少一个第二虚设焊盘140d可以在其顶表面上具有第二凹入部分UD2。半导体衬底110的侧表面与第二虚设焊盘140d之间的距离的减小可以导致第二凹入部分UD2的深度的增加。上部焊盘140s和140d可以包括金属材料。例如，上部焊盘140s和140d可以包括铜(Cu)。
上部保护层150可以设置在半导体衬底110的后表面110b上。上部保护层150可以具有基本上平坦的顶表面。在半导体衬底110上，上部保护层150可以围绕上部焊盘140s和140d。上部焊盘140s和140d的顶表面可以被上部保护层150暴露(即，未被覆盖)。上部保护层150和第二信号焊盘140s可以具有基本上平坦的且彼此共面的顶表面。上部保护层150可以包括氮化硅(SiN)、氧化硅(SiO)、碳氧化硅(SiOC)、氮氧化硅(SiON)和碳氮化硅(SiCN)中的一种。
上部结构US可以具有与下部结构LS的结构基本上相同或相似的结构。例如，上部结构US可以包括半导体衬底110、电路层120、通路130、上部焊盘140s和140d、上部保护层150、下部焊盘160s和160d以及下部保护层170。上部结构US可以对应于一个半导体裸片。上部结构US可以对应于参考图1至图10讨论的上部结构30。
上部结构US可以设置在下部结构LS上。下部结构LS的上部焊盘140s和140d可以与上部结构US的下部焊盘160s和160d垂直地对准。下部结构LS和上部结构US可以彼此接触。
在下部结构LS与上部结构US之间的界面处，下部结构LS的上部保护层150可以接合到上部结构US的下部保护层170。在此构造中，下部结构LS的上部保护层150和上部结构US的下部保护层170可以构成氧化物、氮化物或氮氧化物的混合接合。例如，下部结构LS的上部保护层150和上部结构US的下部保护层170可以组合以形成单个整体。然而，本发明构思的各方面不限于此。下部结构LS的上部保护层150和上部结构US的下部保护层170可以不具有连续的构造，并且在下部结构LS的上部保护层150与上部结构US的下部保护层170之间可以提供可见的界面。
上部结构US可以连接到下部结构LS。例如，上部结构US和下部结构LS可以彼此接触。在上部结构US与下部结构LS之间的界面处，下部结构LS的上部焊盘140s和140d可以接合到上部结构US的下部焊盘160s和160d。下部结构LS的第二信号焊盘140s可以接合到上部结构US的第一信号焊盘160s，并且下部结构LS的第二虚设焊盘140d可以接合到上部结构US的第一虚设焊盘160d。在这种情况下，下部结构LS的上部焊盘140s和140d以及上部结构US的下部焊盘160s和160d可以构成金属间混合接合。例如，下部结构LS的上部焊盘140s和140d以及它们接合的上部结构US的下部焊盘160s和160d可以具有连续的构造，并且在下部结构LS的上部焊盘140s和140d与上部结构US的下部焊盘160s和160d之间可以提供不可见的界面。下部结构LS的上部焊盘140s和140d以及它们接合的上部结构US的下部焊盘160s和160d可以由相同材料形成，因此在下部结构LS的上部焊盘140s和140d以及它们接合的上部结构US的下部焊盘160s和160d之间可以不存在界面。例如，下部结构LS的上部焊盘140s和140d以及它们接合的上部结构US的下部焊盘160s和160d可以组合以形成单个整体。当第一虚设焊盘160d和第二虚设焊盘140d具有其凹入部分UD1和UD2时，第一虚设焊盘160d和第二虚设焊盘140d可以不彼此接合，并且在第一虚设焊盘160d与第二虚设焊盘140d之间可以存在一个或更多个间隙IG。
图12示出了显示出根据本发明构思的一些实施例的半导体封装件的截面图。
图11描绘了在器件区域DR上仅提供信号焊盘140s和160s，但是本发明构思的方面不限于此。
参考图12，与图11不同地，半导体衬底110可以具有器件区域DR、划片道区域SCR和虚设区域ETR。器件区域DR中可以在没有提供信号焊盘140s和160s的区域处具有虚设区域ETR。例如，器件区域DR和虚设区域ETR可以分别对应于参考图1讨论的第一区域R1和在第一区域R1之间的第二区域R2。虚设区域ETR的宽度可以大于第一信号焊盘160s之间的间隔和第二信号焊盘140s之间的间隔。
焊盘下图案128可以包括设置在划片道区域SCR上的部分128d1(在下文中称为第一虚设布线图案)。第一虚设布线图案128d1可以与半导体元件122电绝缘。焊盘下图案128可以包括设置在虚设区域ETR上的另一部分128d2(在下文中称为第二虚设布线图案)。第二虚设布线图案128d2可以与半导体元件122电绝缘。例如，第一虚设布线图案128d1和第二虚设布线图案128d2可以是与半导体元件122和连接到半导体元件122的电路电浮置的。
器件层间电介质层126上可以设置有下部焊盘160s、160d1和160d2。下部焊盘160s、160d1和160d2可以分别设置在焊盘下图案128、第一虚设布线图案128d1和第二虚设布线图案128d2上。下部焊盘160s、160d1和160d2可以包括第一信号焊盘160s、第一虚设焊盘160d1和第三虚设焊盘160d2。第一信号焊盘160s和第三虚设焊盘160d2可以对应于参考图1讨论的第二信号焊盘42和第二虚设焊盘44。例如，第一信号焊盘160s和第三虚设焊盘160d2的形状、尺寸和布置可以与参考图1讨论的第二信号焊盘42和第二虚设焊盘44的形状、尺寸和布置基本上相同或相似。第一信号焊盘160s可以设置在器件区域DR上。第一虚设焊盘160d1可以设置在划片道区域SCR上，并且可以与半导体元件122电绝缘。第三虚设焊盘160d2可以设置在虚设区域ETR上，并且可以与半导体元件122电绝缘。
半导体衬底110可以在其后表面110b上设置有上部焊盘140s、140d1和140d2。上部焊盘140s、140d1和140d2可以包括第二信号焊盘140s、第二虚设焊盘140d1和第四虚设焊盘140d2。第二信号焊盘140s和第四虚设焊盘140d2可以对应于参考图1讨论的第一信号焊盘22和第一虚设焊盘24。例如，第二信号焊盘140s和第四虚设焊盘140d2的形状、尺寸和布置可以与参考图1讨论的第一信号焊盘22和第一虚设焊盘24的形状、尺寸和布置基本上相同或相似。第二信号焊盘140s可以设置在器件区域DR上。第二虚设焊盘140d1可以设置在划片道区域SCR上，并且可以与通路130电绝缘。第四虚设焊盘140d2可以设置在虚设区域ETR上，并且可以与通路130电绝缘。
上部结构US可以连接到下部结构LS。在上部结构US与下部结构LS之间的界面处，下部结构LS的上部焊盘140s、140d1和140d2可以接合到上部结构US的下部焊盘160s、160d1和160d2。下部结构LS的第二信号焊盘140s可以接合到上部结构US的第一信号焊盘160s，下部结构LS的第二虚设焊盘140d1可以接合到上部结构US的第一虚设焊盘160d1，并且下部结构LS的第四虚设焊盘140d2可以接合到上部结构US的第三虚设焊盘160d2。
图13和图14示出了显示出根据本发明构思的一些实施例的半导体封装件的截面图。
图11的实施例示出了下部结构LS和上部结构US包括所有第一虚设焊盘160d和第二虚设焊盘140d，但本发明构思的各方面不限于此。
如图13所示，下部结构LS和上部结构US都不具有第一虚设焊盘160d。上部结构US和下部结构LS可以彼此接触。在上部结构US与下部结构LS之间的界面处，下部结构LS的第二信号焊盘140s可以接合到上部结构US的第一信号焊盘160s。下部结构LS的第二虚设焊盘140d可以与上部结构US的下部保护层170接触。
或者，如图14所示，下部结构LS和上部结构US都不具有第二虚设焊盘140d。上部结构US和下部结构LS可以彼此接触。在上部结构US与下部结构LS之间的界面处，下部结构LS的第二信号焊盘140s可以接合到上部结构US的第一信号焊盘160s。上部结构US的第一虚设焊盘160d可以与下部结构LS的上部保护层150接触。
图15示出了显示出根据本发明构思的一些实施例的半导体模块的截面图。
参考图15，可以提供衬底700。衬底700可以是诸如印刷电路板(PCB)的封装衬底或设置在封装件中的中介体衬底。或者，衬底700可以是其上形成或集成有半导体元件的半导体衬底。衬底700可以包括衬底基体层710和形成在衬底基体层710上的衬底布线层720。衬底布线层720可以包括在衬底基体层710的顶表面上暴露的第一衬底焊盘722和覆盖衬底基体层710并且围绕第一衬底焊盘722的衬底保护层724。或者，第一衬底焊盘722的顶表面可以与衬底保护层724的顶表面共面。可以提供在衬底基体层710的底表面上暴露的第二衬底焊盘730。第一衬底焊盘722和第二衬底焊盘730可以包括导电材料，例如金属。第一衬底焊盘722和第二衬底焊盘730可以包括例如铜(Cu)。衬底保护层724可以包括电介质材料，例如，包括在衬底基体层710中的材料的氧化物、氮化物或氮氧化物。例如，衬底保护层724可以包括氧化硅(SiO)。
衬底700可以具有设置在其底表面上的衬底连接端子740。衬底连接端子740可以设置在衬底700的第二衬底焊盘730上。衬底连接端子740可以包括焊料球或焊料凸块。根据衬底连接端子740的类型和布置，可以以球栅阵列(BGA)、精细球栅阵列(FBGA)或连接盘网格阵列(LGA)的形式提供半导体模块。
芯片堆叠件可以设置在衬底700上。芯片堆叠件可以包括堆叠在衬底700上的一个或更多个半导体芯片800和800′。半导体芯片800和800′中的每一个可以是存储器芯片，诸如DRAM、SRAM、MRAM或闪存。或者，半导体芯片800和800′中的每一个可以是逻辑芯片。图15描绘了设置一个芯片堆叠件，但本发明构思的各方面不限于此。当提供多个芯片堆叠件时，芯片堆叠件可以在衬底700上彼此间隔开。
半导体芯片800和800′中的每一个可以包括半导体衬底810、电路层820、通路830、下部信号焊盘840s、下部虚设焊盘840d、下部保护层850、上部信号焊盘860s、上部虚设焊盘860d和上部保护层870。半导体芯片800和800′中的每一个可以对应于一个半导体裸片。设置在顶端处的半导体芯片800′可以不包括通路830、上部信号焊盘860s、上部虚设焊盘860d和上部保护层870中的任何一者。
半导体芯片800和800′中的每一者的结构可以与参考图11至图14讨论的下部结构LS或上部结构US的结构相同或类似。图11至图14的下部结构LS或上部结构US的描述可以应用于半导体芯片800和800′。
衬底700上可以设置有覆盖芯片堆叠件的模制层900。模制层900可以保护芯片堆叠件。模制层900可以包括电介质材料。例如，模制层900可以包括环氧模制化合物(EMC)。
图16至图21示出了显示出根据本发明构思的一些实施例的制造半导体封装件的方法的截面图。
参考图16，可以提供第一衬底12。第一衬底12可以是半导体衬底。第一衬底12可以具有第一区域R1和在第一区域R1的一侧的第二区域R2。第一区域R1可以设置在第一衬底12的中心部分上，并且第二区域R2可以设置在第一衬底12的边缘部分上。例如，第二区域R2可以位于第一衬底12的侧表面与第一区域R1之间，并且当在平面图中观察时，第二区域R2可以围绕第一区域R1。第一区域R1可以是在第一衬底12的中心部分上的其中形成半导体元件的器件区域，并且第二区域R2可以是在第一衬底12的边缘区上的其中不形成半导体元件的区域。
可以在第一衬底12上形成第一电路层14。第一电路层14可以具有用于将第一衬底12连接到第一焊盘(参见图19的20)的第一连接线15。可以在第一区域R1上形成第一连接线15。
可以沉积电介质材料以在第一电路层14上形成第一电介质层16。第一电介质层16可以在第一区域R1和第二区域R2上覆盖第一电路层14。
参考图17，可以图案化第一电介质层16以形成开口OP，在这些开口中提供第一焊盘(参见图19的20)。例如，可以在第一电介质层16上形成掩模图案MP，然后可以将掩模图案MP用作蚀刻掩模以图案化第一电介质层16。图案化工艺可以继续直到第一电路层14被暴露。例如，一个或更多个开口OP可以在第一区域R1上暴露第一连接线15。其他一个或更多个开口OP可以在第二区域R2上暴露第一电路层14的顶表面。
参考图18，可以去除掩模图案MP。
可以在第一电介质层16上形成第一种子/阻挡层19。第一种子/阻挡层19可以形成为共形地覆盖第一电介质层16。例如，第一种子/阻挡层19可以覆盖第一电介质层16的顶表面，并且还可以覆盖开口OP的底表面和内侧表面。
可以在第一电介质层16上形成第一导电层26，从而填充开口OP。第一导电层26的形成可以包括使用第一种子/阻挡层19作为种子的镀覆工艺。第一导电层26可以包括金属材料，例如铜(Cu)。第一导电层26可以覆盖第一电介质层16的顶表面。
参考图19，可以对第一导电层26执行第一平坦化工艺。第一平坦化工艺可以包括化学机械抛光(CMP)工艺。在第一平坦化工艺中，可以在开口OP中形成第一焊盘20和第一种子/阻挡图案18。例如，第一导电层26和第一种子/阻挡层19可以从第一电介质层16的顶表面部分地去除，并且第一电介质层16的顶表面可以被暴露。第一焊盘20可以包括位于第一区域R1上的第一信号焊盘22和位于第二区域R2上的第一虚设焊盘24。
可以在第一平坦化工艺期间过蚀刻第一导电层26。例如，至少一个第一焊盘20可以被过蚀刻以具有凹入的顶表面。不对位于第一区域R1(设置在第一衬底12的中心部分上)上的第一信号焊盘22执行过蚀刻。可以对位于第二区域R2(设置在第一衬底12的边缘部分上)上的第一虚设焊盘24执行过蚀刻。例如，在第一平坦化工艺期间，第一虚设焊盘24可以形成为在其顶表面上具有凹入部分UD。第一信号焊盘22的顶表面可以是基本上平坦的并且与第一电介质层16的顶表面共面。第一衬底12的侧表面与第一焊盘20之间的距离的减小可以导致第一导电层26的过蚀刻深度的增加或凹入部分UD的深度的增加。通过上述工艺，可以形成下部结构10。
参考图20，可以形成上部结构30。上部结构30的形成可以与下部结构10的形成基本上相同或相似。例如，可以提供具有第一区域R1和第二区域R2的第二衬底32。可以在第二衬底32上形成第二电路层34。可以在第二电路层34上形成第二电介质层36。可以图案化第二电介质层36，然后可以用导电材料填充第二电介质层36的开口以形成第二种子/阻挡层和第二导电层。第二导电层和第二种子/阻挡层可以经历第二平坦化工艺以形成第二焊盘40。第二焊盘40可以包括位于第一区域R1上的第二信号焊盘42和位于第二区域R2上的第二虚设焊盘44。
可以在第二平坦化工艺期间过蚀刻第二导电层。例如，至少一个第二焊盘40可以被过蚀刻以具有凹入的底表面。可以不对位于第一区域R1(设置在第二衬底32的中心部分上)上的第二信号焊盘42执行过蚀刻。可以对位于第二区域R2(设置在第二衬底32的边缘部分上)上的第二虚设焊盘44执行过蚀刻。例如，在第二平坦化工艺期间，第二虚设焊盘44可以形成为在其底表面上具有凹入部分UD。第二信号焊盘42的底表面可以是基本上平坦的且与第二电介质层36的底表面共面。第二衬底32的侧表面与第二焊盘40之间的距离的减小可以导致凹入部分UD的深度的增加。通过上述工艺，可以形成上部结构30。
再参考图21，可以在下部结构10上提供上部结构30。例如，上部结构30可以布设在下部结构10上以允许第一焊盘20与第二焊盘40垂直地对准。
之后，下部结构10和上部结构30可以彼此接触。包括在下部结构10中的第一电介质层16的顶表面可以与包括在上部结构30中的第二电介质层36的底表面接触。包括在下部结构10中的第一焊盘20的顶表面可以与包括在上部结构30中的第二焊盘40的底表面接触。根据形成在第一虚设焊盘24上的凹入部分的形状(参见图19的UD)和形成在第二虚设焊盘44上的凹入部分的形状(参见图20的UD)，可以在第一虚设焊盘24与第二虚设焊盘44之间形成一个或更多个间隙IG。
可以对下部结构10和上部结构30执行退火工艺。退火工艺可以将下部结构10的第一信号焊盘22接合到上部结构30的第二信号焊盘42，并且还可以将下部结构10的第一虚设焊盘24接合到上部结构30的第二虚设焊盘44。第一焊盘20与第二焊盘40之间的接合可以自动地进行。例如，第一焊盘20和第二焊盘40可以由相同材料(例如，铜(Cu))形成，并且可以通过在彼此接触的第一焊盘20和第二焊盘40之间的界面处由表面活化产生的金属间混合接合工艺彼此接合。在退火工艺期间，横跨间隙IG彼此间隔开的第一虚设焊盘24和第二虚设焊盘44可以不彼此接合。
退火工艺可以将下部结构10的第一电介质层16接合到上部结构30的第二电介质层36。例如，在退火工艺中，第一电介质层16和第二电介质层36可以形成氧化硅(SiO)层。例如，第一电介质层16和第二电介质层36可以都包括氧化硅(SiO2)，并且可以在退火工艺期间组合以形成单个整体。
根据本发明构思的一些实施例，在彼此相邻设置的多个焊盘当中，与信号焊盘22和42相比，虚设焊盘24和44可以位于衬底12和32的边缘区域上。在用于形成第一焊盘20或第二焊盘40的平坦化工艺期间，第一焊盘20和第二焊盘40当中的位于外侧的一个或更多个焊盘可以被过蚀刻。例如，根据本发明构思的一些实施例，位于外侧的虚设焊盘24和44可以被过蚀刻，而不是信号焊盘22和42。因此，可以防止信号焊盘22和42在下部结构10与上部结构30之间的接合工艺中发生由形成在焊盘上的凹入部分引起的接合故障。虽然在其上形成有凹入部分UD的虚设焊盘24和44之间发生接合故障，但是虚设焊盘24和44可能与半导体封装件的电路和连接线无关，并且虚设焊盘24和44之间的接合故障可能对半导体封装件的电特性没有影响。因此，可以提供具有较少故障发生的半导体制造方法和具有提高的结构稳定性和改善的电性能的半导体封装件。
在根据本发明构思的一些实施例的制造半导体封装件的方法中，与信号焊盘相比，多个焊盘当中的彼此相邻设置的虚设焊盘可以位于半导体衬底的边缘区域上。在用于形成上部结构或下部结构的焊盘的平坦化工艺期间，焊盘当中的位于外侧位置的一个或更多个焊盘可以被过蚀刻。根据本发明构思的一些实施例，可以过蚀刻位于外侧的虚设焊盘而不是信号焊盘。因此，可以防止信号焊盘在下部结构与上部结构之间的接合工艺中发生由形成在焊盘上的凹入部分引起的接合故障。虽然在其上形成有凹入部分的虚设焊盘之间发生接合故障，但是虚设焊盘可以与半导体封装件的电路和连接线无关，并且虚设焊盘之间的接合故障可以对半导体封装件的电特性没有影响。因此，可以提供具有较少故障发生的半导体制造方法和具有提高的结构稳定性和改善的电性能的半导体封装件。
虽然已经结合在附图中示出的本发明构思的一些实施例描述了本发明构思的各方面，但是本领域的普通技术人员将理解，在不脱离本发明构思的各方面的精神和必要特征的情况下，可以在其中进行形式和细节上的改变。因此，以上公开的实施例应当被认为是说明性的而不是限制性的。

Claims (20)

1.一种半导体封装件，所述半导体封装件包括：
下部结构；以及
上部结构，所述上部结构位于所述下部结构上，
其中，所述下部结构包括：
第一半导体衬底；
第一贯通通路，所述第一贯通通路垂直地穿过所述第一半导体衬底；
第一信号焊盘，所述第一信号焊盘位于所述第一半导体衬底上，其中，所述第一信号焊盘连接到所述第一贯通通路；
第一虚设焊盘，所述第一虚设焊盘位于所述第一半导体衬底上，其中，所述第一虚设焊盘设置在所述第一信号焊盘之间，并且所述第一虚设焊盘与所述第一贯通通路电隔离；以及
第一电介质层，所述第一电介质层位于所述第一半导体衬底上，其中，所述第一电介质层围绕所述第一信号焊盘和所述第一虚设焊盘，
其中，所述上部结构包括：
第二半导体衬底；
第二信号焊盘和第二虚设焊盘，所述第二信号焊盘和所述第二虚设焊盘位于所述第二半导体衬底上；以及
第二电介质层，所述第二电介质层位于所述第二半导体衬底上，其中，所述第二电介质层围绕所述第二信号焊盘和所述第二虚设焊盘，
其中，每个所述第一信号焊盘与相应的一个所述第二信号焊盘接触，
其中，每个所述第一虚设焊盘与相应的一个所述第二虚设焊盘接触，并且
其中，所述第一虚设焊盘之间的第一间隔是所述第一信号焊盘之间的第二间隔的0.5倍至1.5倍。
2.根据权利要求1所述的半导体封装件，其中，所述第一虚设焊盘和所述第一信号焊盘当中的彼此相邻的所述第一虚设焊盘和所述第一信号焊盘之间的第三间隔是所述第一信号焊盘之间的所述第二间隔的0.5倍至1.5倍。
3.根据权利要求1所述的半导体封装件，其中，所述第一虚设焊盘的宽度是所述第一信号焊盘的宽度的0.8倍至1.2倍。
4.根据权利要求1所述的半导体封装件，其中，所述下部结构中的所述第一信号焊盘的数目是所述下部结构中的所述第一虚设焊盘的数目的10倍至100倍。
5.根据权利要求1所述的半导体封装件，其中，所述第一信号焊盘和所述第一虚设焊盘为圆形平面形状、四边形平面形状、八边形平面形状或其他多边形平面形状。
6.根据权利要求1所述的半导体封装件，其中，当在平面图中观察时，所述第一虚设焊盘以正方形方式或蜂巢状方式布置。
7.根据权利要求1所述的半导体封装件，其中，所述下部结构还包括位于所述第一半导体衬底中并且连接到所述第一虚设焊盘的虚设布线线路，并且
其中，所述虚设布线线路是与所述第一贯通通路电浮置的。
8.根据权利要求1所述的半导体封装件，其中，
所述第一半导体衬底包括器件区域和围绕所述器件区域的划片道区域，所述第一信号焊盘和所述第一虚设焊盘设置在所述器件区域上，
所述下部结构还包括位于所述划片道区域上的第三虚设焊盘，并且
当在平面图中观察时，所述第三虚设焊盘位于所述第一信号焊盘与所述第一半导体衬底的侧表面之间。
9.根据权利要求8所述的半导体封装件，其中，
所述第一信号焊盘的顶表面是平坦的，
所述第三虚设焊盘的顶表面具有朝向所述第一半导体衬底的凹入部分，并且
所述第三虚设焊盘的所述顶表面的底端比所述第一信号焊盘的所述顶表面更靠近所述第一半导体衬底。
10.根据权利要求1所述的半导体封装件，其中，
每个所述第一信号焊盘和相应的一个所述第二信号焊盘彼此接触，以构成由相同材料形成的单个整体，并且
每个所述第一虚设焊盘和相应的一个所述第二虚设焊盘彼此接触，以构成由相同材料形成的单个整体。
11.根据权利要求1所述的半导体封装件，其中，所述第一信号焊盘的顶表面和所述第一电介质层的顶表面是平坦的并且彼此共面。
12.一种半导体封装件，所述半导体封装件包括：
下部结构；以及
上部结构，所述上部结构位于所述下部结构上，
其中，所述下部结构包括：
第一半导体衬底，所述第一半导体衬底具有第一区域和在所述第一区域的一侧的第二区域；
第一贯通通路，所述第一贯通通路在所述第一区域上，其中，所述第一贯通通路垂直地穿过所述第一半导体衬底；
第一信号焊盘，所述第一信号焊盘在所述第一区域上，其中，所述第一信号焊盘位于所述第一半导体衬底上并且连接到所述第一贯通通路；
第一虚设焊盘，所述第一虚设焊盘在所述第二区域上，其中，所述第一虚设焊盘位于所述第一半导体衬底上并且是与所述第一贯通通路电浮置的；以及
第一电介质层，所述第一电介质层位于所述第一半导体衬底上，其中，所述第一电介质层围绕所述第一信号焊盘和所述第一虚设焊盘，
其中，所述上部结构包括：
第二半导体衬底；
第二信号焊盘，所述第二信号焊盘位于所述第二半导体衬底上；以及
第二电介质层，所述第二电介质层位于所述第二半导体衬底上，其中，所述第二电介质层围绕所述第二信号焊盘，
其中，所述第一电介质层和所述第二电介质层彼此接触，
其中，每个所述第一信号焊盘和相应的一个所述第二信号焊盘构成由相同材料形成的单个整体，并且
其中，所述第一虚设焊盘的布置节距是所述第一信号焊盘的布置节距的0.5倍至1.5倍。
13.根据权利要求12所述的半导体封装件，其中，所述第一信号焊盘中的一个第一信号焊盘与所述第一虚设焊盘中的一个第一虚设焊盘之间的第一间隔是所述第一信号焊盘之间的第二间隔的0.5倍至1.5倍，所述第一信号焊盘中的所述一个第一信号焊盘和所述第一虚设焊盘中的所述一个第一虚设焊盘相邻于所述第一区域与所述第二区域之间的界面。
14.根据权利要求12所述的半导体封装件，其中，
所述第一区域对应于所述第一半导体衬底的中心部分上的器件区域，并且
所述第二区域对应于所述第一半导体衬底的边缘部分上的划片道区域，所述划片道区围绕所述器件区域。
15.根据权利要求12所述的半导体封装件，其中，
所述第一区域被提供为多个，并且
所述第二区域设置在所述第一区域之间。
16.根据权利要求12所述的半导体封装件，其中，
所述上部结构还包括位于所述第二衬底上并且与所述第二信号焊盘间隔开的第二虚设焊盘，
在所述第二半导体衬底上，所述第二电介质层围绕所述第二信号焊盘和所述第二虚设焊盘，并且
每个所述第一虚设焊盘和相应的一个所述第二虚设焊盘构成由相同材料形成的单个整体。
17.根据权利要求12所述的半导体封装件，其中，所述第一电介质层的顶表面和所述第一信号焊盘的顶表面是平坦的并且彼此共面。
18.根据权利要求12所述的半导体封装件，其中，至少一个所述第一虚设焊盘具有从所述第一电介质层的顶表面朝向所述第一半导体衬底凹陷的凹入部分。
19.根据权利要求18所述的半导体封装件，其中，所述第一区域与所述第一虚设焊盘之间的距离的增加对应于所述第一虚设焊盘的所述凹入部分的深度的增加。
20.一种半导体封装件，所述半导体封装件包括：
衬底；
半导体裸片，所述半导体裸片堆叠在所述衬底上；以及
模制层，所述模制层位于所述衬底上，其中，所述模制层围绕所述裸片，
其中，每个所述裸片包括：
半导体衬底，所述半导体衬底具有器件区域和围绕所述器件区域的划片道区域；
第一信号焊盘，所述第一信号焊盘在所述器件区域上，其中，所述第一信号焊盘位于所述半导体衬底的无源表面上；
第一虚设焊盘，所述第一虚设焊盘在所述器件区域上，其中，所述第一虚设焊盘位于所述半导体衬底的所述无源表面上，并且所述第一虚设焊盘位于所述第一信号焊盘之间；
第二虚设焊盘，所述第二虚设焊盘在所述划片道区域上，其中，所述第二虚设焊盘位于所述半导体衬底的所述无源表面上；以及
贯通通路，所述贯通通路垂直地穿过所述半导体衬底，其中，所述贯通通路连接到所述第一信号焊盘，
其中，彼此垂直相邻的所述裸片彼此接触并且接合，
其中，所述第一信号焊盘的顶表面是平坦的，并且
其中，至少一个所述第二虚设焊盘具有朝向所述半导体衬底凹陷的凹入部分。
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