TW202418496A - 半導體封裝 - Google Patents

Abstract

本發明揭露一種包括下部結構及上部結構的半導體封裝。下部結構包含：第一半導體基底；第一穿孔，豎直地穿透第一半導體基底；第一信號襯墊，連接至第一穿孔；第一虛設襯墊，位於第一信號襯墊之間且與第一穿孔電分離；以及第一介電層，包圍第一信號襯墊及第一虛設襯墊。上部結構包含：第二半導體基底；第二信號襯墊及第二虛設襯墊；以及第二介電層，包圍第二信號襯墊及第二虛設襯墊。第一信號襯墊與第二信號襯墊中的一者接觸。第一虛設襯墊與第二虛設襯墊中的一者接觸。第一虛設襯墊之間的第一間隔為第一信號襯墊之間的第二間隔的0.5倍至1.5倍。

Description

半導體封裝

本發明概念的態樣是關於一種半導體封裝，且更尤其，是關於一種直接接合半導體封裝及其製造方法。 [相關申請案的交叉參考]

此申請案主張2022年10月24日向韓國智慧財產局申請的韓國專利申請案第10-2022-0137640號的優先權，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。

在半導體行業中，已需要高容量、薄以及較小大小的半導體裝置及使用所述半導體裝置的電子產品，且因此已提出各種封裝技術。各種封裝技術的一種方法為豎直地堆疊多個半導體晶片以達成高密度晶片堆疊的封裝技術。此封裝技術的優勢在於：相較於由一個半導體晶片組成的習知封裝，所述封裝技術能夠將具有各種功能的半導體晶片整合在較小區域上。

半導體封裝經設置以實施適用於電子產品的積體電路晶片。半導體封裝通常經組態以使得半導體晶片安裝於印刷電路板上，且接合線或凸塊用於將半導體晶片電連接至印刷電路板。隨著電子行業的發展，已進行各種研究以改良半導體封裝的可靠度及耐久性。

本發明概念的一些實施例提供一種具有增加的結構穩定性的半導體封裝及其製造方法。

本發明概念的一些實施例提供一種具有半導體晶片之間的良好電連接的半導體封裝及其製造方法。

根據本發明概念的一些實施例，半導體封裝可包括：下部結構；以及上部結構，位於下部結構上。下部結構可包含：第一半導體基底；第一穿孔，豎直地穿透第一半導體基底；第一信號襯墊，位於第一半導體基底上，其中第一信號襯墊連接至第一穿孔；第一虛設襯墊，位於第一半導體基底上，其中第一虛設襯墊位於第一信號襯墊之間，且第一虛設襯墊與第一穿孔電分離；以及第一介電層，位於第一半導體基底上，其中第一介電層包圍第一信號襯墊及第一虛設襯墊。上部結構可包含：第二半導體基底；第二信號襯墊及第二虛設襯墊，位於第二半導體基底；以及第二介電層，位於第二半導體基底上，其中第二介電層包圍第二信號襯墊及第二虛設襯墊。第一信號襯墊中的各者可與第二信號襯墊中的一者接觸。第一虛設襯墊中的各者可與第二虛設襯墊中的一者接觸。第一虛設襯墊之間的第一間隔可為第一信號襯墊之間的第二間隔的約0.5倍至約1.5倍。

根據本發明概念的一些實施例，半導體封裝可包括：下部結構；以及上部結構，位於下部結構上。下部結構可包含：第一半導體基底，具有第一區及第一區的一側上的第二區；第一穿孔，位於第一區上，其中第一穿孔豎直地穿透第一半導體基底；第一信號襯墊，位於第一區上，其中第一信號襯墊位於第一半導體基底上且連接至第一穿孔；第一虛設襯墊，位於第二區上，其中第一虛設襯墊位於第一半導體基底上且自第一穿孔電浮置；以及第一介電層，位於第一半導體基底上，其中第一介電層包圍第一信號襯墊及第一虛設襯墊。上部結構可包含：第二半導體基底；第二信號襯墊，位於第二半導體基底上；以及第二介電層，位於第二半導體基底上，其中第二介電層包圍第二信號襯墊。第一介電層與第二介電層可彼此接觸。第一信號襯墊中的各者及第二信號襯墊中的對應者可構成由相同材料形成的單一單式主體。第一虛設襯墊的配置週期可為第一信號襯墊的配置週期的約0.5倍至約1.5倍。

根據本發明概念的一些實施例，半導體封裝可包括：基底；半導體晶粒，堆疊於基底上；以及模製層，位於基底上，其中模製層包圍晶粒。晶粒中的各者可包含：半導體基底，具有裝置區及包圍裝置區的切割道區；第一信號襯墊，位於裝置區上，其中第一信號襯墊位於半導體基底的非主動表面上；第一虛設襯墊，位於裝置區上，其中第一虛設襯墊位於半導體基底的非主動表面上，且第一虛設襯墊位於第一信號襯墊之間；第二虛設襯墊，位於切割道區上，其中第二虛設襯墊位於半導體基底的非主動表面上；以及穿孔，豎直地穿透半導體基底，其中穿孔連接至第一信號襯墊。彼此豎直鄰近的晶粒可彼此接觸且接合。第一信號襯墊的頂部表面可為平坦的。第二虛設襯墊中的至少一者可具有朝向半導體基底凹入的凹面部分。

下文現將參考隨附圖式描述根據本發明概念的態樣的半導體封裝。

圖1示出繪示根據本發明概念的一些實施例的半導體封裝的橫截面視圖。圖2示出繪示圖1的區段A的放大視圖。圖3示出繪示襯墊的配置的平面視圖。圖4至圖7示出繪示襯墊的配置及形狀的平面視圖。

參考圖1及圖2，半導體裝置可包含下部結構10及堆疊於下部結構10上的上部結構30。

下部結構10可包含第一基底12、第一電路層14、第一介電層16以及第一襯墊20。

可設置在第一方向及垂直於第一方向的第二方向上延伸的第一基底12。第一基底12可為諸如半導體晶圓的半導體基底。第一基底12可為塊狀矽基底、絕緣體上矽（silicon-on-insulator；SOI）基底、鍺基底、絕緣體上鍺（germanium-on-insulator；GOI）基底、矽-鍺(SiGe)基底或藉由執行選擇性磊晶生長（selective epitaxial growth；SEG）獲得的磊晶膜基底。第一基底12可包含例如選自以下中的至少一者：矽（Si）、鍺（Ge）、矽鍺（SiGe）、砷化鎵（GaAs）、砷化銦鎵（InGaAs）、砷化鋁鎵（AlGaAs）以及其混合物。替代地，第一基底12可為介電基底，諸如印刷電路板（printed circuit board；PCB）。第一基底12可具有第一區R1及安置於第一區R1之間的第二區R2。

第一電路層14可設置於第一基底12上。第一電路層14可安置於第一基底12的頂部表面上。第一電路層14可包含設置於第一基底12上的第一電路圖案及覆蓋第一電路圖案的第一層間介電層。第一電路圖案可為記憶體電路、邏輯電路或其組合，所述電路中的任一者包含一或多個電晶體。替代地，第一電路圖案可包含被動元件，諸如電阻器、電感器或電容器。

一起參考圖1、圖2以及圖3，第一襯墊20可設置於第一電路層14上。第一襯墊20可安置於第一電路層14的頂部表面上。第一襯墊20可包含第一信號襯墊22及第一虛設襯墊24。第一信號襯墊22可設置於第一基底12的第一區R1上。第一信號襯墊22可為電連接至第一電路層14的第一電路圖案的襯墊。第一虛設襯墊24可安置於第一基底12的第二區R2上。第一虛設襯墊24可為下部結構10中的電浮置襯墊。第一虛設襯墊24可不電連接至第一電路層14的第一電路圖案。舉例而言，第一區R1可界定為其中設置第一信號襯墊22用於傳送下部結構10的電信號的區域，且第二區R2可對應於其中未設置第一信號襯墊22的剩餘區域。圖1、圖2以及圖3描繪設置一個第二區R2，但本發明概念的態樣不限於此。另外，圖3藉助於實例描繪第一區R1及第二區R2的配置及形狀，但本發明概念的態樣不限於此。在第一基底12上，設置於下部結構10中的第一信號襯墊22的數目可為設置於下部結構10中的第一虛設襯墊24的數目約10倍至約100倍。當提及定向、佈局、位置、形狀、大小、組成、量或其他量測時，本文中所使用的諸如「均勻」、「相同」、「相等」、「平面」或「共面」的術語未必意謂完全相同的定向、佈局、位置、形狀、大小、組成、量或其他量測，但意欲涵蓋可例如歸因於製造製程而出現的可接受變化內的幾乎相同的定向、佈局、位置、形狀、大小、組成、量或其他量測。除非上下文或其他陳述另外指示，否則本文中可使用術語「實質上」來強調此含義。舉例而言，描述為「實質上相同」、「實質上相等」或「實質上平面」的術語可為完全相同、相等或平面或可為在可例如歸因於製造製程而出現的可接受變化內的相同、相等或平面。

第一襯墊20可各自具有實質上均勻的厚度。舉例而言，第一襯墊20可各自具有板形狀。根據一些實施例，第一襯墊20可各自具有T形橫截面，所述橫截面包含一體地連接至單一單式主體中的通孔部分及其上覆襯墊部分。第一襯墊20可具有無關於與第一基底12的距離而各自恆定的寬度。替代地，不同於圖1中所繪示的情形，第一襯墊20可具有隨著與第一基底12的距離減小而各自減小的寬度。第一虛設襯墊24可各自具有為第一信號襯墊22中的各者的第二寬度w2的約0.8倍至約1.2倍的第一寬度w1。作為實例，第一寬度w1與第二寬度w2可彼此實質上相同。第一虛設襯墊24之間的第一間隔g1可為第一信號襯墊22之間的第二間隔g2的約0.5倍至約1.5倍。作為實例，第一間隔g1與第二間隔g2可彼此實質上相同。第一虛設襯墊24及第一信號襯墊22當中彼此鄰近的第一虛設襯墊24與第一信號襯墊22之間的第三間隔g3可為第一信號襯墊22之間的第二間隔g2的約0.5倍至約1.5倍。作為實例，第三間隔g3與第二間隔g2可彼此實質上相同。第一襯墊20或第一信號襯墊22及第一虛設襯墊24可以如圖4中所繪示的正方形形式（亦即，圖案）或以如圖5中所繪示的蜂巢形式配置。然而，本發明概念的態樣不限於此。第一虛設襯墊24的第一配置週期p1可為第一信號襯墊22的第二配置週期p2的約0.5倍至約1.5倍。作為實例，第一配置週期p1與第二配置週期p2可彼此實質上相同。第一虛設襯墊24及第一信號襯墊22當中彼此鄰近的第一虛設襯墊24與第一信號襯墊22的第三配置週期p3可為第一信號襯墊22的第二配置週期p2的約0.5倍至約1.5倍。作為實例，第三配置週期p3與第二配置週期p2可彼此實質上相同。第一襯墊20可各自具有如圖4中所繪示的圓形平面形狀。替代地，第一襯墊20可各自具有如圖6中所繪示的四邊形平面形狀、如圖7中所繪示的八邊形平面形狀或任何其他多邊形平面形狀。然而，本發明概念的態樣不限於此，且必要時，可不同地改變第一襯墊20的平面形狀。第一襯墊20可包含金屬材料。舉例而言，第一襯墊20可包含銅（Cu）。

第一信號襯墊22可電連接至第一電路層14的第一電路圖案。舉例而言，如圖1中所繪示，第一連接線15可設置於第一電路層14中。第一連接線15可為豎直地（亦即，在垂直於第一方向及第二方向的第三方向上）穿透設置於第一區R1上的第一電路層14中的第一層間介電層的穿孔。第一連接線15可在第一電路層14中豎直地延伸以耦接至第一信號襯墊22。第一連接線15可將第一電路圖案電連接至第一信號襯墊22。第一連接線15可不設置於第二區R2上。第一連接線15可不耦接至第一虛設襯墊24。儘管圖1中未繪示，但各種導電圖案可設置用於第一電路圖案與第一連接線15之間的連接。不同於圖1中所繪示的情形，第一連接線15可為設置於第一電路層14的介電圖案中的底墊圖案或重佈線圖案。在此情況下，各種導電圖案可設置用於第一電路圖案與第一連接線15之間的連接。然而，本發明概念的態樣不限於此，且必要時，可以各種形狀設置第一電路層14，且可經由視需要不同地改變的組態實現第一信號襯墊22與第一電路層14之間的電連接。

第一介電層16可安置於第一電路層14上。在第一電路層14的頂部表面上，第一介電層16可包圍第一襯墊20。第一襯墊20可具有藉由第一介電層16暴露的頂部表面。舉例而言，當以平面視圖查看時，第一介電層16可包圍但可不覆蓋第一襯墊20。第一介電層16及第一信號襯墊22可具有實質上平坦且彼此共面的頂部表面。第一介電層16及第一虛設襯墊24可具有實質上平坦且彼此共面的頂部表面。然而，本發明概念的態樣不限於此。第一虛設襯墊24中的至少一者的頂部表面可具有自第一介電層16的頂部表面朝向（亦即，在第三方向上）第一基底12凹入的凹面部分。在此情況下，具有凹面部分的第一虛設襯墊24可為第一虛設襯墊24中離第一信號襯墊22最遠的一者。第一介電層16可包含第一基底12或第一電路層14中所包含的材料的氧化物、氮化物或氮氧化物。第一介電層16可包含介電材料，諸如氧化矽（SiO）、氮化矽（SiN）、氮氧化矽（SiON）或碳氮化矽（SiCN）。舉例而言，第一介電層16可包含氧化矽（SiO）。

第一襯墊20可具有其在第一介電層16中的鑲嵌結構。舉例而言，第一襯墊20中的各者可更包含覆蓋第一襯墊20的側向表面及底部表面的第一種子/障壁圖案18。第一種子/障壁圖案18可保形地覆蓋第一襯墊20的側向表面及底部表面。第一種子/障壁圖案18可插入於第一襯墊20與第一介電層16之間以及第一襯墊20與第一電路層14之間。當第一種子/障壁圖案18用作種子圖案時，第一種子/障壁圖案18可包含金屬，諸如金（Au）。當第一種子/障壁圖案18用作障壁圖案時，第一種子/障壁圖案18可包含諸如鈦（Ti）及鉭（Ta）的金屬或諸如氮化鈦（TiN）及氮化鉭（TaN）的金屬氮化物。

仍參考圖1及圖2，上部結構30可設置於下部結構10上。上部結構30可包含第二基底32、第二電路層34、第二介電層36以及第二襯墊40。

可設置在第一方向及第二方向上延伸的第二基底32。第二基底32可為半導體基底，諸如半導體晶圓。第二基底32可為塊狀矽基底、絕緣體上矽（SOI）基底、鍺基底、絕緣體上鍺（GOI）基底、矽-鍺(SiGe)基底或藉由執行選擇性磊晶生長（SEG）獲得的磊晶膜基底。第二基底32可包含例如選自以下中的至少一者：矽（Si）、鍺（Ge）、矽鍺（SiGe）、砷化鎵（GaAs）、砷化銦鎵（InGaAs）、砷化鋁鎵（AlGaAs）以及其混合物。替代地，第二基底32可為介電基底，諸如印刷電路板（PCB）。

第二電路層34可設置於第二基底32上。第二電路層34可安置於第二基底32的底部表面上。第二電路層34可包含設置於第二基底32上的第二電路圖案及覆蓋第二電路圖案的第二層間介電層。第二電路圖案可為記憶體電路、邏輯電路或其組合，所述電路中的任一者包含一或多個電晶體。替代地，第二電路圖案可包含被動元件，諸如電阻器、電感器或電容器。

第二襯墊40可安置於第二電路層34上。第二襯墊40可安置於第二電路層34的底部表面上。第二襯墊40可包含第二信號襯墊42及第二虛設襯墊44。第二信號襯墊42可設置於第二基底32的第一區R1上。第二信號襯墊42可為電連接至第二電路層34的第二電路圖案的襯墊。第二虛設襯墊44可安置於第二基底32的第二區R2上。第二虛設襯墊44可為上部結構30中的電浮置襯墊。第二虛設襯墊44可不電連接至第二電路層34的第二電路圖案。在第二基底32上，設置於上部結構30中的第二信號襯墊42的數目可為設置於上部結構30中的第二虛設襯墊44的數目約10倍至約100倍。

第二襯墊40可各自具有實質上均勻的厚度。舉例而言，第二襯墊40可具有板形狀。根據一些實施例，第二襯墊40可各自具有T形橫截面，所述橫截面包含一體地連接至單一單式主體中的通孔部分及其上覆襯墊部分。第二襯墊40可具有無關於與第二基底32的距離而各自恆定的寬度。替代地，第二襯墊40可具有隨著與第二基底32的距離減小而各自減小的寬度。第二虛設襯墊44可各自具有為第二信號襯墊42中的各者的寬度的約0.8倍至約1.2倍或相同的寬度。第二虛設襯墊44之間的間隔可為第二信號襯墊42之間的間隔的約0.5倍至約1.5倍或相同。第二虛設襯墊44及第二信號襯墊42當中彼此鄰近的第二虛設襯墊44與第二信號襯墊42之間的間隔可為第二信號襯墊42之間的間隔的約0.5倍至約1.5倍或相同。第二信號襯墊42及第二虛設襯墊44可以正方形形式或蜂巢形式配置。第二襯墊40可各自具有圓形平面形狀、四邊形平面形狀、八邊形平面形狀或多邊形平面形狀。第二襯墊40可包含金屬材料。舉例而言，第二襯墊40可包含銅（Cu）。

第二信號襯墊42可電連接至第二電路層34的第二電路圖案。舉例而言，如圖1中所繪示，第二連接線35可設置於第二電路層34中。第二連接線35可為豎直地穿透設置於第一區R1上的第二電路層34中的第二層間介電層的穿孔。第二連接線35可在第二電路層34中豎直地延伸以耦接至第二信號襯墊42。第二連接線35可將第二電路圖案電連接至第二信號襯墊42。第二連接線35可不設置於第二區R2上。第二連接線35可不耦接至第二虛設襯墊44。儘管圖1中未繪示，但各種導電圖案可設置用於第二電路圖案與第二連接線35之間的連接。不同於圖1中所繪示的情形，第二連接線35可為設置於第二電路層34中的介電圖案中的底墊圖案或重佈線圖案。在此情況下，各種導電圖案可設置用於第二電路圖案與第二連接線35之間的連接。然而，本發明概念的態樣不限於此，且必要時，可以多種形狀設置第二電路層34，且可經由視需要不同地改變的組態實現第二信號襯墊42與第二電路層34之間的電連接。

第二介電層36可安置於第二電路層34上。在第二電路層34的底部表面上，第二介電層36可包圍第二襯墊40。第二襯墊40可具有藉由第二介電層36暴露（亦即，不覆蓋）的底部表面。舉例而言，當以平面視圖查看時，第二介電層36可包圍但可不覆蓋第二襯墊40。第二介電層36及第二信號襯墊42可具有其實質上平坦且彼此共面的底部表面。第二介電層36及第二虛設襯墊44可具有其實質上平坦且彼此共面的底部表面。然而，本發明概念的態樣不限於此。第二虛設襯墊44中的至少一者的底部表面可具有自第二介電層36的底部表面朝向第二基底32凹入的凹面部分。在此情況下，具有凹面部分的第二虛設襯墊44可為第二虛設襯墊44中離第二信號襯墊42最遠的一者。第二介電層36可包含第二基底32或第二電路層34中所包含的材料的氧化物、氮化物或氮氧化物。第二介電層36可包含介電材料，諸如氧化矽（SiO）、氮化矽（SiN）、氮氧化矽（SiON）或碳氮化矽（SiCN）。舉例而言，第二介電層36可包含氧化矽（SiO）。

第二襯墊40可具有其在第二介電層36中的鑲嵌結構。舉例而言，第二襯墊40可更包含覆蓋第二襯墊40的側向表面及頂部表面的第二種子/障壁圖案38。第二種子/障壁圖案38可保形地覆蓋第二襯墊40的側向表面及頂部表面。第二種子/障壁圖案38可插入於第二襯墊40與第二介電層36之間及第二襯墊40與第二電路層34之間。當第二種子/障壁圖案38用作種子圖案時，第二種子/障壁圖案38可包含金屬，諸如金（Au）。當第二種子/障壁圖案38用作障壁圖案時，第二種子/障壁圖案38可包含諸如鈦（Ti）及鉭（Ta）的金屬或諸如氮化鈦（TiN）及氮化鉭（TaN）的金屬氮化物。

上部結構30可安置於下部結構10上。下部結構10的第一襯墊20可與上部結構30的第二襯墊40豎直對準。舉例而言，第一信號襯墊22可與第二信號襯墊42豎直對準，且第一虛設襯墊24可與第二虛設襯墊44豎直對準。下部結構10與上部結構30可彼此接觸。應理解，當元件稱為「連接」或「耦接」至另一元件或「位於」另一元件「上」時，所述元件可直接連接或耦接至另一元件或位於另一元件上或可存在介入元件。相反，當元件稱為「直接連接」或「直接耦接」至另一元件，或稱為「接觸」另一元件或「與」另一元件「接觸」時，接觸點處不存在介入元件。

下部結構10的第一介電層16與上部結構30的第二介電層36可接合在下部結構10與上部結構30之間的界面處。在此情況下，第一介電層16及第二介電層36可構成氧化物、氮化物或氮氧化物的混合接合。在本說明書中，術語「混合接合」可指示相同種類的兩個組件合併在其間的界面處的接合。舉例而言，接合第一介電層16與第二介電層36可具有連續組態，且不可見界面可設置於第一介電層16與第二介電層36之間。第一介電層16及第二介電層36可由相同材料形成，且由此第一介電層16與第二介電層36之間可不存在界面。因此，第一介電層16及第二介電層36可設置為一個組件。舉例而言，第一介電層16及第二介電層36可組合以形成單一單式主體。然而，本發明概念的態樣不限於此。第一介電層16及第二介電層36可由彼此不同的材料形成。第一介電層16及第二介電層36可不具有連續組態，且可見界面可設置於第一介電層16與第二介電層36之間。第一介電層16及第二介電層36可不彼此耦接，且可各自設置於個別組件中。以下描述將聚焦於圖1及圖2的實施例。

上部結構30可連接至下部結構10。舉例而言，下部結構10與上部結構30可彼此接觸。下部結構10的第一信號襯墊22可電連接至上部結構30的第二信號襯墊42。

上部結構30可連接至下部結構10。舉例而言，下部結構10與上部結構30可彼此接觸。在下部結構10與上部結構30之間的界面處，下部結構10的第一信號襯墊22可接合至上部結構30的第二信號襯墊42，且下部結構10的第一虛設襯墊24可接合至上部結構30的第二虛設襯墊44。在此組態中，第一信號襯墊22及第二信號襯墊42可於其間構成金屬間混合接合。舉例而言，經接合的第一信號襯墊22及第二信號襯墊42可具有連續組態，且不可見界面可設置於第一信號襯墊22與第二信號襯墊42之間。舉例而言，第一信號襯墊22及第二信號襯墊42可由相同材料形成，且第一信號襯墊22與第二信號襯墊42之間可不存在界面。在此組態中，第一信號襯墊22及第二信號襯墊42可設置為一個組件。舉例而言，第一信號襯墊22及第二信號襯墊42可組合以形成單一單式主體。第一虛設襯墊24及第二虛設襯墊44可於其間構成金屬間混合接合。舉例而言，經接合第一虛設襯墊24及第二虛設襯墊44可具有連續組態，且不可見界面可設置於第一虛設襯墊24與第二虛設襯墊44之間。第一虛設襯墊24及第二虛設襯墊44可組合以形成單一單式主體。

在以下實施例中，將省略對於上文參考圖1至圖7所論述的彼等內容重複的技術特徵的詳細描述，且將詳細論述其差異。相同附圖標號可分配至與上文所論述的根據本發明概念的一些實施例的半導體封裝的彼等組件相同的組件。

圖8示出繪示根據本發明概念的一些實施例的半導體封裝的橫截面視圖。圖9示出繪示圖8的區段B的放大視圖。圖10示出繪示圖8的區段C的放大視圖。

參考圖8至圖10，下部結構10的第一基底12可具有第一區R1及第一區R1的一側上的第二區R2。第一區R1可安置於第一基底12的中心部分上，且第二區R2可安置於第一基底12的邊緣部分上。舉例而言，第二區R2可定位於第一區R1與第一基底12的側向表面之間，且當以平面視圖查看時，第二區R2可包圍第一區R1。第一區R1可為其中半導體元件形成於第一基底12的中心部分上的裝置區域，且第二區R2可為其中無半導體元件形成於第一基底12的邊緣區上的區域。舉例而言，第二區R2可為切割道區域，沿著所述切割道區域執行鋸切製程以分離在半導體封裝製造製程中形成於半導體晶圓上的下部結構10。

第一襯墊20可安置於第一電路層14上。第一襯墊20可包含第一信號襯墊22及第一虛設襯墊24。第一信號襯墊22可設置於第一基底12的第一區R1上。第一虛設襯墊24可設置於第一基底12的第二區R2上。當第二區R2比第一區R1更接近第一基底12的側向表面安置時，當以平面視圖查看時，第一襯墊20中的最外部第一襯墊可為第一虛設襯墊24中的第一虛設襯墊24'。

第一虛設襯墊24可各自具有為第一信號襯墊22中的各者的第二寬度的約0.8倍至約1.2倍的第一寬度。第一虛設襯墊24之間的第一間隔可為第一信號襯墊22之間的第二間隔的約0.5倍至約1.5倍。第一虛設襯墊24及第一信號襯墊22當中彼此鄰近的第一虛設襯墊24與第一信號襯墊22之間的第三間隔可為第一信號襯墊22之間的第二間隔的約0.5倍至約1.5倍。第一虛設襯墊24的第一配置週期可為第一信號襯墊22的第二配置週期的約0.5倍至約1.5倍。第一虛設襯墊24及第一信號襯墊22當中彼此鄰近的第一虛設襯墊24及第一信號襯墊22的第三配置週期可為第一信號襯墊22的第二配置週期的約0.5倍至約1.5倍。

第一介電層16可安置於第一電路層14上。在第一電路層14的頂部表面上，第一介電層16可包圍第一襯墊20。第一介電層16及第一信號襯墊22可具有實質上平坦且彼此共面的頂部表面。舉例而言，第一信號襯墊22的頂部表面可實質上平坦。第一虛設襯墊24中的至少一者可在其頂部表面上具有自第一介電層16的頂部表面朝向（亦即，在第三方向上）第一基底12凹入的凹面部分UD。具有第一虛設襯墊24的凹面部分UD的頂部表面可具有比第一信號襯墊22的頂部表面更接近第一基底12設置的底部末端。第一虛設襯墊24與第一基底12的側向表面之間的距離減小可導致凹面部分UD的深度增加。舉例而言，最外部第一虛設襯墊24'的凹面部分UD可比第一虛設襯墊24的所有其他凹面部分UD更深。凹面部分UD可不設置於第一虛設襯墊24中的鄰近於第一區R1的一者的頂部表面上。不同於圖8中所繪示，凹面部分UD亦可設置於第一虛設襯墊24的鄰近於第一區R1的一者的頂部表面上。

第二襯墊40可安置於上部結構30的第二電路層34上。第二襯墊40可包含第二信號襯墊42及第二虛設襯墊44。第二信號襯墊42可設置於第二基底32的第一區R1上。第二虛設襯墊44可設置於第二基底32的第二區R2上。當第二區R2比第一區R1更接近第一基底12的側向表面安置時，當以平面視圖查看時，第二襯墊40中的最外部第二襯墊可為第二虛設襯墊44中的第二虛設襯墊44'。

第二虛設襯墊44可各自具有為第二信號襯墊42中的各者的寬度的約0.8倍至約1.2倍的寬度。第二虛設襯墊44之間的間隔可為第二信號襯墊42之間的間隔的約0.5倍至約1.5倍。第二虛設襯墊44及第二信號襯墊42當中彼此鄰近的第二虛設襯墊44與第二信號襯墊42之間的間隔可為第二信號襯墊42之間的間隔的約0.5倍至約1.5倍。第二虛設襯墊44的配置週期可為第二信號襯墊42的配置週期的約0.5倍至約1.5倍。第二虛設襯墊44及第二信號襯墊42當中彼此鄰近的第二虛設襯墊44及第二信號襯墊42的配置週期可為第二信號襯墊42的配置週期的約0.5倍至約1.5倍。

第二介電層36可安置於第二電路層34上。在第二電路層34的底部表面上，第二介電層36可包圍第二襯墊40。第二介電層36及第二信號襯墊42可具有實質上平坦且彼此共面的底部表面。舉例而言，第二信號襯墊42的底部表面可實質上平坦。第二虛設襯墊44中的至少一者在其底部表面上可具有自第二介電層36的底部表面朝向第二基底32凹入的凹面部分。具有第二虛設襯墊44的凹面部分的底部表面可具有比第二信號襯墊42的底部表面更接近第二基底32設置的頂部末端。第二虛設襯墊44與第二基底32的側向表面之間的距離減小可致使第二虛設襯墊44的凹面部分UD的深度增加。舉例而言，最外部第二虛設襯墊44'的凹面部分可比第二虛設襯墊44的所有其他凹面部分更深。無凹面部分可設置於第二虛設襯墊44中的鄰近於第一區R1的一者的底部表面上。不同於圖8中所繪示的情形，凹面部分亦可設置於第二虛設襯墊44中的鄰近於第一區R1的一者的底部表面上。

上部結構30可連接至下部結構10。舉例而言，下部結構10與上部結構30可彼此接觸。下部結構10的第一信號襯墊22可電連接至上部結構30的第二信號襯墊42。下部結構10的第一信號襯墊22與上部結構30的第二信號襯墊42可接合在下部結構10與上部結構30之間的界面處。在此組態中，第一信號襯墊22及第二信號襯墊42可於其間構成金屬間混合接合。下部結構10的第一虛設襯墊24與上部結構30的第二虛設襯墊44可接合在下部結構10與上部結構30之間的界面處。間隙IG可存在於具有凹面部分UD的第一虛設襯墊24與具有凹面部分的第二虛設襯墊44之間。

圖11示出繪示根據本發明概念的一些實施例的半導體封裝的橫截面視圖。

參考圖11，下部結構LS及上部結構US可包含半導體基底110、電路層120、通孔130、上部襯墊140s及上部襯墊140d、上部保護層150、下部襯墊160s及下部襯墊160d以及下部保護層170。舉例而言，下部結構LS及上部結構US中的各者可對應於一個半導體晶粒。下部結構LS及上部結構US可對應於參考圖1至圖10所論述的下部結構10及上部結構30。

可設置在第一方向及第二方向上延伸的半導體基底110。半導體基底110可對應於參考圖1至圖10所論述的第一基底12。半導體基底110可具有裝置區DR及切割道區SCR。裝置區DR可為其上在下部結構LS中設置半導體元件及電子電路的區域。切割道區SCR可為在半導體封裝製造製程中沿著其執行鋸切製程以分離形成於半導體晶圓上的半導體封裝的區域，所述區域可為第一基底（參見圖1的12）中不設置半導體元件及電子電路中的任一者的剩餘部分。當以平面視圖查看時，裝置區DR可定位於半導體基底110的中心部分上，且切割道區SCR可包圍裝置區DR。半導體基底110可具有彼此相對的前表面110a及後表面110b。在本說明書中，半導體基底110的前表面110a可經界定以指其上安裝有半導體元件或形成互連線及襯墊的表面，且半導體基底110的後表面110b可經界定以指與前表面相對的表面。

電路層120可包含半導體元件122及裝置佈線部分124。電路層120可對應於參考圖1至圖10所論述的第一電路層14。

半導體元件122可包含設置於半導體基底110的前表面110a上的至少一個電晶體TR。舉例而言，電晶體TR可包含形成於半導體基底110的下部部分上的源極及汲極、安置於半導體基底110的第一表面110a上的閘極電極以及插入於半導體基底110與閘極電極之間的閘極介電層。半導體元件122可包含記憶體電路。儘管未繪示，但半導體元件122可包含半導體基底110的第一表面110a上的淺裝置隔離圖案、邏輯單元或多個記憶胞。替代地，半導體元件122可包含諸如電容器的被動元件。

半導體基底110的前表面110a可藉由裝置層間介電層126覆蓋。裝置層間介電層126可內埋半導體元件122。裝置層間介電層126可包含例如選自氧化矽（SiO）、氮化矽（SiN）以及氮氧化矽（SiON）中的至少一者。替代地，裝置層間介電層126可包含低k介電材料。裝置層間介電層126可具有單層結構或多層結構。當以多層結構的形式設置裝置層間介電層126時，隨後所描述的佈線層可設置於各介電層中，且蝕刻終止層可插入於介電層之間。舉例而言，蝕刻終止層可設置於各介電層的底部表面上。蝕刻終止層可包含例如氮化矽（SiN）、氮氧化矽（SiON）以及碳氮化矽（SiCN）中的一者。

裝置層間介電層126可於其中設置有連接至電晶體TR的裝置佈線部分124。裝置佈線部分124可包含用於水平連接的佈線圖案及用於豎直連接的連接觸點。

佈線圖案可定位於裝置層間介電層126的頂部表面與底部表面之間。圖11描繪佈線圖案的一部分以一個佈線層的形式設置在半導體基底110與裝置層間介電層126的底部表面之間，但本發明概念的態樣不限於此。根據一些實施例，佈線圖案的另一部分可以多個佈線層的形式設置。

佈線圖案的部分128（或底墊圖案）可暴露於裝置層間介電層126的底部表面上。舉例而言，底墊圖案128可為設置於在裝置層間介電層126中的裝置佈線部分124的底部處的佈線圖案。底墊圖案128可安置於裝置區DR上以連接至半導體元件122。底墊圖案128可包含安置於切割道區SCR上的部分128d（在下文中稱為虛設佈線圖案）。虛設佈線圖案128d可與半導體元件122電絕緣。舉例而言，虛設佈線圖案128d可自半導體元件122及連接至半導體元件122的電路電浮置。根據一些實施例，可不設置虛設佈線圖案128d。

連接觸點可將佈線圖案彼此連接，或可將佈線圖案連接至半導體元件122或半導體基底110。舉例而言，連接觸點的部分可豎直地穿透裝置層間介電層126以連接至電晶體TR的源極電極、汲極電極以及閘極電極中的多者或至半導體元件122的各種組件。裝置佈線部分124可包含例如鎢（W）。

通孔130可安置於半導體基底110的裝置區DR上。通孔130可豎直地穿透半導體基底110及裝置層間介電層126以連接至底墊圖案128的部分的頂部表面。通孔130可豎直地穿透裝置層間介電層126及半導體基底110以暴露於半導體基底110的頂部表面上。通孔130可自虛設佈線圖案128d電浮置。通孔130可包含例如鎢（W）。

下部襯墊160s及下部襯墊160d可安置於裝置層間介電層126上。下部襯墊160s及下部襯墊160d可安置於底墊圖案128的底部表面及虛設佈線圖案128d的底部表面上。下部襯墊160s及下部襯墊160d可包含第一信號襯墊160s及第一虛設襯墊160d。第一信號襯墊160s及第一虛設襯墊160d可對應於參考圖8所論述的第二信號襯墊42及第二虛設襯墊44。舉例而言，第一信號襯墊160s及第一虛設襯墊160d的形狀、大小以及配置可與參考圖8所論述的第二信號襯墊42及第二虛設襯墊44的彼等形狀、大小以及配置實質上相同或類似。第一信號襯墊160s可安置於裝置區DR上。第一信號襯墊160s可電連接至半導體元件122。舉例而言，第一信號襯墊160s可耦接至底墊圖案128，且可經由電路層120連接至半導體元件122。第一虛設襯墊160d可安置於切割道區SCR上。第一虛設襯墊160d不包含裝置區中的虛設襯墊。第一虛設襯墊160d可與半導體元件122電絕緣。第一虛設襯墊160d中的至少一者可在其底部表面上具有第一凹面部分UD1。第一虛設襯墊160d與半導體基底110的側向表面之間的距離減小可導致第一凹面部分UD1的深度的增加。下部襯墊（亦即，第一信號襯墊160s及第一虛設襯墊160d）可包含金屬材料。舉例而言，下部襯墊160s及下部襯墊160d可包含銅（Cu）。

下部保護層170可安置於裝置層間介電層126上。在裝置層間介電層126的底部表面上，下部保護層170可覆蓋裝置佈線部分124。下部保護層170可具有實質上平坦底部表面。在裝置層間介電層126的底部表面上，下部保護層170可包圍下部襯墊160s及下部襯墊160d。下部襯墊160s及下部襯墊160d可由下部保護層170暴露。舉例而言，下部保護層170可不覆蓋下部襯墊160s及下部襯墊160d的底部表面及頂部表面。下部保護層170及第一信號襯墊160s可具有實質上平坦且彼此共面的底部表面。下部保護層170可包含氮化矽（SiN）、氧化矽（SiO）、羰化矽（SiOC）、氮氧化矽（SiON）以及碳氮化矽（SiCN）中的一者。

上部襯墊140s及上部襯墊140d可安置於半導體基底110的後表面110b上。上部襯墊140s及上部襯墊140d可包含第二信號襯墊140s及第二虛設襯墊140d。第二信號襯墊140s及第二虛設襯墊140d可對應於參考圖8所論述的第一信號襯墊22及第一虛設襯墊24。舉例而言，第二信號襯墊140s及第二虛設襯墊140d的形狀、大小以及配置可與參考圖8所論述的第一信號襯墊22及第一虛設襯墊24的彼等形狀、大小以及配置實質上相同或類似。第二信號襯墊140s可安置於裝置區DR上。第二信號襯墊140s中的多者可連接至通孔130。舉例而言，通孔130可豎直地穿透半導體基底110以耦接至第二信號襯墊140s的底部表面。第二虛設襯墊140d可安置於切割道區SCR上。第二虛設襯墊140d不包含裝置區中的虛設襯墊。第二虛設襯墊140d可與通孔130電絕緣。第二虛設襯墊140d中的至少一者可在其頂部表面上具有第二凹面部分UD2。第二虛設襯墊140d與半導體基底110的側向表面之間的距離的減小可導致第二凹面部分UD2的深度的增加。上部襯墊140s及上部襯墊140d可包含金屬材料。舉例而言，上部襯墊140s及上部襯墊140d可包含銅（Cu）。

上部保護層150可安置於半導體基底110的後表面110b上。上部保護層150可具有實質上平坦的頂部表面。在半導體基底110上，上部保護層150可包圍上部襯墊140s及上部襯墊140d。上部襯墊140s及上部襯墊140d的頂部表面可由上部保護層150暴露（亦即，不覆蓋）。上部保護層150及第二信號襯墊140s可具有實質上平坦且彼此共面的頂部表面。上部保護層150可包含氮化矽（SiN）、氧化矽（SiO）、羰化矽（SiOC）、氮氧化矽（SiON）以及碳氮化矽（SiCN）中的一者。

上部結構US可具有與下部結構LS的結構實質上相同或類似的結構。舉例而言，上部結構US可包含半導體基底110、電路層120、通孔130、上部襯墊140s及上部襯墊140d、上部保護層150、下部襯墊160s及下部襯墊160d以及下部保護層170。上部結構US可對應於一個半導體晶粒。上部結構可對應於參考圖1至圖10所論述的上部結構30。

上部結構US可安置於下部結構LS上。下部結構LS的上部襯墊140s及上部襯墊140d可與上部結構US的下部襯墊160s及下部襯墊160d豎直對準。下部結構LS與上部結構US可彼此接觸。

在下部結構LS與上部結構US之間的界面處，下部結構LS的上部保護層150可接合至上部結構US的下部保護層170。在此組態中，下部結構LS的上部保護層150及上部結構US的下部保護層170可構成氧化物、氮化物或氮氧化物的混合接合。舉例而言，下部結構LS的上部保護層150及上部結構US的下部保護層170可組合以形成單一單式主體。然而，本發明概念的態樣不限於此。下部結構LS的上部保護層150及上部結構US的下部保護層170可不具有連續組態，且可見界面可設置於下部結構LS的上部保護層150與上部結構US的下部保護層170之間。

上部結構US可連接至下部結構LS。舉例而言，上部結構US與下部結構LS可彼此接觸。在上部結構US與下部結構LS之間的界面處，下部結構LS的上部襯墊140s及上部襯墊140d可接合至上部結構US的下部襯墊160s及下部襯墊160d。下部結構LS的第二信號襯墊140s可接合至上部結構US的第一信號襯墊160s，且下部結構LS的第二虛設襯墊140d可接合至上部結構US的第一虛設襯墊160d。在此情況下，下部結構LS的上部襯墊140s及上部襯墊140d及上部結構US的下部襯墊160s及下部襯墊160d可構成金屬間混合接合。舉例而言，下部結構LS的上部襯墊140s及上部襯墊140d及其接合的上部結構US的下部襯墊160s及下部襯墊160d可具有連續組態，且不可見界面可設置於下部結構LS的上部襯墊140s及上部襯墊140d與上部結構US的下部襯墊160s及下部襯墊160d之間。下部結構LS的上部襯墊140s及上部襯墊140d及其接合的上部結構US的下部襯墊160s及下部襯墊160d可由相同材料形成，且由此下部結構LS的上部襯墊140s及上部襯墊140d與其接合的上部結構US的下部襯墊160s及下部襯墊160d之間可不存在界面。舉例而言，下部結構LS的上部襯墊140s及上部襯墊140d及其接合的上部結構US的下部襯墊160s及下部襯墊160d可組合以形成單一單式主體。當第一虛設襯墊160d及第二虛設襯墊140d具有其凹面部分UD1及凹面部分UD2時，第一虛設襯墊160d及第二虛設襯墊140d可不彼此接合，且一或多個間隙IG可存在於第一虛設襯墊160d與第二虛設襯墊140d之間。

圖12示出繪示根據本發明概念的一些實施例的半導體封裝的橫截面視圖。

圖11描繪僅信號襯墊140s及信號襯墊160s設置於裝置區DR上，但本發明概念的態樣不限於此。

參考圖12，不同於圖11，半導體基底110可具有裝置區DR、切割道區SCR以及虛設區ETR。裝置區DR可在其中未設置信號襯墊140s及信號襯墊160s的區域處具有虛設區ETR。舉例而言，裝置區DR及虛設區ETR可分別對應於參考圖1所論述的第一區R1及第一區R1之間的第二區R2。虛設區ETR的寬度可大於第一信號襯墊160s之間的間隔及第二信號襯墊140s之間的間隔。

底墊圖案128可包含安置於切割道區SCR上的部分128d1（在下文中稱為第一虛設佈線圖案）。第一虛設佈線圖案128d1可與半導體元件122電絕緣。底墊圖案128可包含安置於虛設區ETR上的另一部分128d2（在下文中稱為第二虛設佈線圖案）。第二虛設佈線圖案128d2可與半導體元件122電絕緣。舉例而言，第一虛設佈線圖案128d1及第二虛設佈線圖案128d2可自半導體元件122及連接至半導體元件122的電路電浮置。

裝置層間介電層126可於其上具備下部襯墊160s、下部襯墊160d1以及下部襯墊160d2。下部襯墊160s、下部襯墊160d1以及下部襯墊160d2可分別安置於底墊圖案128、第一虛設佈線圖案128d1以及第二虛設佈線圖案128d2上。下部襯墊160s、下部襯墊160d1以及下部襯墊160d2可包含第一信號襯墊160s、第一虛設襯墊160d1以及第三虛設襯墊160d2。第一信號襯墊160s及第三虛設襯墊160d2可對應於參考圖1所論述的第二信號襯墊42及第二虛設襯墊44。舉例而言，第一信號襯墊160s及第三虛設襯墊160d2的形狀、大小以及配置可與參考圖1所論述的第二信號襯墊42及第二虛設襯墊44的彼等形狀、大小以及配置實質上相同或類似。第一信號襯墊160s可安置於裝置區DR上。第一虛設襯墊160d1可安置於切割道區SCR上且可與半導體元件122電絕緣。第三虛設襯墊160d2可安置於虛設區ETR上且可與半導體元件122電絕緣。

半導體基底110可在其後表面110b上具備上部襯墊140s、上部襯墊140d1以及上部襯墊140d2。上部襯墊140s、上部襯墊140d1以及上部襯墊140d2可包含第二信號襯墊140s、第二虛設襯墊140d1以及第四虛設襯墊140d2。第二信號襯墊140s及第四虛設襯墊140d2可對應於參考圖1所論述的第一信號襯墊22及第一虛設襯墊24。舉例而言，第二信號襯墊140s及第四虛設襯墊140d2的形狀、大小以及配置可與參考圖1所論述的第一信號襯墊22及第一虛設襯墊24的彼等形狀、大小以及配置實質上相同或類似。第二信號襯墊140s可安置於裝置區DR上。第二虛設襯墊140d1可安置於切割道區SCR上且可與通孔130電絕緣。第四虛設襯墊140d2可安置於虛設區ETR上且可與通孔130電絕緣。

上部結構US可連接至下部結構LS。在上部結構US與下部結構LS之間的界面處，下部結構LS的上部襯墊140s、上部襯墊140d1以及上部襯墊140d2可接合至上部結構US的下部襯墊160s、下部襯墊160d1以及下部襯墊160d2。下部結構LS的第二信號襯墊140s可接合至上部結構US的第一信號襯墊160s，下部結構LS的第二虛設襯墊140d1可接合至上部結構US的第一虛設襯墊160d1，且下部結構LS的第四虛設襯墊140d2可接合至上部結構US的第三虛設襯墊160d2。

圖13及圖14示出繪示根據本發明概念的一些實施例的半導體封裝的橫截面視圖。

圖11的實施例繪示下部結構LS及上部結構US包含所有第一虛設襯墊160d及第二虛設襯墊140d，但本發明概念的態樣不限於此。

如圖13中所繪示，下部結構LS及上部結構US均可不具有第一虛設襯墊160d。上部結構US與下部結構LS可彼此接觸。在上部結構US與下部結構LS之間的界面處，下部結構LS的第二信號襯墊140s可接合至上部結構US的第一信號襯墊160s。下部結構LS的第二虛設襯墊140d可與上部結構US的下部保護層170接觸。

替代地，如圖14中所繪示，下部結構LS及上部結構US可均不具有第二虛設襯墊140d。上部結構US與下部結構LS可彼此接觸。在上部結構US與下部結構LS之間的界面處，下部結構LS的第二信號襯墊140s可接合至上部結構US的第一信號襯墊160s。上部結構US的第一虛設襯墊160d可與下部結構LS的上部保護層150接觸。

圖15示出繪示根據本發明概念的一些實施例的半導體模組的橫截面視圖。

參考圖15，可設置基底700。基底700可為封裝基底，諸如印刷電路板（PCB）或設置於封裝中的插入式基底。替代地，基底700可為其上形成或整合有半導體元件的半導體基底。基底700可包含基底基礎層710及形成於基底基礎層710上的基底佈線層720。基底佈線層720可包含暴露於基底基礎層710的頂部表面上的第一基底襯墊722及覆蓋基底基礎層710且包圍第一基底襯墊722的基底保護層724。替代地，第一基底襯墊722可具有與基底保護層724的頂部表面共面的其頂部表面。可設置暴露於基底基礎層710的底部表面上的第二基底襯墊730。第一基底襯墊722及第二基底襯墊730可包含導電材料，諸如金屬。第一基底襯墊722及第二基底襯墊730可包含例如銅（Cu）。基底保護層724可包含介電材料，諸如包含於基底基礎層710中的材料的氧化物、氮化物或氮氧化物。舉例而言，基底保護層724可包含氧化矽（SiO）。

基底700可具有安置於其底部表面上的基底連接端子740。基底連接端子740可設置於基底700的第二基底襯墊730上。基底連接端子740可包含焊球或焊料凸塊。根據基底連接端子740的類型及配置，半導體模組可以球柵陣列（ball grid array；BGA）、精細球柵陣列（fineball grid array；FBGA）或地柵陣列（land grid array；LGA）的形式設置。

晶片堆疊可安置於基底700上。晶片堆疊可包含堆疊於基底700上的一或多個半導體晶片800及半導體晶片800'。半導體晶片800及半導體晶片800'中的各者可為記憶體晶片，諸如DRAM、SRAM、MRAM或快閃記憶體。替代地，半導體晶片800及半導體晶片800'中的各者可為邏輯晶片。圖15描繪安置一個晶片堆疊，但本發明概念的態樣不限於此。當晶片堆疊設置成多個時，晶片堆疊可在基底700上彼此間隔開。

半導體晶片800及半導體晶片800'中的各者可包含半導體基底810、電路層820、通孔830、下部信號襯墊840s、下部虛設襯墊840d、下部保護層850、上部信號襯墊860s、上部虛設襯墊860d以及上部保護層870。半導體晶片800及半導體晶片800'中的各者可對應於一個半導體晶粒。安置於頂部末端的半導體晶片800'可不包含通孔830、上部信號襯墊860s、上部虛設襯墊860d以及上部保護層870中的任一者。

半導體晶片800及半導體晶片800'中的各者可具有與參考圖11至圖14所論述的下部結構LS或上部結構US的結構相同或類似的結構。圖11至圖14的下部結構LS或上部結構US的描述可適用於半導體晶片800及半導體晶片800'。

基底700可於其上具備覆蓋晶片堆疊的模製層900。模製層900可保護晶片堆疊。模製層900可包含介電材料。舉例而言，模製層900可包含環氧樹脂模製化合物（epoxy molding compound；EMC）。

圖16至圖21示出繪示根據本發明概念的一些實施例的製造半導體封裝的方法的橫截面視圖。

參考圖16，可設置第一基底12。第一基底12可為半導體基底。第一基底12可具有第一區R1及第一區R1的一側上的第二區R2。第一區R1可安置於第一基底12的中心部分上，且第二區R2可安置於第一基底12的邊緣部分上。舉例而言，第二區R2可定位於第一區R1與第一基底12的側向表面之間，且當以平面視圖查看時，第二區R2可包圍第一區R1。第一區R1可為其中半導體元件形成於第一基底12的中心部分上的裝置區，且第二區R2可為其中無半導體元件形成於第一基底12的邊緣區上的區。

第一電路層14可形成於第一基底12上。第一電路層14可具有用於將第一基底12連接至第一襯墊（參見圖19的20）的第一連接線15。第一連接線15可形成於第一區R1上。

介電材料可經沈積以在第一電路層14上形成第一介電層16。第一介電層16可覆蓋第一區R1及第二區R2上的第一電路層14。

參考圖17，第一介電層16可經圖案化以形成其中設置第一襯墊（參見圖19的20）的開口OP。舉例而言，遮罩圖案MP可形成於第一介電層16上，且接著遮罩圖案MP可用作蝕刻遮罩以圖案化第一介電層16。圖案化製程可繼續直至第一電路層14暴露為止。舉例而言，開口OP中的一或多者可暴露第一區R1上的第一連接線15。開口OP中的另一或多者可暴露第二區R2上的第一電路層14的頂部表面。

參考圖18，可移除遮罩圖案MP。

第一種子/障壁層19可形成於第一介電層16上。第一種子/障壁層19可形成以保形地覆蓋第一介電層16。舉例而言，第一種子/障壁層19可覆蓋第一介電層16的頂部表面，且亦可覆蓋開口OP的底部側向表面及內部側向表面。

第一導電層26可形成於第一介電層16上，填充開口OP。第一導電層26的形成可包含其中第一種子/障壁層19用作種子的電鍍製程。第一導電層26可包含金屬材料，諸如銅（Cu）。第一導電層26可覆蓋第一介電層16的頂部表面。

參考圖19，可對第一導電層26執行第一平坦化製程。第一平坦化製程可包含化學機械研磨（chemical mechanical polishing；CMP）製程。在第一平坦化製程中，第一襯墊20及第一種子/障壁圖案18可形成於開口OP中。舉例而言，第一導電層26及第一種子/障壁層19可自第一介電層16的頂部表面部分移除，且第一介電層16的頂部表面可暴露。第一襯墊20可包含定位於第一區R1上的第一信號襯墊22及定位於第二區R2上的第一虛設襯墊24。

第一導電層26可在第一平坦化製程期間經過度蝕刻。舉例而言，第一襯墊20中的至少一者可經過度蝕刻以具有凹面的頂部表面。可不對定位於安置於第一基底12的中心部分上的第一區R1上的第一信號襯墊22執行過度蝕刻。可對定位於安置於第一基底12的邊緣部分上的第二區R2上的第一虛設襯墊24執行過度蝕刻。舉例而言，在第一平坦化製程期間，第一虛設襯墊24可形成以在其頂部表面上具有凹面部分UD。第一信號襯墊22可具有實質上平坦且與第一介電層16的頂部表面共面的其頂部表面。第一襯墊20與第一基底12的側向表面之間的距離的減小可導致第一導電層26的過度蝕刻的深度的增加或凹面部分UD的深度的增加。經由上文所提及的製程，下部結構10可形成。

參考圖20，上部結構30可形成。上部結構30的形成可與下部結構10的形成實質上相同或類似。舉例而言，可設置具有第一區R1及第二區R2的第二基底32。第二電路層34可形成於第二基底32上。第二介電層36可形成於第二電路層34上。第二介電層36可經圖案化，且接著第二介電層36的開口可用導電材料填充以形成第二種子/障壁層及第二導電層。第二導電層及第二種子/障壁層可經歷第二平坦化製程以形成第二襯墊40。第二襯墊40可包含定位於第一區R1上的第二信號襯墊42及定位於第二區R2上的第二虛設襯墊44。

第二導電層可在第二平坦化製程期間經過度蝕刻。舉例而言，第二襯墊40中的至少一者可經過度蝕刻以具有凹面的底部表面。可不對定位於第一區R1或第二基底32的中心部分上的第二信號襯墊42執行過度蝕刻。可對定位於安置於第二基底32的邊緣部分上的第二區R2上的第二虛設襯墊44執行過度蝕刻。舉例而言，在第二平坦化製程期間，第二虛設襯墊44可形成以在其底部表面上具有凹面部分UD。第二信號襯墊42可具有實質上平坦且與第二介電層36的底部表面共面的其底部表面。第二襯墊40與第二基底32的側向表面之間的距離的減小可導致凹面部分UD的深度的增加。經由上文所提及的製程，上部結構30可形成。

返回參考圖21，上部結構30可設置於下部結構10上。舉例而言，上部結構30可置放於下部結構10上以允許第一襯墊20與第二襯墊40豎直地對準。

隨後，下部結構10與上部結構30可彼此接觸。包含於下部結構10中的第一介電層16的頂部表面可與包含於上部結構30中的第二介電層36的底部表面接觸。包含於下部結構10中的第一襯墊20的頂部表面可與包含於上部結構30中的第二襯墊40的底部表面接觸。根據形成於第一虛設襯墊24上的凹面部分（參見圖19的UD）的形狀及形成於第二虛設襯墊44上的凹面部分（參見圖20的UD）的形狀，一或多個間隙IG可形成於第一虛設襯墊24與第二虛設襯墊44之間。

可對下部結構10及上部結構30執行退火製程。退火製程可將下部結構10的第一信號襯墊22接合至上部結構30的第二信號襯墊42，且亦可將下部結構10的第一虛設襯墊24接合至上部結構30的第二虛設襯墊44。第一襯墊20與第二襯墊40之間的接合可自動地執行。舉例而言，第一襯墊20及第二襯墊40可由相同材料（例如，銅（Cu））形成，且可藉由金屬間混合接合製程彼此接合，所述金屬間混合接合製程由彼此接觸的第一襯墊20與第二襯墊40之間的界面處的表面活化產生。跨間隙IG彼此間隔開的第一虛設襯墊24與第二虛設襯墊44可在退火製程期間不彼此接合。

退火製程可將下部結構10的第一介電層16接合至上部結構30的第二介電層36。舉例而言，在退火製程中，第一介電層16及第二介電層36可形成氧化矽（SiO）層。舉例而言，第一介電層16及第二介電層36可全部包含氧化矽（SiO），且可在退火製程期間組合以形成單一單式主體。

根據本發明概念的一些實施例，在彼此鄰近安置的多個襯墊當中，虛設襯墊24及虛設襯墊44相較於信號襯墊22及信號襯墊42可位於基底12及基底32的邊緣區域上。定位於第一襯墊20及第二襯墊40當中的外部的一或多個襯墊可在用於形成第一襯墊20或第二襯墊40的平坦化製程期間經過度蝕刻。舉例而言，根據本發明概念的一些實施例，外部定位虛設襯墊24及虛設襯墊44可經過度蝕刻而非信號襯墊22及信號襯墊42。因此，可防止信號襯墊22及信號襯墊42由在下部結構10與上部結構30之間的接合製程中形成於襯墊上的凹面部分所引起的接合故障。儘管接合故障出現在其上形成有凹面部分UD的虛設襯墊24與虛設襯墊44之間，但虛設襯墊24及虛設襯墊44可與半導體封裝的電路及連接線無關，且虛設襯墊24與虛設襯墊44之間的接合故障可不對半導體封裝的電性質具有影響。因此，可有可能提供一種具有較少故障出現的半導體製造方法及一種具有增加的結構穩定性及改良之電性質的半導體封裝。

在製造根據本發明概念的一些實施例的半導體封裝的方法中，相較於信號襯墊，彼此鄰近安置的多個襯墊當中的虛設襯墊可位於半導體基底的邊緣區域上。位於襯墊當中的外部位置的一或多個襯墊可在用於形成上部結構或下部結構的襯墊的平坦化製程期間經過度蝕刻。根據本發明概念的一些實施例，外部定位虛設襯墊可經過度蝕刻而非信號襯墊。因此，可防止信號襯墊由在下部結構與上部結構之間的接合製程中形成於襯墊上的凹面部分所引起的接合故障。儘管接合故障出現在其上形成有凹面部分的虛設襯墊之間，但虛設襯墊可與半導體封裝的電路及連接線無關，且虛設襯墊之間的接合故障可不對半導體封裝的電性質具有影響。因此，可有可能提供一種具有較少故障出現的半導體製造方法及一種具有增加的結構穩定性及改良之電性質的半導體封裝。

儘管本發明概念的態樣已結合隨附圖式中所示出的本發明概念的一些實施例而描述，但所屬領域中具有通常知識者應理解，在不脫離本發明概念的態樣的精神及基本特徵的情況下，可在其中進行形式及細節的變化。上文所揭露的實施例將因此視為說明性而非限制性的。

10:下部結構 12:第一基底 14:第一電路層 15:第一連接線 16:第一介電層 18:第一種子/障壁圖案 20:第一襯墊 22:第一信號襯墊 24、24':第一虛設襯墊 26:第一導電層 30:上部結構 32:第二基底 34:第二電路層 35:第二連接線 36:第二介電層 38:第二種子/障壁圖案 40:第二襯墊 42:第二信號襯墊 44、44':第二虛設襯墊 110:半導體基底 110a:前表面 110b:後表面 120:電路層 122:半導體元件 124:裝置佈線部分 126:裝置層間介電層 128:底墊圖案 128d:虛設佈線圖案 128d1:第一虛設佈線圖案 128d2:第二虛設佈線圖案 130:通孔 140s:上部襯墊/第二信號襯墊 140d:上部襯墊/第二虛設襯墊 140d1:上部襯墊/第二虛設襯墊 140d2:上部襯墊/第四虛設襯墊 150:上部保護層 160s:下部襯墊/第一信號襯墊 160d:下部襯墊/第一虛設襯墊 160d1:下部襯墊/第一虛設襯墊 160d2:下部襯墊/第三虛設襯墊 170:下部保護層 700:基底 710:基底基礎層 720:基底佈線層 722:第一基底襯墊 724:基底保護層 730:第二基底襯墊 740:基底連接端子 800、800':半導體晶片 810:半導體基底 820:電路層 830:通孔 840s:下部信號襯墊 840d:下部虛設襯墊 850:下部保護層 860s:上部信號襯墊 860d:上部虛設襯墊 870:上部保護層 900:模製層 A、B、C:區段 DR:裝置區 ETR:虛設區 g1:第一間隔 g2:第二間隔 g3:第三間隔 IG:間隙 LS:下部結構 MP:遮罩圖案 OP:開口 p1:第一配置週期 p2:第二配置週期 p3:第三配置週期 R1:第一區 R2:第二區 SCR:切割道區 TR:電晶體 UD:凹面部分 UD1:第一凹面部分 UD2:第二凹面部分 US:上部結構 w1:第一寬度 w2:第二寬度

圖1示出繪示根據本發明概念的一些實施例的半導體封裝的橫截面視圖。 圖2示出繪示圖1的區段A的放大視圖。 圖3示出繪示襯墊的配置的平面視圖。 圖4至圖7示出繪示襯墊的配置及形狀的平面視圖。 圖8示出繪示根據本發明概念的一些實施例的半導體封裝的橫截面視圖。 圖9示出繪示圖8的區段B的放大視圖。 圖10示出繪示圖8的區段C的放大視圖。 圖11至圖14示出繪示根據本發明概念的一些實施例的半導體封裝的橫截面視圖。 圖15示出繪示根據本發明概念的一些實施例的半導體模組的橫截面視圖。 圖16至圖21示出繪示根據本發明概念的一些實施例的製造半導體封裝的方法的橫截面視圖。

10:下部結構

12:第一基底

14:第一電路層

15:第一連接線

16:第一介電層

18:第一種子/障壁圖案

20:第一襯墊

22:第一信號襯墊

24:第一虛設襯墊

30:上部結構

32:第二基底

34:第二電路層

35:第二連接線

36:第二介電層

38:第二種子/障壁圖案

40:第二襯墊

42:第二信號襯墊

44:第二虛設襯墊

A:區段

R1:第一區

R2:第二區

Claims (20)

1. 一種半導體封裝，包括： 下部結構；以及 上部結構，位於所述下部結構上， 其中所述下部結構包含： 第一半導體基底； 第一穿孔，豎直地穿透所述第一半導體基底； 第一信號襯墊，位於所述第一半導體基底上，其中所述第一信號襯墊連接至所述第一穿孔； 第一虛設襯墊，位於所述第一半導體基底上，其中所述第一虛設襯墊安置於所述第一信號襯墊之間，且所述第一虛設襯墊與所述第一穿孔電分離；以及 第一介電層，位於所述第一半導體基底上，其中所述第一介電層包圍所述第一信號襯墊及所述第一虛設襯墊， 其中所述上部結構包含： 第二半導體基底； 第二信號襯墊及第二虛設襯墊，位於所述第二半導體基底上；以及 第二介電層，位於所述第二半導體基底上，其中所述第二介電層包圍所述第二信號襯墊及所述第二虛設襯墊， 其中所述第一信號襯墊中的各者與所述第二信號襯墊中的一者接觸， 其中所述第一虛設襯墊中的各者與所述第二虛設襯墊中的一者接觸，以及 其中所述第一虛設襯墊之間的第一間隔為所述第一信號襯墊之間的第二間隔的約0.5倍至約1.5倍。
2. 如請求項1所述的半導體封裝，其中所述第一虛設襯墊及所述第一信號襯墊當中彼此鄰近的所述第一虛設襯墊與所述第一信號襯墊之間的第三間隔為所述第一信號襯墊之間的所述第二間隔的約0.5倍至約1.5倍。
3. 如請求項1所述的半導體封裝，其中所述第一虛設襯墊的寬度為所述第一信號襯墊的寬度的約0.8倍至約1.2倍。
4. 如請求項1所述的半導體封裝，其中所述下部結構中的所述第一信號襯墊的數目為所述下部結構中的所述第一虛設襯墊的數目的約10倍至約100倍。
5. 如請求項1所述的半導體封裝，其中所述第一信號襯墊及所述第一虛設襯墊包含圓形平面形狀、四邊形平面形狀、八邊形平面形狀或多邊形平面形狀。
6. 如請求項1所述的半導體封裝，其中當以平面視圖查看時，所述第一虛設襯墊以正方形形式或蜂巢形式配置。
7. 如請求項1所述的半導體封裝，其中所述下部結構更包含位於所述第一半導體基底中且連接至所述第一虛設襯墊的虛設佈線線路，以及 其中所述虛設佈線線路自所述第一穿孔電浮置。
8. 如請求項1所述的半導體封裝，其中 所述第一半導體基底包含其上設置有所述第一信號襯墊及所述第一虛設襯墊的裝置區及包圍所述裝置區的切割道區， 所述下部結構更包含位於所述切割道區上的第三虛設襯墊，以及 當以平面視圖查看時，所述第三虛設襯墊位於所述第一信號襯墊與所述第一半導體基底的側向表面之間。
9. 如請求項8所述的半導體封裝，其中 所述第一信號襯墊的頂部表面為平坦的， 所述第三虛設襯墊的頂部表面具有朝向所述第一半導體基底的凹面部分，以及 所述第三虛設襯墊的所述頂部表面的底部末端比所述第一信號襯墊的所述頂部表面更接近所述第一半導體基底。
10. 如請求項1所述的半導體封裝，其中 所述第一信號襯墊中的各者與所述第二信號襯墊中的對應者彼此接觸以構成由相同材料形成的單一單式主體，以及 所述第一虛設襯墊中的各者與所述第二虛設襯墊中的對應者彼此接觸以構成由相同材料形成的單一單式主體。
11. 如請求項1所述的半導體封裝，其中所述第一信號襯墊的頂部表面及所述第一介電層的頂部表面為平坦的且彼此共面。
12. 一種半導體封裝，包括： 下部結構；以及 上部結構，位於所述下部結構上， 其中所述下部結構包含： 第一半導體基底，具有第一區及位於所述第一區的一側上的第二區； 第一穿孔，位於所述第一區上，其中所述第一穿孔豎直地穿透所述第一半導體基底； 第一信號襯墊，位於所述第一區上，其中所述第一信號襯墊位於所述第一半導體基底上且連接至所述第一穿孔； 第一虛設襯墊，位於所述第二區上，其中所述第一虛設襯墊位於所述第一半導體基底上且自所述第一穿孔電浮置；以及 第一介電層，位於所述第一半導體基底上，其中所述第一介電層包圍所述第一信號襯墊及所述第一虛設襯墊， 其中所述上部結構包含： 第二半導體基底； 第二信號襯墊，位於所述第二半導體基底上；以及 第二介電層，位於所述第二半導體基底上，其中所述第二介電層包圍所述第二信號襯墊， 其中所述第一介電層與所述第二介電層彼此接觸， 其中所述第一信號襯墊中的各者及所述第二信號襯墊中的對應者構成由相同材料形成的單一單式主體，以及 其中所述第一虛設襯墊的配置週期為所述第一信號襯墊的配置週期的約0.5倍至約1.5倍。
13. 如請求項12所述的半導體封裝，其中所述第一信號襯墊中的一者與所述第一虛設襯墊中的一者之間的第一間隔為所述第一信號襯墊之間的第二間隔的約0.5倍至約1.5倍，所述第一信號襯墊中的所述一者與所述第一虛設襯墊中的所述一者鄰近於所述第一區與所述第二區之間的界面。
14. 如請求項12所述的半導體封裝，其中 所述第一區對應於位於所述第一半導體基底的中心部分上的裝置區，以及 所述第二區對應於位於所述第一半導體基底的邊緣部分上的切割道區，所述切割道區包圍所述裝置區。
15. 如請求項12所述的半導體封裝，其中 所述第一區設置成多個，以及 所述第二區安置於所述第一區之間。
16. 如請求項12所述的半導體封裝，其中 所述上部結構更包含位於所述第二基底上且與所述第二信號襯墊間隔開的第二虛設襯墊， 在所述第二半導體基底上，所述第二介電層包圍所述第二信號襯墊及所述第二虛設襯墊，以及 所述第一虛設襯墊中的各者及所述第二虛設襯墊中的對應者構成由相同材料形成的單一單式主體。
17. 如請求項12所述的半導體封裝，其中所述第一介電層的頂部表面及所述第一信號襯墊的頂部表面為平坦的且彼此共面。
18. 如請求項12所述的半導體封裝，其中所述第一虛設襯墊中的至少一者具有自所述第一介電層的頂部表面朝向所述第一半導體基底凹入的凹面部分。
19. 如請求項18所述的半導體封裝，其中所述第一區與所述第一虛設襯墊之間的距離的增加對應於所述第一虛設襯墊的所述凹面部分的深度的增加。
20. 一種半導體封裝，包括： 基底； 半導體晶粒，堆疊於所述基底上；以及 模製層，位於所述基底上，其中所述模製層包圍所述晶粒， 其中所述晶粒中的各者包含： 半導體基底，具有裝置區及包圍所述裝置區的切割道區； 第一信號襯墊，位於所述裝置區上，其中所述第一信號襯墊位於所述半導體基底的非主動表面上； 第一虛設襯墊，位於所述裝置區上，其中所述第一虛設襯墊位於所述半導體基底的所述非主動表面上，且所述第一虛設襯墊位於所述第一信號襯墊之間； 第二虛設襯墊，位於所述切割道區上，其中所述第二虛設襯墊位於所述半導體基底的所述非主動表面上；以及 穿孔，豎直地穿透所述半導體基底，其中所述穿孔連接至所述第一信號襯墊， 其中彼此豎直鄰近的所述晶粒彼此接觸且接合， 其中所述第一信號襯墊的頂部表面為平坦的，以及 其中所述第二虛設襯墊中的至少一者具有朝向所述半導體基底凹入的凹面部分。