KR20210065353A - 반도체 패키지 - Google Patents

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KR20210065353A
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semiconductor chip
semiconductor
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남걸
장근호
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

본 발명의 일 실시예는, 베이스 칩, 상기 베이스 칩 상에 배치되는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩, 상기 베이스 칩과 상기 제1 반도체 칩 사이에 배치되는 제1 절연층, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되는 제2 절연층, 상기 제1 절연층을 관통하며 상기 베이스 칩과 상기 제1 반도체 칩을 연결하는 제1 연결 범프 및 상기 제2 절연층을 관통하며 상기 제1 반도체 칩과 상기 제2 반도체 칩을 연결하는 제2 연결 범프를 포함하며, 상기 베이스 칩의 폭은 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 폭 보다 크고, 상기 제1 절연층과 상기 제2 절연층은 서로 다른 물질을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화되고 있고, 전자기기에 사용되는 반도체 패키지는 소형화 및 경량화와 함께 고성능 및 대용량이 요구되고 있다. 소형화 및 경량화와 함께 고성능 및 대용량을 구현하기 위하여, 관통 전극(through silicon via, TSV)을 포함하는 반도체 칩들 및 상기 반도체 칩들이 적층된 반도체 패키지에 대한 연구 및 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 방열성과 생산성이 향상된 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 베이스 칩, 상기 베이스 칩 상에 배치되는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩, 상기 베이스 칩과 상기 제1 반도체 칩 사이에 배치되는 제1 절연층, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되는 제2 절연층, 상기 제1 절연층을 관통하며 상기 베이스 칩과 상기 제1 반도체 칩을 연결하는 제1 연결 범프 및 상기 제2 절연층을 관통하며 상기 제1 반도체 칩과 상기 제2 반도체 칩을 연결하는 제2 연결 범프를 포함하며, 상기 베이스 칩의 폭은 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 폭 보다 크고, 상기 제1 절연층과 상기 제2 절연층은 서로 다른 물질을 포함하는 반도체 패키지를 제공한다.
또한, 베이스 칩, 상기 베이스 칩 상의 제1 반도체 칩, 상기 제1 반도체 칩 상에서 상기 제1 반도체 칩의 상면에 수직한 방향으로 적층되는 복수의 제2 반도체 칩들, 상기 베이스 칩과 상기 제1 반도체 칩 사이의 제1 절연층, 상기 복수의 제2 반도체 칩들 각각의 하면의 복수의 제2 절연층들, 상기 제1 절연층을 관통하며 상기 베이스 칩과 상기 제1 반도체 칩을 전기적으로 연결하는 제1 연결 범프 및 상기 복수의 제2 절연층들을 각각 관통하며, 상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩들을 전기적으로 연결하는 제2 연결 범프들을 포함하며, 상기 제1 절연층의 폭은 상기 제1 반도체 칩의 폭과 동일하고, 상기 제2 절연층들 각각의 폭은 상기 제1 반도체 칩의 폭 보다 크고, 상기 제1 절연층과 상기 제2 절연층은 서로 다른 물질을 포함하는 반도체 패키지를 제공한다.
또한, 베이스 바디, 상기 베이스 바디의 상면에 배치된 베이스 상부 연결 패드, 및 상기 베이스 바디를 관통하며 상기 베이스 상부 연결 패드와 연결되는 베이스 관통 전극을 포함하는 베이스 칩, 상기 베이스 칩 상에 배치되며, 제1 칩 바디, 상기 제1 칩 바디의 하면 및 상면에 각각 배치된 제1 하부 연결 패드와 제1 상부 연결 패드, 및 상기 제1 칩 바디를 관통하며 상기 제1 하부 연결 패드와 상기 제1 상부 연결 패드를 연결시키는 제1 관통 전극을 각각 포함하며, 상기 베이스 칩의 상면에 수직한 방향으로 적층된 복수의 제1 반도체 칩들, 상기 복수의 제1 반도체 칩들 상에 배치되며, 제2 칩 바디, 상기 제2 칩 바디의 하면 및 상면에 각각 배치된 제2 하부 연결 패드와 제2 상부 연결 패드, 및 상기 제2 칩 바디를 관통하며 상기 제2 하부 연결 패드와 상기 제2 상부 연결 패드를 연결시키는 제2 관통 전극을 각각 포함하며, 상기 제1 반도체 칩의 상면에 수직한 방향으로 적층된 복수의 제2 반도체 칩들, 상기 복수의 제1 반도체 칩들 각각의 하면에 배치되는 복수의 제1 절연층들, 상기 복수의 제2 반도체 칩들 각각의 하면에 배치되는 복수의 제2 절연층들, 상기 복수의 제1 절연층들을 각각 관통하며 상기 제1 하부 연결 패드를 상기 베이스 상부 연결 패드 또는 상기 제1 상부 연결 패드와 연결시키는 복수의 제1 연결 범프들 및 상기 복수의 제2 절연층들을 각각 관통하며 상기 제2 하부 연결 패드를 상기 제1 상부 연결 패드 또는 상기 제2 상부 연결 패드와 연결시키는 복수의 제2 연결 범프들을 포함하며, 상기 복수의 제1 반도체 칩들의 개수는 상기 복수의 제2 반도체 칩들의 개수 보다 적고, 상기 베이스 칩의 폭은 상기 복수의 제1 반도체 칩들 및 상기 복수의 제2 반도체 칩들의 폭 보다 크고, 상기 복수의 제1 절연층들과 상기 복수의 제2 절연층들은 서로 다른 물질을 포함하는 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 적층된 반도체 칩들 사이에 서로 다른 종류의 절연층을 형성함으로써, 방열성과 생산성이 향상된 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 7 내지 13은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(1a)를 나타내는 단면도이다.
도 1을 참조하면, 일 실시예에 따른 반도체 패키지(1a)는, 베이스 칩(C0), 제1 반도체 칩(C1), 제2 반도체 칩(C2), 제3 반도체 칩(C3), 제1 내지 제3 절연층(150, 250, 350), 제1 내지 제3 연결 범프(160, 260, 360)를 포함할 수 있다. 또한, 상기 베이스 칩(C0)의 폭(W0)은 상기 제1 반도체 칩(C1) 및 상기 제2 반도체 칩(C2)의 폭(W1) 보다 크고, 상기 제1 절연층은 상기 제2 절연층 및 상기 제3 절연층과 서로 다른 물질을 포함할 수 있고, 상기 제2 절연층과 상기 제3 절연층은 서로 동일한 물질을 포함할 수 있다.
상기 베이스 칩(C0)은 베이스 바디(510), 상기 베이스 바디(510)의 하면 및 상면에 각각 배치된 베이스 하부 연결 패드(520)과 베이스 상부 연결 패드(540), 및 상기 베이스 바디(510)를 관통하며 상기 베이스 하부 연결 패드(520)와 상기 베이스 상부 연결 패드(540)를 연결시키는 베이스 관통 전극(530)을 포함할 수 있다. 상기 베이스 칩(C0)의 하면 상에는 베이스 연결 범프(560)가 실장될 수 있다. 상기 베이스 연결 범프(560)는 베이스 칩(C0)의 하면 상에 배치된 베이스 하부 연결 패드(520) 상에 배치될 수 있다. 상기 베이스 바디(510)는 베이스 기판(511), 층간 절연막(512) 및 후면 보호층(513)을 포함할 수 있다.
상기 베이스 칩(C0)은 제1 내지 제3 반도체 칩(C1, C2, C3)과 달리 개별 소자를 포함하지 않는 더미 반도체 칩일 수 있다. 상기 베이스 칩(C0)는 베이스 관통 전극(530)과 층간 절연막(512)을 통해 제1 내지 제3 반도체 칩(C1, C2, C3)의 동작을 위한 제어 신호, 전원 신호 또는 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 제1 내지 제3 반도체 칩(C1, C2, C3)에 저장될 데이터 신호를 외부로부터 제공받거나, 제1 내지 제3 반도체 칩(C1, C2, C3)에 저장된 데이터를 외부로 제공할 수 있는 버퍼 칩일 수 있다.
상기 베이스 칩(C0) 상에 제1 내지 제3 반도체 칩(C1, C2, C3)이 적층될 수 있다. 상기 적층된 제1 내지 제3 반도체 칩(C1, C2, C3)의 측면들이 봉합재(550)에 의해 둘러싸이며, 반도체 패키지(1a)의 외부로 노출되지 않는다. 따라서, 반도체 패키지(1a)의 이동 또는 보관 과정에서 손상을 방지할 수 있다.
상기 베이스 바디(510)는 베이스 기판(511), 층간 절연막(512) 및 후면 보호층(513)을 포함할 수 있다. 상기 베이스 기판(511)은 예를 들면, 실리콘(silicon)을 포함할 수 있다. 상기 층간 절연막(512) 내에는 복수의 배선 구조가 형성될 수 있고, 상기 복수의 배선 구조가 베이스 관통 전극(530)과 전기적으로 연결될 수 있다. 상기 후면 보호층(513)은 예를 들어, 절연성 폴리머를 포함할 수 있으며, 스핀 코팅 공정 또는 스프레이 공정에 의해 형성될 수 있다.
상기 베이스 하부 연결 패드(520)과 상기 베이스 상부 연결 패드(540)는 각각 상기 베이스 바디(510)의 하면과 상면에 배치될 수 있고, 상기 층간 절연막(512) 내부의 배선 구조와 전기적으로 연결되거나 상기 베이스 관통 전극(530)과 직접 연결될 수도 있다. 상기 베이스 하부 연결 패드(520)과 상기 베이스 상부 연결 패드(540)는 알루미늄(aluminum), 구리(copper), 니켈(nickel), 텅스텐(tungsten), 백금(platinum) 및 금(gold) 중 적어도 하나를 포함할 수 있다.
상기 베이스 관통 전극(530)은 상기 베이스 바디(510)를 관통하여 상기 베이스 바디(510)의 상면으로부터 하면까지 연장될 수 있다. 상기 베이스 관통 전극(530)은 상기 층간 절연막(512)을 관통하여 상기 베이스 하부 연결 패드(520) 및 상기 베이스 상부 연결 패드(540)와 직접 연결되거나, 도 1에 도시된 것과 달리, 상기 층간 절연막(512) 내부의 배선 구조와 전기적으로 연결될 수 있다.
상기 베이스 연결 범프(560)는 반도체 패키지(1a)를 외부의 베이스 기판(예를 들어, 도 4의 600)과 전기적으로 연결시키는데 이용될 수 있다. 상기 베이스 연결 범프(560)를 통해 제1 내지 제3 반도체 칩(C1, C2, C3)의 동작을 위한 제어 신호, 전원 신호 또는 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 제1 내지 제3 반도체 칩(C1, C2, C3)에 저장될 데이터 신호를 외부로부터 제공받거나, 제1 내지 제3 반도체 칩(C1, C2, C3)에 저장된 데이터를 외부로 제공할 수 있다. 상기 베이스 연결 범프(560)는 도전성 물질을 포함할 수 있으며, 재질이 특별히 한정되는 것은 아니다. 상기 베이스 연결 범프(560)는 랜드(land), 볼(ball), 또는 핀(pin)일 수 있다. 상기 베이스 연결 범프(560)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더(solder)를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 이는 일례에 불과하며 이에 한정되는 것은 아니다. 상기 베이스 연결 범프(560)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다.
상기 베이스 칩(C0)의 수평 폭(W0)은 상기 제1 내지 제3 반도체 칩(C1, C2, C3)의 수평 폭(W1) 보다 클 수 있고, 상기 제1 내지 제3 반도체 칩들(C1, C2, C3)은 서로 실질적으로 동일한 수평 폭(W1)을 가질 수 있다. 이러한 구조적 특징은 웨이퍼(Wafer) 상태의 상기 베이스 칩(C0) 상에 칩 또는 다이(Die) 상태의 상기 제1 내지 제3 반도체 칩(C1, C2, C3)을 순차적으로 적층하고, 상기 웨이퍼(Wafer) 상태의 상기 베이스 칩(C0)을 개별 칩으로 절단하는 방법적 특징에서 기인한다. 따라서, 상기 봉합재(550)는 상기 베이스 칩(C0)의 상면과, 상기 제1 내지 제3 반도체 칩(C1, C2, C3) 각각의 측면들을 덮으며, 상기 봉합재(550)의 측면은 상기 베이스 칩(C0)의 측면과 실질적으로 동일면에 있을 수 있다.
상기 제1 내지 제3 반도체 칩들(C1, C2, C3)은 상기 베이스 칩(C0)의 상부에 순차적으로 적층될 수 있다. 상기 베이스 칩(C0)과 상기 제1 내지 제3 반도체 칩들(C1, C2, C3)은 상기 제1 내지 제3 절연층(150, 250, 350)에 의하여 서로 부착될 수 있다. 상기 베이스 칩(C0)과 상기 제1 내지 제3 반도체 칩들(C1, C2, C3)은 제1 내지 제3 연결 범프(160, 260, 360)통하여 서로 전기적으로 연결될 수 있다.
상기 제1 내지 제3 반도체 칩들(C1, C2, C3)은 로직 칩 또는 메모리 칩일 수 있다. 예를 들어, 제1 내지 제3 반도체 칩들(C1, C2, C3)은 모두 동일한 종류의 메모리 칩일 수도 있고, 또는 제1 내지 제3 반도체 칩들(C1, C2, C3) 중 일부는 메모리 칩이고, 또 다른 일부는 로직 칩일 수 있다. 상기 제1 내지 제3 반도체 칩들(C1, C2, C3) 수평 폭(W1)은 서로 실질적으로 동일 할 수 있다.
상기 메모리 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 일부 실시예들에서, 제1 내지 제3 반도체 칩들(C1, C2, C3)은 HBM(High Bandwidth Memory) DRAM일 수 있다. 또한, 상기 로직 칩은 예를 들면, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
한편, 도 1에서는 상기 베이스 칩(C0) 상에 각각 1개의 제1 및 제3 반도체 칩들(C1, C3)과 2개의 제2 반도체 칩(C2)이 적층된 반도체 패키지(1a)를 예시적으로 도시하지만, 상기 베이스 칩(C0) 상에 적층되는 반도체 칩의 개수가 이에 한정되는 것은 아니다. 예를 들어, 상기 베이스 칩(C0) 상에 2개, 4개, 8개 또는 16개 이상의 반도체 칩들이 적층될 수도 있다.
상기 제1 반도체 칩(C1)은 상기 베이스 칩(C0) 상에 배치되며, 제1 칩 바디(110), 상기 제1 칩 바디(110)의 하면 및 상면에 각각 배치된 제1 하부 연결 패드(120)와 제1 상부 연결 패드(140), 및 상기 제1 칩 바디(110)를 관통하며 상기 제1 하부 연결 패드(120)와 상기 제1 상부 연결 패드(140)를 연결시키는 제1 관통 전극(130)을 포함할 수 있다. 상기 제1 반도체 칩(C1)과 상기 베이스 칩(C0) 사이에는 제1 절연층(150) 및 제1 연결 범프(160)가 배치될 수 있다. 상기 제1 반도체 칩(C1)은 상기 제1 연결 범프(160)를 통해서 상기 베이스 칩(C0)과 전기적으로 연결될 수 있다.
상기 제1 칩 바디(110)는 제1 반도체 기판(111), 제1 반도체 소자층(112), 및 제1 후면 보호층(또는 패시베이션층)(113)을 포함할 수 있다. 상기 제1 반도체 기판(111)은 서로 반대되는 상면 및 하면을 구비할 수 있다. 제1 반도체 기판(111)은 제1 반도체 기판(111)의 하면 측에 형성된 제1 반도체 소자층(112)을 포함할 수 있다. 제1 관통 전극(130)은 제1 반도체 기판(111)을 관통하며 제1 반도체 기판(111)의 상면으로부터 하면을 향하여 연장될 수 있고, 제1 반도체 소자층(112) 내에 구비된 제1 배선 구조(미도시)와 연결되거나 상기 제1 반도체 소자층(112)을 관통하여 상기 제1 하부 연결 패드(120)에 직접 연결될 수 있다. 즉, 도 1에 도시된 것과 달리, 제1 반도체 소자층(112) 상에 형성된 제1 하부 연결 패드(120)는 상기 제1 반도체 소자층(112) 내의 제1 배선 구조를 통해서 제1 관통 전극(130)과 전기적으로 연결될 수 있다.
상기 제1 반도체 기판(111)은 예를 들면, 실리콘(silicon)을 포함할 수 있다. 또는 제1 반도체 기판(111)은 저머늄(germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는, 제1 반도체 기판(111)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들면, 제1 반도체 기판(111)은 BOX 층(buried oxide layer)을 포함할 수 있다. 제1 반도체 기판(111)은 도전 영역, 예를 들면, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 제1 반도체 기판(111)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
상기 제1 반도체 소자층(112)은 복수의 개별 소자들을 제1 반도체 기판(111)에 형성되는 다른 배선들과 연결시키기 위한 상기 제1 배선 구조를 포함하도록 형성될 수 있다. 상기 제1 배선 구조는 금속 배선층 및 비아 플러그를 포함할 수 있다.
상기 후면 보호층(113)은 절연성 물질을 포함할 수 있다. 예를 들어, 절연성 폴리머를 포함할 수 있으며, 스핀 코팅 공정 또는 스프레이 공정에 의해 형성될 수 있다. 또는 상기 후면 보호층(113)은 예를 들어, 실리콘 산화층을 포함할 수 있으며, 일반적인 산화층 증착방법에 의해 형성될 수 있다.
상기 제1 하부 연결 패드(120) 및 상기 제1 상부 연결 패드(140)는 상기 제1 칩 바디(110)의 하면 및 상면에 각각 배치될 수 있다. 상기 제1 하부 연결 패드(120)는 제1 반도체 소자층(112) 상에 배치될 수 있고, 제1 반도체 소자층(112) 내부의 제1 배선 구조와 전기적으로 연결되거나 상기 제1 관통 전극(130)과 직접 연결될 수 있다. 상기 제1 하부 연결 패드(120)는 알루미늄(aluminum), 구리(copper), 니켈(nickel), 텅스텐(tungsten), 백금(platinum) 및 금(gold) 중 적어도 하나를 포함할 수 있다. 상기 제1 상부 연결 패드(140)는 제1 반도체 기판(111)의 상면 상에 배치되며 상기 제1 관통 전극(130)과 전기적으로 연결될 수 있다. 상기 제1 상부 연결 패드(140)는 제1 하부 연결 패드(120)와 동일한 물질을 포함할 수 있다. 또한, 상기 제1 반도체 기판(111)의 상면 상에는 상기 제1 반도체 기판(111)의 상면을 덮으며 상기 제1 관통 전극(130)의 측면 일부를 둘러싸는 상기 제1 후면 보호층(113)이 형성될 수 있다.
상기 제1 하부 연결 패드(120)의 하면은 상기 제1 칩 바디(110)의 하면과 실질적으로 동일면에 있을 수 있다. 따라서, 상기 제1 하부 연결 패드(120)는 상기 제1 반도체 소자층(112) 내부에 매립될 수 있다. 다만, 본 발명의 다양한 실시예들이 이에 한정되는 것은 아니며, 도 1에 도시된 것과 달리, 상기 제1 하부 연결 패드(120)는 상기 제1 반도체 소자층(112)의 하면 보다 돌출될 수 있다. 한편, 도 1에는 도시되지 않았으나, 제1 반도체 소자층(112) 상에는 제1 반도체 소자층(112) 내의 제1 배선 구조와 그 하부의 다른 구조물들을 외부 충격이나 습기로부터 보호하기 위한 제1 하부 패시베이션층이 형성될 수 있다. 상기 제1 하부 패시베이션층은 제1 하부 연결 패드(120)의 표면의 적어도 일부분을 노출시킬 수 있다.
상기 제1 상부 연결 패드(140)의 상면은 상기 제1 칩 바디(110)의 상면과 실질적으로 동일면에 있을 수 있다. 따라서, 상기 제1 상부 연결 패드(140)는 상기 제1 후면 보호층(113) 내부에 매립될 수 있다. 다만, 본 발명의 다양한 실시예들이 이에 한정되는 것은 아니며, 도 1에 도시된 것과 달리, 상기 제1 상부 연결 패드(140)는 상기 제1 후면 보호층(113)의 상면 보다 돌출될 수 있다.
상기 제1 하부 연결 패드(120)의 하면은 상기 제1 칩 바디(110)의 하면과 실질적으로 동일면에 있고 상기 제1 상부 연결 패드(140)의 상면은 상기 제1 칩 바디(110)의 상면과 실질적으로 동일면에 있는 경우, 적층된 반도체 칩들의 전체 높이를 줄일 수 있으며, 상기 제1 칩 바디(110)의 하면과 상면에 형성되는 제1 절연층(150) 또는 제2 절연층(250)과 상기 제1 반도체 칩(C1)의 밀착성을 향상시킬 수 있다.
상기 제1 관통 전극(130) 제1 반도체 기판(111)의 상면으로부터 하면을 향하여 연장될 수 있고, 제1 반도체 소자층(112) 내부로 연장될 수 있다. 제1 관통 전극(130)의 적어도 일부는 기둥 형상일 수 있다.
상기 제2 반도체 칩(C2)은 상기 제1 반도체 칩(C1) 상에 실장될 수 있다. 상기 제2 반도체 칩(C2)은 상기 제1 반도체 칩(C1) 상에 배치되며, 제2 칩 바디(210), 상기 제2 칩 바디(210)의 하면 및 상면에 각각 배치된 제2 하부 연결 패드(220)와 제2 상부 연결 패드(240), 및 상기 제2 칩 바디(210)를 관통하며 상기 제2 하부 연결 패드(220)와 상기 제2 상부 연결 패드(240)를 연결시키는 제2 관통 전극(230)을 포함할 수 있다. 상기 제2 반도체 칩(C2)과 상기 제1 반도체 칩(C1)의 사이에는 제2 절연층(250) 및 제2 연결 범프(260)가 배치될 수 있다. 상기 제2 반도체 칩(C2)은 상기 제2 연결 범프(260)을 통해서 상기 제1 반도체 칩(C1)과 전기적으로 연결될 수 있다.
예를 들어, 상기 제2 반도체 칩(C2)은 상기 제1 반도체 칩(C1)의 상면에 수직한 방향으로 적층되며, 상기 제2 칩 바디(210)의 하면 및 상면에 각각 배치된 제2 하부 연결 패드(220)와 제2 상부 연결 패드(240), 및 상기 제2 하부 연결 패드(220)와 상기 제2 상부 연결 패드(240)를 연결시키는 제2 관통 전극(230)을 각각 포함하는 복수의 제2 반도체 칩들(C2)을 포함할 수 있다. 예를 들어, 반도체 패키지(1a)에 포함된 상기 제2 반도체 칩(C2)의 개수는 상기 제1 반도체 칩(C1)의 개수 보다 많을 수 있다.
상기 제3 반도체 칩(C3)은 상기 제2 반도체 칩(C2) 상에 실장될 수 있다. 상기 제3 반도체 칩(C3)은 상기 제2 반도체 칩(C2) 상에 배치되며, 제3 칩 바디(310), 상기 제3 칩 바디(310)의 하면에 배치된 제3 하부 연결 패드(320)를 포함할 수 있다. 상기 제3 반도체 칩(C3)은 관통 전극을 포함하지 않을 수 있다. 상기 제3 반도체 칩(C3)과 상기 제2 반도체 칩(C2)의 사이에는 제3 절연층(350) 및 제3 연결 범프(360)가 배치될 수 있다. 상기 제3 반도체 칩(C3)은 상기 제3 연결 범프(360)를 통해서 상기 제2 반도체 칩(C2)과 전기적으로 연결될 수 있다.
상기 제2 내지 제3 반도체 칩(C2, C3)은 상기 제1 반도체 칩(C1)과 동일하거나 유사한 기술적 특징을 가질 수 있으므로, 제2 내지 제3 반도체 칩(C2, C3)에 대한 상세한 설명은 생략하기로 한다.
상기 제1 내지 제3 절연층(150, 250, 350)은 각각 상기 제1 내지 제3 반도체 칩(C1, C2, C3)의 하부에 배치될 수 있다. 상기 제1 절연층(150)은 상기 베이스 칩(C0)과 상기 제1 반도체 칩(C1) 사이에 배치될 수 있다. 상기 제2 절연층(250)은 상기 제1 반도체 칩(C1)과 상기 제2 반도체 칩(C2) 사이에 배치될 수 있다. 상기 제3 절연층(350)은 상기 제2 반도체 칩(C2)과 상기 제3 반도체 칩(C3) 사이에 배치될 수 있다. 상기 제2 반도체 칩(C2)이 상기 제1 반도체 칩(C1)의 상면에 수직방향으로 적층된 복수의 제2 반도체 칩들(C2)을 포함하는 경우, 상기 제2 절연층(250)은 상기 복수의 제2 반도체 칩들(C2) 각각의 하면에 배치되는 복수의 제2 절연층들(250)을 포함할 수 있다.
본 발명은 상기 베이스 칩(C0)과 상대적으로 인접하게 배치되는 제1 절연층(150)이 상기 베이스 칩(C0) 상대적으로 멀게 배치되는 제2 절연층(250) 및 제3 절연층(350)과 서로 다른 물질을 포함하도록 함으로써, 상기 제1 반도체 칩(C1)을 통한 열 방출 효과를 향상시키면서 제2 반도체 칩(C2)과 제3 반도체 칩(C3)의 본딩 공정(bonding process)의 생산성을 일정 수준으로 유지할 수 있다.
예를 들어, 상기 제1 절연층(150)은 실리콘 산화층(silicon oxide)을 포함할 수 있다. 상기 실리콘 산화층은 폴리머 계열의 절연층인 비전도성 필름(NCF)이나 비전도성 페이스트(NCP) 대비 방열 성능이 우수하며, 반도체 칩들 사이의 간격을 줄일 수 있다. 따라서, 상기 실리콘 산화층이 발열량이 많은 장치(예를 들어, 메인 기판, 로직 칩)와 인접하게 배치되는 베이스 칩(C0)과 제1 반도체 칩(C1)의 사이에 형성되는 경우 반도체 패키지의 방열성을 향상시킬 수 있다. 상기 실리콘 산화층은 일반적인 산화층 증착방법에 의해 형성될 수 있다. 따라서, 상기 제1 절연층(150)의 측면은 상기 제1 반도체 칩(C1)의 측면과 실질적으로 동일면에 있을 수 있다. 상기 제1 절연층(150)의 폭은 상기 제1 반도체 칩(C1)의 폭과 실질적으로 동일할 수 있다.
또한, 상기 제2 절연층(250) 및 상기 제3 절연층(350)은 비전도성 필름(NCF)을 포함할 수 있다. 상기 비전도성 필름(NCF)은 접착 수지를 포함할 수 있다. 상기 접착 수지는 상기 제2 절연층(250) 및 제3 절연층(360)을 반도체 칩들에 접착하는 역할을 할 수 있다. 상기 접착 수지는 열경화성 수지일 수 있으며, 예를 들어, 비스페놀형 에폭시 수지, 노블락형 에폭시 수지, 페놀 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스테르 수지, 및 레조시놀 수지 중 적어도 하나를 포함할 수 있다. 반도체 칩간 본딩(bonding) 공정에서, 상기 비전도성 필름을 반도체 칩간 절연층으로 사용하는 것이 상기 실리콘 산화층을 반도체 칩간 절연층으로 사용하는 것 보다 생산성이 우수하다. 따라서, 상기 비전도성 필름이 발열량이 많은 장치(예를 들어, 메인 기판, 로직 칩)와 상대적으로 멀게 배치되는 제2 및 제3 반도체 칩들(C2, C3) 사이에 형성되는 경우, 일정 수준의 생산성을 유지할 수 있다. 상기 비전도성 필름은 제2 및 제3 반도체 칩들(C2, C3)의 하부에 형성되며, 열 압착(Thermal compression) 공정에 의해 상기 제2 및 제3 반도체 칩들(C2, C3)을 접합할 수 있다. 따라서, 상기 제2 절연층(250)의 측면은 상기 제1 반도체 칩(C1), 제2 및 제3 반도체 칩들(C2, C3)의 측면들 보다 외측으로 돌출될 수 있다. 상기 제2 절연층(250)폭은 상기 제2 반도체 칩(C2)의 폭 보다 클 수 있다.
상기 제1 내지 제3 연결 범프(160, 260, 360) 각각 상기 제1 내지 제3 절연층(150, 250, 350)을 관통하여 상기 베이스 칩(C0)과 상기 제1 내지 제3 반도체 칩들(C1, C2, C3)을 전기적으로 연결할 수 있다. 상기 제1 연결 범프(160)는 상기 제1 절연층(150)을 관통하며 상기 제1 하부 연결 패드(120)를 상기 베이스 상부 연결 패드(540)와 연결시킬 수 있다. 상기 제2 연결 범프(260)는 상기 제2 절연층(250)을 관통하며 상기 제2 하부 연결 패드(220)를 상기 제1 상부 연결 패드(140)와 연결시킬 수 있다. 상기 제3 연결 범프(360)는 상기 제3 절연층(350)을 관통하며 상기 제3 하부 연결 패드(320)를 상기 제2 상부 연결 패드(240)와 연결시킬 수 있다. 예를 들어, 도 1과 같이, 상기 제1 반도체 칩(C1)의 상면에 수직한 방향으로 복수의 제2 반도체 칩들(C2)이 적층된 경우, 상기 제2 연결 범프(260)는 상기 제2 절연층(250)을 관통하며 상기 제2 하부 연결 패드(220)를 상기 제1 상부 연결 패드(140) 또는 상기 제2 상부 연결 패드(240)에 연결시킬 수 있다.
상기 제1 내지 제3 연결 범프(160, 260, 360)는 서로 동일한 형태를 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 연결 범프(160), 상기 제2 연결 범프(260) 및 상기 제3 연결 범프(360)는 도전성 필라 형태를 포함할 수 있다. 또한, 서로 이격된 복수의 상기 베이스 상부 연결 패드들과 서로 이격된 복수의 상기 제1 하부 연결 패드들에 각각 대응하는 복수의 제1 연결 범프들(160) 사이의 피치(pitch)(P)는 10um 이하일 수 있다. 상기 제1 내지 제3 연결 범프(160, 260, 360)가 구리 필라(Cu pillar) 형태를 갖는 경우, 솔더 볼(solder ball)과 달리, 열 압착 과정에서 퍼짐 현상이 없어 연결 범프들 사이의 간격(P)을 줄일 수 있다.
상기 제1 내지 제3 연결 범프(160, 260, 360)는 상기 베이스 연결 범프(560)과 동일하거나 유사한 기술적 특징을 가질 수 있으므로, 중복되는 설명은 생략하기로 한다.
한편, 반도체 패키지(1a)는 상기 베이스 칩(C0)과 상기 제1 내지 제3 반도체 칩들(C1, C2, C3)을 덮는 봉합재(550)를 더 포함할 수 있다. 상기 봉합재(550)는 상기 베이스 칩(C0)의 상면과, 상기 제1 반도체 칩(C1), 상기 제2 반도체 칩(C2) 및 상기 제3 반도체 칩(C3) 각각의 측면들을 덮을 수 있다. 상기 제3 반도체 칩(C3)의 상면은 상기 봉합재(550)로부터 노출될 수 있으나, 이에 한정되는 것은 아니며 상기 봉합재(550)는 상기 제3 반도체 칩(C3)의 상면까지 연장될 수 있다. 상기 봉합재(550)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC) 등을 포함할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지(1b)를 나타내는 단면도이다.
도 2를 참조하면, 다른 실시예에 따른 반도체 패키지(1b)는 복수의 제1 반도체 칩들(C1)과 복수의 제2 반도체 칩들(C2)을 포함할 수 있다. 상기 복수의 제1 반도체 칩들(C1)은 제1 칩 바디(110), 상기 제1 칩 바디(110)의 하면 및 상면에 각각 배치된 제1 하부 연결 패드(120)와 제1 상부 연결 패드(140), 및 상기 제1 칩 바디(110)를 관통하며 상기 제1 하부 연결 패드(120)와 상기 제1 상부 연결 패드(140)를 연결시키는 제1 관통 전극(130)을 각각 포함하며, 상기 베이스 칩(C0)의 상면에 수직한 방향으로 적층될 수 있다.
상기 복수의 제2 반도체 칩들(C2)은 상기 복수의 제1 반도체 칩들(C1) 중 최상측에 위치하는 제1 반도체 칩(C1) 상에 배치되며, 제2 칩 바디(210), 상기 제2 칩 바디(210)의 하면 및 상면에 각각 배치된 제2 하부 연결 패드(220)와 제2 상부 연결 패드(240), 및 상기 제2 칩 바디(210)를 관통하며 상기 제2 하부 연결 패드(220)와 상기 제2 상부 연결 패드(240)를 연결시키는 제2 관통 전극(230)을 각각 포함하며, 상기 최상측에 위치하는 제1 반도체 칩(C1)의 상면에 수직한 방향으로 적층될 수 있다.
상기 복수의 제1 반도체 칩들(C1)은 발열량이 많은 장치(예를 들어, 메인 기판, 로직 칩)와 인접하게 배치되는 베이스 칩(C0)과 상대적으로 인접하게 배치되므로, 상기 복수의 제1 반도체 칩들(C1) 각각의 하면에(또는 사이에) 배치되는 복수의 제1 절연층들(150)과 상기 복수의 제2 반도체 칩들(C2) 각각의 하면에(또는 사이에) 배치되는 복수의 제2 절연층들(250)은 서로 다른 물질을 포함할 수 있다. 따라서, 상기 복수의 제1 반도체 칩들(C1)을 통한 열 방출 효과를 향상시키면서 상기 복수의 제2 반도체 칩들(C2)이 적층된 반도체 패키지(1b)의 생산성을 일정 수준으로 유지할 수 있다. 패키지(1b)의 방열성과 생산성을 유지하기 위해서, 상기 복수의 제1 반도체 칩들(C1)의 개수는 상기 복수의 제2 반도체 칩들(C2)의 개수 보다 적을 수 있다.
상기 복수의 제1 절연층은 베이스 칩(C0)과 제1 반도체 칩(C1) 사이에 배치되는 절연층과 상기 복수의 제1 반도체 칩들 사이에 배치되는 하나 이상의 절연층을 포함할 수 있다. 상기 복수의 제2 절연층은 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이에 배치되는 절연층과 상기 복수의 제2 반도체 칩들 사이에 배치되는 하나 이상의 절연층을 포함할 수 있다.
한편, 도 2에서는 상기 베이스 칩(C0) 상에 2개의 제1 반도체 칩들(C1)과, 5개의 제2 반도체 칩들(C2)과, 1개의 제3 반도체 칩(C3)이 적층된 패키지(1b)를 예시적으로 도시하지만, 상기 베이스 칩(C0) 상에 적층되는 반도체 칩의 개수가 이에 한정되는 것은 아니다. 예를 들어, 상기 베이스 칩(C0) 상에 8개 또는 16개 이상의 반도체 칩들이 적층될 수도 있다.
제1 연결 범프(160)는 상기 복수의 제1 절연층들(150)을 각각 관통하며 상기 제1 하부 연결 패드(140)를 베이스 상부 연결 패드(540) 또는 제1 상부 연결 패드(140)와 연결시키는 복수의 제1 연결 범프들(160)을 포함할 수 있다.
예를 들어, 상기 제1 연결 범프(160)는 상기 베이스 칩(C0)과 상기 제1 반도체 칩(C1) 사이에 배치되며 상기 제1 하부 연결 패드(120)를 상기 베이스 상부 연결 패드(540)에 연결시키는 연결 범프와 상기 복수의 제1 반도체 칩들(C1) 사이에 각각 배치되며 상기 제1 하부 연결 패드(120)와 상기 제1 상부 연결 패드(140)를 연결시키는 하나 이상의 연결 범프를 포함할 수 있다.
예를 들어, 상기 제2 연결 범프(260)는 상기 복수의 제1 반도체 칩들(C1) 중 최상측에 위치하는 제1 반도체 칩(C1)과 상기 복수의 제2 반도체 칩들(C2) 중 최하측에 위치하는 제2 반도체 칩(C2) 사이에 배치되며 상기 제2 하부 연결 패드(220)를 상기 최상측에 위치하는 제1 반도체 칩(C1)의 제1 상부 연결 패드(140)에 연결시키는 연결 범프와 상기 복수의 제2 반도체 칩들(C2) 사이에 각각 배치되며 상기 복수의 제2 반도체 칩들(C2) 각각의 제2 하부 연결 패드(220)와 제2 상부 연결 패드(240)를 연결시키는 하나 이상의 연결 범프를 포함할 수 있다.
한편, 도 2에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지(1c)를 나타내는 단면도이다.
도 3을 참조하면, 다른 실시예에 따른 반도체 패키지(1c)는 서로 다른 형태를 갖는 제1 연결 범프(160) 및 제2 연결 범프(260)를 포함할 수 있다. 예를 들어, 상기 제1 연결 범프(160)는 구리 필라(Cu pillar)를 포함할 수 있고, 상기 제2 연결 범프(260)는 솔더 볼(solder ball)을 포함할 수 있다. 상기 제2 연결 범프(260)는 구리 필라와 솔더 볼이 조합된 형태를 가질 수 있다. 예를 들어, 제1 반도체 칩(C1)의 제1 상부 연결 패드(140)와 제2 반도체 칩(C2)의 제2 하부 연결 패드(220) 상에 각각 제2 하부 연결 필라(262-1)와 제2 상부 연결 필라(262-2)가 배치되고, 상기 제2 하부 연결 필라(262-1)와 상기 제2 상부 연결 필라(262-2) 사이에 제2 솔더 볼(261)이 배치될 수 있다. 유사하게, 제2 반도체 칩(C2)의 제2 상부 연결 패드(240)와 제3 반도체 칩(C3)의 제3 하부 연결 패드(320) 상에 각각 제3 하부 연결 필라(362-1)와 제3 상부 연결 필라(362-2)가 배치되고, 상기 제3 하부 연결 필라(362-1)와 상기 제3 상부 연결 필라(362-2) 사이에 제3 솔더 볼(361)이 배치될 수 있다.
상기 제1 연결 범프(160)가 배치된 베이스 칩(C0)의 상면과 제1 반도체 칩(C1)의 하면 사이의 높이(H1)는 상기 제2 연결 범프(260)가 배치된 제1 반도체 칩(C1)의 상면과 제2 반도체 칩(C2의 하면 사이의 높이(H2) 보다 작을 수 있다.
한편, 도 3에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지(2a)를 나타내는 단면도이다.
도 4를 참조하면, 다른 실시예에 따른 반도체 패키지(2a)는 베이스 기판(600) 및 상기 베이스 기판(600) 상에 실장되고, 베이스 기판(600)의 상면에 순차적으로 적층된 베이스 칩(C0)과 제1 내지 제3 반도체 칩들(C1, C2, C3)을 포함할 수 있다.
상기 베이스 기판(600)은 예를 들면, 인쇄 회로 기판, 세라믹 기판 또는 인터포저일 수 있다. 베이스 기판(600)이 인쇄 회로 기판인 경우, 베이스 기판(600)은 기판 몸체부(610), 하면 패드(611), 및 상면 패드(612)를 포함할 수 있다. 한편, 필요에 따라서 상기 기판 몸체부(610)의 하면 및 상면에 형성된 솔더레지스트층을 포함할 수 있다. 상기 기판 몸체부(610) 내에는 상기 하면 패드(611) 및 상기 상면 패드(612)를 전기적으로 연결하는 내부 배선이 형성될 수 있다. 상기 하면 패드(611) 및 상기 상면 패드(612)는 상기 기판 몸체부(610)의 하면 및 상면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 각각 기판 몸체부(610)의 하면 및 상면 상에 형성된 솔더레지스트층에 의하여 노출된 부분일 수 있다.
상기 베이스 기판(600)이 인터포저인 경우, 베이스 기판(600)은 반도체 물질로 이루어진 기판 몸체부(610) 및 상기 기판 몸체부(610)의 하면 및 상면에 각각 형성된 상기 하면 패드(611) 및 상기 상면 패드(612)를 포함할 수 있다. 상기 기판 몸체부(610)는 예를 들면, 실리콘 웨이퍼로부터 형성될 수 있다. 또한, 상기 기판 몸체부(610)의 하면, 상면 또는 내부에는 내부 배선이 형성될 수 있다. 또한, 상기 기판 몸체부(610)의 내부에는 상기 하면 패드(611) 및 상기 상면 패드(612)를 전기적으로 연결하는 관통 비아가 형성될 수 있다.
상기 베이스 기판(600)의 하면에는 외부 연결 단자(620)가 부착될 수 있다. 상기 외부 연결 단자(620)는 예를 들면, 상기 하면 패드(611) 상에 부착될 수 있다. 외부 연결 단자(620)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(620)는 반도체 패키지(2a)와 외부 장치 사이를 전기적으로 연결할 수 있다. 한편, 도 4에 도시된 것과 달리, 외부 연결 단자들(620)의 적어도 일부는 수직방향으로 상기 베이스 칩(C0) 및 상기 제1 내지 제3 반도체 칩들(C1, C2, C3)과 중첩되지 않는 영역에 배치될 수 있다.
상기 베이스 기판(600) 상에는 상기 베이스 칩(C0) 및 상기 제1 내지 제3 반도체 칩들(C1, C2, C3)과 이들의 적어도 측면을 감싸는 봉합재(550)를 덮는 몰딩 부재(640)가 배치될 수 있다. 상기 몰딩 부재(640)는 상기 베이스 칩(C0) 및 상기 제1 내지 제3 반도체 칩들(C1, C2, C3)의 측면과 직접 접촉하지 않을 수 있다. 상기 몰딩 부재(640)는 예를 들면, 에폭시 몰드 컴파운드로 이루어질 수 있다.
상기 베이스 기판(600)과 베이스 칩(C0) 사이에는 언더필 물질층(630)이 형성될 수 있다. 언더필 물질층(630)은 베이스 기판(600)과 베이스 칩(C0) 사이에 개재되어 베이스 연결 범프(560)의 측면을 둘러쌀 수 있다. 상기 언더필 물질층(630)은 예를 들면, 에폭시 수지로 이루어질 수 있다. 한편, 상기 언더필 물질층(630)은 MUF(Molded Underfill) 방식으로 형성되는 상기 몰딩 부재(640)의 일부분일 수 있다.
한편, 도 4에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지(2b)를 나타내는 단면도이다.
도 5를 참조하면, 다른 실시예에 따른 반도체 패키지(2b)는 베이스 기판(600) 상에 부착된 메인 반도체 칩(700) 및 메인 반도체 칩(700) 상에 순차적으로 적층된 베이스 칩(C0) 및 제1 내지 제3 반도체 칩들(C1, C2, C3)을 포함할 수 있다.
상기 메인 반도체 칩(700)은 프로세스 유닛(Processor Unit)일 수 있다. 상기 메인 반도체 칩(700)은 예를 들면, MPU(Micro Processor Unit) 또는 GPU(Graphic Processor Unit)일 수 있다. 일부 실시예에서, 메인 반도체 칩(700)은 정상 동작이 검증된 패키지, 즉 KGP(Known Good Package)일 수 있다. 메인 반도체 칩(700)은 메인 칩 바디(710)와 메인 관통 전극(720)을 포함할 수 있다. 상기 메인 칩 바디(710)는 반도체 기판층(711)과 반도체 소자층(712)를 포함할 수 있다. 상기 메인 관통 전극(720)은 베이스 칩(C0) 및 제1 내지 제3 반도체 칩들(C1, C2, C3)의 관통 전극(130, 230, 330, 530)과 유사한 구조를 가지므로 상세한 설명은 생략하도록 한다.
상기 베이스 칩(C0) 및 상기 제1 내지 제3 반도체 칩들(C1, C2, C3)의 상기 관통 전극(130, 230, 330, 530)은 대응되는 상기 메인 반도체 칩(700)의 상기 메인 관통 전극(720)과 전기적으로 연결될 수 있다. 상기 메인 관통 전극(720)은 상기 반도체 소자층(712) 내에 형성된 배선 구조물(WS)을 통해서 메인 연결 단자(740)와 연결될 수 있다.
상기 메인 반도체 칩(700)의 하면에는 상기 메인 연결 단자(740)가 부착될 수 있다. 상기 베이스 칩(C0), 상기 제1 내지 제3 반도체 칩들(C1, C2, C3) 및 메인 반도체 칩(700)은 메인 연결 단자(740)를 통하여 베이스 기판(600)과 전기적으로 연결될 수 있다.
예를 들어, 메인 연결 단자(740)는 메인 반도체 칩(700)의 하면 상에 배치되는 하부 금속층(UBM)(741) 및 하부 금속층(741) 상에 배치되는 솔더볼(742)을 포함할 수 있다.
한편, 상기 메인 반도체 칩(700)과 상기 베이스 기판(600) 사이에 메인 연결 단자(740)를 감싸는 언더필 물질층(730)이 형성될 수 있다. 상기 언더필 물질층(730)은 예를 들면, 에폭시 수지로 이루어질 수 있다. 일부 실시예에서, 언더필 물질층(730)은 MUF(Molded Under-fill) 방식으로 형성되는 몰딩 부재(640)의 일부분일 수 있다.
한편, 도면에 도시되지는 않았으나, 메인 연결 단자(740)는 하부 금속층(712) 및 솔더볼(742) 사이에 배치되는 메인 연결 필라를 더 포함할 수 있고, 상기 메인 연결 필라는 예를 들어 구리를 포함할 수 있다.
한편, 도 5에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지(2c)를 나타내는 단면도이다.
도 6을 참조하면, 다른 실시예에 따른 반도체 패키지(2c)는 베이스 기판(600) 상에 부착된 메인 반도체 칩(700) 및 베이스 기판(600) 상에 순차적으로 적층된 베이스 칩(C0) 및 제1 내지 제3 반도체 칩들(C1, C2, C3)을 포함할 수 있다.
상기 메인 반도체 칩(700)은 프로세스 유닛(Processor Unit)일 수 있다. 상기 메인 반도체 칩(700)은 예를 들면, MPU(Micro Processor Unit) 또는 GPU(Graphic Processor Unit)일 수 있다. 메인 반도체 칩(700)은 정상 동작이 검증된 패키지, 즉 KGP(Known Good Package)일 수 있다. 메인 반도체 칩(700)의 본체(710)의 하면에는 메인 연결 단자(720)가 부착될 수 있다.
상기 베이스 기판(600)과 상기 베이스 칩(C0)의 사이의 공간 및 상기 베이스 기판(600)과 상기 메인 반도체 칩(700)의 사이의 공간에는 언더필 물질층(630)이 형성될 수 있다.
또한, 몰딩 부재(640)는 상기 베이스 기판(600)의 상면, 상기 메인 반도체 칩(700)의 측면과 상면, 및 상기 제1 내지 제3 반도체 칩들(C1, C2, C3)을 둘러싸는 봉합재(550)의 측면과 상면을 덮을 수 있다.
한편, 도 6에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 유사하므로 이에 대한 설명은 생략한다.
도 7 내지 13은 본 발명의 일 실시예에 따른 반도체 패키지(1a)의 제조 방법을 개략적으로 나타내는 단면도들이다.
도 7을 참조하면, 베이스 반도체 웨이퍼(W0)를 준비한다. 베이스 반도체 웨이퍼(W0)는 스크라이브 레인(SL)으로 구분되는 복수의 베이스 칩(C0)으로 이루어질 수 있다. 베이스 칩(C0)은 베이스 기판(511), 층간 절연막(512) 및 베이스 관통 전극(530)을 포함한다. 베이스 기판(511)은 서로 반대되는 제1 상면(511-1) 및 제1 하면(511-2)을 가질 수 있다. 층간 절연막(512)은 베이스 기판(511)의 제1 상면(511-1)에 형성될 수 있다. 베이스 관통 전극(530)은 베이스 기판(511)의 제1 상면(511-1)으로부터 층간 절연막(512)을 관통하여 베이스 기판(511) 내로 연장되도록 형성될 수 있다.
상기 층간 절연막(512)은 복수의 배선 구조가 형성될 수 있고, 상기 복수의 배선 구조가 베이스 관통 전극(530)과 전기적으로 연결될 수 있다. 상기 층간 절연막(512) 상에는 상기 배선 구조 또는 상기 베이스 관통 전극(530)과 연결되는 베이스 하부 연결 패드(520)가 형성될 수 있다.
상기 베이스 관통 전극(530)은 베이스 기판(511)의 제1 상면(511-1)으로부터 베이스 기판(511)의 내부로 연장될 수 있다. 베이스 관통 전극(530)의 적어도 일부는 기둥 형상일 수 있다. 베이스 관통 전극(530)은 기둥 형상의 표면에 형성되는 배리어막 및 상기 배리어막 내부를 채우는 매립 도전층으로 이루어질 수 있다. 베이스 기판(511)과 베이스 관통 전극(530) 사이에는 비아 절연막이 개재될 수 있다. 상기 비아 절연막은 산화막, 질화막, 탄화막, 폴리머 또는 이들의 조합으로 이루어질 수 있다.
상기 베이스 관통 전극(530)은 후속 공정에서, 베이스 기판(511)의 일부를 제거하여, 일부가 제거된 베이스 기판(511)을 관통하는 도전물질들로 이루어질 수 있다. 예를 들면, 베이스 관통 전극(530)은 상기 배리어막 및 상기 배리어막 내부를 채우는 매립 도전층으로 이루어질 수 있다. 또는 예를 들면, 베이스 관통 전극(530)은 상기 배리어막, 상기 배리어막 내부를 채우는 매립 도전층 및 상기 금속 배선층 및/또는 비아 플러그 중 일부로 이루어질 수 있다.
도 8을 참조하면, 상기 베이스 관통 전극(530)과 전기적으로 연결되는 베이스 하부 연결 패드(520) 상에 베이스 연결 범프(560)를 형성할 수 있다. 필요에 따라서 상기 베이스 하부 연결 패드(520)는 생략될 수 있다.
상기 베이스 연결 범프(560)는 솔더 볼일 수 있다. 상기 베이스 연결 범프(560)를 형성하기 위하여, 층간 절연막(512) 상에 베이스 하부 연결 패드(520)의 일부분을 노출하는 개구부를 구비하는 마스크 패턴을 형성할 수 있다. 이후, 상기 마스크 패턴에 의해 노출되는 베이스 하부 연결 패드(520)의 부분 상에 베이스 연결 범프(560)를 형성할 수 있다. 베이스 연결 범프(560)는 전기도금 공정으로 형성될 수 있다. 이후, 상기 마스크 패턴을 제거하고, 열처리를 통하여 베이스 연결 범프(560)를 리플로우시켜 볼록한 형상으로 형성할 수 있다.
도 9를 참조하면, 상기 베이스 연결 범프(560)가 형성된 베이스 반도체 웨이퍼(W0)를 제1 캐리어 기판(10)에 부착한다. 제1 캐리어 기판(10)은 제1 지지 기판(12) 및 제1 접착물질층(14)으로 이루어질 수 있다. 베이스 반도체 웨이퍼(W0)는 베이스 연결 범프(560)가 제1 캐리어 기판(10)을 향하도록, 제1 캐리어 기판(10)에 부착될 수 있다. 베이스 연결 범프(560)는 제1 접착물질층(14)에 의하여 감싸질 수 있다. 제1 반도체 기판(100)의 제1 상면(511-1) 중 베이스 연결 범프(560)가 배치되지 않은 부분은 제1 접착물질층(14)과 접할 수 있다.
도 10을 참조하면, 상기 베이스 기판(511)의 일부분을 제거하여 베이스 관통 전극(530)을 노출시킬 수 있다. 상기 베이스 기판(511)의 제1 하면(511-2)에는 베이스 관통 전극(530)이 노출될 수 있다. 상기 베이스 관통 전극(530)이 베이스 기판(511)의 제1 하면(511-2)에 노출됨으로, 베이스 관통 전극(530)은 베이스 기판(511)을 관통한 형상을 가질 수 있다. 선택적으로 베이스 관통 전극(530)이 제1 하면(511-2)보다 돌출되도록, 베이스 기판(511)의 일부분을 제거할 수 있다.
상기 베이스 관통 전극(530)을 노출시키기 위하여 CMP(Chemical Mechanical Polishing) 공정, 에치백(etch-back) 공정 또는 이들의 조합을 이용하여 베이스 기판(511)의 일부분을 제거할 수 있다.
도 11을 참조하면, 상기 베이스 반도체 웨이퍼(W0)의 노출면, 즉 베이스 기판(511)의 제1 하면(511-2)를 덮는 후면 보호층(513)을 형성할 수 있다. 후면 보호층(513)은 예를 들면, 스핀 코팅 공정 또는 스프레이 공정에 의해 형성될 수 있다. 후면 보호층(513)은 예를 들면, 절연성 폴리머로 이루어질 수 있다. 후면 보호층(513)을 형성하기 위하여, 베이스 기판(511)의 제1 하면(511-2)과 노출된 베이스 관통 전극(530)을 덮는 절연성 폴리머막을 형성한 후, 상기 절연성 폴리머막을 에치백 공정을 통하여 일부 제거하여, 베이스 관통 전극(530)이 노출되도록 할 수 있다.
또한, 상기 후면 보호층(513)에 의하여 노출되는 베이스 관통 전극(530) 부분과 전기적으로 연결되는 베이스 상부 연결 패드(540)를 형성할 수 있다. 선택적으로 베이스 상부 연결 패드(540)는 형성되지 않고 생략될 수도 있다. 상기 베이스 상부 연결 패드(540)은 상기 후면 보호층(513)에 매립된 형태로 형성될 수 있다. 따라서, 상기 베이스 상부 연결 패드(540)의 상면은 상기 후면 보호층(513)의 상면과 실질적으로 동일면에 있을 수 있다.
도 12를 참조하면, 스크라이브 레인(SL)으로 구분되는 복수의 베이스 칩(C0) 상에 각각 대응하여 제1 내지 제3 반도체 칩들(C1, C2, C3)이 적층될 수 있다. 상기 제1 내지 제3 반도체 칩들(C1, C2, C3)을 모두 준비한 후 동시에 본딩 공정(예를 들어, 리플로우 또는 열 압착 공정)이 진행되거나, 상기 제1 내지 제3 반도체 칩들(C1, C2, C3) 각각에 대해서 순차적으로 본딩 공정이 진행될 수도 있다.
상기 제1 내지 제3 반도체 칩들(C1, C2, C3)은 도 7 내지 도 11에 도시된 베이스 반도체 웨이퍼(W0)의 가공 방법과 유사하게 제1 내지 제3 반도체 웨이퍼를 가공한 후 절단하여 개별 칩들로 준비될 수 있다. 상기 스크라이브 레인(SL)으로 구분되는 복수의 베이스 칩(C0) 각각의 폭은 개별 칩들로 준비된 제1 내지 제3 반도체 칩들(C1, C2, C3) 각각의 폭 보다 클 수 있다.
상기 제1 내지 제3 반도체 웨이퍼는 동종의 개별 소자를 포함하는 반도체 웨이퍼들일 수 있다. 제1 내지 제3 반도체 칩들(C1, C2, C3)은 서로 연결된 반도체 웨이퍼의 형태로 캐리어 기판에 부착된 후, 절삭되어 제1 내지 제3 반도체 칩들(C1, C2, C3)로 분리될 수 있다. 제1 내지 제3 반도체 칩들(C1, C2, C3)은 각각 반도체 기판, 반도체 소자층, 관통 전극 등을 포함할 수 있다.
상기 제1 반도체 칩(C1)과 베이스 칩(C0) 사이에는 제1 절연층(150) 및 제1 연결 범프(160)가 형성될 수 있다. 상기 제1 절연층(150)은 상기 베이스 반도체 웨이퍼(W0)의 상기 후면 보호층(513) 상에 형성될 수 있다. 선택적으로 상기 제1 절연층(150)은 상기 제1 반도체 칩(C1)의 하면에 형성된 후 본딩 공정에서 상기 후면 보호층(513)에 부착될 수도 있다. 예를 들어, 상기 제1 절연층(150)은 실리콘 산화층일 수 있으며, 일반적인 산화층 증착방법에 의해 형성될 수 있다. 상기 제1 절연층(150)의 측면은 상기 제1 반도체 칩(C1)의 측면과 실질적으로 동일면에 있을 수 있다.
상기 제1 연결 범프(160)는 상기 제1 절연층(150)을 관통하며 베이스 상부 연결 패드(540)과 대응하는 위치에 형성될 수 있다. 선택적으로 상기 제1 연결 범프(160)는 상기 제1 절연층(150)과 같이 제1 반도체 칩(C1)의 하부에 형성된 후 본딩 공정에서 상기 베이스 상부 연결 패드(540)과 접촉될 수 있다. 예를 들어, 상기 제1 연결 범프(160)는 구리 필라일 수 있으며, 전기 도금에 의해 형성될 수 있다.
상기 제2 반도체 칩(C2)의 하면에는 제2 절연층(250) 및 제2 연결 범프(260)가 형성될 수 있다. 상기 제2 절연층(250)은 상기 제1 반도체 칩(C1)과 상기 제2 반도체 칩(C2) 사이에 형성되거나, 복수의 제2 반도체 칩들(C2) 사이에 형성될 수 있다. 예를 들어, 상기 제2 절연층(250)은 비전도성 필름일 수 있으며, 열 압착 공정에 의해 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 및 제2 반도체 칩들(C2)을 서로 부착시킬 수 있다. 상기 제2 절연층(250)의 측면은 상기 제1 반도체 칩(C1), 제2 및 제3 반도체 칩들(C2, C3)의 측면들 보다 외측으로 돌출될 수 있다.
상기 제2 연결 범프(260)는 상기 제2 절연층(250)을 관통하며 제2 하부 연결 패드(220)와 대응하는 위치에 형성될 수 있다. 예를 들어, 상기 제2 연결 범프(260)는 구리 필라일 수 있으나, 상기 제1 연결 범프(160)와 다른 종류일 수 있다.
상기 제3 반도체 칩(C3)의 하면에는 제3 절연층(350) 및 제3 연결 범프(360)가 형성될 수 있다. 상기 제3 절연층(350)과 상기 제3 연결 범프(360)은 상기 제2 절연층(250)과 상기 제2 연결 범프(260)과 실질적으로 유사한 기술적 특징을 가질 수 있다.
상기 제1 절연층(150)이 상기 제2 절연층(250) 및 상기 제3 절연층(350)과 서로 다른 물질을 포함하도록 함으로써, 복수의 반도체 칩들이 적층된 반도체 패키지의 방열성을 향상시키면서 패키지의 생산성을 일정 수준으로 유지할 수 있다.
도 13을 참조하면, 제1 캐리어 기판(10) 상에 베이스 반도체 웨이퍼(W0)와 제1 내지 제3 반도체 칩(C1, C2, C3)을 덮는 봉합재(550)를 형성할 수 있다. 상기 봉합재(550)는 스크라이브 레인(SL)으로 구분되는 복수의 베이스 칩(C0) 각각의 상면, 제1 내지 제3 반도체 칩(C1, C2, C3)의 측면을 덮도록 형성될 수 있다. 상기 제3 반도체 칩(C3)의 상면은 CMP 공정에 의해 상기 봉합재(550)로부터 노출될 수 있다. 상기 봉합재(550)는 EMC(Epoxy Mold Compound)를 포함할 수 있다. 이후 스크라이브 레인(SL)을 따라서 절삭하여, 개별 반도체 패키지로 분리할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1a~1c, 2a~2c: 반도체 패키지 C0: 베이스 칩
C1, C2, C3: 반도체 칩 111, 211, 311: 반도체 기판
112, 212, 312: 반도체 소자층 130, 230, 330, 530: 관통 전극
120, 220, 320, 520: 하부 연결 패드 140, 240, 340, 540: 상부 연결 패드
150: 제1 절연층 250, 350: 제2 및 제3 절연층
160, 260, 360, 560: 연결 범프 511: 베이스 기판
512: 층간 절연막 550: 봉합재
600: 베이스 기판 700: 메인 반도체 칩

Claims (20)

  1. 베이스 칩;
    상기 베이스 칩 상에 배치되는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩;
    상기 베이스 칩과 상기 제1 반도체 칩 사이에 배치되는 제1 절연층;
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되는 제2 절연층;
    상기 제1 절연층을 관통하며 상기 베이스 칩과 상기 제1 반도체 칩을 연결하는 제1 연결 범프; 및
    상기 제2 절연층을 관통하며 상기 제1 반도체 칩과 상기 제2 반도체 칩을 연결하는 제2 연결 범프를 포함하며,
    상기 베이스 칩의 폭은 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 폭 보다 크고,
    상기 제1 절연층과 상기 제2 절연층은 서로 다른 물질을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 절연층은 실리콘 산화층이고,
    상기 제2 절연층은 비전도성 필름(NCF)인 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 절연층의 측면은 상기 제1 반도체 칩의 측면과 동일면에 있고,
    상기 제2 절연층의 측면은 상기 제1 반도체 칩의 측면 및 상기 제2 반도체 칩의 측면 보다 외측으로 돌출되는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 반도체 칩의 폭과 상기 제2 반도체 칩의 폭은 서로 동일한 반도체 패키지.
  5. 제1 항에 있어서,
    상기 베이스 칩은 베이스 바디, 상기 베이스 바디의 상면에 배치된 베이스 상부 연결 패드, 및 상기 베이스 바디를 관통하며 상기 베이스 상부 연결 패드와 연결되는 베이스 관통 전극을 포함하며,
    상기 제1 반도체 칩은 제1 칩 바디, 상기 제1 칩 바디의 하면 및 상면에 각각 배치된 제1 하부 연결 패드와 제1 상부 연결 패드, 및 상기 제1 칩 바디를 관통하며 상기 제1 하부 연결 패드와 상기 제1 상부 연결 패드를 연결시키는 제1 관통 전극을 포함하며,
    상기 제2 반도체 칩은 제2 칩 바디, 상기 제2 칩 바디의 하면 및 상면에 각각 배치된 제2 하부 연결 패드와 제2 상부 연결 패드, 및 상기 제2 칩 바디를 관통하며 상기 제2 하부 연결 패드와 상기 제2 상부 연결 패드를 연결시키는 제2 관통 전극을 포함하며,
    상기 제1 연결 범프는 상기 베이스 상부 연결 패드와 상기 제1 하부 연결 패드를 연결하고,
    상기 제2 연결 범프는 상기 제1 상부 연결 패드와 상기 제2 하부 연결 패드를 연결하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 베이스 상부 연결 패드와 상기 제1 하부 연결 패드는 각각 서로 이격된 복수의 베이스 상부 연결 패드들과 복수의 제1 하부 연결 패드들을 포함하고,
    상기 제1 연결 범프는 상기 복수의 베이스 상부 연결 패드들 및 상기 복수의 제1 하부 연결 패드들에 각각 대응하는 복수의 제1 연결 범프들을 포함하고,
    상기 복수의 제1 연결 범프들 사이의 피치(Pitch)는 10um 이하인 반도체 패키지.
  7. 제5 항에 있어서,
    상기 제1 칩 바디의 상기 하면은 상기 제1 하부 연결 패드의 하면과 동일면에 있고,
    상기 제1 칩 바디의 상기 상면은 상기 제1 상부 연결 패드의 상면과 동일면에 있고,
    상기 제2 칩 바디의 상기 하면은 상기 제2 하부 연결 패드의 하면과 동일 면에 있고,
    상기 제2 칩 바디의 상기 상면은 상기 제2 상부 연결 패드의 상면과 동일면에 있는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 반도체 칩은 상기 베이스 칩의 상면에 수직한 방향으로 적층된 복수의 제1 반도체 칩들을 포함하고,
    상기 제2 반도체 칩은 상기 제1 반도체 칩의 상면에 수직한 방향으로 적층된 복수의 제2 반도체 칩들을 포함하고,
    상기 제1 절연층은 상기 복수의 제1 반도체 칩들 사이에 각각 배치된 하나 이상의 제1 절연층을 더 포함하고,
    상기 제2 절연층은 상기 복수의 제2 반도체 칩들 사이에 각각 배치된 하나 이상의 제2 절연층을 더 포함하고,
    상기 복수의 제1 반도체 칩들의 개수는 상기 복수의 제2 반도체 칩들의 개수 보다 적은 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제1 절연층의 폭은 상기 제1 반도체 칩의 폭과 동일하고,
    상기 제2 절연층의 폭은 상기 제1 반도체 칩의 폭 보다 큰 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제1 연결 범프는 도전성 필라(pillar)를 포함하고,
    상기 제2 연결 범프는 솔더 볼(solder ball)을 포함하는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 베이스 칩의 상면과, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각의 측면들을 덮는 봉합재를 더 포함하는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 봉합재의 측면은 상기 베이스 칩의 측면과 동일면에 있는 반도체 패키지.
  13. 제1 항에 있어서,
    상기 제2 반도체 칩 상에 배치되는 제3 반도체 칩;
    상기 제2 반도체 칩과 상기 제3 반도체 칩 사이에 배치되는 제3 절연층;
    상기 제3 절연층을 관통하며 상기 제2 반도체 칩과 상기 제3 반도체 칩을 연결하는 제3 연결 범프를 더 포함하는 반도체 패키지.
  14. 제13 항에 있어서,
    상기 베이스 칩의 상면과, 상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 제3 반도체 칩 각각의 측면들을 덮는 봉합재를 더 포함하는 반도체 패키지.
  15. 제14 항에 있어서,
    상기 제3 반도체 칩의 상면은 상기 봉합재로부터 노출되는 반도체 패키지.
  16. 베이스 칩;
    상기 베이스 칩 상의 제1 반도체 칩;
    상기 제1 반도체 칩 상에서 상기 제1 반도체 칩의 상면에 수직한 방향으로 적층되는 복수의 제2 반도체 칩들;
    상기 베이스 칩과 상기 제1 반도체 칩 사이의 제1 절연층;
    상기 복수의 제2 반도체 칩들 각각의 하면의 복수의 제2 절연층들;
    상기 제1 절연층을 관통하며 상기 베이스 칩과 상기 제1 반도체 칩을 전기적으로 연결하는 제1 연결 범프; 및
    상기 복수의 제2 절연층들을 각각 관통하며, 상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩들을 전기적으로 연결하는 제2 연결 범프들을 포함하며,
    상기 제1 절연층의 폭은 상기 제1 반도체 칩의 폭과 동일하고,
    상기 제2 절연층들 각각의 폭은 상기 제1 반도체 칩의 폭 보다 크고,
    상기 제1 절연층과 상기 제2 절연층은 서로 다른 물질을 포함하는 반도체 패키지.
  17. 제16 항에 있어서,
    상기 복수의 제2 반도체 칩들 중 최상측에 배치된 제2 반도체 칩 상에 배치되는 제3 반도체 칩;
    상기 최상측에 배치된 제2 반도체 칩과 상기 제3 반도체 칩 사이의 제3 절연층;
    상기 제3 절연층을 관통하며 상기 복수의 제2 반도체 칩들과 상기 제3 반도체 칩을 전기적으로 연결하는 제3 연결 범프를 더 포함하는 반도체 패키지.
  18. 제17 항에 있어서,
    상기 제1 절연층은 실리콘 산화층이고,
    상기 제2 절연층 및 상기 제3 절연층은 비전도성 필름인 반도체 패키지.
  19. 제17 항에 있어서,
    상기 제1 연결 범프, 상기 제2 연결 범프 및 상기 제3 연결 범프는 도전성 필라를 포함하는 반도체 패키지.
  20. 베이스 바디, 상기 베이스 바디의 상면에 배치된 베이스 상부 연결 패드, 및 상기 베이스 바디를 관통하며 상기 베이스 상부 연결 패드와 연결되는 베이스 관통 전극을 포함하는 베이스 칩;
    상기 베이스 칩 상에 배치되며, 제1 칩 바디, 상기 제1 칩 바디의 하면 및 상면에 각각 배치된 제1 하부 연결 패드와 제1 상부 연결 패드, 및 상기 제1 칩 바디를 관통하며 상기 제1 하부 연결 패드와 상기 제1 상부 연결 패드를 연결시키는 제1 관통 전극을 각각 포함하며, 상기 베이스 칩의 상면에 수직한 방향으로 적층된 복수의 제1 반도체 칩들;
    상기 복수의 제1 반도체 칩들 상에 배치되며, 제2 칩 바디, 상기 제2 칩 바디의 하면 및 상면에 각각 배치된 제2 하부 연결 패드와 제2 상부 연결 패드, 및 상기 제2 칩 바디를 관통하며 상기 제2 하부 연결 패드와 상기 제2 상부 연결 패드를 연결시키는 제2 관통 전극을 각각 포함하며, 상기 제1 반도체 칩의 상면에 수직한 방향으로 적층된 복수의 제2 반도체 칩들;
    상기 복수의 제1 반도체 칩들 각각의 하면에 배치되는 복수의 제1 절연층들;
    상기 복수의 제2 반도체 칩들 각각의 하면에 배치되는 복수의 제2 절연층들;
    상기 복수의 제1 절연층들을 각각 관통하며 상기 제1 하부 연결 패드를 상기 베이스 상부 연결 패드 또는 상기 제1 상부 연결 패드와 연결시키는 복수의 제1 연결 범프들; 및
    상기 복수의 제2 절연층들을 각각 관통하며 상기 제2 하부 연결 패드를 상기 제1 상부 연결 패드 또는 상기 제2 상부 연결 패드와 연결시키는 복수의 제2 연결 범프들을 포함하며,
    상기 복수의 제1 반도체 칩들의 개수는 상기 복수의 제2 반도체 칩들의 개수 보다 적고,
    상기 복수의 제1 절연층들과 상기 복수의 제2 절연층들은 서로 다른 물질을 포함하는 반도체 패키지.
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