KR20220122155A - 더미 칩을 포함하는 반도체 패키지 - Google Patents

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KR20220122155A
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chip
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강형문
김태형
이우동
최환영
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Abstract

반도체 패키지는 베이스 구조체, 상기 베이스 구조체 상에 배치되는 하부 반도체 칩, 상기 하부 반도체 칩 상에 배치되는 상부 반도체 칩, 상기 하부 반도체 칩 상에 배치되는 하부 패드, 상기 상부 반도체 칩 아래에 배치되는 상부 패드 및 상기 하부 패드 및 상기 상부 패드 사이에 배치되는 연결 범프를 포함하는 연결 구조체, 상기 상부 반도체 칩 상에 배치되는 더미 칩, 상기 상부 반도체 칩 및 상기 더미 칩 사이에 배치되는 상부 접착부 및 상기 상부 접착부의 양측에 배치되어 상기 더미 칩의 양측면의 하부를 감싸는 상부 돌출부를 포함하는 상부 접착층 및 상기 더미 칩의 양측에 배치되어 상기 더미 칩의 양측면 상부 및 상기 상부 돌출부를 감싸는 몰딩층을 포함한다.

Description

더미 칩을 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE INCLUDING DUMMY CHIP}
본 개시는 더미 칩을 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화되고 있고, 전자기기에 사용되는 반도체 패키지는 소형화 및 경량화와 함께 고성능 및 대용량이 요구되고 있다. 소형화 및 경량화와 함께 고성능 및 대용량을 구현하기 위하여, 관통 전극(through silicon via, TSV)을 포함하는 반도체 칩들 및 상기 반도체 칩들이 적층된 반도체 패키지에 대한 연구 및 개발이 지속적으로 이루어지고 있다.
본 발명의 목적은 신뢰성이 개선된 반도체 패키지를 제공하는 것이다.
본 개시의 일 실시예에 따른 반도체 패키지는 베이스 구조체, 상기 베이스 구조체 상에 배치되는 하부 반도체 칩, 상기 하부 반도체 칩 상에 배치되는 상부 반도체 칩, 상기 하부 반도체 칩 상에 배치되는 하부 패드, 상기 상부 반도체 칩 아래에 배치되는 상부 패드 및 상기 하부 패드 및 상기 상부 패드 사이에 배치되는 연결 범프를 포함하는 연결 구조체, 상기 상부 반도체 칩 상에 배치되는 더미 칩, 상기 상부 반도체 칩 및 상기 더미 칩 사이에 배치되는 상부 접착부 및 상기 상부 접착부의 양측에 배치되어 상기 더미 칩의 양측면의 하부를 감싸는 상부 돌출부를 포함하는 상부 접착층 및 상기 더미 칩의 양측에 배치되어 상기 더미 칩의 양측면 상부 및 상기 상부 돌출부를 감싸는 몰딩층을 포함한다.
본 개시의 일 실시예에 따른 반도체 패키지는 베이스 구조체, 상기 베이스 구조체 상에 배치되는 하부 반도체 칩, 상기 하부 반도체 칩 상에 배치되는 상부 반도체 칩, 상기 하부 반도체 칩 상에 배치되는 하부 패드, 상기 상부 반도체 칩의 아래에 배치되는 상부 패드 및 상기 하부 패드 및 상기 상부 패드 사이에 배치되는 연결 범프를 포함하는 연결 구조체, 상기 하부 반도체 칩 및 상기 상부 반도체 칩 사이에 배치되는 하부 접착부, 상기 하부 접착부의 양측에 배치되어 상기 하부 반도체 칩의 양측면의 상부 및 상기 상부 반도체 칩의 양측면의 하부 중 적어도 하나를 감싸는 하부 돌출부를 포함하는 하부 접착층, 상기 상부 반도체 칩 상에 배치되는 더미 칩, 상기 상부 반도체 칩 및 상기 더미 칩 사이에 배치되는 솔더 및 상기 더미 칩의 측면 및 상기 솔더를 감싸는 몰딩층을 포함한다.
본 개시의 일 실시예에 따른 반도체 패키지는 베이스 구조체, 베이스 구조체의 하부에 배치되는 베이스 패드 및 상기 베이스 패드 아래에 배치되는 베이스 범프를 포함하는 연결 단자, 상기 베이스 구조체 상에 배치되고, 제1 반도체 기판, 상기 제1 반도체 기판 아래에 배치되는 제1 배선층 및 상기 제1 반도체 기판을 관통하고 상기 제1 배선층과 연결되는 관통 비아를 포함하는 하부 반도체 칩, 상기 하부 반도체 칩 상에 배치되고, 제2 반도체 기판 및 상기 제2 반도체 기판 아래에 배치되는 제2 배선층을 포함하는 상부 반도체 칩, 상기 하부 반도체 칩 상에 배치되고 상기 제1 관통 비아와 연결되는 하부 패드, 상기 상부 반도체 칩 아래에 배치되고 상기 제2 배선층과 연결되는 상부 패드 및 상기 하부 패드 및 상기 상부 패드 사이에 배치되어 상기 하부 패드 및 상기 상부 패드를 연결하는 연결 범프를 포함하는 연결 구조체, 상기 하부 반도체 칩 및 상기 상부 반도체 칩 사이에 배치되는 하부 접착부, 상기 하부 접착부의 양측에 배치되어 상기 하부 반도체 칩의 양측면의 상부 및 상기 상부 반도체 칩의 양측면 하부 중 적어도 하나를 감싸는 하부 돌출부를 포함하는 하부 접착층, 상기 상부 반도체 칩 상에 배치되는 더미 칩, 상기 상부 반도체 칩 및 상기 더미 칩 사이에 배치되는 상부 접착부 및 상기 상부 접착부의 양측에 배치되어 상기 더미 칩의 양측면의 하부를 감싸는 상부 돌출부를 포함하는 상부 접착층 및 상기 더미 칩의 양측에 배치되어 상기 더미 칩의 양측면 상부 및 상기 상부 돌출부를 감싸는 몰딩층을 포함하고, 상기 상부 접착부의 높이는 상기 하부 접착부의 높이보다 작고, 상기 상부 돌출부의 폭은 상기 하부 돌출부의 폭보다 작다.
본 개시의 일 실시예에 따른 반도체 패키지는 탑-뷰(top-view)에서 바라볼 때, 접착층이 노출되지 않을 수 있고, 반도체 패키지의 신뢰성이 개선될 수 있다.
도 1a는 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 1b는 도 1a의 반도체 패키지를 탑-뷰(top-view)에서 바라본 단면도이다.
도 2a 내지 도 2m은 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 3은 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 1a는 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다. 도 1b는 도 1a의 반도체 패키지를 탑-뷰(top-view)에서 바라본 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(100)는 베이스 구조체(110), 연결 단자(120), 하부 반도체 칩(130), 상부 반도체 칩(140), 연결 구조체(150), 하부 접착층(160), 더미 칩(170), 상부 접착층(180) 및 몰딩층(190)을 포함할 수 있다.
베이스 구조체(110)는 베이스 기판(111), 배선층(113), 하부 보호층(115), 상부 보호층(117) 및 관통 비아(119)를 포함할 수 있다. 일 실시예에 있어서, 베이스 기판(111)은 실리콘, 게르마늄, 실리콘-게르마늄, GaP 또는 GaAs을 포함할 수 있다. 다른 실시예에 있어서, 베이스 기판(111)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수도 있다.
배선층(113)은 베이스 기판(111) 아래에 배치될 수 있다. 배선층(113)은 배선들 및 배선들 내부에 수용하는 층간 절연층을 포함할 수 있다. 예를 들어, 배선은 금속, 금속 질화물, 금속 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있다. 층간 절연층은 예를 들어, 실리콘 산화물, 불소 혹은 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 스핀 온 유기 폴리머, 또는 무기 폴리머 등과 같은 저유전 물질들 중 적어도 하나를 포함할 수 있다.
하부 보호층(115)은 배선층(113) 아래에 배치될 수 있다. 하부 보호층(115)은 배선층(113)의 하면을 덮을 수 있다. 하부 보호층(115)은 배선층(113)을 보호할 수 있다. 하부 보호층(115)은 절연성 물질을 포함할 수 있다.
상부 보호층(117)은 베이스 기판(111)의 상에 배치될 수 있다. 상부 보호층(117)은 베이스 기판(111)의 상면을 덮을 수 있다. 상부 보호층(117)은 베이스 기판(111)을 보호할 수 있다. 상부 보호층(117)은 절연성 물질을 포함할 수 있다.
관통 비아(119)는 베이스 기판(111) 및 상부 보호층(117)을 관통할 수 있다. 관통 비아(119)는 배선층(113)의 배선과 전기적으로 연결될 수 있다. 관통 비아(119)는 도전성 물질을 포함할 수 있다.
도면에는, 베이스 구조체(110)가 베이스 기판(111), 배선층(113) 및 관통 비아(119)를 포함하는 것으로 설명되었으나, 본 개시는 이에 제한되지 않는다. 일 실시예에 있어서, 베이스 구조체(110)는 인터포저(interposer)일 수 있다. 또한, 일 실시예에 있어서, 베이스 구조체(110)는 메모리 소자를 포함할 수 있다. 예를 들어, 메모리 소자는 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, 플래시 메모리, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), RRAM(Resistive Random Access Memory) 등과 같은 비휘발성 메모리일 수 있다. 일 실시예에 있어서, 베이스 구조체(110)는 로직 회로를 포함할 수 있다. 예를 들어, 로직 회로는 CPU, GPU, 모뎀, ASIC(application-specific IC) 및 FPGA(Field Programmable Gate Array) 등을 포함할 수 있다. 또한, 일 실시예에서, 베이스 구조체(110)는 버퍼 칩(buffer chip)을 포함할 수 있다.
연결 단자(120)는 베이스 구조체(110)의 하부에 배치될 수 있다. 연결 단자(120)는 베이스 패드(121) 및 베이스 범프(123)를 포함할 수 있다. 베이스 패드(121)는 베이스 구조체(110)의 하부 보호층(115)을 관통할 수 있다. 도면에는 베이스 패드(121)의 일부가 하부 보호층(115)으로부터 돌출된 것으로 도시되었으나, 이에 한정하지 않고 베이스 패드(121)는 하부 보호층(115)에 삽입될 수 있고, 베이스 패드(121)의 하면 및 하부 보호층(115)의 하면이 얼라인될 수 있다. 베이스 범프(123)는 베이스 패드(121)의 하부에 배치될 수 있다. 베이스 패드(121) 및 베이스 범프(123)는 도전성 물질을 포함할 수 있다. 연결 단자(120)를 통해 반도체 패키지(100)가 외부 장치(예를 들어, 인터포저 또는 인쇄 회로 기판(printed circuit board, PCB))에 실장될 수 있다.
복수의 하부 반도체 칩(130)들이 베이스 구조체(110) 상에 배치될 수 있다. 복수의 하부 반도체 칩(130)들 중 베이스 구조체(110)에 인접한 하부 반도체 칩(130)은 베이스 구조체(110)로부터 수직 방향으로 이격될 수 있다. 인접한 하부 반도체 칩(130)들은 상호간에 수직 방향으로 이격될 수 있다.
복수의 하부 반도체 칩(130)들은 각각 반도체 기판(131), 배선층(133), 하부 보호층(135), 상부 보호층(137) 및 관통 비아(139)를 포함할 수 있다.
반도체 기판(131)은 하부 반도체 칩(130)의 중앙에 배치될 수 있다. 예를 들어, 반도체 기판(131)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
배선층(133)은 반도체 기판(131) 아래에 배치될 수 있다. 배선층(133)의 상면은 반도체 기판(131)의 하면과 접할 수 있다. 배선층(133)은 배선들 및 배선들을 둘러싸는 절연막을 포함할 수 있다. 배선층(133)은 도전성 물질을 포함할 수 있다.
하부 보호층(135)은 배선층(133) 아래에 배치될 수 있다. 베이스 구조체(110)에 인접한 하부 반도체 칩(130)의 하부 보호층(135)은 베이스 구조체(110)의 상부 보호층(117)과 마주볼 수 있다. 하부 보호층(135)은 배선층(133)의 하면을 덮을 수 있다. 하부 보호층(135)은 배선층(133)을 보호할 수 있다. 하부 보호층(135)은 절연성 물질을 포함할 수 있다.
상부 보호층(137)은 반도체 기판(131) 상에 배치될 수 있다. 상부 보호층(137)은 상부 보호층(137)에 인접한 하부 반도체 칩(130)의 하부 보호층(135)과 마주볼 수 있다. 상부 보호층(137)은 반도체 기판(131)의 상면을 덮을 수 있다. 상부 보호층(137)은 반도체 기판(131)을 보호할 수 있다. 상부 보호층(137)은 절연성 물질을 포함할 수 있다.
관통 비아(139)는 반도체 기판(131) 및 상부 보호층(137)을 관통할 수 있다. 관통 비아(139)는 도전성 물질을 포함할 수 있다.
상부 반도체 칩(140)은 복수의 하부 반도체 칩(130)들 상에 배치될 수 있다. 상부 반도체 칩(140)은 인접한 하부 반도체 칩(130)으로부터 수직방향으로 이격될 수 있다. 상부 반도체 칩(140)은 반도체 기판(141), 배선층(143), 하부 보호층(145) 및 상부 보호층(147)을 포함할 수 있다. 반도체 기판(141)은 상부 반도체 칩(140)의 중앙에 배치될 수 있다. 반도체 기판(141)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
배선층(143)은 반도체 기판(141) 아래에 배치될 수 있다. 배선층(143)의 상면은 반도체 기판(141)의 하면과 접할 수 있다. 배선층(143)은 배선들 및 배선들을 둘러싸는 절연막을 포함할 수 있다. 배선층(143)은 도전성 물질을 포함할 수 있다.
하부 보호층(145)은 배선층(143) 아래에 배치될 수 있다. 하부 보호층(145)은 하부 보호층(145)에 인접한 하부 반도체 칩(130)의 상부 보호층(137)과 마주볼 수 있다. 하부 보호층(145)은 배선층(143)의 하면을 덮을 수 있다. 하부 보호층(145)은 배선층(143)을 보호할 수 있다. 하부 보호층(145)은 절연성 물질을 포함할 수 있다.
상부 보호층(147)은 반도체 기판(141) 상에 배치될 수 있다. 상부 보호층(147)은 반도체 기판(141)의 상면을 덮을 수 있다. 상부 보호층(147)은 반도체 기판(141)을 보호할 수 있다. 상부 보호층(147)은 절연성 물질을 포함할 수 있다.
연결 구조체(150)는 베이스 구조체(110) 및 베이스 구조체(110)와 인접한 하부 반도체 칩(130) 사이, 인접한 하부 반도체 칩(130)들 사이 및 상부 반도체 칩(140) 및 상부 반도체 칩(140)과 인접한 하부 반도체 칩(130) 사이에 각각 배치될 수 있다.
연결 구조체(150)는 베이스 구조체(110) 및 베이스 구조체(110)와 인접한 하부 반도체 칩(130), 인접한 하부 반도체 칩(130)들 및 상부 반도체 칩(140) 및 상부 반도체 칩(140)과 인접한 하부 반도체 칩(130)을 전기적으로 연결할 수 있다.
연결 구조체(150)는 하부 패드(151), 상부 패드(153) 및 연결 범프(155)를 포함할 수 있다.
하부 패드(151)는 베이스 구조체(110)의 상부 및 하부 반도체 칩(130)의 상부에 배치될 수 있다. 베이스 구조체(110)와 인접한 하부 패드(151)의 하면은 베이스 구조체(110)의 관통 비아(119)의 상면과 접할 수 있다. 하부 반도체 칩(130)과 인접한 하부 패드(151)의 하면은 하부 패드(151)와 인접한 하부 반도체 칩(130)의 관통 비아(139)의 상면과 접할 수 있다. 상부 반도체 칩(140)과 인접한 하부 패드(151)의 하면은 상부 반도체 칩(140)과 인접한 하부 반도체 칩(130)의 관통 비아(139)의 상면과 접할 수 있다. 하부 패드(151)는 베이스 구조체(110)의 관통 비아(119) 또는 하부 반도체 칩(130)의 관통 비아(139)와 전기적으로 연결될 수 있다.
상부 패드(153)는 하부 반도체 칩(130)의 하부 및 상부 반도체 칩(140)의 하부에 배치될 수 있다. 하부 반도체 칩(130)과 인접한 상부 패드(153)의 상면은 베이스 구조체(110)와 인접한 하부 반도체 칩(130)의 배선층(133)의 하면과 접할 수 있다. 상부 반도체 칩(140)과 인접한 상부 패드(153)는 상부 반도체 칩(140)의 배선층(143)의 하면과 접할 수 있다. 상부 패드(153)는 하부 반도체 칩(130)의 배선층(133) 또는 상부 반도체 칩(140)의 배선층(143)과 전기적으로 연결될 수 있다.
연결 범프(155)는 하부 패드(151) 및 상부 패드(153) 사이에 배치될 수 있다. 연결 범프(155)의 하면은 하부 패드(151)의 상면과 접할 수 있다. 연결 범프(155)의 상면은 상부 패드(153)의 하면과 접할 수 있다. 연결 범프(155)는 하부 패드(151) 및 상부 패드(153)와 전기적으로 연결될 수 있다.
하부 접착층(160)이 베이스 구조체(110)와 복수의 하부 반도체 칩(130)들 사이 및 복수의 하부 반도체 칩(130)들 사이에 개재될 수 있다. 하부 접착층(160)은 하부 접착부(161) 및 하부 돌출부(163)를 포함할 수 있다. 하부 접착부(161)는 베이스 구조체(110) 및 베이스 구조체(110)에 인접한 하부 반도체 칩(130) 사이, 인접한 하부 반도체 칩(130)들 사이, 상부 반도체 칩(140) 및 상부 반도체 칩(140)과 인접한 하부 반도체 칩(130) 사이에 배치될 수 있다. 예를 들어, 하부 접착부(161)의 높이는 h1일 수 있다. 하부 접착부(161)의 측면은 하부 접착부(161)와 인접한 베이스 구조체(110), 하부 반도체 칩(130) 또는 상부 반도체 칩(140)의 측면과 얼라인될 수 있다. 하부 접착부(161)는 연결 구조체(150)를 둘러쌀 수 있다. 하부 접착부(161)는 베이스 구조체(110) 및 베이스 구조체(110)와 인접한 하부 반도체 칩(130), 인접한 하부 반도체 칩(130)들 상호간, 상부 반도체 칩(140) 및 상부 반도체 칩(140)과 인접한 하부 반도체 칩(130)을 접착시킬 수 있다.
하부 돌출부(163)는 하부 접착부(161)의 양측에 배치될 수 있다. 하부 돌출부(163)의 폭은 W1일 수 있다. 하부 돌출부(163)의 폭은 도 1a에서 볼 때, 하부 돌출부(163)의 외측면과 해당 하부 돌출부(163)와 접촉하는 하부 접착부(161)의 측면과 간의 최대 거리를 의미할 수 있다. 하부 돌출부(163)는 베이스 구조체(110), 하부 반도체 칩(130) 또는 상부 반도체 칩(140)의 측면의 적어도 일부를 둘러쌀 수 있다. 일 실시예에 있어서, 하부 접착층(160)은 하부 돌출부(163)를 포함하지 않을 수 있다. 하부 접착층(160)은 에폭시(epoxy) 계열의 레진(resin), 필러(filler) 및 첨가제 중 적어도 하나를 포함할 수 있다
더미 칩(170)은 상부 반도체 칩(140) 상에 배치될 수 있다. 더미 칩(170)은 상부 반도체 칩(140)과 수직 방향으로 이격될 수 있다. 더미 칩(170)은 상부 반도체 칩(140)과 마주볼 수 있다. 더미 칩(170)은 상부 반도체 칩(140)의 상부 보호층(147)과 마주볼 수 있다. 도면에는 더미 칩(170)의 폭이 상부 반도체 칩(140)의 폭과 동일한 것으로 도시하였으나, 이에 한정하지 아니한다. 예를 들어, 더미 칩(170)은 베어 실리콘 웨이퍼(bare silicon wafer), 코어 웨이퍼(core wafer) 또는 메탈 플레이트(metal plate)일 수 있다.
상부 접착층(180)은 상부 접착부(181) 및 상부 돌출부(183)를 포함할 수 있다. 상부 접착부(181)는 상부 반도체 칩(140) 및 더미 칩(170) 사이에 배치될 수 있다. 상부 접착부(181)의 양측면은 상부 반도체 칩(140)의 양측면 및 더미 칩(170)의 양측면 중 적어도 하나와 얼라인될 수 있다. 상부 접착부(181)의 하면은 상부 반도체 칩(140)의 상면과 접할 수 있고, 상면은 더미 칩(170)의 하면과 접할 수 있다. 상부 접착부(181)의 높이(h2)는 하부 접착층(160)의 하부 접착부(161)의 높이(h1)보다 작을 수 있다. 상부 접착부(181)는 상부 반도체 칩(140) 및 더미 칩(170)을 접착시킬 수 있다.
상부 돌출부(183)는 상부 접착부(181)의 양측에 배치될 수 있다. 상부 돌출부(183)는 상부 반도체 칩(140) 양측면의 일부, 상부 접착부(181)의 양측면 및 더미 칩(170) 양측면의 일부를 감쌀 수 있다. 상부 돌출부(183)의 폭(W2)은 하부 접착층(160)의 하부 돌출부(163)의 폭(W1)보다 작을 수 있다. 일 실시예에 있어서, 상부 돌출부(183)는 인접한 하부 접착층(160)의 상부 돌출부(183)와 접할 수 있다. 다른 실시예에서, 상부 접착층(180)은 상부 돌출부(183)를 포함하지 않을 수 있다. 예를 들어, 상부 접착층(180)은 에폭시(epoxy) 계열의 레진(resin), 필러(filler) 및 첨가제 중 적어도 하나를 포함할 수 있다. 일 실시예에 있어서, 상부 접착층(180)은 하부 접착층(160)과 다른 물질을 포함할 수 있다. 예를 들어, 상부 접착층(180)은 하부 접착층(160)과 다른 접착성 고분자 물질을 포함할 수 있다.
몰딩층(190)은 베이스 구조체(110) 상에 배치될 수 있다. 몰딩층(190)의 하면은 베이스 구조체(110)의 상부 보호층(117)의 상면과 접할 수 있다. 몰딩층(190)의 상면은 더미 칩(170)의 상면과 얼라인될 수 있다. 즉, 몰딩층(190)의 상면은 더미 칩(170)의 상면과 공면을 이룰 수 있다. 일 실시예에 있어서, 몰딩층(190)은 하부 반도체 칩(130) 측면의 일부, 상부 반도체 칩(140) 측면의 일부, 하부 접착층(160)의 하부 돌출부(163)의 외측면 전부, 더미 칩(170) 측면의 일부, 상부 접착층(180)의 상부 돌출부(183)의 외측면 전부를 덮을 수 있다. 일 실시예에 있어서, 하부 접착층(160)의 하부 돌출부(163) 및 상부 접착층(180)의 상부 돌출부(183)가 존재하지 않는 경우, 몰딩층(190)은 하부 반도체 칩(130)의 측면 전부, 상부 반도체 칩(140)의 측면 전부, 하부 접착층(160)의 하부 접착부(161)의 측면 전부, 더미 칩(170)의 측면 전부 및 상부 접착층(180)의 상부 접착부(181)의 측면 전부를 덮을 수 있다. 예를 들어, 몰딩층(190)은 에폭시 몰딩 컴파운드(EMC), 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT, 수지 등을 포함할 수 있고, EMC와 같은 몰딩 물질 또는 PIE(Photo Imagable Encapsulant)을 포함할 수 있다.
도 1b를 참조하면, 몰딩층(190)이 더미 칩(170)의 측면의 상부를 덮어, 탑-뷰(top-view)에서, 상부 접착층(180)이 노출되지 않을 수 있고, 반도체 패키지(100)의 신뢰도가 높아질 수 있다.
도 2a 내지 도 2m은 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 베이스 기판(111), 배선층(113), 하부 보호층(115) 및 관통 비아(119)를 포함하는 베이스 구조체(110)를 형성할 수 있다. 베이스 구조체(110)를 형성하는 것은, 베이스 기판(111)을 형성하는 것, 베이스 기판(111) 내에 관통 비아(119)를 형성하는 것, 베이스 기판(111) 상에 배선층(113)을 형성하는 것 및 배선층(113) 상에 하부 보호층(115)을 형성하는 것을 포함할 수 있다. 베이스 구조체(110) 상에 베이스 패드(121)를 형성할 수 있고, 베이스 패드(121) 상에 베이스 범프(123)를 형성할 수 있다.
도 2b를 참조하면, 제1 글루층(GL1)을 이용하여 베이스 구조체(110)를 제1 캐리어 기판(CAR1)에 부착할 수 있다. 베이스 구조체(110)의 하부 보호층(115)은 제1 글루층(GL1)에 접할 수 있다. 베이스 범프(123)는 제1 글루층(GL1)에 의해 둘러싸일 수 있다.
도 2c를 참조하면, 베이스 기판(111) 상에 상부 보호층(117)을 형성할 수 있다. 일 실시예에 있어서, 상부 보호층(117)을 형성하는 것은, 베이스 기판(111) 상에 관통 비아(119)를 덮는 예비 상부 보호층을 형성하는 것 및 예비 상부 보호층의 상부를 제거하여 관통 비아(119)를 노출시키는 것을 포함할 수 있다. 관통 비아(119) 상에 하부 패드(151)를 형성할 수 있다.
도 2d를 참조하면, 위에서 설명한 공정들과 유사한 공정들을 통해, 반도체 기판(131), 배선층(133), 하부 보호층(135), 상부 보호층(137) 및 관통 비아(139)를 포함하는 예비 하부 반도체 칩(p130), 하부 패드(151), 상부 패드(153) 및 연결 범프(155)를 형성할 수 있다. 제2 글루층(GL2)을 이용하여 예비 하부 반도체 칩(p130)을 제2 캐리어 기판(CAR2)에 부착할 수 있다. 상부 보호층(137) 및 하부 패드(151)를 덮는 제1 테이프(TP1)를 형성할 수 있다. 제1 테이프(TP1)는 상부 보호층(137) 및 하부 패드(151)에 접할 수 있다.
도 2e를 참조하면, 제1 테이프(TP1)를 이용하여 예비 하부 반도체 칩(p130)을 뒤집을 수 있다. 예비 하부 반도체 칩(130)이 뒤집혀, 제2 캐리어 기판(CAR2) 및 제2 글루층(GL2)이 예비 하부 반도체 칩(p130) 위에 배치될 수 있다. 제2 캐리어 기판(CAR2) 및 제2 글루층(GL2)을 제거할 수 있다. 제2 캐리어 기판(CAR2) 및 제2 글루층(GL2)이 제거되어, 예비 하부 반도체 칩(p130) 상의 상부 패드(153) 및 연결 범프(155)가 노출될 수 있다.
도 2f를 참조하면, 예비 하부 반도체 칩(p130)의 하부 보호층(135), 상부 패드(153) 및 연결 범프(155)를 덮는 예비 하부 접착층(p160) 및 예비 하부 접착층(p160)을 지지하는 제2 테이프(TP2)를 형성할 수 있다. 예비 하부 접착층(p160)은 하부 보호층(135), 상부 패드(151) 및 연결 범프(155)에 접할 수 있다. 제2 테이프(TP2)는 하부 보호층(115), 상부 패드(151) 및 연결 범프(155)와 이격될 수 있다. 일 실시예에 있어서, 예비 접착층(p160) 및 제2 테이프(TP2)를 형성하는 것은, 제2 테이프(TP2) 상에 예비 접착층(p160)을 형성하는 것 및 예비 하부 반도체 칩(p130)을 예비 하부 접착층(p160)에 접착시키는 것을 포함할 수 있다. 제1 테이프(TP1) 및 제2 테이프(TP2)를 이용하여 예비 하부 반도체 칩(p130)을 뒤집을 수 있다. 예비 하부 반도체 칩(p130)이 뒤집혀, 제1 테이프(TP1)가 예비 하부 반도체 칩(p130) 위에 배치될 수 있다. 일 실시예에 있어서, 위에서 설명한 것과 달리, 예비 하부 반도체 칩(p130)을 뒤집는 공정 없이 제2 글루층(GL2) 및 제2 캐리어 기판(CAR2)을 제거할 수 있고, 하부 접착층(160) 및 제2 테이프(TP2)를 형성할 수 있다.
도 2g를 참조하면, 예비 하부 반도체 칩(p130) 및 예비 하부 접착층(160)이 복수개의 하부 반도체 칩(130)들 및 복수개의 하부 접착층(160)들로 분리될 수 있다. 일 실시예에 있어서, 예비 하부 반도체 칩(p130) 및 예비 하부 접착층(p160)을 복수개의 하부 반도체 칩(130)들 및 복수개의 하부 접착층(160)들로 분리하는 것은, 예비 하부 반도체 칩(p130) 상의 제1 테이프(TP1)를 제거하는 것 및 예비 하부 반도체 칩(p130) 및 예비 하부 접착층(p160)을 분리하는 것을 포함할 수 있다. 예를 들어, 예비 하부 반도체 칩(p130) 및 예비 하부 접착층(p160)은 다이싱(dicing) 공정을 통해 복수개의 하부 반도체 칩(130)들 및 복수개의 하부 접착층(160)들로 분리될 수 있다. 복수개의 분리된 하부 반도체 칩(130) 및 복수개의 분리된 접착층(160)은 제2 테이프(TP2)에 의해 서로 연결될 수 있다.
예비 하부 반도체 칩(p130)을 복수개의 하부 반도체 칩(130)들로 분리하는 것은, 상부 보호층(137)을 복수개로 분리하는 것, 반도체 기판(131)을 복수개로 분리하는 것, 배선층(133)을 복수개로 분리하는 것 및 하부 보호층(135)을 복수개로 분리하는 것을 포함할 수 있다.
도 2h를 참조하면, 각각의 하부 반도체 칩(130) 및 하부 접착층(160)을 베이스 구조체(110) 상에 배치할 수 있다. 하부 반도체 칩(130) 및 하부 접착층(160)이 베이스 구조체(110) 상에 배치되는 경우, 하부 접착층(160)의 형태가 변할 수 있고, 하부 돌출부(163)가 형성될 수 있다. 하부 돌출부(163)는 하부 반도체 칩(130)의 측면의 일부를 감쌀 수 있다.
각각의 하부 반도체 칩(130)은 베이스 구조체(110)에 실장될 수 있다. 하부 반도체 칩(130)을 베이스 구조체(110) 상에 배치하는 것은, 제2 테이프(TP2)에서 하부 반도체 칩(130)을 분리하는 것, 및 하부 반도체 칩(130)에 연결된 연결 범프(155)와 베이스 구조체(110)에 연결된 하부 패드(151)를 본딩하는 것을 포함할 수 있다. 예를 들어, 하부 반도체 칩(130)에 연결된 연결 범프(155)와 베이스 구조체(110)에 연결된 하부 패드(151)는 열 압착 공정, 매스 리플로우(mass reflow) 공정 또는 레이저 어시스티드 본딩(laser assisted bonding) 공정을 통해 본딩될 수 있다. 하부 반도체 칩(130)에 연결된 연결 범프(155)와 베이스 구조체(110)에 연결된 하부 패드(151)가 본딩되어, 하부 패드(151), 상부 패드(153) 및 연결 범프(155)를 포함하는 연결 구조체(150)가 형성될 수 있다.
예를 들어, 하부 반도체 칩(130)에 연결된 연결 범프(155)와 베이스 구조체(110)에 연결된 하부 패드(151)를 본딩하는 것은 제1 온도에서 수행될 수 있다. 또한, 하부 반도체 칩(130)에 연결된 연결 범프(155)와 베이스 구조체(110)에 연결된 하부 패드(151)를 본딩하는 것은 하부 반도체 칩(130) 및 하부 접착층(160)을 제1 압력으로 베이스 구조체(110)를 가압하는 것을 포함할 수 있다.
일 실시예에 있어서, 하부 접착층(160)을 베이스 구조체(110) 상에 부착하는 것과 하부 반도체 칩(130)에 연결된 연결 범프(155)와 베이스 구조체(110)에 연결된 하부 패드(151)가 본딩하는 것은 동시에 수행될 수 있다.
도 2i를 참조하면, 위에서 설명한 공정들과 유사한 공정들을 통해, 복수의 하부 반도체 칩(130)들, 하부 반도체 칩(130)들 사이에 배치되는 복수의 연결 구조체(150)들 및 복수의 하부 접착층(160)들이 수직으로 적층되어 형성될 수 있다. 또한, 반도체 기판(141), 배선층(143), 하부 보호층(145) 및 상부 보호층(147)을 포함하는 상부 반도체 칩(140) 및 상부 반도체 칩(140) 및 상부 반도체 칩(140)과 인접한 하부 반도체 칩(130) 사이의 연결 구조체(150) 및 하부 접착층(160)이 형성될 수 있다.
도 2j를 참조하면, 예비 더미 칩(p170), 예비 더미 칩(p170)의 하면을 덮는 예비 상부 접착층(p180) 및 예비 상부 접착층(p180)을 지지하는 제3 테이프(TP3)를 형성할 수 있다. 일 실시예에 있어서, 예비 상부 접착층(p180) 및 제3 테이프(TP3)를 형성하는 것은, 제2 테이프(TP2) 상에 예비 상부 접착층(p180)을 형성하는 것, 예비 더미 칩(p170)을 예비 상부 접착층(p180)에 접착시키는 것을 포함할 수 있다.
도 2k를 참조하면, 예비 더미 칩(p170)을 복수의 더미 칩(170)들로 분리할 수 있고, 예비 상부 접착층(p180)을 복수의 상부 접착층(180)들로 분리할 수 있다. 예를 들어, 예비 더미 칩(p170) 및 예비 상부 접착층(p180)은 다이싱 공정을 통해 복수의 더미 칩(170)들 및 복수의 상부 접착층(180)들로 동시에 분리될 수 있다. 일 실시예들에 있어서, 제3 테이프(TP3)가 제거된 후, 예비 더미 칩(p170) 및 예비 상부 접착층(p180)이 복수의 더미 칩(170)들 및 복수의 상부 접착층(180)들로 분리될 수 있다.
도 2l을 참조하면, 더미 칩(170) 및 상부 접착층(180)이 상부 반도체 칩(140) 상에 배치될 수 있다. 더미 칩(170) 및 상부 접착층(180)을 상부 반도체 칩(140)에 배치하는 것은 더미 칩(170) 및 상부 접착층(180)이 제2 온도에서 제2 압력으로 상부 반도체 칩(140)을 가압하는 것을 포함할 수 있다. 예를 들어, 제2 온도는 제1 온도보다 낮을 수 있고, 제2 압력은 제1 압력보다 낮을 수 있다.
더미 칩(170) 및 상부 접착층(180)이 상부 반도체 칩(140) 상에 배치되는 경우, 상부 접착층(180)의 형태가 변할 수 있고, 상부 돌출부(183)가 형성될 수 있다. 상부 돌출부(183)는 더미 칩(170) 하부의 측면의 일부를 감쌀 수 있다.
도 2m을 참조하면, 베이스 구조체(110)의 상면, 하부 반도체 칩(140)들의 측면, 상부 반도체 칩(140)의 측면 하부 접착층(160)들의 측면, 상부 접착층(180)의 측면 더미 칩(170)의 측면을 덮는 몰딩층(190)을 형성할 수 있다. 몰딩층(190)의 상면은 더미 칩(170)의 상면과 얼라인될 수 있다. 몰딩층(190)은 더미 칩(170)의 상부 측면을 감쌀 수 있다. 따라서, 탑-뷰에서 바라볼 때, 반도체 패키지(100)는 더미 칩(170) 및 몰딩층(190)만이 보일 수 있고, 상부 접착층(180)은 보이지 않을 수 있어, 반도체 패키지(100)의 신뢰도가 높아질 수 있다.
도 3은 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 3을 참조하면, 반도체 패키지(200)는 베이스 구조체(110), 연결 단자(120) 하부 반도체 칩(130), 상부 반도체 칩(140), 연결 구조체(150), 하부 접착층(160), 더미 칩(170), 솔더(280) 및 몰딩층(190)을 포함할 수 있다.
솔더(280)는 상부 반도체 칩(140) 및 더미 칩(170) 사이에 배치될 수 있다. 솔더(280)의 하면은 상부 반도체 칩(140)의 상면과 접할 수 있고, 상면은 더미 칩(170)의 하면과 접할 수 있다. 솔더(280)는 더미 칩(170)을 지지할 수 있다. 솔더(280)의 측면은 몰딩층(190)에 의해 감싸질 수 있다. 솔더(280)의 높이(h3)는 하부 접착층(160)의 하부 접착부(161)의 높이(h1)와 다를 수 있다. 예를 들어, 솔더(280)의 높이(h3)는 하부 접착층(160)의 하부 접착부(161)의 높이(h1)보다 작을 수 있다. 솔더(280)는 주석(Sn) 및 은(Ag) 중 적어도 하나를 포함할 수 있다.
도 4는 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 4를 참조하면 반도체 패키지(300)는 베이스 구조체(110), 연결 단자(120) 하부 반도체 칩(130), 상부 반도체 칩(140), 연결 구조체(150), 하부 접착층(160), 더미 칩(170), 지지층(380) 및 몰딩층(190)을 포함할 수 있다.
지지층(380)은 상부 접착층(381) 및 솔더(383)를 포함할 수 있다. 상부 접착층(381)은 도 1a 및 도 1b에서 설명한 상부 접착층(180)과 동일할 수 있고, 솔더(383)는 도 3에서 설명한 솔더(280)와 동일할 수 있다. 상부 접착층(381)은 솔더(383)를 감쌀 수 있다.
도 5는 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 5를 참조하면, 반도체 패키지(400)는 패키지 기판(410), 제1 연결 단자(420), 인터포저(430), 제2 연결 단자(440), 제1 언더필막(450), HBM(460), 제2 언더필막(470), 프로세서 칩(480), 제3 연결 단자(490) 및 제3 언더필막(500)을 포함할 수 있다. 예를 들어, 패키지 기판(410)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 제1 연결 단자(420)는 패키지 기판(410) 아래에 배치될 수 있다. 제1 연결 단자(420)는 도전성 물질을 포함할 수 있다. 제1 연결 단자(420)를 통해 반도체 패키지(400)가 외부 장치(예를 들면, 메인 보드)에 실장될 수 있다. 인터포저(430)는 패키지 기판(410) 상에 배치될 수 있다. 제2 연결 단자(440)는 패키지 기판(410) 및 인터포저(430) 사이에 배치될 수 있다. 제2 연결 단자(440)는 패키지 기판(410) 및 인터포저(430)를 전기적으로 연결할 수 있다. 제2 연결 단자(440)는 도전성 물질을 포함할 수 있다. 제1 언더필막(450)은 패키지 기판(410) 및 인터포저(430) 사이에 배치될 수 있다. 예를 들어, 제1 언더필막(450)은 절연성 물질을 포함할 수 있다.
HBM(460)은 인터포저(430) 상의 일측에 배치될 수 있다. HBM(460)은 도 1a, 도 3 및 도 4에서 설명된 반도체 패키지(100, 200, 300) 중 하나일 수 있다. 제2 언더필막(470)은 인터포저(430) 및 HBM(460)사이에 배치될 수 있다. 예를 들어 제2 언더필막(470)은 절연성 물질을 포함할 수 있다.
프로세서 칩(480)은 인터포저(430) 상의 타측에 배치될 수 있다. 예를 들어, 프로세서 칩(700)은 그래픽 처리 장치(GPU) 또는 중앙 처리 장치(CPU)일 수 있다. 제3 연결 단자(490)는 인터포저(430) 및 프로세서 칩(480) 사이에 배치될 수 있다. 제3 연결 단자(490)는 인터포저(430) 및 프로세서 칩(480)을 전기적으로 연결할 수 있다. 제3 언더필막(500)은 인터포저(430) 및 프로세서 칩(480) 사이에 배치될 수 있다. 예를 들어, 제3 언더필막(500)은 절연성 물질을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자는 본 개시가 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100, 200, 300, 400: 반도체 패키지 110: 베이스 구조체
120: 연결 단자 130: 하부 반도체 칩
140: 상부 반도체 칩 150: 연결 구조체
160: 하부 접착층 170: 더미 칩
180: 상부 접착층 190: 더미 칩
280: 솔더 380: 지지층
410: 패키지 기판 420: 제1 연결 단자
430: 인터포저 440: 제2 연결 단자,
450: 제1 언더필막 460: HBM
470: 제2 언더필막 480: 프로세서 칩
490: 제3 연결 단자 500: 제3 언더필막

Claims (10)

  1. 베이스 구조체;
    상기 베이스 구조체 상에 배치되는 하부 반도체 칩;
    상기 하부 반도체 칩 상에 배치되는 상부 반도체 칩;
    상기 하부 반도체 칩 상에 배치되는 하부 패드, 상기 상부 반도체 칩 아래에 배치되는 상부 패드 및 상기 하부 패드 및 상기 상부 패드 사이에 배치되는 연결 범프를 포함하는 연결 구조체;
    상기 상부 반도체 칩 상에 배치되는 더미 칩;
    상기 상부 반도체 칩 및 상기 더미 칩 사이에 배치되는 상부 접착부 및 상기 상부 접착부의 양측에 배치되어 상기 더미 칩의 양측면의 하부를 감싸는 상부 돌출부를 포함하는 상부 접착층; 및
    상기 더미 칩의 양측에 배치되어 상기 더미 칩의 양측면 상부 및 상기 상부 돌출부를 감싸는 몰딩층을 포함하는, 반도체 패키지.
  2. 제1항에 있어서,
    상기 더미 칩은 베어 실리콘 웨이퍼, 코어 웨이퍼 및 메탈 플레이트 중 하나를 포함하는, 반도체 패키지.
  3. 제1항에 있어서,
    상기 하부 반도체 칩 및 상기 상부 반도체 칩 사이에 배치되는 하부 접착부, 상기 하부 접착부의 양측에 배치되어 상기 하부 반도체 칩의 양측면의 상부 및 상기 상부 반도체 칩의 양측면 하부 중 적어도 하나를 감싸는 하부 돌출부를 포함하는 하부 접착층을 더 포함하는, 반도체 패키지.
  4. 제3항에 있어서,
    상기 상부 접착부의 높이는 상기 하부 접착부의 높이보다 작은, 반도체 패키지.
  5. 제3항에 있어서,
    상기 상부 돌출부의 폭은 상기 하부 돌출부의 폭보다 작은, 반도체 패키지.
  6. 제1항에 있어서,
    상기 상부 반도체 칩 및 상기 더미 칩 사이에 배치되는 솔더를 더 포함하는, 반도체 패키지.
  7. 제1항에 있어서,
    상기 몰딩층의 상면은 상기 더미 칩의 상면과 얼라인되는, 반도체 패키지.
  8. 제1항에 있어서,
    상기 몰딩층의 양측면은 상기 베이스 구조체의 양측면과 얼라인되는, 반도체 패키지.
  9. 베이스 구조체;
    상기 베이스 구조체 상에 배치되는 하부 반도체 칩;
    상기 하부 반도체 칩 상에 배치되는 상부 반도체 칩;
    상기 하부 반도체 칩 상에 배치되는 하부 패드, 상기 상부 반도체 칩의 아래에 배치되는 상부 패드 및 상기 하부 패드 및 상기 상부 패드 사이에 배치되는 연결 범프를 포함하는 연결 구조체;
    상기 하부 반도체 칩 및 상기 상부 반도체 칩 사이에 배치되는 하부 접착부, 상기 하부 접착부의 양측에 배치되어 상기 하부 반도체 칩의 양측면의 상부 및 상기 상부 반도체 칩의 양측면의 하부 중 적어도 하나를 감싸는 하부 돌출부를 포함하는 하부 접착층;
    상기 상부 반도체 칩 상에 배치되는 더미 칩;
    상기 상부 반도체 칩 및 상기 더미 칩 사이에 배치되는 솔더; 및
    상기 더미 칩의 측면 및 상기 솔더를 감싸는 몰딩층을 포함하는, 반도체 패키지.
  10. 제9항에 있어서,
    상기 솔더의 높이는 상기 하부 접착부의 높이보다 작은, 반도체 패키지.
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