KR102503233B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

그의 상면 상에 형성되는 트렌치를 갖는 캐리어 기판을 제공하는 것, 상기 캐리어 기판 상에 제 1 반도체 칩을 접착하는 것, 상기 제 1 반도체 칩의 상면 상에 제 2 반도체 칩을 실장하는 것, 상기 제 1 반도체 칩의 측면 및 상기 제 2 반도체 칩의 측면을 둘러싸도록 몰드 부재를 도포하는 것, 및 상기 몰드 부재를 경화시켜 몰드 막을 형성하는 것을 포함하는 반도체 패키지의 제조 방법을 제공하되, 상기 트렌치는 상기 제 1 반도체 칩의 가장자리를 따라 제공되고, 상기 몰드 부재는 상기 제 1 반도체 칩의 하면의 가장자리를 덮을 수 있다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 반도체 패키지의 성능 향상을 위한 다양한 연구가 요구되고 있다. 특히, 종래 와이어 본딩으로 구현하던 반도체 패키지에서 고성능이 요구됨에 따라, 관통 전극(TSV) 기술이 제안되었다.
전자 제품들은 집적회로 패키지에 더욱 많은 집적 회로를 요구하고 있지만, 역설적이게도 증가된 집적회로 용적(content)을 위한 시스템 내의 공간은 좁아지고 있다. 이에 따라, 몇몇 기술들은 이러한 집적회로들을 하나의 패키지에 적층하는 것에 초점을 두고 있다. 수많은 패키지 접근방식들은, 다수의 집적회로 다이스(dice) 또는 패키지-인-패키지(PIP), 혹은 이들의 조합을 적층시키고 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 불량률이 적은 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 그의 상면 상에 형성되는 트렌치를 갖는 캐리어 기판을 제공하는 것, 상기 캐리어 기판 상에 제 1 반도체 칩을 접착하는 것, 상기 제 1 반도체 칩의 상면 상에 제 2 반도체 칩을 실장하는 것, 상기 제 1 반도체 칩의 측면 및 상기 제 2 반도체 칩의 측면을 둘러싸도록 몰드 부재를 도포하는 것, 및 상기 몰드 부재를 경화시켜 몰드 막을 형성하는 것을 포함할 수 있다. 상기 트렌치는 상기 제 1 반도체 칩의 가장자리를 따라 제공될 수 있다. 상기 몰드 부재는 상기 제 1 반도체 칩의 하면의 가장자리를 덮을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 반도체 칩, 상기 제 1 반도체 칩의 상면 상에 실장되는 제 2 반도체 칩, 및 상기 제 1 반도체 칩의 아래에 제공되는 연결 단자들을 포함하는 칩 스택, 및 상기 칩 스택의 측면을 둘러싸는 몰드 막을 포함할 수 있다. 상기 몰드 막은 상기 제 1 반도체 칩의 측면 및 상기 제 2 반도체 칩의 측면을 덮는 제 1 부분, 및 상기 제 1 부분의 하단으로부터 연장되어 상기 제 1 반도체 칩의 하면의 가장자리를 덮는 제 2 부분을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 칩 스택의 하단 모서리가 몰드 막에 의해 보호됨에 따라 구조적 안정성이 향상될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제 1 반도체 칩을 제 1 캐리어 기판을 향하는 방향으로 압착하는 경우에도, 제 1 캐리어 접착층이 제 1 반도체 칩의 측면의 바깥으로 돌출되지 않을 수 있다. 몰드 부재가 제 1 반도체 칩의 측면을 모두 덮을 수 있다. 즉, 반도체 패키지의 제조 공정 중 몰드 막이 칩 스택의 측면을 노출시키는 불량의 발생이 적을 수 있다. 또한, 몰드 막의 형성 시 몰드 부재가 제 1 반도체 칩의 하면의 가장자리를 덮을 수 있다. 즉, 칩 스택의 하단 모서리를 보호하는 몰드 막을 형성할 수 있다.
도 1은 반도체 패키지를 설명하기 위한 단면도다.
도 2 및 도 3은 몰드 막을 설명하기 위한 평면도들이다.
도 4는 몰드막의 제 2 부분을 설명하기 위한 단면도다.
도 5 내지 도 10은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 트렌치를 설명하기 위한 단면도다.
도 12 및 도 13은 제 1 캐리어 기판을 설명하기 위한 평면도들이다.
도 14 내지 도 16은 트렌치를 갖지 않는 캐리어 기판을 이용한 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지의 제조 방법을 설명한다.
도 1은 반도체 패키지를 설명하기 위한 단면도다. 도 2 및 도 3은 몰드 막을 설명하기 위한 평면도들로, 도 1은 도 2 및 도 3의 Ⅰ-Ⅰ'선을 따라 자른 단면에 해당한다.
칩 스택(S)이 제공될 수 있다. 칩 스택(S)은 제 1 반도체 칩(100), 제 2 반도체 칩(200) 및 제 3 반도체 칩(300)을 포함할 수 있다.
제 1 반도체 칩(100)은 제 1 회로층(110) 및 제 1 관통 전극(120)을 포함할 수 있다. 제 1 회로층(110)은 메모리 회로를 포함할 수 있다. 제 1 관통 전극(120)은 제 1 반도체 칩(100)을 수직으로 관통할 수 있다. 제 1 관통 전극(120)과 제 1 회로층(110)은 전기적으로 연결될 수 있다. 제 1 반도체 칩(100)의 하면(100a)은 활성면일 수 있다. 일 예로, 제 1 반도체 칩(100)의 하면(100a) 상에 연결 단자들(130)이 제공될 수 있다.
제 1 반도체 칩(100) 상에 적어도 하나의 제 2 반도체 칩(200)이 실장될 수 있다. 제 2 반도체 칩들(200) 각각은 제 2 회로층(210) 및 제 2 관통 전극(220)을 포함할 수 있다. 제 2 회로층(210)은 메모리 회로를 포함할 수 있다. 제 2 관통 전극(220)은 제 2 반도체 칩(200)을 수직으로 관통할 수 있다. 제 2 관통 전극(220)과 제 2 회로층(210)은 전기적으로 연결될 수 있다. 제 2 반도체 칩들(200)의 하면들은 활성면일 수 있다. 제 1 범프들(322)이 제 1 반도체 칩(100)과 최하단의 제 2 반도체 칩(200) 사이에 제공되어, 제 1 반도체 칩(100) 및 제 2 반도체 칩(200)을 전기적으로 연결시킬 수 있다. 제 2 범프들(324)이 제 2 반도체 칩들(200) 사이에 제공되어, 제 2 반도체 칩들(200)을 전기적으로 연결시킬 수 있다.
제 3 반도체 칩(300)이 최상단의 제 2 반도체 칩(200) 상에 실장될 수 있다. 즉, 제 3 반도체 칩(300)은 최상부 칩으로, 칩 스택(S)의 반도체 칩들(100, 200, 300) 중 가장 위에 실장될 수 있다. 제 3 반도체 칩(300)은 제 3 회로층(310)을 포함할 수 있다. 제 3 회로층(310)은 메모리 회로를 포함할 수 있다. 제 3 반도체 칩(300)의 하면은 활성면일 수 있다. 제 3 범프들(326)이 제 3 반도체 칩(300)과 최상단의 제 2 반도체 칩(200) 사이에 배치되어, 제 3 반도체 칩(300) 및 제 2 반도체 칩들(200)을 전기적으로 연결시킬 수 있다.
반도체 칩들(100, 200, 300) 사이에 언더필(under fill) 막(330)이 제공될 수 있다. 언더필 막(330)은 범프들(322, 324, 326) 사이에 개재되어, 범프들(322, 324, 326) 간에 전기적 쇼트의 발생을 방지할 수 있다. 언더필 막(330)은 에폭시계 수지 또는 무기 필러를 포함할 수 있다.
칩 스택(S) 일 측에 몰드 막(400)이 배치될 수 있다. 몰드 막(400)은 칩 스택(S)의 측면 및 칩 스택(S)의 하면(일 예로, 제 1 반도체 칩(100)의 하면(100a)과 실질적으로 동일한 면일 수 있으며, 이하 동일한 참조번호로 표기한다.)의 일부를 덮을 수 있다. 상세하게는, 몰드 막(400)은 제 1 내지 제 3 반도체 칩들(100, 200, 300)의 측면들 상의 제 1 부분(410) 및 제 1 반도체 칩(100)의 하면(100a) 상의 제 2 부분(420)을 포함할 수 있다. 평면적으로, 제 1 부분(410)은 칩 스택(S)의 측벽들을 따라 연장될 수 있다. 제 1 부분(410)의 최상단(410a)은 칩 스택(S)의 최상단과 동일한 레벨에 위치하고, 제 1 부분(410)의 최하단(410b)은 칩 스택(S)의 최하단(일 예로, 제 1 반도체 칩(100)의 하면(100a))과 동일한 레벨에 위치할 수 있다. 제 2 부분(420)은 제 1 부분(410)의 최하단(410b)으로부터 제 1 반도체 칩(100)의 하면(100a) 상으로 연장될 수 있다. 즉, 제 2 부분(420)은 평면적으로 제 1 부분(410)의 적어도 일부 및 제 1 반도체 칩(100)의 일부와 오버랩(overlap)될 수 있다. 이에 따라, 몰드 막(400)은 칩 스택(S)의 하단 모서리(Sa)를 덮을 수 있다. 여기서 칩 스택(S)의 하단 모서리(Sa)란 칩 스택(S)의 측면들 각각이 칩 스택(S)의 하면(100a)과 만나는 코너들을 의미한다. 도 2에 도시된 바와 같이, 제 2 부분(420)은 제 1 반도체 칩(100)의 하면(100a)의 가장자리를 덮고, 제 1 반도체 칩(100)의 하면(100a)의 중심부를 노출할 수 있다. 이때, 제 2 부분(420)은 연결 단자들(130)과 이격되어 연결 단자들(130)을 노출시킬 수 있다. 제 2 부분(420)의 평면 형상은 제 1 반도체 칩(100)의 평면 형상과 실질적으로 대응되는 고리 형상일 수 있다. 일 예로, 제 2 부분(420)의 평면 형상은 사각 고리 형상을 가질 수 있다. 즉, 제 2 부분(420)에 노출되는 제 1 반도체 칩(100)의 하면(100a)의 일부는 사각형일 수 있다. 또는, 도 3에 도시된 바와 같이, 제 2 부분(420)에 노출되는 제 1 반도체 칩(100)의 하면(100a)의 일부는 팔각형일 수 있다. 이때, 제 1 부분(410)의 최하단(410b)의 일부가 노출될 수도 있다.
제 1 반도체 칩(100)의 하면(100a)으로부터 연결 단자들(130) 최하단까지의 제 1 길이(L1)는 제 1 반도체 칩(100)의 하면(100a)으로부터 제 2 부분(420)의 최하단까지의 제 2 길이(L2)보다 클 수 있다. 일 예로, 제 2 길이(L2)는 제 1 길이(L1)의 0.1배 내지 0.5배일 수 있다. 제 1 길이(L1)가 제 2 길이(L2)보다 작을 경우, 반도체 패키지(10)를 모듈 기판에 실장할 때 제 2 부분(420)에 의하여 연결 단자들(130)이 모듈 기판에 닿지 않을 수 있다. 일 예로, 반도체 패키지(10)의 실장 시, 연결 단자들(130)은 용융되어 그 높이가 낮아질 수 있다. 이때, 제 2 길이(L2)가 제 1 길이(L1)의 0.5배보다 클 경우 제 2 부분(420)에 의하여 연결 단자들(130)이 모듈 기판에 접속되지 않을 수 있다. 일 예로, 반도체 패키지(10)의 실장 시 언더필 갭(under fill gap)의 최소치를 확보하기 위하여, 제 1 길이(L1)와 제 2 길이(L2)의 차는 4um보다 클 수 있다. 몰드 막(400)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
도 1에서는 몰드 막(400)의 제 2 부분(420)이 제 1 부분(410)의 최하단(410b)을 모두 덮고 있는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 4는 몰드막의 제 2 부분을 설명하기 위한 단면도로, 반도체 패키지의 일부를 확대한 도면이다. 도 4에 도시된 바와 같이, 제 2 부분(420)은 제 1 부분(410)과 제 1 반도체 칩(100)의 경계 상에 배치될 수 있다. 이때, 제 2 부분(420)은 평면적으로 제 1 부분(410)의 최하단(410b)의 일부 및 제 1 반도체 칩(100)의 일부를 덮고, 제 1 부분(410)의 최하단(410b)의 다른 일부를 노출시킬 수 있다.
본 발명의 실시예들에 따르면, 몰드 막(400)이 칩 스택(S)의 측면으로부터 하면(100a)에 걸쳐 형성될 수 있다. 칩 스택(S)의 하단 모서리(Sa)는 충격에 취약할 수 있으며, 칩 스택(S)의 하단 모서리(Sa)가 몰드 막(400)에 의해 보호됨에 따라 반도체 패키지(10)의 구조적 안정성이 향상될 수 있다.
도 5 내지 도 10은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 도 11은 트렌치를 설명하기 위한 단면도다. 도 12 및 도 13은 제 1 캐리어 기판을 설명하기 위한 평면도들로, 도 5 내지 도 10은 도 12 및 도 13의 Ⅱ-Ⅱ'선을 따라 자른 단면에 해당한다. 도 1 내지 도 3을 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조 번호가 제공될 수 있으며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다.
도 5를 참조하여, 제 1 캐리어 기판(500)에 트렌치(T)가 형성될 수 있다. 제 1 캐리어 기판(500)은 유리 또는 세라믹과 같은 절연성 기판을 포함하거나, 실리콘 웨이퍼를 포함할 수 있다. 트렌치(T)는 제 1 캐리어 기판(500)의 상부 일부를 제거하여 형성될 수 있다. 예를 들어, 트렌치(T)를 형성하는 공정은 드릴링(drilling) 공정, 레이저 어블레이션(laser ablation) 공정 또는 레이저 커팅(laser cutting)과 같은 식각 공정을 통해 수행될 수 있다. 트렌치(T)는 제 1 캐리어 기판(500)의 상면(500a)으로부터 내부를 향할 수 있다. 예를 들어, 트렌치(T)의 단면은 사면체 형상일 수 있다. 또는, 트렌치(T)의 단면은, 도 11에 도시된 바와 같이, 제 1 캐리어 기판(500)의 상면(500a)으로부터 제 1 캐리어 기판(500) 내로 갈수록 폭이 작아지는 삼각형 또는 반원 형상일 수 있다.
도 5와 도 12을 함께 참조하여, 트렌치(T)는 후술되는 공정에서 제 1 반도체 칩(100, 도 7 참조)이 실장되는 영역인 칩 실장 영역(CA)을 정의할 수 있다. 예를 들어, 평면적 관점에서 칩 실장 영역(CA)은 트렌치(T)에 의해 둘러싸일 수 있다. 즉, 트렌치(T)는 평면적으로 칩 실장 영역(CA)의 가장자리를 따라 형성될 수 있다. 트렌치(T)의 제 1 영역(Ta)은 칩 실장 영역(CA)의 가장자리와 중첩되고, 트렌치(T)의 제 2 영역(Tb)은 칩 실장 영역(CA)의 외측에 위치할 수 있다. 트렌치(T)의 평면 형상은, 도 12에 도시된 바와 같이, 그리드(gird) 형상을 가질 수 있다. 예를 들어, 트렌치(T)는 제 1 방향(DR1)으로 연장되는 제 1 트렌치들(T1) 및 제 1 방향(DR1)과 교차하는 제 2 방향(DR2)으로 연장되는 제 2 트렌치들(T2)을 가질 수 있다. 제 1 트렌치들(T1) 및 제 2 트렌치들(T2)에 의하여 정의되는 영역은 직사각형일 수 있다. 이와는 다르게, 도 13에 도시된 바와 같이, 트렌치(T)는 제 1 트렌치들(T1)과 제 2 트렌치들(T2)의 교차점들 부근(일 예로, 상기 교차점 부근은 칩 실장 영역(CA)의 모서리에 대응될 수 있다.)에 배치되는 제 3 트렌치들(T3)을 더 포함할 수 있다. 제 3 트렌치들(T3)은 칩 실장 영역(CA)의 모서리와 중첩될 수 있다. 제 1 트렌치들(T1), 제 2 트렌치들(T2) 및 제 3 트렌치들(T3)에 의하여 정의되는 영역은 팔각형일 수 있다.
실시예들에서, 복수의 반도체 패키지가 동시에 형성되는 경우, 제 1 및 제 2 트렌치들(T1, T2)는 복수의 영역들을 구획화할 수 있고, 상기 영역들은 각각 칩 스택들(S, 도 9 참조)이 형성되는 복수의 칩 실장 영역들(CA)로 정의될 수 있다. 이하, 설명의 편의를 위하여 하나의 칩 실장 영역(CA)을 기준으로 계속 설명한다.
도 6을 참조하여, 제 1 캐리어 기판(500) 상에 제 1 캐리어 접착층(510)이 형성될 수 있다. 제 1 캐리어 접착층(510)은 트렌치(T)와 수직적으로 중첩되는 함몰부(C)를 가질 수 있다. 상세하게는, 제 1 캐리어 기판(500) 상에 접착 부재가 도포될 수 있다. 상기 접착 부재가 유체일 경우, 트렌치(T) 상에서 상기 접착 부재의 표면 장력에 비하여 상기 접착 부재에 가해지는 중력의 크기가 클 수 있다. 이에 따라, 상기 접착 부재의 상부면은, 도 6에 화살표로 도시한 바와 같이, 트렌치(T) 내를 향해 끌려 내려갈 수 있다. 트렌치(T) 상에서 상기 접착 부재의 상부면(510a)은 트렌치(T)의 형상과 무관하게 표면 장력에 의하여 둥근 형상을 가질 수 있다. 상기와 같이, 제 1 캐리어 접착층(510)의 상부에 함몰부(C)가 형성될 수 있다. 트렌치(T)의 제 1 깊이(D1)는 함몰부(C)의 제 2 깊이(D2)는 보다 클 수 있다. 함몰부(C)의 제 3 영역(Ca)은 칩 실장 영역(CA)의 가장자리와 중첩되고, 함몰부(C)의 제 4 영역(Cb)는 칩 실장 영역(CA)의 외측에 위치할 수 있다.
이와는 다르게, 제 1 캐리어 접착층(510)은 절연성 물질을 포함하는 비전도성 필름(NCF, non-conductive film)을 이용하여 형성될 수 있다. 도 7에 도시된 바와 같이, 상기 비전도성 필름(NCF)은 절연성 물질을 포함하는 폴리머 테이프일 수 있다. 예를 들어, 제 1 캐리어 기판(500) 상에 상기 비전도성 필름(NCF)을 접착시킬 수 있다. 상기 비전도성 필름(NCF)은 균일한 두께를 가질 수 있으며, 트렌치(T) 상에서 상기 비전도성 필름(NCF)은, 도 7에 화살표로 도시한 바와 같이, 중력에 의해 아래로 내려갈 수 있다. 제 1 캐리어 접착층(510)은 트렌치(T)의 일부를 채우지 않을 수 있다. 상기와 같이, 제 1 캐리어 접착층(510)의 상부에 함몰부(C)가 형성될 수 있다.
도 8을 참조하여, 제 1 캐리어 기판(500) 상에 제 1 반도체 칩(100)이 접착될 수 있다. 제 1 반도체 칩(100)은 제 1 캐리어 접착층(510)에 의해 칩 실장 영역(CA) 상에 접착될 수 있다. 제 1 반도체 칩(100)의 하면(100a) 상에 연결 단자들(130)이 제공될 수 있다. 제 1 반도체 칩(100)의 하면(100a)은 제 1 캐리어 접착층(510)과 접할 수 있다. 이때, 제 1 캐리어 접착층(510)의 함몰부(C)의 제 3 영역(Ca)이 칩 실장 영역(CA)의 가장자리와 중첩됨에 따라, 제 1 반도체 칩(100)의 하면(100a)의 가장자리는 함몰부(C) 상에 위치할 수 있다. 즉, 제 1 반도체 칩(100)의 하면(100a)의 중심부는 제 1 캐리어 접착층(510)과 접하고, 제 1 반도체 칩(100)의 하면(100a)의 가장자리는 제 1 캐리어 접착층(510)과 이격될 수 있다. 연결 단자들(130)은 제 1 캐리어 접착층(510) 내에 매립되되, 연결 단자들(130)은 함몰부(C)로부터 이격될 수 있다. 제 1 반도체 칩(100)의 하면(100a)으로부터 연결 단자들(130) 최하단까지의 제 1 길이(L1)는 제 1 반도체 칩(100)의 하면(100a)으로부터 함몰부(C) 최하단까지의 제 3 길이(L3)보다 클 수 있다. 일 예로, 제 3 길이(L3)는 제 1 길이(L1)의 0.1배 내지 0.5배일 수 있다. 제 3 길이(L3)가 제 2 길이(L2)의 0.1배보다 작을 경우, 후술되는 공정에서 몰드 부재(430, 도 9참조)가 함몰부(C)로 유입되기 어려울 수 있다. 일 예로, 완성된 반도체 패키지(10)의 실장 시 언더필 갭(under fill gap)의 최소치를 확보하기 위하여, 제 1 길이(L1)와 제 3 길이(L3)의 차는 4um보다 클 수 있다.
도 9를 참조하여, 제 2 반도체 칩들(200)이 제 1 반도체 칩(100) 상에 실장될 수 있다. 제 1 반도체 칩(100) 상에 적어도 하나의 제 2 반도체 칩(200)이 적층될 수 있다. 일 예로, 제 2 반도체 칩(200)의 하면 상에 솔더볼 및 언더필(under fill) 막(330)이 부착되고, 제 2 반도체 칩(200)의 하면이 제 1 반도체 칩(100)의 상면을 향하도록 페이스 다운될 수 있다. 이후, 상기 솔더볼이 리플로우(reflow)되어 제 1 범프들(322)이 형성될 수 있다. 언더필 막(330)은 제 1 반도체 칩(100)과 제 2 반도체 칩(200) 사이에 제공되어, 제 1 범프들(322) 사이의 전기적 쇼트의 발생을 방지할 수 있다. 언더필 막(330)은 에폭시계 수지 또는 무기 필러를 포함할 수 있다.
동일한 방법으로, 제 2 반도체 칩(200)의 상면 상에 또 다른 제 2 반도체 칩(200)이 실장될 수 있다. 예를 들어, 제 2 범프들(324)이 제 2 반도체 칩들(200) 사이에 형성되어, 제 2 반도체 칩들(200)을 전기적으로 연결시킬 수 있다. 언더필 막(330)은 제 2 반도체 칩들(200) 사이에 제공되어, 제 2 범프들(324) 사이의 전기적 쇼트의 발생을 방지할 수 있다. 도 9에서는 복수의 제 2 반도체 칩들(200)을 도시하였으나, 이와 달리, 하나의 제 2 반도체 칩(200)이 제 1 반도체 칩(100) 상에 실장되거나, 제 2 반도체 칩(200)이 제공되지 않을 수도 있다.
제 3 반도체 칩(300)이 최상단의 제 2 반도체 칩(200) 상에 실장되어 칩 스택(S)이 형성될 수 있다. 즉, 제 3 반도체 칩(300)은 최상부 칩으로, 칩 스택(S)의 반도체 칩들(100, 200, 300) 중 가장 위에 실장될 수 있다. 일 예로, 최상단의 제 2 반도체 칩(200)의 하면 상에 솔더볼 및 언더필 막(330)이 부착되고, 제 3 반도체 칩(300)의 하면이 제 2 반도체 칩(200)의 상면을 향하도록 페이스 다운될 수 있다. 이후, 상기 솔더볼이 리플로우(reflow)되어 제 3 범프들(326)이 형성될 수 있다. 언더필 막(330)은 제 2 반도체 칩(200)과 제 3 반도체 칩(300) 사이에 제공되어, 제 3 범프들(326) 사이의 전기적 쇼트의 발생을 방지할 수 있다.
도 10을 참조하여, 제 1 내지 제 3 반도체 칩들(100, 200, 300)의 측면들을 둘러싸도록 몰드 부재(430)가 도포될 수 있다. 이때, 몰드 부재(430)는 제 1 내지 제 3 반도체 칩들(100, 200, 300)의 측면들을 덮되, 트렌치(T) 상에서 함몰부(C)를 채울 수 있다. 제 1 캐리어 접착층(510)의 함몰부(C)의 일부(Ca, 도 8 참조)가 칩 실장 영역(CA)의 가장자리와 중첩됨에 따라, 몰드 부재(430)는 제 1 반도체 칩(100)의 하면(100a)의 가장자리를 덮을 수 있다. 몰드 부재(430)는 연결 단자들(130)과 이격될 수 있다. 몰드 부재(430)는 절연성 폴리머 물질을 포함할 수 있다. 예를 들어, 몰드 부재(430)는 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
도 1을 다시 참조하여, 몰드 부재(430, 도 10 참조)를 경화시켜 몰드 막(400)이 형성될 수 있다. 몰드 막(400)은 칩 스택(S)의 측면으로부터 하면(100a)에 걸쳐 형성될 수 있다. 몰드 막(400)은 칩 스택(S)의 하단 모서리(Sa)를 덮어 보호할 수 있다.
실시예들에서, 도포되는 몰드 부재(430)의 양이 많은 경우, 칩 스택(S)의 측면 상에서 몰드 부재(430)가 두껍게 도포될 수 있으며, 이후 도 4를 참조하여 설명한 바와 같이, 제 1 부분(410)의 최하단(410b)의 일부를 노출시키는 제 2 부분(420)을 갖는 몰드 막(400)이 형성될 수 있다.
이후, 제 1 캐리어 기판(500)이 제거되어 반도체 패키지(10)가 제조될 수 있다. 이때, 제 1 캐리어 접착층(510)이 함께 제거될 수 있다.
반면, 캐리어 기판이 트렌치를 갖지 않는 경우, 칩 스택의 하면 및 측면의 일부가 노출될 수 있다.
도 14 내지 도 16은 트렌치를 갖지 않는 캐리어 기판을 이용한 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 14를 참조하여, 제 2 캐리어 기판(530)이 제공될 수 있다. 제 2 캐리어 기판(530)의 상면(530a)은 플랫(flat)할 수 있다. 제 2 캐리어 기판(530) 상에 제 2 캐리어 접착층(540)이 형성될 수 있다. 상세하게는, 제 2 캐리어 기판(530) 상에 접착 부재가 도포되거나, 비전도성 필름(NCF, non-conductive film)이 접착될 수 있다. 제 2 캐리어 접착층(540)의 상면(540a)은 플랫할 수 있다. 제 2 캐리어 기판(530) 상에 제 1 반도체 칩(100)이 접착될 수 있다. 제 1 반도체 칩(100)의 하면(100a) 상에 연결 단자들(130)이 제공될 수 있다. 이 때, 제 1 반도체 칩(100)을 제 2 캐리어 기판(530)을 향하는 방향으로 압착하는 경우, 연결 단자들(130)이 제 2 캐리어 접착층(540) 내로 매립되면서 제 2 캐리어 접착층(540)이 제 1 반도체 칩(100)의 측면의 바깥으로 돌출(예를 들어, 오버 플로우(over flow))될 수 있다. 이때, 제 2 캐리어 접착층(540)의 일부는 제 1 반도체 칩(100)의 측면을 따라 제 2 캐리어 기판(530)의 상면과 수직하는 방향으로 돌출될 수 있으며, 돌출되는 제 2 캐리어 접착층(540)의 일부는 돌출부들(542)을 형성할 수 있다.
도 15를 참조하여, 제 2 반도체 칩들(200)이 제 1 반도체 칩(100) 상에 실장될 수 있다. 제 1 반도체 칩(100) 상에 적어도 하나의 제 2 반도체 칩(200)이 적층될 수 있다. 제 3 반도체 칩(300)이 최상단의 제 2 반도체 칩(200) 상에 실장되어 칩 스택(S)이 형성될 수 있다.
이후, 칩 스택(S)의 측면 상에 몰드 막이 형성될 수 있다. 상세하게는, 제 1 내지 제 3 반도체 칩들(100, 200, 300)의 측면들 상에 몰드 부재(430)가 도포될 수 있다. 이때, 몰드 부재(430)는 제 2 및 제 3 반도체 칩들(200, 300)의 측면들을 덮되, 제 1 반도체 칩(100)의 측면 상에서 돌출부들(542)을 덮을 수 있다. 즉, 돌출부(542)는 제 1 반도체 칩(100)의 측면과 몰드 부재(430) 사이에 위치할 수 있다.
도 16을 참조하여, 몰드 부재(430)를 경화시켜 몰드 막(400)이 형성될 수 있다. 몰드 막(400)은 칩 스택(S)의 측면을 덮되, 제 1 반도체 칩(100)의 측면의 일부와는 이격될 수 있다.
이후, 제 2 캐리어 기판(530)이 제거될 수 있다. 이때, 제 2 캐리어 접착층(540)이 함께 제거되어, 칩 스택(S)의 하단 모서리(Sa)가 노출될 수 있다. 칩 스택(S)의 하단 모서리(Sa)는 충격에 취약할 수 있으며, 칩 스택(S)의 하단 모서리(Sa)가 노출되는 경우 반도체 패키지의 구조적 안정성이 저하될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 칩 스택(S)의 하단 모서리(Sa) 부근에서 제 1 캐리어 기판(500)에 트렌치(T)가 형성되어 있다. 이에 따라, 제 1 반도체 칩(100)을 제 1 캐리어 기판(500)을 향하는 방향으로 압착하는 경우에도, 제 1 캐리어 접착층(510)이 제 1 반도체 칩(100)의 측면의 바깥으로 돌출되지 않을 수 있다. 후술되는 공정에서 몰드 부재(430)가 제 1 반도체 칩(100)의 측면을 모두 덮을 수 있다. 즉, 반도체 패키지의 제조 공정 중 몰드 막(400)이 칩 스택(S)의 측면을 노출시키는 불량의 발생이 적을 수 있다. 또한, 몰드 막(400)의 형성 시 몰드 부재(430)가 제 1 반도체 칩(100)의 하면(100a)의 가장자리를 덮을 수 있다. 즉, 칩 스택(S)의 하단 모서리(Sa)를 보호하는 몰드 막(400)을 형성할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 패키지 100: 제 1 반도체 칩
200: 제 2 반도체 칩 300: 제 3 반도체 칩
400: 몰드 막 410: 제 1 부분
420: 제 2 부분 430: 몰드 부재
500: 제 1 캐리어 기판 510: 제 1 캐리어 접착층
C: 함몰부 CA: 칩 실장 영역
S: 칩 스택 T: 트렌치

Claims (10)

  1. 그의 상면 상에 형성되는 트렌치를 갖는 캐리어 기판을 제공하는 것;
    상기 캐리어 기판 상에 제 1 반도체 칩을 제공하는 것;
    상기 제 1 반도체 칩의 상면 상에 적어도 하나의 제 2 반도체 칩을 실장하는 것;
    상기 제 1 반도체 칩의 측면 및 상기 적어도 하나의 제 2 반도체 칩의 측면을 둘러싸도록 몰드 부재를 도포하는 것;
    상기 몰드 부재를 경화시켜 몰드 막을 형성하는 것; 및
    상기 캐리어 기판을 제거하는 것을 포함하되,
    상기 트렌치는 상기 제 1 반도체 칩의 가장자리를 따라 제공되고,
    상기 몰드 부재는 상기 제 1 반도체 칩의 하면의 가장자리를 덮고,
    상기 제 1 반도체 칩의 상기 하면은 상기 제 1 반도체 칩의 상기 상면과 실질적으로 평행하고,
    상기 트렌치의 단면은 상기 캐리어 기판의 상면으로부터 상기 캐리어 기판 내로 갈수록 폭이 작아지는 삼각형 또는 반원 형상을 갖거나, 직사각형 형상을 갖는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 몰드 부재의 도포 시, 상기 몰드 부재는 상기 트렌치를 향하여 유입되는 반도체 패키지의 제조 방법.
  3. 제 2 항에 있어서,
    상기 트렌치의 일부는 상기 제 1 반도체 칩의 가장자리와 중첩되고,
    상기 트렌치의 다른 일부는 상기 제 1 반도체 칩의 외측에 위치하는 반도체 패키지의 제조 방법.
  4. 제 2 항에 있어서,
    제 1 반도체 칩은 그의 하면에 제공되는 연결 단자들을 포함하되,
    상기 제 1 반도체 칩은 그의 하면 상에 제공되는 접착층에 의해 상기 캐리어 기판에 접착되는 반도체 패키지의 제조 방법.
  5. 제 4 항에 있어서,
    상기 접착층은 상기 트렌치와 수직적으로 중첩되는 함몰부를 갖고,
    상기 몰드 부재의 도포 시, 상기 몰드 부재는 상기 함몰부를 채우는 반도체 패키지의 제조 방법.
  6. 제 5 항에 있어서,
    상기 함몰부의 깊이는 상기 연결 단자들의 높이의 0.1배 내지 0.5배인 반도체 패키지의 제조 방법.
  7. 제 4 항에 있어서,
    상기 몰드 부재는 상기 연결 단자들과 이격되는 반도체 패키지의 제조 방법.
  8. 제 1 항에 있어서,
    상기 트렌치는:
    상기 캐리어 기판의 상면과 평행한 제 1 방향으로 연장되는 제 1 트렌치들; 및
    상기 캐리어 기판의 상면과 평행하고, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 트렌치들을 포함하는 반도체 패키지의 제조 방법.
  9. 그의 상면 상에 형성되는 트렌치를 갖는 캐리어 기판을 제공하는 것;
    상기 캐리어 기판 상에 제 1 반도체 칩을 접착제공하는 것;
    상기 제 1 반도체 칩의 상면 상에 적어도 하나의 제 2 반도체 칩을 실장하는 것;
    상기 제 1 반도체 칩의 측면 및 상기 적어도 하나의 제 2 반도체 칩의 측면을 둘러싸도록 몰드 부재를 도포하는 것;
    상기 몰드 부재를 경화시켜 몰드 막을 형성하는 것; 및
    상기 캐리어 기판을 제거하는 것을 포함하되,
    상기 트렌치는 상기 제 1 반도체 칩의 가장자리를 따라 제공되고,
    상기 몰드 부재는 상기 제 1 반도체 칩의 하면의 가장자리를 덮고,
    상기 트렌치는:
    상기 캐리어 기판의 상면과 평행한 제 1 방향으로 연장되는 제 1 트렌치들;
    상기 캐리어 기판의 상면과 평행하고, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 트렌치들; 및
    상기 제 1 트렌치와 상기 제 2 트렌치의 교차점과 인접하고, 평면적으로 상기 제 1 반도체 칩의 모서리와 중첩되는 제 3 트렌치를 포함하는 반도체 패키지의 제조 방법.

  10. 제 1 반도체 칩, 상기 제 1 반도체 칩의 상면 상에 실장되는 제 2 반도체 칩, 및 상기 제 1 반도체 칩의 아래에 제공되는 연결 단자들을 포함하는 칩 스택; 및
    상기 칩 스택의 측면을 둘러싸는 몰드 막을 포함하되,
    상기 몰드 막은:
    상기 제 1 반도체 칩의 측면 및 상기 제 2 반도체 칩의 측면을 덮는 제 1 부분; 및
    상기 제 1 부분의 하단으로부터 연장되어 상기 제 1 반도체 칩의 하면의 가장자리를 덮는 제 2 부분을 포함하고,
    상기 제 2 부분은 평면적으로 상기 제 1 부분의 일부 및 상기 제 1 반도체 칩의 일부와 오버랩되고,
    상기 제 2 부분은 평면적으로 상기 제 1 반도체 칩의 상기 하면의 가장자리를 덮고, 상기 제 1 반도체 칩의 상기 하면의 중심부를 노출하는 고리 형상을 갖고,
    상기 제 2 부분의 단면은 상기 제 1 반도체 칩의 상기 하면으로부터 멀어질수록 폭이 작아지는 삼각형 또는 반원 형상을 갖는 반도체 패키지.
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