CN110459511A - 一种半导体器件叠置封装结构及其封装方法 - Google Patents

一种半导体器件叠置封装结构及其封装方法 Download PDF

Info

Publication number
CN110459511A
CN110459511A CN201910611440.3A CN201910611440A CN110459511A CN 110459511 A CN110459511 A CN 110459511A CN 201910611440 A CN201910611440 A CN 201910611440A CN 110459511 A CN110459511 A CN 110459511A
Authority
CN
China
Prior art keywords
semiconductor
shell
chip
layer
semiconductor devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201910611440.3A
Other languages
English (en)
Inventor
戴世元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nantong Voight Optoelectronics Technology Co Ltd
Original Assignee
Nantong Voight Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nantong Voight Optoelectronics Technology Co Ltd filed Critical Nantong Voight Optoelectronics Technology Co Ltd
Priority to CN201910611440.3A priority Critical patent/CN110459511A/zh
Publication of CN110459511A publication Critical patent/CN110459511A/zh
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Led Device Packages (AREA)

Abstract

本发明提供了一种半导体器件叠置封装结构及其封装方法，其利用散热金属片来控制第一焊球的纵宽比，利用壳体的环形延伸部来控制第二焊球的纵宽比，并且利用壳体和顶盖实现三个路径进行散热，能够有效的防止封装体的温度过高，并且可以利用壳体进行树脂的填充密封。

Description

一种半导体器件叠置封装结构及其封装方法
技术领域
本发明涉半导体集成电路封装领域，属于H01L23/00分类号下，尤其涉及一种半导体器件叠置封装结构及其封装方法。
背景技术
集成电路（ IC）是指经过特种电路设计，利用半导体加工工艺，集成于一小块半导体（如硅、锗等） 晶片上的一组微型电子电路。 IC 被广泛应用之前，传统的分立电路多以导线连接独立的电路元件而构成。 而集成电路相对于此，在体积上， 单片集成电路可比同样功能的分立电路小数倍； 结构上， IC 非常紧凑，可使多达数十亿的晶体管等元件存在于一个人类指甲大小的面积上。 半导体优越的技术性能、 半导体设备制造技术的飞速发展、集成电路高效率的大规模生产以及采用结构单元的电路设计方式，使标准化集成电路迅速取代了过去运用分立元件的传统电路设计。
现有的集成电路往往会将多个芯片进行叠置封装以实现最大程度的空间利用，然而这种封装往往会伴随着散热以及复杂的电连接问题。
发明内容
基于解决上述问题，本发明提供了一种半导体器件叠置封装结构，包括：
封装基板；
壳体，固定于所述封装基板上，且围成一空腔；
半导体芯片堆叠，容置于空腔内，具有相对的顶面和底面；
顶盖，固定于所述壳体上，且通过导热胶层与所述半导体芯片堆叠热耦合；
其特征在于，所述半导体芯片堆叠包括多个半导体芯片，所述多个半导体芯片的每两个芯片之间设置有散热金属片，所述散热金属片从所述半导体芯片堆叠的边缘伸出，并插入至所述壳体的侧壁凹槽内。
根据本发明的实施例，所述壳体的底部具有向内伸出的环形延伸部，所述半导体芯片堆叠通过第一导热胶层架空在所述环形延伸部上。
根据本发明的实施例，所述半导体堆叠的所述底面上设置有再分布层，所述再分布层的周边区域与所述第一导热胶层接触。
根据本发明的实施例，所述再分布层的周边区域设置有冗余金属通孔。
根据本发明的实施例，除了最顶层的半导体芯片，其他的所述多个半导体芯片均具有贯通孔，所述贯通孔贯穿所述多个半导体芯片，且相邻的半导体芯片通过第一焊球进行焊接。
根据本发明的实施例，所述再分布层通过第二焊球焊接于所述封装基板，且所述再分布层的底部电连接有控制芯片或者逻辑芯片。
根据本发明的实施例，每层的散热金属片为单片金属片，所述单片金属片至少在所述第一焊球周围具有开口；或者，每层的散热金属片为多片金属片，所述多片金属片分散于所述半导体芯片堆叠的边角处。
根据本发明的实施例，所述顶盖上设置有注塑孔和出气孔。
本发明提供了一种半导体器件叠置封装方法，其用于制造上述半导体器件叠置封装结构，包括以下步骤：
（1）将多个半导体芯片用第一焊球进行电连接并形成半导体芯片堆叠，并在所述半导体堆叠的底面上形成再分布层，所述再分布层上电连接控制芯片或者逻辑芯片；并且所述多个半导体芯片的每两个之间的设置有散热金属片；
（2）将所述半导体堆叠固定于所述壳体的空腔内，并使得所述再分布层的周边区域通过所述第一导热胶层粘结于所述环形延伸部上，所述散热金属片的部分插入所述壳体的所述凹槽内；
（3）将所述顶盖通过导热胶层粘结于所述半导体堆叠的顶面上，并使得所述顶盖与所述壳体卡合；
（4）从所述环形延伸部所围成的开口填充树脂材料进行密封，所述树脂层材料填充满所述空腔；
（5）在所述开口的树脂材料中形成焊球结构，并焊接至封装基板上，同时所述壳体和所述封装基板之间通过粘合层固定。
本发明还提供了另一种半导体器件叠置封装方法，其用于制造上述半导体器件叠置封装结构，包括以下步骤：
（1）将多个半导体芯片用第一焊球进行电连接并形成半导体芯片堆叠，并在所述半导体堆叠的底面上形成再分布层，所述再分布层上电连接控制芯片或者逻辑芯片；并且所述多个半导体芯片的每两个之间的设置有散热金属片；
（2）将所述半导体堆叠固定于所述壳体的空腔内，并使得所述再分布层的周边区域通过所述第一导热胶层粘结于所述环形延伸部上，所述散热金属片的部分插入所述壳体的所述凹槽内；
（3）将所述半导体堆叠通过第二焊球焊接于所述封装基板上，所述第二焊球位于所述控制芯片或者逻辑芯片的周围，同时将所述壳体粘合于所述封装基板上；
（4）将所述顶盖通过所述第二导热胶层粘结于所述半导体堆叠的顶面上，并使得所述顶盖与所述壳体卡合，其中所述导热胶层露出所述注塑孔和出气孔；
（5）通过所述注塑孔填充树脂材料进行密封，所述树脂层材料填充满所述空腔。
本发明的优点如下：利用散热金属片来控制第一焊球的纵宽比，利用壳体的环形延伸部来控制第二焊球的纵宽比，并且利用壳体和顶盖实现三个路径进行散热，能够有效的防止封装体的温度过高，并且可以利用壳体进行树脂的填充密封。
附图说明
图1为第一实施例的半导体器件叠置封装结构的剖面图；
图2为第一实施例的半导体器件叠置封装结构的俯视图（最底层芯片）；
图3-7为第一实施例的半导体器件叠置封装方法的示意图；
图8为第二实施例的半导体器件叠置封装结构的剖面图；
图9-12为第二实施例的半导体器件叠置封装方法的示意图。
具体实施方式
本发明的目的在于提供一种封装工艺简单，散热性良好且集成度高的封装结构和封装方法。
第一实施例
参加图1-2，本发明的半导体器件叠置封装结构包括封装基板10、半导体芯片堆叠、壳体11以及顶盖16。如图1所示，所示壳体11固定于所述封装基板10上，并围成容纳所述半导体芯片堆叠的空腔18，所述壳体11并非一体成型，其可以包括例如沿着图2的A1A2线分隔开的两部分，该种设置方式可以实现对半导体芯片堆叠的方便卡入。所述半导体芯片堆叠在俯视图中呈长方形，所述空腔18在俯视图中呈长方形，其形状与所述半导体芯片堆叠相匹配。 所述壳体11的底部具有向内伸出的环形延伸部12，所述半导体芯片堆叠通过导热胶层15架空在所述环形延伸部12上，其提供了第一导热路径，且所述导热胶层15为非连续的结构，这种设置是为了方便填充树脂。
所述半导体芯片堆叠（例如半导体存储芯片堆叠）的底部设置有电连接所述封装基板10的焊球21，由于有环形延伸部12存在，使得所述焊球21的纵宽比较大，且在所述半导体堆叠的底部还电连接一控制芯片或者逻辑芯片（例如IF芯片）19。所述半导体芯片堆叠包括多个半导体芯片，例如第一半导体芯片23、第二半导体芯片24、第三半导体芯片25、第四半导体芯片26，当然还可以包括更多的半导体芯片，图中只是示例性的。其中，最底层的半导体芯片，即第一半导体芯片23的底面具有一再分布层22，所述再分布层22与焊球21直接电连接，所述再分布层22的周边区域与所述导热胶层15接触，在此处，即所述再分布层22的周边区域设置有冗余金属通孔（未示出），以增强散热。第一至第三半导体芯片具有贯穿其本身的通孔28，最顶层的半导体芯片，即第四半导体芯片26，其不具有通孔。并且第一至第四半导体芯片23-26的每两个之间通过焊球27进行电互连，实现电信号的互通。
为了增强散热，本发明在芯片与芯片之间增加了散热金属片14，所述散热金属片14可以选自铜片、铝片等。每层散热金属片14可以是在所述空腔18的四个角处的多个分立的块状结构（例如图2，其为四个长方形散热金属片），也可以是连接在一起的单片散热金属片，当为单片散热金属片时，其至少在所述焊球27的形成区域具有一开口。所述壳体11的侧壁上设置有多个凹槽13，所述散热金属片14至少在所述四个角处插入所述多个凹槽13，此种设置提供了第二导热路径。所述散热金属片14具有一定的厚度，其可以保证焊球27的纵宽比，以实现窄间距焊球的形成。
所述顶盖16固定于所述壳体11上，且通过导热胶层17与最顶层的半导体芯片（即第四半导体芯片26）热耦合，所述顶盖16、壳体11采用相同的散热金属材料，例如铜等，其提供了第三导热路径。在所述空腔18中填充有树脂材料，以保护半导体芯片堆叠，具体的填充方法将在如下的封装方法中着重介绍。
上述封装结构的制造方法包括：
参见图3，将多个半导体芯片用焊球进行电连接并形成半导体芯片堆叠，并在所述半导体堆叠的最下层半导体芯片的底面形成再分布层，所述再分布层上电连接控制芯片或者逻辑芯片。并且所述多个半导体芯片的每两个之间的设置有散热金属片，所述金属片至少设置于所述半导体堆叠的四个角处。
接着参见图4，将所述半导体堆叠固定于所述壳体的口腔内，并使得所述再分布层的周边区域通过所述导热胶层粘结于所述环形延伸部上，所述散热金属片的部分插入所述壳体的所述凹槽内。
参见图5，将上述顶盖通过导热胶层粘结于所述半导体堆叠的顶面上，并使得所述顶盖与所述壳体卡合，卡合位置可以使用导热胶进行粘合（未示出）。
参见图6，从所述环形延伸部所围成的开口填充树脂材料进行密封，所述树脂层材料填充所述空腔，且填充满所述半导体堆叠的空隙。
参见图7，在所述开口的树脂材料中形成焊球结构，并焊接至封装基板上，所述壳体和所述封装基板之间可以设置粘合层。
上述制造方法，是利用下部的环形延伸部所围成的开口进行树脂填充，树脂是从所述半导体堆叠的底面开始进行填充的，其与封装基板互联的焊球的形成需要在树脂材料中钻蚀通孔。
第二实施例
参见图8，其同样包括封装基板10、半导体芯片堆叠、壳体11以及顶盖16，与第一实施例不同的是，所述顶盖上设置有注塑孔29和出气孔30。所述注塑孔用于填充树脂材料，而所述出气孔用于排除所述空腔18的气体，以实现完整密封。
其制造工艺参见图9-12，包括：
参见图9，将多个半导体芯片用焊球进行电连接并形成半导体芯片堆叠，并在所述半导体堆叠的最下层半导体芯片的底面形成再分布层，所述再分布层上电连接控制芯片或者逻辑芯片。并且所述多个半导体芯片的每两个之间的设置有散热金属片，所述金属片至少设置于所述半导体堆叠的四个角处。将所述半导体堆叠固定于所述壳体的口腔内，并使得所述再分布层的周边区域通过所述导热胶层粘结于所述环形延伸部上，所述散热金属片的部分插入所述壳体的所述凹槽内。
参见图10，将所述半导体堆叠通过焊球焊接于所述封装基板上，所述焊球位于所述控制芯片或者逻辑芯片的周围，同时，所述壳体也粘合于所述封装基板上。
参见图11，将上述顶盖通过导热胶层粘结于所述半导体堆叠的顶面上，并使得所述顶盖与所述壳体卡合，卡合位置可以使用导热胶进行粘合（未示出）。所述导热胶层露出所述注塑孔和出气孔。
参见图12，通过所述注塑孔进行填充树脂材料进行密封，所述树脂层材料填充所述空腔，且填充满所述半导体堆叠的空隙。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (10)

1.一种半导体器件叠置封装结构，包括：
封装基板；
壳体，固定于所述封装基板上，且围成一空腔；
半导体芯片堆叠，容置于空腔内，具有相对的顶面和底面；
顶盖，固定于所述壳体上，且通过导热胶层与所述半导体芯片堆叠热耦合；
其特征在于，所述半导体芯片堆叠包括多个半导体芯片，所述多个半导体芯片的每两个芯片之间设置有散热金属片，所述散热金属片从所述半导体芯片堆叠的边缘伸出，并插入至所述壳体的侧壁凹槽内。
2.根据权利要求1所述的半导体器件叠置封装结构，其特征在于：所述壳体的底部具有向内伸出的环形延伸部，所述半导体芯片堆叠通过第一导热胶层架空在所述环形延伸部上。
3.根据权利要求2所述的半导体器件叠置封装结构，其特征在于：所述半导体堆叠的所述底面上设置有再分布层，所述再分布层的周边区域与所述第一导热胶层接触。
4.根据权利要求3所述的半导体器件叠置封装结构，其特征在于：所述再分布层的周边区域设置有冗余金属通孔。
5.根据权利要求4所述的半导体器件叠置封装结构，其特征在于：除了最顶层的半导体芯片，其他的所述多个半导体芯片均具有贯通孔，所述贯通孔贯穿所述多个半导体芯片，且相邻的半导体芯片通过第一焊球进行焊接。
6.根据权利要求5所述的半导体器件叠置封装结构，其特征在于：所述再分布层通过第二焊球焊接于所述封装基板，且所述再分布层的底部电连接有控制芯片或者逻辑芯片。
7.根据权利要求6所述的半导体器件叠置封装结构，其特征在于：每层的散热金属片为单片金属片，所述单片金属片至少在所述第一焊球周围具有开口；或者，每层的散热金属片为多片金属片，所述多片金属片分散于所述半导体芯片堆叠的边角处。
8.根据权利要求7所述的半导体器件叠置封装结构，其特征在于：所述顶盖上设置有注塑孔和出气孔。
9.一种半导体器件叠置封装方法，其用于制造如权利要求7所述半导体器件叠置封装结构，包括以下步骤：
（1）将多个半导体芯片用第一焊球进行电连接并形成半导体芯片堆叠，并在所述半导体堆叠的底面上形成再分布层，所述再分布层上电连接控制芯片或者逻辑芯片；并且所述多个半导体芯片的每两个之间的设置有散热金属片；
（2）将所述半导体堆叠固定于所述壳体的空腔内，并使得所述再分布层的周边区域通过所述第一导热胶层粘结于所述环形延伸部上，所述散热金属片的部分插入所述壳体的所述凹槽内；
（3）将所述顶盖通过导热胶层粘结于所述半导体堆叠的顶面上，并使得所述顶盖与所述壳体卡合；
（4）从所述环形延伸部所围成的开口填充树脂材料进行密封，所述树脂层材料填充满所述空腔；
（5）在所述开口的树脂材料中形成焊球结构，并焊接至封装基板上，同时所述壳体和所述封装基板之间通过粘合层固定。
10.一种半导体器件叠置封装方法，其用于制造如权利要求8所述半导体器件叠置封装结构，包括以下步骤：
（1）将多个半导体芯片用第一焊球进行电连接并形成半导体芯片堆叠，并在所述半导体堆叠的底面上形成再分布层，所述再分布层上电连接控制芯片或者逻辑芯片；并且所述多个半导体芯片的每两个之间的设置有散热金属片；
（2）将所述半导体堆叠固定于所述壳体的空腔内，并使得所述再分布层的周边区域通过所述第一导热胶层粘结于所述环形延伸部上，所述散热金属片的部分插入所述壳体的所述凹槽内；
（3）将所述半导体堆叠通过第二焊球焊接于所述封装基板上，所述第二焊球位于所述控制芯片或者逻辑芯片的周围，同时将所述壳体粘合于所述封装基板上；
（4）将所述顶盖通过所述第二导热胶层粘结于所述半导体堆叠的顶面上，并使得所述顶盖与所述壳体卡合，其中所述导热胶层露出所述注塑孔和出气孔；
（5）通过所述注塑孔填充树脂材料进行密封，所述树脂层材料填充满所述空腔。
CN201910611440.3A 2019-07-08 2019-07-08 一种半导体器件叠置封装结构及其封装方法 Withdrawn CN110459511A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910611440.3A CN110459511A (zh) 2019-07-08 2019-07-08 一种半导体器件叠置封装结构及其封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910611440.3A CN110459511A (zh) 2019-07-08 2019-07-08 一种半导体器件叠置封装结构及其封装方法

Publications (1)

Publication Number Publication Date
CN110459511A true CN110459511A (zh) 2019-11-15

Family

ID=68482432

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910611440.3A Withdrawn CN110459511A (zh) 2019-07-08 2019-07-08 一种半导体器件叠置封装结构及其封装方法

Country Status (1)

Country Link
CN (1) CN110459511A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111653526A (zh) * 2020-03-24 2020-09-11 鑫金微半导体(深圳)有限公司 一种大功率混合半导体集成电路的SiP 3维封装和加工方法
CN112259512A (zh) * 2020-10-22 2021-01-22 吴俊楠 一种用于多芯片的封装结构
CN112908984A (zh) * 2021-01-18 2021-06-04 上海先方半导体有限公司 一种带有散热片的ssd堆叠封装结构及其制作方法
CN113113367A (zh) * 2020-01-13 2021-07-13 华为技术有限公司 芯片、芯片的制造方法和电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101097906A (zh) * 2006-06-29 2008-01-02 海力士半导体有限公司 具有垂直形成的热沉的层叠封装
US8193625B2 (en) * 2009-05-15 2012-06-05 Industrial Technology Research Institute Stacked-chip packaging structure and fabrication method thereof
CN102315184B (zh) * 2010-06-30 2014-05-21 株式会社电装 半导体器件
CN110071048A (zh) * 2018-01-24 2019-07-30 三星电子株式会社 半导体封装以及制造该半导体封装的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101097906A (zh) * 2006-06-29 2008-01-02 海力士半导体有限公司 具有垂直形成的热沉的层叠封装
US8193625B2 (en) * 2009-05-15 2012-06-05 Industrial Technology Research Institute Stacked-chip packaging structure and fabrication method thereof
CN102315184B (zh) * 2010-06-30 2014-05-21 株式会社电装 半导体器件
CN110071048A (zh) * 2018-01-24 2019-07-30 三星电子株式会社 半导体封装以及制造该半导体封装的方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113113367A (zh) * 2020-01-13 2021-07-13 华为技术有限公司 芯片、芯片的制造方法和电子设备
CN111653526A (zh) * 2020-03-24 2020-09-11 鑫金微半导体(深圳)有限公司 一种大功率混合半导体集成电路的SiP 3维封装和加工方法
CN112259512A (zh) * 2020-10-22 2021-01-22 吴俊楠 一种用于多芯片的封装结构
CN112259512B (zh) * 2020-10-22 2022-10-25 深圳市金道微电子有限公司 一种用于多芯片的封装结构
CN112908984A (zh) * 2021-01-18 2021-06-04 上海先方半导体有限公司 一种带有散热片的ssd堆叠封装结构及其制作方法

Similar Documents

Publication Publication Date Title
US11594462B2 (en) Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
CN110459511A (zh) 一种半导体器件叠置封装结构及其封装方法
JP4519392B2 (ja) ３次元マルチチップパッケージ及びその製造方法
US7928590B2 (en) Integrated circuit package with a heat dissipation device
US8253229B2 (en) Semiconductor package and stacked layer type semiconductor package
KR101026488B1 (ko) 반도체 패키지
CN107978566A (zh) 堆叠封装结构的制造方法
JPH08335782A (ja) 多層基板
CN111244050B (zh) 芯片级集成微流体散热模块及制备方法
WO2020248905A1 (zh) 一种晶圆级三维堆叠微流道散热结构及其制造方法
US20060267187A1 (en) Power module package structure
CN111584448B (zh) 一种芯片埋入式微流道模组封装结构及制作方法
US20210280563A1 (en) Semiconductor device, fabrication method thereof, package and fabrication method thereof
CN111128976B (zh) 一种芯片堆叠封装散热结构及制作方法
CN107680951A (zh) 一种多芯片叠层的封装结构及其封装方法
US7659620B2 (en) Integrated circuit package employing a flexible substrate
JP4653383B2 (ja) パッケージ化半導体装置およびその製作方法
US20020180020A1 (en) Three-dimension multi-chip stack package technology
WO2009117006A1 (en) Apparatus and method for series connection of two die or chips in single electronics package
CN114695289A (zh) 双面冷却半导体封装件
CN112786567A (zh) 一种半导体功率模组及半导体功率模组的封装方法
CN112908984A (zh) 一种带有散热片的ssd堆叠封装结构及其制作方法
KR101111921B1 (ko) 반도체 패키지
CN111244054A (zh) 半导体器件及其制备方法、封装件及其制备方法
US6846697B2 (en) Integrated circuit packages and the method for making the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication
WW01 Invention patent application withdrawn after publication

Application publication date: 20191115