CN111244054A - 半导体器件及其制备方法、封装件及其制备方法 - Google Patents

半导体器件及其制备方法、封装件及其制备方法 Download PDF

Info

Publication number
CN111244054A
CN111244054A CN201811434025.7A CN201811434025A CN111244054A CN 111244054 A CN111244054 A CN 111244054A CN 201811434025 A CN201811434025 A CN 201811434025A CN 111244054 A CN111244054 A CN 111244054A
Authority
CN
China
Prior art keywords
chip
electrode
wiring layer
semiconductor device
stacked structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811434025.7A
Other languages
English (en)
Inventor
吴秉桓
汪美里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201811434025.7A priority Critical patent/CN111244054A/zh
Priority to PCT/CN2019/120074 priority patent/WO2020108387A1/en
Publication of CN111244054A publication Critical patent/CN111244054A/zh
Priority to US17/328,154 priority patent/US20210280563A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明半导体技术领域，提出一种半导体器件，该半导体器件包括堆叠结构以及电极；堆叠结构至少包含一个芯片；电极位于堆叠结构的侧表面，电极在芯片厚度方向的长度大于或等于芯片的厚度。该半导体器件避免采用微凸起连接，使堆叠结构的厚度减薄，有利于实现薄型化。电极设于堆叠结构的侧表面，不必在布线层设置连接处，设计电路时不必考虑预留连接位置，不会造成芯片上电路布局设置的限制。电极在芯片厚度方向的长度大于或等于芯片的厚度，便于连接多个芯片上的电路。

Description

半导体器件及其制备方法、封装件及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及半导体器件的制备方法、具有该半导体器件的封装件及该封装件的制备方法。
背景技术
高容量、薄型化的存储器越来越受到市场青睐。
参照图1所示的现有技术中芯片堆叠后的连接结构示意图；现有的芯片1堆叠后通过硅穿孔2和微凸起3连接，为了能有较佳的焊接效果和导电能力，需要加大微凸起3的尺寸，造成电路布局设置的限制，不能更好的实现高容量、薄型化。现有的存储器由于有效散热面积的无法增大，也不能更好的做到更高容量。而且封装结构由于受芯片1的长宽限制，不能更好的做到薄型化。
因此，有必要研究一种半导体器件及半导体器件的制备方法、具有该半导体器件的封装件及该封装件的制备方法。
所述背景技术部分公开的上述信息仅用于加强对本发明的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于克服上述现有技术的不易实现高容量、薄型化的不足，提供一种较易实现高容量、薄型化的半导体器件及半导体器件的制备方法、具有该半导体器件的封装件及该封装件的制备方法。
本发明的额外方面和优点将部分地在下面的描述中阐述，并且部分地将从描述中变得显然，或者可以通过本发明的实践而习得。
根据本公开的一个方面，提供一种半导体器件，包括：
堆叠结构，至少包含一个芯片；
电极，位于所述堆叠结构的侧表面，所述电极在所述芯片厚度方向的长度大于或等于所述芯片的厚度。
在本公开的一种示例性实施例中，所述半导体器件还包括：
布线层，设于所述芯片上，其中，所述布线层设置有多个信号端，多个所述信号端通过所述布线层与所述电极电连接。
在本公开的一种示例性实施例中，所述堆叠结构包括：
第一芯片；
第二芯片，设于所述第一芯片之上。
在本公开的一种示例性实施例中，所述第一芯片上设有第一布线层，所述第二芯片上设有第二布线层，所述第一布线层和所述第二布线层通过硅穿孔电连接。
在本公开的一种示例性实施例中，所述电极电连接于所述第一布线层、所述第二布线层中的一个或多个。
在本公开的一种示例性实施例中，所述芯片上设置有缺口，所述电极设置在所述缺口内。
在本公开的一种示例性实施例中，所述半导体器件还包括：凸块，设于所述电极的远离所述芯片的一面，所述凸块突出于所述缺口。
在本公开的一种示例性实施例中，所述凸块覆盖所述电极以及所述电极与所述布线层的连接处。
根据本公开的一个方面，提供一种封装件，包括：
上述任意一项所述的半导体器件；
封装基板，设于所述堆叠结构的侧表面，并与所述电极电连接。
在本公开的一种示例性实施例中，所述封装件还包括：
封装膜，设于所述堆叠结构的未设置所述封装基板的表面。
根据本公开的一个方面，提供一种半导体器件的制备方法，包括：
形成堆叠结构，所述堆叠结构至少包含一个芯片；
在所述堆叠结构的侧表面形成电极，所述电极在所述芯片厚度方向的长度大于或等于所述芯片的厚度。
在本公开的一种示例性实施例中，形成堆叠结构前，所述半导体器件的制备方法还包括：
在所述芯片上形成布线层，所述布线层与后续形成的所述电极电连接。
在本公开的一种示例性实施例中，形成堆叠结构，包括：
形成第一芯片；
在所述第一芯片之上形成第二芯片。
在本公开的一种示例性实施例中，所述第一芯片上设有第一布线层，所述第二芯片上设有第二布线层，在形成堆叠芯片结构前，所述制备方法还包括：
在所述第二芯片上形成第一硅穿孔，所述第一硅穿孔电连接所述第一布线层和所述第二布线层。
在本公开的一种示例性实施例中，在形成所述第一硅穿孔的同时，在所述第二芯片的密封区形成第二硅穿孔。
在本公开的一种示例性实施例中，在所述堆叠结构的侧表面形成电极，包括：
去除部分所述密封区或去除部分所述密封区以及部分所述第二硅穿孔使所述第二硅穿孔暴露形成所述电极，所述电极位于所述堆叠结构的侧表面。
在本公开的一种示例性实施例中，在形成所述电极后，所述制备方法还包括：
在所述电极的远离所述芯片的一面形成凸块。
根据本公开的一个方面，提供一种封装件的制备方法，包括：
形成上述任意一项所述的半导体器件；
在所述堆叠结构的侧表面形成封装基板，所述封装基板与所述电极电连接。
在本公开的一种示例性实施例中，在所述堆叠结构的未形成所述封装基板的表面形成封装膜。
由上述技术方案可知，本发明具备以下优点和积极效果中的至少之一：
本发明的半导体器件，包括至少一个芯片形成的堆叠结构，电极位于堆叠结构的侧表面，电极在芯片厚度方向的长度大于或等于芯片的厚度。一方面，避免采用微凸起连接，使堆叠结构的厚度减薄，有利于实现薄型化。另一方面，电极设于堆叠结构的侧表面，不必在布线层设置连接处，设计电路时不必考虑预留连接位置，不会造成芯片上电路布局设置的限制。再一方面，电极在芯片厚度方向的长度大于或等于芯片的厚度，便于连接多个芯片上的电路。
本发明的封装件，包括上述半导体器件，以及设于堆叠结构的侧表面的封装基板，封装基板与电极电连接。一方面，封装基板设置在堆叠结构的侧表面，可以更好的做到薄型化。另一方面，堆叠结构的上下表面可以作为散热面，增加有效散热面积，有利于更高容量的实现。
附图说明
通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
图1是现有技术中芯片堆叠后的连接结构示意图；
图2是本发明半导体器件的一示例实施方式的结构示意图；
图3是图2中所示的半导体器件的立体结构示意图；
图4是本发明半导体器件的另一示例实施方式的结构示意图；
图5是本发明半导体器件的制备方法的流程示意图；
图6是芯片的结构示意图；
图7是在芯片的密封区形成硅穿孔的结构示意图；
图8是芯片形成堆叠结构后的结构示意图；
图9是去除芯片的部分密封区后的结构示意图；
图10是在堆叠结构形成凸块后的结构示意图；
图11是图10的部分俯视示意图；
图12是本发明封装件的一示例实施方式的结构示意图；
图13是图12的俯视示意图；
图14是本发明封装件的制备方法的流程示意图。
图中主要元件附图标记说明如下：
现有技术中：1、芯片；2、硅穿孔；3、微凸起；
本发明中：41、第一芯片；42、第一子芯片；43、第二子芯片；44、第三子芯片；
51、第一布线层；52、第二布线层；53、第三布线层；54、第四布线层；
6、电极；61、第一电极；62、第二电极；63、第三电极；64、第四电极；65、第五电极；
7、凸块；
8、芯片；81、电路区；82、密封区；83、引线；
91、第一硅穿孔；92、第二硅穿孔；
10、封装基板；11、封装膜；
121、第一信号端；122、第二信号端；123、第三信号端；124、第四信号端；125、第五信号端。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
本发明提供了一种半导体器件，该半导体器件可以包括堆叠结构、布线层以及电极，堆叠结构至少包含一个芯片；电极位于所述堆叠结构的侧表面，所述电极在所述芯片厚度方向的长度大于或等于所述芯片的厚度。
本发明的半导体器件，一方面，避免采用微凸起连接，使堆叠结构的厚度减薄，有利于实现薄型化。另一方面，电极设于堆叠结构的侧表面，不必在布线层设置连接处，设计电路时不必考虑预留连接位置，不会造成芯片上电路布局设置的限制。再一方面，电极在芯片厚度方向的长度大于或等于芯片的厚度，便于连接多个芯片上的电路。
在本示例实施方式中，将芯片设置有布线层的一侧成为“上”，与“上”相对的即为“下”，连接于上与下之间的均为侧表面。
堆叠结构可以仅包含第一芯片，也可以包含第一芯片和第二芯片，第二芯片可以包含一层或多层芯片。
在本示例实施方式中，参照图2所示的半导体器件的一示例实施方式的结构示意图。堆叠结构可以包含四层芯片，为了方便以下描述将四层芯片从下至上可以分别称为第一芯片41、第一子芯片42、第二子芯片43以及第三子芯片44，第一子芯片42、第二子芯片43以及第三子芯片44形成第二芯片。在每层芯片上均设置有布线层。第一芯片41上的布线层可以称为第一布线层51，第一子芯片42上的布线层可以称为第二布线层52，第二子芯片43上的布线层可以称为第三布线层53，第三子芯片44上的布线层可以称为第四布线层54。另外，堆叠结构的具体结构不限于上述描述，例如，堆叠结构可以只包含一层芯片，也可以包括两层芯片、三层芯片、五层芯片或更多层芯片。
参照图2所示的半导体器件的一示例实施方式的结构示意图。第一布线层51、第二布线层52、第三布线层53以及第四布线层54可以通过硅穿孔电连接，或者可以互相不连接。
在本示例实施方式中，在第一子芯片42、以及第三子芯片44的侧面设置有缺口，电极6形成在缺口内。设置在第一子芯片42上的电极6将第一芯片上的布线层和第一子芯片上的布线层电连接，设置在第三子芯片44上的电极6将第二子芯片43上的布线层和第三子芯片44上的布线层电连接。该缺口以及电极6可以通过去除部分芯片形成，即先在需要形成电极6的位置形成硅穿孔，然后去除部分芯片使硅穿孔暴露形成电极6。硅穿孔贯穿一层芯片时，电极6在芯片厚度方向的长度大于或等于芯片的厚度，硅穿孔贯穿两层芯片或多层芯片时，电极6在芯片厚度方向的长度大于芯片的厚度。当然，在本发明的其它示例实施方式中，电极6可以直接设置在芯片的侧面，而不必设置在缺口内。
参照图3所示的半导体器件的立体结构示意图，在堆叠结构的同一侧表面形成有五个电极6，可以分别称为第一电极61、第二电极62、第三电极63、第四电极64以及第五电极65。
第一电极61通过第一布线层51电连接至第一信号端121。第二电极62通过第二布线层52电连接至第二信号端122。第一布线层51的第三信号端123、第二布线层52的第三信号端123、第三布线层53的第三信号端123以及第四布线层54的第三信号端123通过硅穿孔电连接，然后连接至第三电极63，即第三电极63通过第一布线层51、第二布线层52、第三布线层53以及第四布线层54电连接至第三信号端123。第四电极64通过第四布线层54电连接至第四信号端124。第五电极65通过第三布线层53电连接至第五信号端125。如此设置可以实现个别的芯片上的个别信号可以通过电极单个控制，也可以实现多个芯片上的多个信号集体控制，根据信号的需求来实现是单独控制还是集体控制。当然，第一电极61也可以电连接第一布线层51以及第二布线层52，第一布线层51与第二布线层52可以通过硅穿孔连接，然后电连接至第一电极61；第一布线层51与第二布线层52也可以均设置引线然后直接通过第一电极61电连接。
在本示例实施方式中，参照图4所示的半导体器件的另一示例实施方式的结构示意图。半导体器件还包可以括凸块7，凸块7设于电极6的远离芯片的一面，且凸块7突出于缺口，即凸块7覆盖在芯片的设置电极6的位置。凸块7覆盖电极6以及电极6与布线层的连接处，即凸块7的长度大于或等于电极6的长度，凸块7的宽度大于或等于电极6的宽度。
进一步的，本发明还提供了一种半导体器件的制备方法，参照图5所示的半导体器件的制备方法的流程示意图，该制备方法可以包括以下步骤：
步骤S10，形成堆叠结构，所述堆叠结构至少包含一个芯片8。
步骤S20，在所述堆叠结构的侧表面形成电极6，所述电极6在所述芯片8厚度方向的长度大于或等于所述芯片8的厚度。
下面对半导体器件的制备方法的各个步骤进行详细说明。
在形成堆叠结构前，需要在各个芯片8上形成布线层，形成布线层的方法可以为印刷法、蒸镀法等等，此处不做详细说明。参照图6所示的芯片的结构示意图，芯片8包括电路区81和密封区82，电路区81用于容纳布线层，密封区82用于封装密封。各个芯片8上的布线层需要连接外部的部分可以形成引线83引出至密封区82。
参照图7所示的在芯片8的密封区82形成硅穿孔的结构示意图，在形成第一硅穿孔91的同时，可以在芯片的密封区82形成第二硅穿孔92。第二硅穿孔92与上述形成在密封区82的引线83连接。第二硅穿孔92与第一硅穿孔91同时形成，节省工序流程。
步骤S10，形成堆叠结构，所述堆叠结构至少包含一个芯片。
在本示例实施方式中，以四层芯片为例进行说明。参照图8所示的形成堆叠结构后的结构示意图。为了方便以下描述将四层芯片从下至上可以分别称为第一芯片41、第一子芯片42、第二子芯片43以及第三子芯片44。可以分别在第一子芯片42、第二子芯片43以及第三子芯片44上形成第一硅穿孔91，第一硅穿孔91可以连接第一芯片41上的布线层、第一子芯片42上的布线层、第二子芯片43上的布线层以及第三子芯片44上的布线层。在上述第一芯片41之上形成第一子芯片42，在第一子芯片42之上形成第二子芯片43，在第二子芯片43之上形成第三子芯片44。当然，芯片的数量也可以是一个、两个、三个、五个或更多个。在芯片为一个的情况下，由于芯片不需要与位于该芯片下方的芯片连接，可以不形成第一硅穿孔91；可以在第一芯片41的密封区82直接形成第二硅穿孔92。
步骤S20，在所述堆叠结构的侧表面形成电极6，所述电极6在所述芯片厚度方向的长度大于或等于所述芯片的厚度。
参照图9所示的去除芯片8的部分密封区82后的结构示意图。
在本示例实施方式中，形成堆叠结构后，可以通过研磨等方法去除部分密封区82以及部分第二硅穿孔92直至第二硅穿孔92的直径处，使暴露的第二硅穿孔92形成一个长方形的连接平面，并且此时该连接平面的面积最大，便于后续凸块7的形成与连接。暴露的第二硅穿孔92形成电极6。当然，在本发明的其它示例实施方式中，可以仅去除密封区82的材料，而不去除第二硅穿孔92的材料，也可以使第二硅穿孔92暴露形成电极6。由于电极6通过第二硅穿孔92形成，因此，电极6在芯片厚度方向的长度大于芯片的厚度，在两个芯片的同一位置形成第二硅穿孔92的情况下，电极6在芯片厚度方向的长度大于芯片的厚度。通过第二硅穿孔92形成的电极6与布线层的连接面较大、连接较为牢固。另外，电极6的形成不限于上述的描述，可以直接在堆叠结构的侧表面通过蒸镀或印刷等方法形成电极6。
图9中所示的电极6形成在堆叠结构的一个侧表面，当然，电极6也可以设置在堆叠结构的两个侧表面或多个侧表面，均属于本发明的保护范围。
在本示例实施方式中，在形成电极6后，该制备方法还可以包括：在电极6的远离芯片的一面形成凸块7。参照图10以及图11所示的形成凸块7后的结构示意图。凸块7设置为长条状，凸块7设于电极6的远离芯片8的一面，即凸块7覆盖在芯片8的设置电极6的位置。凸块7覆盖电极6以及电极6与布线层的连接处，即凸块7的长度大于或等于电极6的长度，凸块7的宽度大于或等于电极6的宽度。
进一步的，本发明还提供了一种封装件，参照图12以及图13所示的封装件的结构示意图，该封装件可以包括半导体器件、封装基板10以及封装膜11。封装基板10设于堆叠结构的侧表面，并与电极6电连接。封装膜11设于堆叠结构的未设置封装基板10的表面。
半导体器件的具体结构上述已经进行了详细说明，因此此处不再赘述。
在本示例实施方式中，封装基板10设置为一个，设置在堆叠结构的设置有电极6一侧。当然，在堆叠结构的多个侧表面均设置有电极6的情况下，封装基板10可以设置为多个，均设置在堆叠结构侧表面，而堆叠结构的面积较大的上下表面设置封装膜11，从而增大封装件的散热面积。堆叠结构的上下表面可以作为散热面，增加有效散热面积，有利于更高容量的实现。而且，封装基板10设置在堆叠结构的侧表面，可以更好的做到薄型化。
进一步的，本发明还提供了一种封装件的制备方法，参照图14所示的封装件的制备方法的流程示意图，封装件的制备方法可以包括一下步骤：
步骤S60，形成上述半导体器件。
步骤S70，在所述堆叠结构的侧表面形成封装基板10，所述封装基板10与所述电极6电连接。
在本示例实施方式中，在所述堆叠结构的未形成所述封装基板10的表面形成封装膜11。
上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本发明的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组件、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明的各方面。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
本说明书中，用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。
应可理解的是，本发明不将其应用限制到本说明书提出的部件的详细结构和布置方式。本发明能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本发明的范围内。应可理解的是，本说明书公开和限定的本发明延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本发明的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本发明的最佳方式，并且将使本领域技术人员能够利用本发明。

Claims (19)

1.一种半导体器件，其特征在于，包括：
堆叠结构，至少包含一个芯片；
电极，位于所述堆叠结构的侧表面，所述电极在所述芯片厚度方向的长度大于或等于所述芯片的厚度。
2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：
布线层，设于所述芯片上，其中，所述布线层设置有多个信号端，多个所述信号端通过所述布线层与所述电极电连接。
3.根据权利要求1所述的半导体器件，其特征在于，所述堆叠结构包括：
第一芯片；
第二芯片，设于所述第一芯片之上。
4.根据权利要求3所述的半导体器件，其特征在于，所述第一芯片上设有第一布线层，所述第二芯片上设有第二布线层，所述第一布线层和所述第二布线层通过硅穿孔电连接。
5.根据权利要求4所述的半导体器件，其特征在于，所述电极电连接于所述第一布线层、所述第二布线层中的一个或多个。
6.根据权利要求2所述的半导体器件，其特征在于，所述芯片上设置有缺口，所述电极设置在所述缺口内。
7.根据权利要求6所述的半导体器件，其特征在于，所述半导体器件还包括：凸块，设于所述电极的远离所述芯片的一面，所述凸块突出于所述缺口。
8.根据权利要求7所述的半导体器件，其特征在于，所述凸块覆盖所述电极以及所述电极与所述布线层的连接处。
9.一种封装件，其特征在于，包括：
权利要求1～8任意一项所述的半导体器件；
封装基板，设于所述堆叠结构的侧表面，并与所述电极电连接。
10.根据权利要求9所述的封装件，其特征在于，所述封装件还包括：
封装膜，设于所述堆叠结构的未设置所述封装基板的表面。
11.一种半导体器件的制备方法，其特征在于，包括：
形成堆叠结构，所述堆叠结构至少包含一个芯片；
在所述堆叠结构的侧表面形成电极，所述电极在所述芯片厚度方向的长度大于或等于所述芯片的厚度。
12.根据权利要求11所述的半导体器件的制备方法，其特征在于，形成堆叠结构前，所述半导体器件的制备方法还包括：
在所述芯片上形成布线层，所述布线层与后续形成的所述电极电连接。
13.根据权利要求11所述的半导体器件的制备方法，其特征在于，形成堆叠结构，包括：
形成第一芯片；
在所述第一芯片之上形成第二芯片。
14.根据权利要求13所述的半导体器件的制备方法，其特征在于，所述第一芯片上设有第一布线层，所述第二芯片上设有第二布线层，在形成堆叠芯片结构前，所述制备方法还包括：
在所述第一芯片上形成第一硅穿孔，所述第一硅穿孔电连接所述第一布线层和所述第二布线层。
15.根据权利要求14所述的半导体器件的制备方法，其特征在于，在形成所述第一硅穿孔的同时，在所述第二芯片的密封区形成第二硅穿孔。
16.根据权利要求15所述的半导体器件的制备方法，其特征在于，在所述堆叠结构的侧表面形成电极，包括：
去除部分所述密封区或去除部分所述密封区以及部分所述第二硅穿孔使所述第二硅穿孔暴露形成所述电极，所述电极位于所述堆叠结构的侧表面。
17.根据权利要求11所述的半导体器件的制备方法，其特征在于，在形成所述电极后，所述制备方法还包括：
在所述电极的远离所述芯片的一面形成凸块。
18.一种封装件的制备方法，其特征在于，包括：
形成权利要求1～8任意一项所述的半导体器件；
在所述堆叠结构的侧表面形成封装基板，所述封装基板与所述电极电连接。
19.根据权利要求18所述的封装件的制备方法，其特征在于，在所述堆叠结构的未形成所述封装基板的表面形成封装膜。
CN201811434025.7A 2018-11-28 2018-11-28 半导体器件及其制备方法、封装件及其制备方法 Pending CN111244054A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201811434025.7A CN111244054A (zh) 2018-11-28 2018-11-28 半导体器件及其制备方法、封装件及其制备方法
PCT/CN2019/120074 WO2020108387A1 (en) 2018-11-28 2019-11-22 Semiconductor device, fabrication method thereof, package and fabrication method thereof
US17/328,154 US20210280563A1 (en) 2018-11-28 2021-05-24 Semiconductor device, fabrication method thereof, package and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811434025.7A CN111244054A (zh) 2018-11-28 2018-11-28 半导体器件及其制备方法、封装件及其制备方法

Publications (1)

Publication Number Publication Date
CN111244054A true CN111244054A (zh) 2020-06-05

Family

ID=70875701

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811434025.7A Pending CN111244054A (zh) 2018-11-28 2018-11-28 半导体器件及其制备方法、封装件及其制备方法

Country Status (1)

Country Link
CN (1) CN111244054A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024031740A1 (zh) * 2022-08-10 2024-02-15 长鑫存储技术有限公司 一种半导体封装结构及其制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024031740A1 (zh) * 2022-08-10 2024-02-15 长鑫存储技术有限公司 一种半导体封装结构及其制备方法

Similar Documents

Publication Publication Date Title
US10971486B2 (en) Semiconductor package and method of manufacturing the semiconductor package
US8446016B2 (en) Chip stack package
US9911688B2 (en) Semiconductor chip, semiconductor package including the same, and method of fabricating the same
US20210280563A1 (en) Semiconductor device, fabrication method thereof, package and fabrication method thereof
US20100052111A1 (en) Stacked-chip device
US20070222050A1 (en) Stack package utilizing through vias and re-distribution lines
JP2002305283A (ja) ３次元マルチチップパッケージ及びその製造方法
US9299685B2 (en) Multi-chip package having a logic chip disposed in a package substrate opening and connecting to an interposer
US9947644B2 (en) Semiconductor package
CN109904122A (zh) 电子封装件及其制法
US9859257B2 (en) Flipped die stacks with multiple rows of leadframe interconnects
US10249587B1 (en) Semiconductor device including optional pad interconnect
US10403572B2 (en) Semiconductor device and semiconductor package including the same
US20160307873A1 (en) Bonding pad arrangment design for semiconductor package
US9893037B1 (en) Multi-chip semiconductor package, vertically-stacked devices and manufacturing thereof
KR20190015661A (ko) 복수의 다이들이 적층된 반도체 패키지
CN111244054A (zh) 半导体器件及其制备方法、封装件及其制备方法
US8860202B2 (en) Chip stack structure and manufacturing method thereof
CN116114396A (zh) 前道工艺互连结构以及相关联的系统和方法
KR100851108B1 (ko) 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
US20230120252A1 (en) Semiconductor package aligning interposer and substrate
WO2023223472A1 (ja) 半導体モジュール及びその製造方法
KR20090011769A (ko) 방열 캐패시터를 구비하는 반도체 패키지
KR20060074091A (ko) 칩 스택 패키지
US10020288B2 (en) Semiconductor chips including redistribution interconnections and related semiconductor packages

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination