JP2002305283A - ３次元マルチチップパッケージ及びその製造方法 - Google Patents

３次元マルチチップパッケージ及びその製造方法

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Abstract

(57)【要約】 【課題】 チップレベルで形成されたチップ選択用パッ
ドを含む３次元マルチチップパッケージを提供する。 【解決手段】 ３次元マルチチップパッケージ１００
は、４個の半導体集積回路素子１１０、１２０、１３
０、１４０を積層して構成される。半導体集積回路素子
１１０、１２０、１３０、１４０は、集積回路チップ
と、一個のチップ選択端子１２ａと、３個のチップ選択
用パッド１２ｃと、絶縁層と、３個の第１金属配線１５
と、多数個の上部接続端子２２、２２ａと、多数個の下
部接続端子２３、２３ａ、２３ｃと、多数個のトレンチ
配線１４とを含む。半導体集積回路素子１１０、１２
０、１３０、１４０に形成されたチップ選択端子１２ａ
は、チップレベルに形成された３個のチップ選択用パッ
ド１２ｃを介して自動に分離される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子及びそ
の製造方法に関し、特に、メモリ容量を増加させるため
に、同じ種類の半導体集積回路素子を２個以上直接積層
するにあたって、積層された各集積回路素子のチップ選
択端子がチップ選択用パッドにより自動に分離されるよ
うに具現された３次元マルチチップパッケージ及びその
製造方法に関するものである。
【０００２】
【従来の技術】よく知られているように、高集積で多機
能な半導体素子を具現するために、多様な種類の３次元
マルチチップパッケージが開発されてきた。従来技術に
よる３次元マルチチップパッケージは、通常次のような
方法で製造される。まず、ウェーハを製造し、切断し、
個別チップに分離した後、分離された個別チップを基板
に接着し、電気的に連結し、成形樹脂で封止して個別パ
ッケージを製造する。そうして、複数の個別パッケージ
を順に積層して、マルチチップパッケージを得る。
【０００３】このような種類のマルチチップパッケージ
には、リードフレーム、テープ回路基板、印刷回路基板
などの基板が使われ、チップと基板の電気的連結方式と
しては、ワイヤーボンディング、テープ自動ボンディン
グ（ＴＡＢ；Tape AutomatedBonding）、フリップチッ
プボンディング(flip chip bonding)などが知られてい
る。
【０００４】このように、まず個別パッケージを各々製
造した後に積層する方式のマルチチップパッケージは、
例えば米国特許公報第４，９８２，２６５号、第４，９
９６，５８３号、第５，１７２，３０３号、第５，１９
８，８８８号、第５，２２２，０１４号、第５，２４
７，４２３号、第５，３１３，０９６号、第５，７８
３，８７０号、第６，０７２，２３３号等に開示されて
いる。しかし、このような種類のマルチチップパッケー
ジは、その製造工程が複雑であるだけでなく、チップサ
イズに比べてパッケージのサイズが大きいため、外部装
置への実装密度が低い。また、基板が媒介するので、そ
の分信号伝達経路が長くなり信号遅延が発生するという
問題を抱えている。
【０００５】一方、ウェーハまたはチップレベルで積層
３次元マルチチップパッケージを具現する方式も既に知
られており、例えば、米国特許公報第４，３９４，７１
２号、第４，８０７，０２１号、第４，８９７，７０８
号、第４，９５４，８７５号、第５，２０２，７５４
号、第５，２２９，６４７号、第５，７６７，００１号
に開示されたものを挙げることができる。このような種
類のマルチチップパッケージは、前述したパッケージ積
層型に比べて相対的に構造が単純であり、サイズが小さ
く、製造工程が簡単であるという長所がある。また、信
号遅延のような問題も改善される。しかし、このような
従来技術は、主に使用者の要求によって特定機能を有す
るように設計、製作される注文型集積回路（ＡＳＩＣ；
Application Specific Integrated Circuit）のように
非メモリ素子、または異種チップを積層して多機能を具
現するためのマルチチップパッケージ技術にのみ適用さ
れる。
【０００６】一般に、マルチチップパッケージは、多機
能を具現するために異種チップを積層する種類と、メモ
リ容量を増加させるために同種チップを積層する種類と
に分けられる。ところが、同種チップを積層してメモリ
容量を増加させるためには、マルチチップパッケージを
構成する各チップを制御してどのチップを動作させるか
を決定すべきである。したがって、メモリ素子には、チ
ップ選択端子が形成されている。例えばＤＲＡＭの場
合、ＲＡＳ（Row Address Strobe）、ＣＡＳ（Column A
ddress Strobe）、ＣＳＰ（Chip Selection Pin）端子
などがチップ選択端子として使われる。マルチチップパ
ッケージを構成するいろいろなチップのチップ選択端子
中から特定のチップ選択端子に選択的に電気的信号を送
信することによって、動作させるべきチップを選択する
ことができる。したがって、チップ選択端子を除いたメ
モリ素子の残りの端子が各チップに共通的に連結される
反面、各チップのチップ選択端子は、各々分離されて外
部に連結されなければならない。
【０００７】各チップ選択端子を分離、連結する従来の
技術は、前述したパッケージ積層型マルチチップパッケ
ージに開示されている。従来の技術によれば、各パッケ
ージに使われる基板に連結配線を形成し、各基板の連結
配線を介してチップ選択端子を外部に連結させる。した
がって、各チップの選択端子をお互い分離させるため
に、各基板は、お互い異なる連結配線構造を有しなけれ
ばならず、これは、生産性の低下と製造コストの上昇を
もたらす。
【０００８】このような問題点を認識し解決方案を提示
した従来技術が米国特許公報第５，９９５，３７９号に
開示されている。ここで提示する方案によれば、同じ連
結配線構造をもつ基板を用いて各チップのチップ選択端
子を外部に連結することができる。しかし、このような
従来技術は、基本的にパッケージ積層型のマルチチップ
パッケージであるから、連結配線構造が形成された基板
を必要とする。したがって、この従来技術は、前述した
パッケージ積層型のマルチチップパッケージの短所を依
然として抱えている。すなわち、パッケージサイズがチ
ップに比べてあまりに大きくて、外部装置への実装密度
が低く、製造工程が複雑であり、信号遅延が発生すると
いう問題などがある。
【０００９】
【発明が解決しようとする課題】従って、本発明の目的
は、同種チップを２個以上積層し、メモリ容量を増加さ
せた３次元マルチチップパッケージ及びその製造方法を
提供することにある。本発明の他の目的は、ウェーハレ
ベルでマルチチップパッケージを具現して、パッケージ
サイズを低減すると共に、外部装置への実装密度を高
め、かつ、信号遅延の問題を解決した３次元マルチチッ
プパッケージ及びその製造方法を提供することにある。
【００１０】本発明のさらに他の目的は、同じ連結配線
構造をもつ半導体集積回路素子を使用した３次元マルチ
チップパッケージ及びその製造方法を提供することにあ
る。本発明のさらに他の目的は、各集積回路素子のチッ
プ選択端子がチップレベルで形成されたチップ選択用パ
ッドにより自動に分離される３次元マルチチップパッケ
ージ及びその製造方法を提供することにある。本発明の
さらに他の目的は、製造工程が単純化された３次元マル
チチップパッケージ及びその製造方法を提供することに
ある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、チップレベルで形成されたチップ選択用
パッドを含む３次元マルチチップパッケージを提供す
る。本発明による３次元マルチチップパッケージは、Ｎ
個の半導体集積回路素子を積層して構成される。各半導
体集積回路素子は、集積回路チップと、一つのチップ選
択端子と、（Ｎ−１）個のチップ選択用パッドと、絶縁
層と、（Ｎ−１）個の第１金属配線と、複数の上部接続
端子と、複数の下部接続端子と、複数のトレンチ配線と
を有する。
【００１２】各半導体集積回路素子のチップ選択端子と
チップ選択用パッドは、集積回路チップの上部面に形成
され、チップ選択用パッドは、チップ選択端子に隣接し
て形成される。絶縁層は、集積回路チップの上部面に形
成され、第１金属配線は、絶縁層の内部に形成され、各
チップ選択用パッドに連結される。下部接続端子は、上
部接続端子に各々対応してチップの下部面に形成され
る。トレンチ配線は、集積回路チップを貫通して形成さ
れ、チップ選択端子またはチッブ選択用パッドを各々下
部接続端子に連結させる。
【００１３】特に、チップ選択用パッドのうちチップ選
択端子に隣り合う１番目のチップ選択用パッドは、上部
接続端子のうちチップ選択端子の上側に形成された上部
接続端子に連結され、（Ｎ−１）番目のチップ選択用パ
ッドは、（Ｎ−２）番目のチップ選択用パッドの上側に
形成された上部接続端子に連結される。
【００１４】このような構造を有する各半導体集積回路
素子を接合して積層するが、下側に位置する半導体集積
回路素子の上部接続端子と、上側に位置する半導体集積
回路素子の下部接続端子とを各々接合する。従って、半
導体集積回路素子に形成されたチップ選択端子が各々最
下部に位置する半導体集積回路素子の下部接続端子に連
結される。
【００１５】また、本発明は、Ｎ個の半導体集積回路素
子を積層して形成される３次元マルチチップパッケージ
の製造方法を提供する。本発明の製造方法によると、集
積回路チップの上部面に、一つのチップ選択端子、なら
びにチップ選択端子に隣接する（Ｎ−１）個のチップ選
択用パッドを形成する段階と、チップ選択端子とチップ
選択用パッドから各々集積回路チップ内部方向に複数の
トレンチを形成する段階と、トレンチの内部に導電性物
質を埋め込み、トレンチ配線を形成する段階と、各チッ
プ選択用パッドに連結するように、上部面に沿って（Ｎ
−１）個の第１金属配線を形成する段階と、上部面及び
第１金属配線上に第１絶縁層を形成する段階と、第１絶
縁層上に、第１金属配線に各々連結される複数の上部接
続端子を形成する段階と、トレンチ配線に連結するよう
に、下部面に複数の下部接続端子を形成する段階と、前
述の段階をへて各々製造されたＮ個の半導体集積回路素
子に対して、下側に位置する半導体集積回路素子の上部
接続端子、ならびに上側に位置する半導体集積回路素子
の下部接続端子を各々接合して、Ｎ個の集積回路素子を
積層する段階とを含む。
【００１６】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施例を詳細に説明する。図面において同じ参照符号
は、同じ構成要素を示す。図１は、本発明の第１実施例
によるチップレベルの３次元マルチチップパッケージを
示す断面図で、図２は、図１のチップレベルの３次元マ
ルチチップパッケージに使われる個別の半導体集積回路
素子を示す断面図である。
【００１７】以下、図１と図２を参照して本発明の第１
実施例を説明する。本実施例の３次元マルチチップパッ
ケージ１００は、同じ種類の半導体集積回路素子を複数
個使用してメモリ容量を増加させるためのものであり、
図２に図示された個別の半導体集積回路素子１０を４個
積層して、図１に図示されたように、チップレベルの３
次元マルチチップパッケージ１００として具現された例
である。図１で、３次元マルチチップパッケージ１００
を構成する各層の半導体集積回路素子１０は、下側から
各々参照符号１１０、１２０、１３０、１４０で示す。
【００１８】半導体集積回路素子１０、１１０、１２
０、１３０、１４０は、例えばＤＲＡＭやフラッシュメ
モリ等のメモリ素子である。よく知られているように、
メモリ素子には、通常特定のメモリセルを番地指定する
番地入力端子（address inputterminal）、各メモリセ
ルにデータを入出力するデータ入出力端子（data input
/output terminal）、電源供給端子（power supply ter
minal）などが形成される。各集積回路素子に形成され
たチップ端子１２は、互いに共通に連結される。これに
対して、先に従来技術でも説明したようなチップ選択端
子１２ａは、各素子毎に分離され外部に連結される。
【００１９】図２に詳細に図示したように、半導体集積
回路素子１０は、半導体ウェーハまたは個別半導体チッ
プ状態の集積回路チップ１１に各種配線と端子と層とが
形成されたものである。集積回路チップ１１の上部面
（または活性面という）には、多数個のチップ端子１２
と一個のチップ選択端子１２ａとが形成されており、こ
こまでの構成は、一般に広く知られた半導体集積回路チ
ップの構成と同一である。周知のように、集積回路チッ
プ１１の内部には所定の回路が形成され、チップ端子１
２とチップ選択端子１２ａに連結される。
【００２０】本実施例の半導体集積回路素子１０は、３
個のチップ選択用パッド１２ｂ、１２ｃ、１２ｄを含
む。チップ選択用パッドは、チップ選択端子１２ａと隣
接して集積回路チップ１１の上部面に形成され、その個
数は、積層される半導体集積回路素子１０の個数より１
個少ない。すなわち、Ｎ個の集積回路素子を積層してマ
ルチチップパッケージを構成する場合、チップ選択用パ
ッドは、（Ｎ−１）個が必要である。チップ選択用パッ
ド１２ｂ、１２ｃ、１２ｄは、チップ選択端子１２ａと
は異なって、集積回路チップ１１内部の回路に連結され
ない。
【００２１】３個のチップ選択用パッド１２ｂ、１２
ｃ、１２ｄは、各々集積回路チップ１１の上部面に沿っ
て形成された第１金属配線１５に連結され、第１金属配
線１５は、集積回路チップ１１の上部面に形成された第
１絶縁層１６の内部に位置する。第１金属配線１５は、
いずれもチップ選択端子１２ａ側に延設されていて、互
いに電気的に分離されている。また、チップ選択用パッ
ド１２ｂ、１２ｃ、１２ｄは、各々集積回路チップ１１
の内部を貫通するトレンチ配線１４を介して集積回路チ
ップ１１の下部面に形成された下部接続端子２３ｂ、２
３ｃ、２３ｄに連結される。そして、チップ選択端子１
２ａとチップ端子１２は、各々トレンチ配線１４を介し
て下部接続端子２３ａ、２３に連結される。
【００２２】第１絶縁層１６上には、さらに第２絶縁層
２０が形成され、第２絶縁層２０の内部には、さらに第
２金属配線１９、１９ａが形成される。第１金属配線１
５と第２金属配線１９、１９ａは、各々第１絶縁層１６
に形成された第１貫通配線１８によって互いに連結され
る。第２金属配線１９、１９ａは、第１金属配線１５と
同様に、チップ選択端子１２ａ側に延設されており、互
いに電気的に分離されている。結果的に、チップ選択端
子１２ａに隣接した１番目のチップ選択用パッド１２ｂ
に連結されている第２金属配線１９は、チップ選択端子
１２ａの真上にまで延設されており、２番目のチップ選
択用パッド１２ｃに連結された第２金属配線１９は、１
番目のチップ選択用パッド１２ｂ上にまで延設されてお
り、３番目のチップ選択用パッド１２ｄに連結された第
２金属配線１９は、第２番目のチップ選択用パッド１２
ｃ上にまで延設されている。３番目のチップ選択用パッ
ド１２ｄ上には、孤立した第２金属配線１９ａが位置す
る。
【００２３】第２絶縁層２０には、第２金属配線１９、
１９ａに連結される第２貫通配線２１が形成されてお
り、各第２貫通配線２１上には、上部接続端子２２ａ、
２２ｂ、２２ｃ、２２ｄが形成される。また、チップ端
子１２は、各々上部接続端子２２に連結される。各チッ
プ端子１２を上部接続端子２２と下部接続端子２３に連
結させるトレンチ配線１４、第１貫通配線１８及び第２
貫通配線２１は、同じ位置に形成される。つまり、チッ
プ選択用パッド１２ｂ、１２ｃ、１２ｄの中で、チップ
選択端子１２ａに隣接した１番目のチップ選択用パッド
１２ｂは、チップ選択端子１２ａの上側に形成された上
部接続端子２２ａに連結され、２番目のチップ選択用パ
ッド１２ｃは、１番目のチップ選択用パッド１２ｂの上
側に形成された上部接続端子２２ｂに連結され、３番目
のチップ選択用パッド１２ｄは、２番目のチップ選択用
パッド１２ｃの上側に形成された上部接続端子２２ｃに
連結される。３番目のチップ選択用パッド１２ｄの上側
に形成された上部接続端子２２ｄは、孤立した第２金属
配線１９ａに連結され、チップ選択用パッド１２ｂ、１
２ｃ、１２ｄには連結されない。
【００２４】以上のような構成をもつ個別の半導体集積
回路素子１０、すなわち半導体集積回路素子１１０、１
２０、１３０、１４０を各々接合して積層させれば、図
１の３次元マルチチップパッケージ１００が得られる。
集積回路素子間の接合は、上部接続端子２２、２２ａ−
２２ｄと下部接続端子２３、２３ａ−２３ｄとの間で行
われる。すなわち、下側に位置した集積回路素子の上部
接続端子と上側に位置した集積回路素子の下部接続端子
とが各々接合される。
【００２５】一方、最下部側に位置した半導体集積回路
素子１１０の下部接続端子２３、２３ａ−２３ｄは、３
次元マルチチップパッケージ１００の外部端子として機
能し、母基板（図示せず）のような外部装置に接合され
る。この際、下部接続端子２３、２３ａ−２３ｄには、
接合を容易にするために、金属バンプまたははんだボー
ルなどを形成することができる。同様に、個別の半導体
集積回路素子１１０、１２０、１３０、１４０が容易に
接合され得るように、上部接続端子２２、２２ａ−２２
ｄと下部接続端子２３、２３ａ−２３ｄの両方またはい
ずれか一方に金属バンプまたははんだボールを形成する
ことができる。
【００２６】本実施例の３次元マルチチップパッケージ
１００において、各層の半導体集積回路素子１１０、１
２０、１３０、１４０に形成されたチップ選択端子１２
ａは、各々最下部に位置する半導体集積回路素子１１０
の下部接続端子２３ａ−２３ｄに連結される。例えば、
図１に図示したように、１番目の半導体集積回路素子１
１０のチップ選択端子１２ａは、トレンチ配線１４を介
して、１番目の半導体集積回路素子１１０の下部に形成
された１番目の下部接続端子２３ａに連結され、３番目
の半導体集積回路素子１３０のチップ選択端子１２ａ
は、３番目の半導体集積回路素子１３０、２番目の半導
体集積回路素子１２０及び１番目の半導体集積回路素子
１１０を順に経て、１番目の半導体集積回路素子１１０
の下部に形成された３番目の下部接続端子２３ｃに連結
される。
【００２７】以上説明した実施例から明らかなように、
本発明の３次元マルチチップパッケージは、チップ選択
端子を分離させるために、互いに異なる連結配線構造を
もつ集積回路素子を必要としない。すなわち、同じ構造
の集積回路素子を積層して本発明の３次元マルチチップ
パッケージを構成しても、各素子のチップ選択端子が自
動に分離される。さらに、チップ選択用パッドは、チッ
プレベルで形成される。すなわち、チップ選択用パッド
は、集積回路チップに直接形成される。したがって、別
途の基板を必要としないので、パッケージ積層型のマル
チチップパッケージでないチップレベルマルチチップパ
ッケージを具現することができ、それによりパッケージ
サイズが小さく、外部装置への実装密度を高めることが
でき、かつ、信号遅延の問題を解消できるという長所を
有する。
【００２８】以下では、図３から図１３を参照して、本
実施例によるチップレベルの３次元マルチチップパッケ
ージの製造方法を説明する。まず、図３に示すように、
半導体の集積回路チップ１１を用意する。半導体の集積
回路チップ１１は、半導体ウェーハに形成された多数個
のチップであるか、またはウェーハから分離された個別
チップである。集積回路チップ１１の上部面には、通常
的なチップと同様に、多数個のチップ端子１２と一個の
チップ選択端子１２ａが形成され、チップ選択端子１２
ａと隣接して３個のチップ選択用パッド１２ｂ、１２
ｃ、１２ｄがさらに形成される。チップ選択用パッド１
２ｂ、１２ｃ、１２ｄの数は、積層しようとする集積回
路チップ１１の数より１個少ない。チップ端子１２とチ
ップ選択端子１２ａは、集積回路チップ１１の内部に形
成された所定の回路に連結されるが、チップ選択用パッ
ド１２ｂ、１２ｃ、１２ｄは回路に連結されない。
【００２９】次いで、図４に示すように、チップ端子１
２とチップ選択端子１２ａとチップ選択用パッド１２
ｂ、１２ｃ、１２ｄから各々集積回路チップ１１の内部
方向に一定深さのトレンチ１３を形成する。化学的なエ
ッチング方法とレーザードリルを用いた方法などがトレ
ンチ１３の形成に用いられる。トレンチ１３の幅は、チ
ップ端子１２、チップ選択端子１２ａまたはチップ選択
用パッド１２ｂ、１２ｃ、１２ｄの幅より小さい。
【００３０】次いで、図５に示すように、トレンチの内
部に導電性物質を埋め込み、トレンチ配線１４を形成す
る。トレンチの内部に埋め込む導電性物質は、例えばタ
ングステンのような金属が好ましいが、必ずしもこれに
限定されるものではない。化学気相蒸着のような通常的
な蒸着技術がトレンチ配線１４の形成に使われる。
【００３１】次に、図６に示すように、集積回路チップ
１１の上部面に第１金属配線１５を形成する。第１金属
配線１５は、チップ選択用パッド１２ｂ、１２ｃ、１２
ｄ側にのみ形成して互いに連結させて、チップ選択端子
１２ａやチップ端子１２側には形成しない。各第１金属
配線１５は、集積回路チップ１１の上部面に沿ってチッ
プ選択端子１２ａ側に延設されるように形成され、隣接
した第１金属配線１５同士は互いに連結されない。第１
金属配線１５には、銅またはタングステンをはじめとす
る各種金属を使うことができる。第１金属配線１５は、
チップの上部面全体に金属層を蒸着した後、感光膜パタ
ーンで被覆して金属層をエッチングする方法、またはま
ず感光膜パターンでチップの上部面を被覆した後、金属
層を蒸着する方法によって形成することができる。
【００３２】次いで、図７に示すように、第１金属配線
１５を被覆するように、集積回路チップ１１の上部面に
第１絶縁層１６を形成する。酸化膜、窒化膜のような無
機絶縁層、またはポリイミド、エポキシのような有機絶
縁層を第１絶縁層１６に使うことができる。無機絶縁層
の場合、通常的な蒸着方法によって、有機絶縁層の場
合、通常的なスピンコーティング方法によって形成する
ことができる。
【００３３】引続き、図８に示すように、第１絶縁層１
６の所定部分を選択的に除去して貫通孔１７を形成す
る。この際、形成される貫通孔１７の位置は、各チップ
端子１２の上側部分と各第１金属配線１５の上側部分で
ある。チップ選択端子１２ａ側には貫通孔を形成しな
い。特に、第１金属配線１５上に形成される貫通孔１７
は、各トレンチ配線１４の間に位置する。すなわち、各
第１金属配線１５において、一端は、チップ選択用パッ
ド１２ｂ、１２ｃ、１２ｄに連結されており、他端は、
貫通孔１７が形成される。貫通孔１７は、通常的な写真
エッチング方法で形成することができる。
【００３４】次に、図９に示すように、各貫通孔内に導
電性物質を埋め込み、第１貫通配線１８を形成する。第
１貫通配線１８の材質及び形成方法は、トレンチ配線１
４の場合と類似している。次いで、図１０に示すよう
に、第１絶縁層１６上に第２金属配線１９、１９ａを形
成する。第２金属配線１９は、第１絶縁層１６内部の第
１金属配線１５を介してチップ選択用パッド１２ｂ、１
２ｃ、１２ｄに連結するように形成すると共に、３番目
のチップ選択用パッド１２ｄ上に孤立した第２金属配線
１９ａを形成する。反面、チップ選択端子１２ａやチッ
プ端子１２側には第２金属配線１９が形成されない。各
第２金属配線１９は、第１絶縁層１６の上部面に沿って
チップ選択端子１２ａ側に延設されるように形成され
る。したがって、チップ選択用パッド１２ｂ、１２ｃ、
１２ｄに各々連結された第２金属配線１９は、チップ選
択端子１２ａまたは隣接したチップ選択用パッド１２
ｂ、１２ｃの上側にまで延設される。最外郭のチップ選
択用パッド１２ｄ上には、孤立した第２金属配線１９ａ
が位置する。第２金属配線１９、１９ａの材質及び形成
方法は、第１金属配線１５の場合と類似している。
【００３５】引続き、図７から図９に示された段階と類
似に、第１絶縁層１６上に第２絶縁層２０を形成した
後、第２絶縁層２０に貫通孔を穿設し、貫通孔中に導電
性物質を埋め込み、第２貫通配線２１を形成した後、図
１１に示すように、第２絶縁層２０上に各第２貫通配線
２１に直接連結される上部接続端子２２、２２ａ、２２
ｂ、２２ｃ、２２ｄを形成する。上部接続端子２２、２
２ａ、２２ｂ、２２ｃ、２２ｄの位置、すなわち第２貫
通配線２１の位置は、チップ端子１２、チップ選択端子
１２ａ、チップ選択用パッド１２ｂ、１２ｃ、１２ｄの
各々上側である。特に、チップ端子１２上側の上部接続
端子２２は、チップ端子１２に連結されるが、チップ選
択端子１２ａ上側の上部接続端子２２ａは、チップ選択
端子１２ａに連結されず、１番目のチップ選択用パッド
１２ｂに連結され、チップ選択用パッド１２ｂ、１２ｃ
上側の上部接続端子２２ｂ、２２ｃは、下側のチップ選
択用パッド１２ｂ、１２ｃに連結されず、隣接したチッ
プ選択用パッド１２ｃ、１２ｄに連結される。また、最
外郭の上部接続端子２２ｄは、孤立した第２金属配線１
９ａにのみ連結される。
【００３６】次に、図１２に示すように、トレンチ配線
１４が集積回路チップ１１の下部面を介して露出するよ
うに、集積回路チップ１１の下部を一部除去する。通常
的なエッチング方法またはウェーハ裏面研磨のような通
常的な研磨方法をこの段階に使うことができる。
【００３７】次いで、図１３に示すように、各トレンチ
配線１４に電気的に連結されるように、集積回路チップ
１１の下部面に多数個の下部接続端子２３、２３ａ、２
３ｂ、２３ｃ、２３ｄを形成する。したがって、下部接
続端子２３、２３ａ、２３ｂ、２３ｃ、２３ｄは、トレ
ンチ配線を介して各々チップ端子１２、チップ選択端子
１２ａ、チップ選択用パッド１２ｂ、１２ｃ、１２ｄに
連結される。
【００３８】以上説明した一連の段階を経て製造された
半導体集積回路素子は、図２に図示された半導体集積回
路素子１０と同じものである。製造済みの集積回路素子
を積層した後、下側に位置する集積回路素子の上部接続
端子と上側に位置する集積回路素子の下部接続端子とを
接合させれば、マルチチップパッケージの製造が完了す
る。マルチチップパッケージに積層される各集積回路素
子は、いずれも同じ構造をもっている。したがって、各
層の集積回路素子は、別に製造する必要がなく、ウェー
ハ状態で一括的に製造した後、個別素子に分離して使用
することができる。
【００３９】本発明のマルチチップパッケージは、第１
実施例で説明した第２金属配線を直接上部接続端子とし
て使用することができる。また、集積回路素子を積層さ
せる時、集積回路素子の間に接着層または異方性導電フ
ィルムを介在させることができる。以下では、上述した
ような特徴を含めて、前述した第１実施例と異なる点を
中心に本発明の第２実施例によるマルチチップパッケー
ジを説明する。以下の説明には図１４を参照する。
【００４０】本実施例のマルチチップパッケージ２００
は、３個の半導体集積回路素子２１０、２２０、２３０
を積層した例である。したがって、半導体集積回路素子
２１０、２２０、２３０には、２個のチップ選択用パッ
ド１２ｂ、１２ｃが形成される。半導体集積回路素子２
１０、２２０、２３０の集積回路チップ１１の上部面に
は、一個の絶縁層１６が形成され、絶縁層１６の内部に
チップ選択用パッド１２ｂ、１２ｃに連結される金属配
線１５が形成される。次いで、各金属配線１５の一部を
露出させる貫通孔が絶縁層１６に形成され、貫通孔中に
貫通配線１８が形成される。
【００４１】貫通配線１８は、各々絶縁層１６の上部に
形成される上部接続端子２２ａ、２２ｂに連結される。
また、集積回路チップ１１上部面のチップ端子１２の上
側に、上部接続端子２２が形成され、互いに連結されて
おり、最外郭のチップ選択用パッド１２ｃ上に孤立した
上部接続端子２２ｃが形成される。集積回路チップ１１
上部面に形成されたチップ選択端子１２ａは、上部接続
端子２２、２２ａ、２２ｂ、２２ｃに連結されない。各
集積回路チップ１１の下部面には、上部接続端子２２、
２２ａ、２２ｂ、２２ｃに対応して下部接続端子２３、
２３ａ、２３ｂ、２３ｃが形成され、チップ端子１２と
チップ選択端子１２ａとチップ選択用パッド１２ｂ、１
２ｃは、各々集積回路チップ１１を貫通するトレンチ配
線１４を介して対応する下部接続端子２３、２３ａ、２
３ｂ、２３ｃに連結される。
【００４２】半導体集積回路素子２１０、２２０、２３
０を接合する時、異方性導電フィルム（ＡＣＦ；Anisot
ropic Conductive Film）２５または異方性導電接着剤
（ＡＣＡ；Anisotropic Conductive Adhesive）を使用
することができる。異方性導電フィルム２５または異方
性導電接着剤は、絶縁フィルム２４ａまたは絶縁接着剤
の内部に多数の導電性微粒子２４ｂが分散されているも
のであり、下側の集積回路素子の上部接続端子２２、２
２ａ−２２ｃと上側集積回路素子の下部接続端子２３、
２３ａ−２３ｃとが各々絶縁フィルム２４ａまたは絶縁
接着剤の内側に押圧されながら、導電性微粒子２４ｂを
介して互いに電気的に連結される。この際、絶縁フィル
ム２４ａまたは絶縁接着剤は、上下の集積回路素子を互
いに接着させる。異方性導電フィルム２５または異方性
導電接着剤の代わりに、各種絶縁接着剤を接着層として
使うことができる。
【００４３】以上説明した第２実施例のマルチチップパ
ッケージ２００でも、各層の半導体集積回路素子２１
０、２２０、２３０に形成されたチップ選択端子１２ａ
が最下部側の半導体集積回路素子２１０の下部接続端子
２３ａ−２３ｃに各々自動に分離されて連結される。
【００４４】
【発明の効果】以上説明したように、本発明によって提
供されるチップレベルの３次元マルチチップパッケージ
は、チップ選択端子が集積回路素子自体に形成されたチ
ップ選択用パッドにより自動に分離される。チップ選択
端子を分離させるために、各々異なる構造で集積回路素
子を形成する必要がなく、別の基板を必要としない。し
たがって、パッケージレベルでないチップレベルでマル
チチップパッケージを具現することができ、マルチチッ
プパッケージの構成や製造方法が簡単になる。
【００４５】また、チップレベルでマルチチップパッケ
ージを具現するので、パッケージの全体サイズを縮小す
ることができ、それにより外部装置への実装密度を高め
ることができる。そして、集積回路素子と外部装置間の
信号伝達経路が短縮されるので、信号遅延の問題を解消
することができる。また、パッケージの構成と製造方法
が簡単になるので、製造コストの節減、製品競争力の向
上、効率的な工程管理などの効果を奏することができ
る。
【００４６】本発明は、本発明の技術的思想から逸脱す
ることなく、他の種々の形態で実施することができる。
前述の実施例は、あくまでも、本発明の技術内容を明ら
かにするものであって、そのような具体例のみに限定し
て狭義に解釈されるべきものではなく、本発明の精神と
特許請求の範囲内で、いろいろと変更して実施すること
ができるものである。
【図面の簡単な説明】
【図１】本発明の第１実施例による３次元マルチチップ
パッケージを示す断面図である。
【図２】本発明の第１実施例による３次元マルチチップ
パッケージに使われる個別の半導体集積回路素子を示す
断面図である。
【図３】本発明の第１実施例による３次元マルチチップ
パッケージの製造方法を説明するための断面図である。
【図４】本発明の第１実施例による３次元マルチチップ
パッケージの製造方法を説明するための断面図である。
【図５】本発明の第１実施例による３次元マルチチップ
パッケージの製造方法を説明するための断面図である。
【図６】本発明の第１実施例による３次元マルチチップ
パッケージの製造方法を説明するための断面図である。
【図７】本発明の第１実施例による３次元マルチチップ
パッケージの製造方法を説明するための断面図である。
【図８】本発明の第１実施例による３次元マルチチップ
パッケージの製造方法を説明するための断面図である。
【図９】本発明の第１実施例による３次元マルチチップ
パッケージの製造方法を説明するための断面図である。
【図１０】本発明の第１実施例による３次元マルチチッ
プパッケージの製造方法を説明するための断面図であ
る。
【図１１】本発明の第１実施例による３次元マルチチッ
プパッケージの製造方法を説明するための断面図であ
る。
【図１２】本発明の第１実施例による３次元マルチチッ
プパッケージの製造方法を説明するための断面図であ
る。
【図１３】本発明の第１実施例による３次元マルチチッ
プパッケージの製造方法を説明するための断面図であ
る。
【図１４】本発明の第２実施例による３次元マルチチッ
プパッケージを示す断面図である。
【符号の説明】
１０、１１０、１２０、１３０、１４０、２１０、２２
０、２３０ 半導体集積回路素子 １１ 集積回路チップ １２ チップ端子 １２ａ チップ選択端子 １２ｂ、１２ｃ、１２ｄ チップ選択用パッド １４、１５、１８、１９、２１ 配線 １６、２０ 絶縁層 ２２、２２ａ、２２ｂ、２２ｃ、２２ｄ 上部接続端子 ２３、２３ａ、２３ｂ、２３ｃ、２３ｄ 下部接続端子 ２５ 異方性導電フィルム １００、２００ ３次元マルチチップパッケージ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鄭 命杞 大韓民国忠清南道天安市新防洞22番地現代 アパート201棟808号 (72)発明者 姜 仁九 大韓民国忠清南道天安市双龍２洞主公10団 地516棟1204号 (72)発明者 李 冠在 大韓民国忠清南道新防洞ハンラ冬柏２次ア パート108棟1706号

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 Ｎ個の半導体集積回路素子を積層して形
    成されている３次元マルチチップパッケージにおいて、 前記半導体集積回路素子は、 上部面及び下部面を有する集積回路チップと、 前記集積回路チップの上部面に形成された一つのチップ
    選択端子と、 前記集積回路チップの上部面において前記チップ選択端
    子に隣接して形成された（Ｎ−１）個のチップ選択用パ
    ッドと、 前記上部面に形成された絶縁層と、 前記チップ選択用パッドに連結され、前記絶縁層の内部
    に形成されている（Ｎ−１）個の第１金属配線と、 前記第１金属配線に連結され、前記絶縁層の上に形成さ
    れている複数の上部接続端子と、 前記上部接続端子に対応して前記集積回路チップの下部
    面に形成された複数の下部接続端子と、 前記集積回路チップを貫通して形成され、前記チップ選
    択端子または前記チップ選択用パッドを前記下部接続端
    子に連結する複数のトレンチ配線とを有し、 前記チップ選択用パッドのうち前記チップ選択端子に隣
    り合う１番目のチップ選択用パッドは前記上部接続端子
    のうち前記チップ選択端子の上側に形成された上部接続
    端子に連結され、（Ｎ−１）番目のチップ選択用パッド
    は（Ｎ−２）番目のチップ選択用パッドの上側に形成さ
    れた上部接続端子に連結され、 下側に位置する半導体集積回路素子の上部接続端子と、
    上側に位置する半導体集積回路素子の下部接続端子とが
    各々接合されて積層され、前記半導体集積回路素子に形
    成されたチップ選択端子が各々最下部に位置する半導体
    集積回路素子の下部接続端子に連結されることを特徴と
    する３次元マルチチップパッケージ。
  2. 【請求項２】 前記集積回路チップは、半導体ウェーハ
    に形成された複数の集積回路チップ中の一つであること
    を特徴とする請求項１に記載の３次元マルチチップパッ
    ケージ。
  3. 【請求項３】 前記集積回路チップは、半導体ウェーハ
    から切断されて個別的に分離された集積回路チップであ
    ることを特徴とする請求項１に記載の３次元マルチチッ
    プパッケージ。
  4. 【請求項４】 前記集積回路チップは、メモリ素子であ
    ることを特徴とする請求項１に記載の３次元マルチチッ
    プパッケージ。
  5. 【請求項５】 前記半導体集積回路素子は、前記絶縁層
    の内部に形成され前記第１金属配線及び前記上部接続端
    子を各々連結する第２金属配線をさらに有することを特
    徴とする請求項１に記載の３次元マルチチップパッケー
    ジ。
  6. 【請求項６】 前記上部接続端子のうち前記（Ｎ−１）
    番目のチップ選択用パッドの上側に形成された上部接続
    端子は、電気的に絶縁されていることを特徴とする請求
    項１に記載の３次元マルチチップパッケージ。
  7. 【請求項７】 下側に位置する半導体集積回路素子と、
    上側に位置する半導体集積回路素子との間に介在してい
    る接着層を備えることを特徴とする請求項１に記載の３
    次元マルチチップパッケージ。
  8. 【請求項８】 下側に位置する半導体集積回路素子と、
    上側に位置する半導体集積回路素子との間に介在してい
    る異方性導電フィルムまたは異方性導電接着剤を備える
    ことを特徴とする請求項１に記載の３次元マルチチップ
    パッケージ。
  9. 【請求項９】 Ｎ個の半導体集積回路素子を積層して形
    成される３次元マルチチップパッケージの製造方法にお
    いて、 （ａ）集積回路チップの上部面に一つのチップ選択端
    子、ならびに前記チップ選択端子に隣接する（Ｎ−１）
    個のチップ選択用パッドを形成する段階と、 （ｂ）前記チップ選択端子及び前記チップ選択用パッド
    から各々前記集積回路チップの内部方向に複数のトレン
    チを形成する段階と、 （ｃ）前記トレンチの内部に導電性物質を埋め込み、ト
    レンチ配線を形成する段階と、 （ｄ）前記チップ選択用パッドに連結するように前記上
    部面に沿って（Ｎ−１）個の第１金属配線を形成する段
    階と、 （ｅ）前記上部面及び前記第１金属配線の上に第１絶縁
    層を形成する段階と、 （ｆ）前記第１絶縁層の上に前記第１金属配線に各々連
    結される複数の上部接続端子を形成する段階と、 （ｈ）前記トレンチ配線に連結するように前記集積回路
    チップの下部面に複数の下部接続端子を形成する段階
    と、 （ｉ）（ａ）〜（ｈ）段階をへて各々製造されたＮ個の
    半導体集積回路素子に対して、下側に位置する半導体集
    積回路素子の上部接続端子、ならびに上側に位置する半
    導体集積回路素子の下部接続端子を各々接合し、前記Ｎ
    個の半導体集積回路素子を積層する段階と、 を含むことを特徴とする３次元マルチチップパッケージ
    の製造方法。
  10. 【請求項１０】 前記（ｆ）段階は、 （ｆ１）各第１金属配線の一部が露出するように前記第
    １絶縁層を部分的に除去して複数の貫通孔を形成する段
    階と、 （ｆ２）前記貫通孔に導電性物質を埋め込み、貫通配線
    を形成する段階と、 （ｆ３）前記貫通配線に連結するように前記第１絶縁層
    の上に前記上部接続端子を形成する段階と、 を含むことを特徴とする請求項９に記載の３次元マルチ
    チップパッケージの製造方法。
  11. 【請求項１１】 前記（ｆ）段階は、 （ｆ４）各第１金属配線の一部が露出するように前記第
    １絶縁層を部分的に除去して複数の貫通孔を形成した
    後、各々導電性物質を埋め込み、第１貫通配線を形成す
    る段階と、 （ｆ５）前記第１貫通配線に連結するように前記第１絶
    縁層の上に第２金属配線を形成する段階と、 （ｆ６）前記第２金属配線の上に第２絶縁層を形成する
    段階と、 （ｆ７）各第２金属配線の一部が露出するように前記第
    ２絶縁層を部分的に除去して複数の貫通孔を形成した
    後、各々導電性物質を埋め込み、第２貫通配線を形成す
    る段階と、 （ｆ８）前記第２貫通配線に連結するように前記第２絶
    縁層の上に前記上部接続端子を形成する段階と、 を含むことを特徴とする請求項９に記載の３次元マルチ
    チップパッケージの製造方法。
  12. 【請求項１２】 前記（ｉ）段階は、前記半導体集積回
    路素子の間に接着層を介在させる段階を含むことを特徴
    とする請求項９に記載の３次元マルチチップパッケージ
    の製造方法。
  13. 【請求項１３】 前記（ｉ）段階は、前記半導体集積回
    路素子の間に異方性導電フィルムまたは異方性導電接着
    剤を介在させる段階を含むことを特徴とする請求項９に
    記載の３次元マルチチップパッケージの製造方法。
  14. 【請求項１４】 （ｇ）前記トレンチ配線が前記集積回
    路チップの下部面を介して露出するように前記集積回路
    チップの下部を一部除去する段階をさらに含むことを特
    徴とする請求項９に記載の３次元マルチチップパッケー
    ジの製造方法。
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Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003060053A (ja) * 2001-08-10 2003-02-28 Fujitsu Ltd 半導体チップ及びそれを用いた半導体集積回路装置及び半導体チップ選択方法
WO2005101475A1 (ja) * 2004-04-12 2005-10-27 Japan Science And Technology Agency 半導体素子及び半導体システム
WO2005101476A1 (ja) * 2004-04-16 2005-10-27 Japan Science And Technology Agency 半導体素子及び半導体素子の製造方法
JP2006313607A (ja) * 2005-05-09 2006-11-16 Elpida Memory Inc 半導体チップ選択方法、半導体チップ及び半導体集積回路装置
US7268420B2 (en) 2003-12-26 2007-09-11 Elpida Memory, Inc. Semiconductor device having layered chips
US7327590B2 (en) 2003-04-21 2008-02-05 Elpida Memory, Inc. Memory module and memory system
JP2010056139A (ja) * 2008-08-26 2010-03-11 Toshiba Corp 積層型半導体装置
WO2010131391A1 (ja) * 2009-05-14 2010-11-18 パナソニック株式会社 半導体装置及びそれを有する電子機器
WO2011055825A1 (ja) 2009-11-09 2011-05-12 三菱瓦斯化学株式会社 シリコン貫通ビアプロセスにおけるシリコン基板裏面エッチング用エッチング液及びこれを用いたシリコン貫通ビアを有する半導体チップの製造方法
US7965095B2 (en) 2007-12-07 2011-06-21 Elpida Memory, Inc. Separate testing of continuity between an internal terminal in each chip and an external terminal in a stacked semiconductor device
US8076764B2 (en) 2005-12-06 2011-12-13 Elpida Memory Inc. Stacked type semiconductor memory device and chip selection circuit
CN102315204A (zh) * 2010-07-01 2012-01-11 张孟凡 三维芯片装置及三维芯片之递减式层识别编号检测电路
US8115312B2 (en) 2004-06-30 2012-02-14 Renesas Electronics Corporation Semiconductor device having a through electrode
JP2013504183A (ja) * 2009-09-02 2013-02-04 モサイド・テクノロジーズ・インコーポレーテッド 積層に適合された集積回路における不連続Ｓｉ貫通電極の使用
JP2013524550A (ja) * 2010-04-12 2013-06-17 クアルコム，インコーポレイテッド 積層集積回路のための二面の相互接続されたｃｍｏｓ
US8593891B2 (en) 2010-10-13 2013-11-26 Elpida Memory, Inc. Semiconductor device and test method thereof
US8924903B2 (en) 2010-11-30 2014-12-30 Ps4 Luxco S.A.R.L. Semiconductor device having plural memory chip
US8981808B2 (en) 2009-10-09 2015-03-17 Ps4 Luxco S.A.R.L. Semiconductor device and test method thereof
WO2018055734A1 (ja) * 2016-09-23 2018-03-29 東芝メモリ株式会社 メモリデバイス
JP2019102744A (ja) * 2017-12-07 2019-06-24 日本放送協会 積層型半導体装置

Families Citing this family (249)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US6762076B2 (en) * 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
JP3942495B2 (ja) * 2002-06-21 2007-07-11 株式会社ルネサステクノロジ 半導体装置
US20040124538A1 (en) * 2002-12-31 2004-07-01 Rafael Reif Multi-layer integrated semiconductor structure
WO2004061961A1 (en) * 2002-12-31 2004-07-22 Massachusetts Institute Of Technology Multi-layer integrated semiconductor structure having an electrical shielding portion
US7064055B2 (en) * 2002-12-31 2006-06-20 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure having a seamless bonding interface
KR100497111B1 (ko) 2003-03-25 2005-06-28 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지, 그를 적층한 적층 패키지및 그 제조 방법
US7098541B2 (en) * 2003-05-19 2006-08-29 Hewlett-Packard Development Company, L.P. Interconnect method for directly connected stacked integrated circuits
JP4340517B2 (ja) 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US20050179120A1 (en) * 2003-12-16 2005-08-18 Koji Yamaguchi Process for producing semiconductor device, semiconductor device, circuit board and electronic equipment
US7067910B2 (en) 2004-04-13 2006-06-27 Sun Microsystems, Inc. Method and apparatus for using capacitively coupled communication within stacks of laminated chips
US7419852B2 (en) * 2004-08-27 2008-09-02 Micron Technology, Inc. Low temperature methods of forming back side redistribution layers in association with through wafer interconnects, semiconductor devices including same, and assemblies
US7462925B2 (en) * 2004-11-12 2008-12-09 Macronix International Co., Ltd. Method and apparatus for stacking electrical components using via to provide interconnection
US7317256B2 (en) * 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
US7215032B2 (en) 2005-06-14 2007-05-08 Cubic Wafer, Inc. Triaxial through-chip connection
US7969015B2 (en) 2005-06-14 2011-06-28 Cufer Asset Ltd. L.L.C. Inverse chip connector
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7838997B2 (en) 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7560813B2 (en) * 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
US7851348B2 (en) 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US8456015B2 (en) 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US7687400B2 (en) 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
JP4250154B2 (ja) * 2005-06-30 2009-04-08 新光電気工業株式会社 半導体チップ及びその製造方法
US7626257B2 (en) * 2006-01-18 2009-12-01 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP4753725B2 (ja) * 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
KR100743648B1 (ko) * 2006-03-17 2007-07-27 주식회사 하이닉스반도체 웨이퍼 레벨 시스템 인 패키지의 제조방법
US7474005B2 (en) * 2006-05-31 2009-01-06 Alcatel-Lucent Usa Inc. Microelectronic element chips
KR100762206B1 (ko) * 2006-06-08 2007-10-01 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 칩 선택 신호 발생방법
US7446424B2 (en) * 2006-07-19 2008-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor package
US20080122058A1 (en) * 2006-09-07 2008-05-29 Masahiro Inohara Partially stacked semiconductor devices
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) * 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
JP4312786B2 (ja) * 2006-11-02 2009-08-12 Ｏｋｉセミコンダクタ株式会社 半導体チップの製造方法
US7791199B2 (en) * 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US8569876B2 (en) * 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7952195B2 (en) * 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US7618857B2 (en) * 2007-01-17 2009-11-17 International Business Machines Corporation Method of reducing detrimental STI-induced stress in MOSFET channels
US8018071B2 (en) 2007-02-07 2011-09-13 Samsung Electronics Co., Ltd. Stacked structure using semiconductor devices and semiconductor device package including the same
EP2135280A2 (en) * 2007-03-05 2009-12-23 Tessera, Inc. Chips having rear contacts connected by through vias to front contacts
US8304923B2 (en) * 2007-03-29 2012-11-06 ADL Engineering Inc. Chip packaging structure
US8232183B2 (en) * 2007-05-04 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Process and apparatus for wafer-level flip-chip assembly
KR100874926B1 (ko) 2007-06-07 2008-12-19 삼성전자주식회사 스택 모듈, 이를 포함하는 카드 및 이를 포함하는 시스템
KR100920039B1 (ko) * 2007-06-21 2009-10-07 주식회사 하이닉스반도체 적층형 반도체 패키지 및 이의 제조 방법
KR100945504B1 (ko) * 2007-06-26 2010-03-09 주식회사 하이닉스반도체 스택 패키지 및 그의 제조 방법
KR100909969B1 (ko) * 2007-06-28 2009-07-29 삼성전자주식회사 반도체 소자 및 그 제조 방법, 및 반도체 소자를 포함하는스택 모듈, 카드 및 시스템
JP5572089B2 (ja) * 2007-07-27 2014-08-13 テッセラ，インコーポレイテッド 適用後パッド延在部を伴う再構成ウエハ積層パッケージング
KR101538648B1 (ko) 2007-07-31 2015-07-22 인벤사스 코포레이션 실리콘 쓰루 비아를 사용하는 반도체 패키지 공정
WO2009020572A2 (en) 2007-08-03 2009-02-12 Tessera Technologies Hungary Kft. Stack packages using reconstituted wafers
US20090043917A1 (en) * 2007-08-06 2009-02-12 Thilo Wagner Electronic Circuit and Method for Selecting an Electronic Circuit
US7698470B2 (en) * 2007-08-06 2010-04-13 Qimonda Ag Integrated circuit, chip stack and data processing system
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
JP5557419B2 (ja) 2007-10-17 2014-07-23 スパンション エルエルシー 半導体装置
KR101374338B1 (ko) 2007-11-14 2014-03-14 삼성전자주식회사 관통 전극을 갖는 반도체 장치 및 그 제조방법
US8492263B2 (en) 2007-11-16 2013-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Protected solder ball joints in wafer level chip-scale packaging
US8399973B2 (en) 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
KR101465948B1 (ko) * 2007-12-27 2014-12-10 삼성전자주식회사 웨이퍼 레벨 스택 패키지 및 웨이퍼 레벨 스택 패키지 제조방법
KR101420817B1 (ko) * 2008-01-15 2014-07-21 삼성전자주식회사 3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로장치 및 그 장치의 형성방법
KR100920053B1 (ko) * 2008-01-25 2009-10-07 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US8138610B2 (en) * 2008-02-08 2012-03-20 Qimonda Ag Multi-chip package with interconnected stacked chips
US11266014B2 (en) 2008-02-14 2022-03-01 Metrospec Technology, L.L.C. LED lighting systems and method
US8851356B1 (en) 2008-02-14 2014-10-07 Metrospec Technology, L.L.C. Flexible circuit board interconnection and methods
US10334735B2 (en) 2008-02-14 2019-06-25 Metrospec Technology, L.L.C. LED lighting systems and methods
US8007286B1 (en) * 2008-03-18 2011-08-30 Metrospec Technology, Llc Circuit boards interconnected by overlapping plated through holes portions
US20100053407A1 (en) * 2008-02-26 2010-03-04 Tessera, Inc. Wafer level compliant packages for rear-face illuminated solid state image sensors
US20090212381A1 (en) * 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
KR100950759B1 (ko) * 2008-03-07 2010-04-05 주식회사 하이닉스반도체 스택 패키지
US8637883B2 (en) * 2008-03-19 2014-01-28 Cree, Inc. Low index spacer layer in LED devices
US8912654B2 (en) * 2008-04-11 2014-12-16 Qimonda Ag Semiconductor chip with integrated via
KR100988262B1 (ko) 2008-04-25 2010-10-18 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
TWI389291B (zh) * 2008-05-13 2013-03-11 Ind Tech Res Inst 三維堆疊晶粒封裝結構
US7683459B2 (en) * 2008-06-02 2010-03-23 Hong Kong Applied Science and Technology Research Institute Company, Ltd. Bonding method for through-silicon-via based 3D wafer stacking
US8030208B2 (en) * 2008-06-02 2011-10-04 Hong Kong Applied Science and Technology Research Institute Company Limited Bonding method for through-silicon-via based 3D wafer stacking
WO2009146587A1 (en) * 2008-06-05 2009-12-10 Hong Kong Applied Science & Technology Research Institute Co., Ltd Bongding method for through-silicon-via based 3d wafer stacking
KR101458958B1 (ko) 2008-06-10 2014-11-13 삼성전자주식회사 반도체 칩, 반도체 패키지 및 반도체 칩의 제조 방법
US8680662B2 (en) * 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
US8334170B2 (en) * 2008-06-27 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stacking devices
KR101001635B1 (ko) 2008-06-30 2010-12-17 주식회사 하이닉스반도체 반도체 패키지, 이를 갖는 적층 반도체 패키지 및 적층반도체 패키지의 하나의 반도체 칩 선택 방법
US7851346B2 (en) * 2008-07-21 2010-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding metallurgy for three-dimensional interconnect
US7843072B1 (en) 2008-08-12 2010-11-30 Amkor Technology, Inc. Semiconductor package having through holes
US8932906B2 (en) 2008-08-19 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via bonding structure
US9524945B2 (en) 2010-05-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with L-shaped non-metal sidewall protection structure
KR20100042021A (ko) * 2008-10-15 2010-04-23 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법
US8395267B2 (en) * 2008-10-30 2013-03-12 Nxp B.V. Through-substrate via and redistribution layer with metal paste
US7843052B1 (en) 2008-11-13 2010-11-30 Amkor Technology, Inc. Semiconductor devices and fabrication methods thereof
US7943421B2 (en) * 2008-12-05 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Component stacking using pre-formed adhesive films
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8487444B2 (en) * 2009-03-06 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional system-in-package architecture
CN102422412A (zh) * 2009-03-13 2012-04-18 德塞拉股份有限公司 具有穿过结合垫延伸的通路的堆叠式微电子组件
US9117828B2 (en) * 2009-03-27 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of handling a thin wafer
US8841766B2 (en) 2009-07-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8377816B2 (en) * 2009-07-30 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming electrical connections
US9160349B2 (en) 2009-08-27 2015-10-13 Micron Technology, Inc. Die location compensation
US8324738B2 (en) 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
US8803332B2 (en) * 2009-09-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Delamination resistance of stacked dies in die saw
US8252665B2 (en) * 2009-09-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
US9875911B2 (en) * 2009-09-23 2018-01-23 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interposer with opening to contain semiconductor die
US8143097B2 (en) * 2009-09-23 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of forming open cavity in TSV interposer to contain semiconductor die in WLCSMP
KR101069517B1 (ko) 2009-10-05 2011-09-30 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US8492905B2 (en) * 2009-10-07 2013-07-23 Qualcomm Incorporated Vertically stackable dies having chip identifier structures
US8698321B2 (en) 2009-10-07 2014-04-15 Qualcomm Incorporated Vertically stackable dies having chip identifier structures
JP2011082450A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム
US8299616B2 (en) * 2010-01-29 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. T-shaped post for semiconductor devices
US10297550B2 (en) * 2010-02-05 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC architecture with interposer and interconnect structure for bonding dies
US8610270B2 (en) * 2010-02-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and semiconductor assembly with lead-free solder
US8803319B2 (en) 2010-02-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar structure having a non-planar surface for semiconductor devices
US8318596B2 (en) 2010-02-11 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar structure having a non-planar surface for semiconductor devices
US8437163B2 (en) * 2010-02-11 2013-05-07 Micron Technology, Inc. Memory dies, stacked memories, memory devices and methods
US9385095B2 (en) 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US8519537B2 (en) 2010-02-26 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US8378480B2 (en) * 2010-03-04 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy wafers in 3DIC package assemblies
US8357932B2 (en) * 2010-03-25 2013-01-22 International Business Machines Corporation Test pad structure for reuse of interconnect level masks
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
KR20110112707A (ko) 2010-04-07 2011-10-13 삼성전자주식회사 층간 연결 유닛을 갖는 적층 메모리 장치, 이를 포함하는 메모리 시스템, 및 전송선의 지연시간 보상 방법
US8455995B2 (en) 2010-04-16 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. TSVs with different sizes in interposers for bonding dies
KR20110119087A (ko) 2010-04-26 2011-11-02 삼성전자주식회사 스택형 반도체 장치
US8441124B2 (en) 2010-04-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8716867B2 (en) 2010-05-12 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Forming interconnect structures using pre-ink-printed sheets
US8674513B2 (en) 2010-05-13 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures for substrate
US9142533B2 (en) 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
US8901736B2 (en) 2010-05-28 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Strength of micro-bump joints
US9018758B2 (en) 2010-06-02 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall spacer and metal top cap
US8426961B2 (en) 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US8241963B2 (en) 2010-07-13 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed pillar structure
US8581418B2 (en) 2010-07-21 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die stacking using bumps with different sizes
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8629568B2 (en) 2010-07-30 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device cover mark
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
KR101179268B1 (ko) * 2010-08-05 2012-09-03 에스케이하이닉스 주식회사 관통 비아들을 통한 칩선택이 가능한 반도체 패키지
US8540506B2 (en) 2010-08-16 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor molding chamber
US8546254B2 (en) 2010-08-19 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps using patterned anodes
US8541262B2 (en) 2010-09-02 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Die edge contacts for semiconductor devices
US9343436B2 (en) 2010-09-09 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked package and method of manufacturing the same
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8105875B1 (en) 2010-10-14 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for bonding dies onto interposers
US8936966B2 (en) 2012-02-08 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices
US8338945B2 (en) 2010-10-26 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Molded chip interposer structure and methods
KR101059490B1 (ko) 2010-11-15 2011-08-25 테세라 리써치 엘엘씨 임베드된 트레이스에 의해 구성된 전도성 패드
TWI433296B (zh) 2010-11-19 2014-04-01 Ind Tech Res Inst 多晶片堆疊系統與其晶片選擇裝置
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
JP2012226794A (ja) * 2011-04-18 2012-11-15 Elpida Memory Inc 半導体装置、及び半導体装置の制御方法。
KR101069441B1 (ko) * 2011-05-12 2011-09-30 앰코 테크놀로지 코리아 주식회사 반도체 패키지
JP2012243910A (ja) 2011-05-18 2012-12-10 Elpida Memory Inc 半導体チップのクラックのチェックテスト構造を有する半導体装置
US8610285B2 (en) 2011-05-30 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC packaging structures and methods with a metal pillar
US8664760B2 (en) 2011-05-30 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Connector design for packaging integrated circuits
JP2013004601A (ja) 2011-06-14 2013-01-07 Elpida Memory Inc 半導体装置
US8587127B2 (en) * 2011-06-15 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods of forming the same
US8580683B2 (en) 2011-09-27 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for molding die on wafer interposers
US8501590B2 (en) 2011-07-05 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for dicing interposer assembly
US8476770B2 (en) 2011-07-07 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for forming through vias
US8647796B2 (en) 2011-07-27 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Photoactive compound gradient photoresist
US8754514B2 (en) 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
US20130040423A1 (en) 2011-08-10 2013-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Multi-Chip Wafer Level Packaging
US8557684B2 (en) 2011-08-23 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit (3DIC) formation process
US8963334B2 (en) 2011-08-30 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Die-to-die gap control for semiconductor structure and method
US9418876B2 (en) 2011-09-02 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of three dimensional integrated circuit assembly
US9245773B2 (en) 2011-09-02 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packaging methods and structures thereof
US8531032B2 (en) 2011-09-02 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally enhanced structure for multi-chip device
US9530761B2 (en) 2011-09-02 2016-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems including passive electrical components
US9390060B2 (en) 2011-09-02 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods, material dispensing methods and apparatuses, and automated measurement systems
US9219016B2 (en) 2011-09-28 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Structure design for 3DIC testing
US10475759B2 (en) 2011-10-11 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having dies with connectors of different sizes
US8878182B2 (en) 2011-10-12 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Probe pad design for 3DIC package yield analysis
US8518753B2 (en) 2011-11-15 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Assembly method for three dimensional integrated circuit
US8759118B2 (en) 2011-11-16 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Plating process and structure
US8772929B2 (en) 2011-11-16 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package for three dimensional integrated circuit
US8779599B2 (en) 2011-11-16 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages including active dies and dummy dies and methods for forming the same
US8629043B2 (en) 2011-11-16 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for de-bonding carriers
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US8779588B2 (en) 2011-11-29 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for multi-chip packaging
US8643148B2 (en) 2011-11-30 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-Wafer structures and methods for forming the same
US8653658B2 (en) 2011-11-30 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Planarized bumps for underfill control
US8557631B2 (en) 2011-12-01 2013-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Interposer wafer bonding method and apparatus
US8536573B2 (en) 2011-12-02 2013-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Plating process and structure
US8558229B2 (en) 2011-12-07 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation layer for packaged chip
US8828848B2 (en) 2011-12-16 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Die structure and method of fabrication thereof
US8871568B2 (en) 2012-01-06 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and method of forming the same
US8518796B2 (en) 2012-01-09 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die connection system and method
US8691706B2 (en) 2012-01-12 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing substrate warpage in semiconductor processing
US9620430B2 (en) 2012-01-23 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Sawing underfill in packaging processes
US8698308B2 (en) 2012-01-31 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structural designs to minimize package defects
US9406500B2 (en) 2012-02-08 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Flux residue cleaning system and method
US9230932B2 (en) 2012-02-09 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect crack arrestor structure and methods
US8975183B2 (en) 2012-02-10 2015-03-10 Taiwan Semiconductor Manufacturing Co., Ltd. Process for forming semiconductor structure
US8900922B2 (en) 2012-02-16 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fine-pitch package-on-package structures and methods for forming the same
US8816495B2 (en) 2012-02-16 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structures and formation methods of packages with heat sinks
US9646942B2 (en) 2012-02-23 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for controlling bump height variation
US8953336B2 (en) 2012-03-06 2015-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Surface metal wiring structure for an IC substrate
US8962392B2 (en) 2012-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill curing method using carrier
JP2013197387A (ja) * 2012-03-21 2013-09-30 Elpida Memory Inc 半導体装置
US9006004B2 (en) 2012-03-23 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Probing chips during package formation
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9391000B2 (en) 2012-04-11 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming silicon-based hermetic thermal solutions
US9034695B2 (en) 2012-04-11 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated thermal solutions for packaging integrated circuits
US9425136B2 (en) 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
US9646923B2 (en) 2012-04-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
US8741691B2 (en) 2012-04-20 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating three dimensional integrated circuit
US9515036B2 (en) 2012-04-20 2016-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for solder connections
US9576830B2 (en) 2012-05-18 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for adjusting wafer warpage
US9583365B2 (en) 2012-05-25 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming interconnects for three dimensional integrated circuit
US9443783B2 (en) * 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US8970035B2 (en) 2012-08-31 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for semiconductor package
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
US8628990B1 (en) 2012-09-27 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Image device and methods of forming the same
JP5543567B2 (ja) * 2012-10-22 2014-07-09 誠 雫石 半導体素子の製造方法
KR102058101B1 (ko) * 2012-12-20 2019-12-20 에스케이하이닉스 주식회사 반도체 집적회로
US9646894B2 (en) 2013-03-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging mechanisms for dies with different sizes of connectors
US9070644B2 (en) 2013-03-15 2015-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging mechanisms for dies with different sizes of connectors
US9087821B2 (en) 2013-07-16 2015-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
US8860229B1 (en) 2013-07-16 2014-10-14 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
US9929050B2 (en) 2013-07-16 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming three-dimensional integrated circuit (3DIC) stacking structure
US9299640B2 (en) 2013-07-16 2016-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Front-to-back bonding with through-substrate via (TSV)
US9250288B2 (en) 2013-09-05 2016-02-02 Powertech Technology Inc. Wafer-level testing method for singulated 3D-stacked chip cubes
TWI588882B (zh) * 2013-09-13 2017-06-21 財團法人工業技術研究院 薄化積體電路裝置與其製作流程
US9240381B2 (en) * 2013-09-24 2016-01-19 Nanya Technology Corporation Chip package and method for forming the same
KR102161260B1 (ko) * 2013-11-07 2020-09-29 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
US9252105B2 (en) 2014-01-15 2016-02-02 Nanya Technology Corporation Chip package
US10026671B2 (en) 2014-02-14 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9768090B2 (en) 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9653443B2 (en) 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US9935090B2 (en) 2014-02-14 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9484328B2 (en) * 2014-08-01 2016-11-01 Empire Technology Development Llc Backside through silicon vias and micro-channels in three dimensional integration
US10438929B2 (en) * 2014-09-17 2019-10-08 Toshiba Memory Corporation Semiconductor device
US9564416B2 (en) 2015-02-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US9613931B2 (en) 2015-04-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) having dummy dies and methods of making the same
US10276541B2 (en) 2015-06-30 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. 3D package structure and methods of forming same
US9831155B2 (en) 2016-03-11 2017-11-28 Nanya Technology Corporation Chip package having tilted through silicon via
US9966363B1 (en) 2017-02-03 2018-05-08 Nanya Technology Corporation Semiconductor apparatus and method for preparing the same
US9893037B1 (en) * 2017-04-20 2018-02-13 Nanya Technology Corporation Multi-chip semiconductor package, vertically-stacked devices and manufacturing thereof
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
KR102059968B1 (ko) 2018-04-05 2019-12-27 한국과학기술연구원 중적외선을 이용한 반도체 칩간 광통신 기술
US10849200B2 (en) 2018-09-28 2020-11-24 Metrospec Technology, L.L.C. Solid state lighting circuit with current bias and method of controlling thereof
US20210043545A1 (en) * 2019-08-07 2021-02-11 Nanya Technology Corporation Semiconductor device and manufacturing method thereof
US11600554B2 (en) * 2021-08-02 2023-03-07 Nvidia Corporation Interconnection structures to improve signal integrity within stacked dies
CN115799230B (zh) * 2023-02-08 2023-10-20 深圳时识科技有限公司 堆叠芯片及电子设备

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
US4996583A (en) * 1989-02-15 1991-02-26 Matsushita Electric Industrial Co., Ltd. Stack type semiconductor package
US6355976B1 (en) * 1992-05-14 2002-03-12 Reveo, Inc Three-dimensional packaging technology for multi-layered integrated circuits
US5585675A (en) * 1994-05-11 1996-12-17 Harris Corporation Semiconductor die packaging tub having angularly offset pad-to-pad via structure configured to allow three-dimensional stacking and electrical interconnections among multiple identical tubs
US5973396A (en) * 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
JP3177464B2 (ja) * 1996-12-12 2001-06-18 株式会社日立製作所 入出力回路セル及び半導体集積回路装置
JP2870530B1 (ja) * 1997-10-30 1999-03-17 日本電気株式会社 スタックモジュール用インターポーザとスタックモジュール
US6064114A (en) * 1997-12-01 2000-05-16 Motorola, Inc. Semiconductor device having a sub-chip-scale package structure and method for forming same
JP2865103B2 (ja) * 1998-01-19 1999-03-08 株式会社日立製作所 マルチチップ半導体装置
JPH11307719A (ja) * 1998-04-20 1999-11-05 Mitsubishi Electric Corp 半導体装置
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
US5986222A (en) * 1998-09-10 1999-11-16 Zorix International Fish scale having a pivotal display assembly
US6381141B2 (en) * 1998-10-15 2002-04-30 Micron Technology, Inc. Integrated device and method for routing a signal through the device
JP3228257B2 (ja) * 1999-01-22 2001-11-12 日本電気株式会社 メモリパッケージ
US6130823A (en) * 1999-02-01 2000-10-10 Raytheon E-Systems, Inc. Stackable ball grid array module and method

Cited By (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003060053A (ja) * 2001-08-10 2003-02-28 Fujitsu Ltd 半導体チップ及びそれを用いた半導体集積回路装置及び半導体チップ選択方法
US8854854B2 (en) 2003-04-21 2014-10-07 Ps4 Luxco S.A.R.L. Memory module and memory system
USRE45928E1 (en) 2003-04-21 2016-03-15 Ps4 Luxco S.A.R.L. Memory module and memory system
US7327590B2 (en) 2003-04-21 2008-02-05 Elpida Memory, Inc. Memory module and memory system
US7548444B2 (en) 2003-04-21 2009-06-16 Epida Memory, Inc. Memory module and memory device
US7965531B2 (en) 2003-04-21 2011-06-21 Elpida Memory, Inc. Memory module and memory device
US8238134B2 (en) 2003-04-21 2012-08-07 Elpida Memory, Inc. Memory module and memory system
US7268420B2 (en) 2003-12-26 2007-09-11 Elpida Memory, Inc. Semiconductor device having layered chips
CN100442497C (zh) * 2003-12-26 2008-12-10 尔必达存储器股份有限公司 具有叠层芯片的半导体器件
US7576421B2 (en) 2003-12-26 2009-08-18 Elpida Memory, Inc. Semiconductor device having a multi-layered semiconductor substrate
WO2005101475A1 (ja) * 2004-04-12 2005-10-27 Japan Science And Technology Agency 半導体素子及び半導体システム
WO2005101476A1 (ja) * 2004-04-16 2005-10-27 Japan Science And Technology Agency 半導体素子及び半導体素子の製造方法
US8436468B2 (en) 2004-06-30 2013-05-07 Renesas Electronics Corporation Semiconductor device having a through electrode
US8115312B2 (en) 2004-06-30 2012-02-14 Renesas Electronics Corporation Semiconductor device having a through electrode
JP4577688B2 (ja) * 2005-05-09 2010-11-10 エルピーダメモリ株式会社 半導体チップ選択方法、半導体チップ及び半導体集積回路装置
US9048239B2 (en) 2005-05-09 2015-06-02 Ps4 Luxco S.A.R.L. Semiconductor device including stacked semiconductor chips
US7952201B2 (en) 2005-05-09 2011-05-31 Elpida Memory, Inc. Semiconductor device including stacked semiconductor chips
US9640243B2 (en) 2005-05-09 2017-05-02 Longitude Semiconductor S.A.R.L. Semiconductor device including stacked semiconductor chips
US8907463B2 (en) 2005-05-09 2014-12-09 Ps4 Luxco S.A.R.L. Semiconductor device including stacked semiconductor chips
US7745919B2 (en) 2005-05-09 2010-06-29 Elpida Memory, Inc. Semiconductor device including a plurality of semiconductor chips and a plurality of through-line groups
JP2006313607A (ja) * 2005-05-09 2006-11-16 Elpida Memory Inc 半導体チップ選択方法、半導体チップ及び半導体集積回路装置
US8076764B2 (en) 2005-12-06 2011-12-13 Elpida Memory Inc. Stacked type semiconductor memory device and chip selection circuit
US8709871B2 (en) 2005-12-06 2014-04-29 Junji Yamada Stacked type semiconductor memory device and chip selection circuit
US7965095B2 (en) 2007-12-07 2011-06-21 Elpida Memory, Inc. Separate testing of continuity between an internal terminal in each chip and an external terminal in a stacked semiconductor device
JP2010056139A (ja) * 2008-08-26 2010-03-11 Toshiba Corp 積層型半導体装置
WO2010131391A1 (ja) * 2009-05-14 2010-11-18 パナソニック株式会社 半導体装置及びそれを有する電子機器
JP2013504183A (ja) * 2009-09-02 2013-02-04 モサイド・テクノロジーズ・インコーポレーテッド 積層に適合された集積回路における不連続Ｓｉ貫通電極の使用
US9190369B2 (en) 2009-09-02 2015-11-17 Coversant Intellectual Property Management Inc. Using interrupted Through-Silicon-Vias in integrated circuits adapted for stacking
US8981808B2 (en) 2009-10-09 2015-03-17 Ps4 Luxco S.A.R.L. Semiconductor device and test method thereof
WO2011055825A1 (ja) 2009-11-09 2011-05-12 三菱瓦斯化学株式会社 シリコン貫通ビアプロセスにおけるシリコン基板裏面エッチング用エッチング液及びこれを用いたシリコン貫通ビアを有する半導体チップの製造方法
US8912043B2 (en) 2010-04-12 2014-12-16 Qualcomm Incorporated Dual-side interconnected CMOS for stacked integrated circuits
JP2013524550A (ja) * 2010-04-12 2013-06-17 クアルコム，インコーポレイテッド 積層集積回路のための二面の相互接続されたｃｍｏｓ
CN102315204A (zh) * 2010-07-01 2012-01-11 张孟凡 三维芯片装置及三维芯片之递减式层识别编号检测电路
US9312031B2 (en) 2010-10-13 2016-04-12 Ps4 Luxco S.A.R.L. Semiconductor device and test method thereof
US8848473B2 (en) 2010-10-13 2014-09-30 Ps4 Luxco S.A.R.L. Semiconductor device and test method thereof
US8593891B2 (en) 2010-10-13 2013-11-26 Elpida Memory, Inc. Semiconductor device and test method thereof
US9252081B2 (en) 2010-11-30 2016-02-02 Ps4 Luxco S.A.R.L. Semiconductor device having plural memory chip
US8924903B2 (en) 2010-11-30 2014-12-30 Ps4 Luxco S.A.R.L. Semiconductor device having plural memory chip
WO2018055734A1 (ja) * 2016-09-23 2018-03-29 東芝メモリ株式会社 メモリデバイス
WO2018055814A1 (ja) * 2016-09-23 2018-03-29 東芝メモリ株式会社 メモリデバイス
JPWO2018055814A1 (ja) * 2016-09-23 2019-04-25 東芝メモリ株式会社 メモリデバイス
JPWO2018055734A1 (ja) * 2016-09-23 2019-06-24 東芝メモリ株式会社 メモリデバイス
US10790266B2 (en) 2016-09-23 2020-09-29 Toshiba Memory Corporation Memory device with a plurality of stacked memory core chips
US10811393B2 (en) 2016-09-23 2020-10-20 Toshiba Memory Corporation Memory device
US11270981B2 (en) 2016-09-23 2022-03-08 Kioxia Corporation Memory device
JP2019102744A (ja) * 2017-12-07 2019-06-24 日本放送協会 積層型半導体装置

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