TWI433296B - 多晶片堆疊系統與其晶片選擇裝置 - Google Patents
多晶片堆疊系統與其晶片選擇裝置 Download PDFInfo
- Publication number
- TWI433296B TWI433296B TW099140002A TW99140002A TWI433296B TW I433296 B TWI433296 B TW I433296B TW 099140002 A TW099140002 A TW 099140002A TW 99140002 A TW99140002 A TW 99140002A TW I433296 B TWI433296 B TW I433296B
- Authority
- TW
- Taiwan
- Prior art keywords
- code
- identifier
- value
- wafer
- seed
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本揭露係有關於一多晶片堆疊系統與其晶片選擇裝置。
三維晶片整合技術可縮短訊號傳輸的距離,提高系統運作效率。對於具有規律性架構的電子元件,例如記憶體晶片,使用三維晶片整合技術,可依現有的晶片製作方式順利達成彈性擴充記憶體容量的目的,而無須重新佈局,另外製作新的光罩來符合新應用硬體的記憶體需求。
三維晶片整合技術包含了三維封裝與三維連線兩大類。三維封裝技術由於其焊接點(pads)分布在晶片周圍,故其可透過wire bond與控制器相連,達到任意選擇堆疊晶片的目的。三維連線技術通常使用穿透矽通孔(Through Silicon Via,,以下稱TSV)連線技術。然而,TSV連線技術的焊接點分布在晶片內部,控制器欲控制非鄰層的遠端晶片必須透過其兩者間晶片的TSV,方能與之溝通,使得直接以wire bond與控制器連接的方式,會造成越靠近控制端的晶片必須耗費更多的面積在TSV上,以提供遠端晶片的通訊用途,對於需要堆疊相同晶片而言,更是一大負擔。
使用TSV連線的記憶體堆疊技術在已公開或公告專利之中,大致可依選擇晶片的控制訊號分為解碼晶片選擇訊號與編碼晶片選擇訊號兩大類。解碼晶片選擇訊號由控制器產生,將產生的數個選擇訊號以一對一方式送至每層晶片,故其選擇訊號的數量代表最多所能堆疊記憶體晶片的數目。編碼選擇訊號由控制器產生編碼的選擇訊號,將此同一個選擇訊號透過TSV傳輸給每一層晶片。每層晶片以此選擇訊號與定義於自身晶片內獨一無二的識別碼比較是否一致,來決定是否啟動相關的運作。在完成晶片堆疊後,上述識別碼是不可變的,而上述選擇訊號是可變的。例如,第一晶片內內建第一識別碼,第二晶片內內建第二識別碼,而第一識別碼不同於第二識別碼。控制器產生選擇訊號給第一晶片與第二晶片,其中若選擇訊號與第一識別碼相符則第一晶片被啟動,若選擇訊號與第二識別碼相符則第二晶片被啟動。
然而於傳統技術中,需要對各層晶片做差異性的處理,使之產生個別差異(例如利用保險絲燒錄的方式使不同層的相同晶片內具有獨一無二的識別碼),因此增加了堆疊的成本;或者利用邏輯電路使各堆疊晶片產生唯一的識別碼再與選擇訊號比較,此法也增加些許硬體成本。譬如說,對使用TSV連線技術的三維記憶體堆疊來說,於每一層記憶體晶片有完全一致的電路架構、佈局與連線,因此每層記憶體晶片的TSV位置也完全一致。如何使用一些的技巧,使三維堆疊能夠產生足以辨識的邏輯差異性,成為各廠商在三維堆疊技術中欲解決的目標。
揭露一晶片選擇裝置實施例,以控制n個堆疊之相同晶片,其中n為整數。晶片選擇裝置包括n個識別碼產生器(identification code generator或ID code generator)以及n個啟動邏輯(activation logic)單元。這些識別碼產生器中的第i識別碼產生器配置於這些晶片中的第i晶片中,其中i為1~n的整數。這些識別碼產生器中第一識別碼產生器接收一第一種子碼,並且依據該第一種子碼而對應地產生一第一識別碼與一第二種子碼,其它第i識別碼產生器電性連接至第i-1個識別碼產生器以接收第i種子碼,並且依據該第i種子碼而對應地產生第i識別碼與第i+1種子碼。其中,這些識別碼產生器所產生的第一識別碼至第n識別碼互不相同。這些啟動邏輯單元各自內建一啟動碼。這些啟動邏輯單元中的第i啟動邏輯單元配置於這些晶片中的第i晶片中。第i啟動邏輯單元電性連接至第i識別碼產生器以接收第i識別碼。其中,當第i啟動邏輯單元所接收的第i識別碼與該第i啟動邏輯單元之啟動碼相符時,第i啟動邏輯單元啟動第i晶片。
揭露一多晶片系統實施例,其包括一晶片控制器、n個相同晶片、n個識別碼產生器以及n個啟動邏輯單元,其中n為整數。這些識別碼產生器中的第i識別碼產生器配置於這些晶片中的第i晶片中,其中i為1~n的整數。這些識別碼產生器中第一識別碼產生器接收一第一種子碼,並且依據該第一種子碼而對應地產生一第一識別碼與一第二種子碼,其它第i識別碼產生器電性連接至第i-1識別碼產生器以接收第i種子碼,並且依據該第i種子碼而對應地產生第i識別碼與第i+1種子碼。其中,所述第一識別碼至第n識別碼互不相同。這些啟動邏輯單元各自內建一啟動碼。這些啟動邏輯單元中的第i啟動邏輯單元配置於第i晶片中。第i啟動邏輯單元電性連接至第i識別碼產生器以接收第i識別碼。其中,當第i啟動邏輯單元所接收的第i識別碼與該第i啟動邏輯單元之啟動碼相符時,第i啟動邏輯單元啟動第i晶片。晶片控制器電性連接至該些識別碼產生器中的第一識別碼產生器以供應該第一種子碼。
基於上述,揭示的實施例所述多個相同晶片內內建有啟動碼。每一個晶片中的識別碼產生器相互串連,例如第一晶片的第一識別碼產生器與第二晶片的第二識別碼產生器相互串連。任何一級識別碼產生器是依據其前一級的輸出之種子碼而產生對應的識別碼,例如第二識別碼產生器依據第一識別碼產生器的輸出之第二種子碼而產生第二識別碼。當多個晶片中的一個晶片之識別碼產生器產生的識別碼與其內建之啟動碼相符時,則此晶片被啟動。
為讓以上揭露之特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
以下實施範例所述多個晶片是以相同光罩、相同製程之相同晶片為示範例,並且是以三維晶片整合技術將所述多個晶片相互堆疊而形成三維堆疊。
以三維記憶體堆疊為例說明,對使用穿透矽通孔(Through Silicon Via,,以下稱TSV)連線技術的三維記憶體堆疊來說,在堆疊時因於每一層記憶體晶片有一致的電路架構、佈局與連線,因此每層記憶體晶片的TSV位置也一致。再者,此例中每層記憶體晶片中啟動邏輯單元內建的啟動碼也一致。本實施例所揭露在多個晶片中的晶片選擇裝置可以具有一致的電路架構、佈局與連線。本實施例可藉由第一種子碼的決定,相互串聯的晶片選擇裝置之輸出能夠產生足以辨識的邏輯差異性,使多個晶片之選擇控制得以實現。然而,本揭露的實現方式不以記憶體為限。在其他實施例中,所述多個晶片亦可以是其他類型的晶片,如邏輯電路等。這些不同的實施方式都屬於本揭露可實現之實施範圍。
圖1是依據一實施例之一多晶片系統100的功能模塊示意圖。多晶片系統100包括晶片控制器110與n個晶片(例如第一晶片DIE_1、第二晶片DIE_2與第n晶片DIE_n),其中n可以為2或3或4等等...任意整數。這些晶片之間可以透過TSV與導電凸塊(bump)彼此電性連接。
此實施例中,晶片DIE_1~DIE_n各自具有一個功能模組。這些功能模組是一致的電路架構,例如是記憶體模組或其他類型的晶片。為使圖式簡潔易懂,在圖1中除了晶片選擇(chip select)信號CS1、CS2、...、CSn外,並未繪出這些功能模組的相關信號路徑。藉由晶片選擇信號CS1~CSn的控制,晶片DIE_1~DIE_n可以選擇是否被啟動。例如,第一晶片選擇信號CS1可以決定是否啟動第一晶片DIE_1的功能模組。
多晶片系統100的晶片選擇裝置包含n個識別碼產生器(例如第一識別碼產生器121_1、第二識別碼產生器121_2與第n識別碼產生器121_n),以及n個啟動邏輯單元(例如第一啟動邏輯單元122_1、第二啟動邏輯單元122_2與第n啟動邏輯單元122_n)。第i識別碼產生器121_i與第i啟動邏輯單元122_i配置於這些晶片DIE_1~DIE_n中的第i晶片DIE_i中,其中i為1~n的整數。例如,第一識別碼產生器121_1與第一啟動邏輯單元122_1配置於第一晶片DIE_1中,第二識別碼產生器121_2與第二啟動邏輯單元122_2配置於第二晶片DIE_2中,而第n識別碼產生器121_n與第n啟動邏輯單元122_n配置於第n晶片DIE_n中。以下將說明第一晶片DIE_1與第二晶片DIE_2的實現方式,其他晶片(例如第n晶片DIE_n)可以類推之。
這些識別碼產生器121_1~121_n中第一識別碼產生器121_1接收一第一種子碼SC1,並且依據該第一種子碼SC1而對應地產生第一識別碼ID1與第二種子碼SC2,其它第i識別碼產生器121_i電性連接至第i-1個識別碼產生器121_(i-1)以接收一第i種子碼SCi,並且依據該第i種子碼SCi而對應地產生第i識別碼IDi與第i+1種子碼SC(i+1),其中所述第一識別碼ID1至第n識別碼IDn互不相同。例如,第二識別碼產生器121_2電性連接至第一個識別碼產生器121_1以接收第二種子碼SC2,並且依據該第二種子碼SC2而對應地產生第二識別碼ID2與第三種子碼SC3。晶片控制器110電性連接至第一識別碼產生器121_1,以供應第一種子碼SC1。第一識別碼產生器121_1依據第一種子碼SC1而對應地產生第一識別碼ID1與第二種子碼SC2。
啟動邏輯單元122_1~122_n各自內建有啟動碼AC,各個啟動邏輯單元之啟動碼AC為相同之碼。啟動邏輯單元122_i可以任何方式實現,例如解碼器或比較器等邏輯電路,以便解碼比較所接收的第i識別碼IDi與內部的啟動碼AC是否相符,例如:所有碼元(code bit)完全相同或部分碼元相同。在完成晶片堆疊後,上述啟動碼AC是不可變的,而上述識別碼ID1~IDn是可變的。這些啟動邏輯單元122_1~122_n中的第i啟動邏輯單元122_i配置於這些晶片DIE_1~DIE_n中的第i晶片DIE_i中,第i啟動邏輯單元122_i電性連接至第i識別碼產生器121_i以接收第i識別碼IDi。其中,當第i啟動邏輯單元122_i所接收的第i識別碼IDi與內建之啟動碼AC相符時,第i啟動邏輯單元122_i啟動第i晶片DIE_i。
例如,第一啟動邏輯單元122_1電性連接至第一識別碼產生器121_1以接收第一識別碼ID1。第一啟動邏輯單元122_1內部內建啟動碼AC。當第一啟動邏輯單元122_1所接收的第一識別碼ID1與其啟動碼AC相符時,第一啟動邏輯單元122_1會輸出晶片選擇信號CS1以啟動第一晶片DIE_1的功能模組。
第二識別碼產生器121_2電性連接至第一識別碼產生器121_1以接收第二種子碼SC2,並且依據第二種子碼SC2而對應地產生第二識別碼ID2,其中第一識別碼ID1與第二識別碼ID2互不相同。另外,第二識別碼產生器121_2依據第二種子碼SC2而對應地產生第三種子碼SC3給下一晶片的識別碼產生器。第二啟動邏輯單元122_2電性連接至第二識別碼產生器121_2以接收第二識別碼ID2。第二啟動邏輯單元122_2內建與第一啟動邏輯單元122_1相同的啟動碼AC。第二啟動邏輯單元122_2的實施方式等同第一啟動邏輯單元122_1。當第二啟動邏輯單元122_2所接收的第二識別碼ID2與內建之啟動碼AC相符時,第二啟動邏輯單元122_2會輸出晶片選擇信號CS2以啟動第二晶片DIE_2的功能模組。
以此類推,第n識別碼產生器121_n接收前一晶片的識別碼產生器所提供之第n種子碼SCn,並且依據第n種子碼SCn而對應地產生第n識別碼IDn給第n啟動邏輯單元122_n,其中第n識別碼IDn不相同於第一識別碼ID1與第二識別碼ID2。第n啟動邏輯單元122_n亦內建相同的啟動碼AC。當第n啟動邏輯單元122_n所接收的第n識別碼IDn與啟動碼AC相符時,第n啟動邏輯單元122_n會輸出晶片選擇信號CSn以啟動第n晶片DIE_n的功能模組。
在一些實施例中,第一識別碼產生器121_1將第一種子碼SC1傳送給第一啟動邏輯單元122_1做為第一識別碼ID1,並且依據第一種子碼SC1而對應地產生第二種子碼SC2給第二識別碼產生器121_2。第二識別碼產生器121_2將第二種子碼SC2傳送給第二啟動邏輯單元122_2做為第二識別碼ID2,並且依據第二種子碼SC2而對應地產生第三種子碼SC3給下一個晶片的識別碼產生器。以此類推,第n識別碼產生器121_n將前一個晶片中識別碼產生器所提供的第n種子碼SCn傳送給第n啟動邏輯單元122_n做為第n識別碼IDn。
綜上所述,當該第i種子碼SCi為第i值Vi時,第i識別碼IDi為第i值Vi且第i+1識別碼ID(i+1)為第i+1值V(i+1)。當第i種子碼SCi為第i+1值V(i+1)時,第i識別碼IDi為第i+1值V(i+1)且第i+1識別碼ID(i+1)為第i+2值V(i+2)。當第i種子碼SCi為第i+2值V(i+2)時,第i識別碼IDi為第i+2值V(i+2)且第i+1識別碼ID(i+1)為第i+3值V(i+3),該啟動碼為該第n值或該第n+1值。例如,以兩層堆疊之第一晶片DIE_1與第二晶片DIE_2為例,當第一種子碼SC1為第一值V1時,第一識別碼ID1為第一值V1且第二識別碼ID2為第二值V2。當第一種子碼SC1為第二值V2時,第一識別碼ID1為第二值V2且第二識別碼ID2為第三值V3。當第一種子碼SC1為第三值V3時,第一識別碼ID1為第三值V3且第二識別碼ID2為第四值V4。其中,可以依據設計需求而將啟動碼AC定義為第二值V2或第三值V3。例如,假設將啟動碼AC定義為第三值V3。若要啟動第二晶片DIE_2,則晶片控制器110輸出第二值V2給第一識別碼產生器121_1當作第一種子碼SC1。若要啟動第一晶片DIE_1,則晶片控制器110輸出第三值V3給第一識別碼產生器121_1當作第一種子碼SC1。若第一晶片DIE_1與第二晶片DIE_2都不要啟動,則晶片控制器110輸出第一值V1給第一識別碼產生器121_1當作第一種子碼SC1。
在另一些實施例中,第一識別碼產生器121_1依據第一種子碼SC1而對應地產生第一識別碼ID1給第一啟動邏輯單元122_1,並且將第一識別碼ID1輸出給第二識別碼產生器121_2做為第二種子碼SC2。第二識別碼產生器121_2依據第二種子碼SC2而對應地產生第二識別碼ID2給第二啟動邏輯單元122_2,並且將第二識別碼ID2輸出給下一個晶片的識別碼產生器做為第三種子碼SC3。以此類推,第n識別碼產生器121_n依據第n種子碼SCn而對應地產生第n識別碼IDn給第n啟動邏輯單元122_n。
綜上所述,當該第i種子碼SCi為第i值Vi時,第i識別碼IDi為第i+1值V(i+1)且第i+1識別碼ID(i+1)為第i+2值V(i+2)。當第i種子碼SCi為第i+1值V(i+1)時,第i識別碼IDi為第i+2值V(i+2)且第i+1識別碼ID(i+1)為第i+3值V(i+3)。當第i種子碼SCi為第i+2值V(i+2)時,第i識別碼IDi為第i+3值V(i+3)且第i+1識別碼ID(i+1)為第i+4值V(i+4),該啟動碼為該第n+1值或該第n+2值。例如,以兩層堆疊之第一晶片DIE_1與第二晶片DIE_2為例,當第一種子碼SC1為第一值V1時,第一識別碼ID1為第二值V2且第二識別碼ID2為第三值V3。當第一種子碼SC1為第二值V2時,第一識別碼ID1為第三值V3且第二識別碼ID2為第四值V4。當第一種子碼SC1為第三值V3時,第一識別碼ID1為第四值V4且第二識別碼ID2為第五值V5。其中,可以依據設計需求而將啟動碼AC定義為第三值V3或第四值V4。例如,假設將啟動碼AC定義為第四值V4。若要啟動第二晶片DIE_2,則晶片控制器110輸出第二值V2給第一識別碼產生器121_1當作第一種子碼SC1。若要啟動第一晶片DIE_1,則晶片控制器110輸出第三值V3給第一識別碼產生器121_1當作第一種子碼SC1。若第一晶片DIE_1與第二晶片DIE_2都不要啟動,則晶片控制器110輸出第一值V1給第一識別碼產生器121_1當作第一種子碼SC1。
本實施例只要求識別碼產生器121_1~121_n具有上述功能即可,而不限制識別碼產生器121_1~121_n的實現方式。例如,識別碼產生器121_1~121_n是循環碼產生器(cyclic code generator)或組合邏輯(combinational logic)電路。由於識別碼產生器121_1~121_n的電路架構相同,在晶片DIE_1~DIE_n的電路設計與佈局結構必須一致的某一些實施例中,可用線性回授位移暫存器(Linear Feedback Shift Register,以下簡稱LFSR)之組合邏輯電路部份來實踐此識別碼產生器,例如三維記憶體堆疊,識別碼產生器121_1~121_n具有相同電路架構。以下將詳述識別碼產生器121_1~121_n與啟動邏輯單元122_1~122_n的詳細實施範例。
本實施例所述三維堆疊半導體晶片的識別碼產生器121_1~121_n係採用循環碼產生器的運作原理,將循環碼產生器的在時間上的狀態變化轉換成以組合邏輯電路來完成在空間上的邏輯序列。在每個堆疊半導體晶片DIE_1~DIE_n上皆實現一個結構相同的識別碼產生器121_1~121_n。圖1所示,當每層晶片堆疊起來時,每層晶片的識別碼產生器121_1~121_n會依晶片堆疊的順序串聯起來。在最靠近控制器110的堆疊半導體晶片DIE_1接收來自控制器110發出的第一種子碼SC1。依據前一個鄰層晶片所產生的識別碼,每層晶片的識別碼產生器可產生新的識別碼,並將此新的識別碼傳輸到下一個鄰層晶片。因此,每層堆疊晶片的識別碼可依據此第一種子碼SC1來做改變。
在本實施例中,識別碼產生器121_1~121_n的設計概念可取自於廣泛使用的LFSR電路。前述LFSR電路是一種架構非常簡單的序向電路(sequential circuit)。圖2A與圖2B是依據一些實施範例說明LFSR電路的示意圖。LFSR電路可分為兩種型態,分別為圖2A所示Fibonacci LFSR與圖2B所示Galois LFSR。由圖2A與圖2B觀察,其電路僅包含正反器(Flip-Flop) 210、乘法器220與互斥或(exclusive-OR,以下稱XOR)閘230。一般可使用多項式1+a1
x1
+a2
x2
+…+am
xm
代表圖2A與圖2B所示LFSR電路架構,其中m代表該LFSR所使用之位元數,而係數a1
、a2
、…、am
的數值為0或1。因此,當係數ak
(k=1、2、…、或m)=1時,代表相對的乘法器可以被化簡,當係數ak
=0時,代表相對的乘法器與XOR閘可以被化簡。
例如,圖2C為依據一實施例說明一個1+x3
+x4
之Fibonacci LFSR序向電路的示意圖。圖2C所示LFSR電路係去除掉記憶單元(如Flip-Flops或正反器)之組合邏輯電路部份,可以實現圖1所示識別碼產生器(例如121_1、121_2與121_n)。圖2C所示LFSR電路架構包含一個四位元位移器與一個XOR閘230。
若以圖1中識別碼產生器121_1為例,則識別碼產生器121_1的實現方式如圖3所示。圖3是依據一實施例說明圖1中識別碼產生器121_1的電路示意圖,也就是依據一實施例說明以一個1+x3
+x4
之LFSR電路實現識別碼產生器121_1的示意圖。其中,第一種子碼SC1包含C3
、C2
、C1
與C0
等位元,而第二種子碼SC2包含C3_new
、C2_new
、C1_new
與C0_new
等位元。圖3中將C3
、C2
、C1
等位元分別移位(shift)至C2_new
、C1_new
與C0_new
等位元,此方式即所謂的繞線位移,相當於圖2C中正反器所組成的位移器。圖3中互斥或閘310,相當於圖2C中互斥或閘230。其他識別碼產生器(例如121_2與121_n)的實施方式可以參照識別碼產生器121_1的相關說明。圖4是說明圖3所示識別碼產生器121_1的狀態圖。例如,當第一種子碼SC1為「0101」時,識別碼產生器121_1產生第二種子碼SC2為「1010」。識別碼產生器121_1可以將第一種子碼SC1或第二種子碼SC2輸出給啟動邏輯單元122_1作為第一識別碼ID1。
圖5是依據本揭露一實施例說明圖1中晶片選擇裝置的電路示意圖。於本實施例中,識別碼產生器121_1~121_n的實施方式可以參照圖3的相關說明。啟動邏輯單元122_1~122_n是以4輸入及閘實現之。如圖5所示,當4個輸入全部為邏輯1時,及閘的輸出才為1。因此,啟動邏輯單元122_1~122_n各自內建相同的啟動碼AC,也就是「1111」。當然,可以依據本揭露之教示,而將啟動碼AC定義為其他值。於本實施例中若要啟動第二晶片DIE_2,則晶片控制器110輸出「1110」給第一識別碼產生器121_1當作第一種子碼SC1。若要啟動第一晶片DIE_1,則晶片控制器110輸出「1111」給第一識別碼產生器121_1當作第一種子碼SC1。若晶片DIE_1~DIE_n全都不要啟動,則晶片控制器110可以輸出失能碼(disable code)「0000」給第一識別碼產生器121_1當作第一種子碼SC1。因此本實施例可達到選擇晶片的目的。
除了循環碼產生器外,應用上述實施例者亦可以其它方式實現識別碼產生器121_1~121_n。例如,圖5A是依據另一實施例說明圖1中識別碼產生器121_1的電路示意圖。其它識別碼產生器121_2~121_n的實施方式可以參照圖5A的相關說明。於本實施例中,識別碼產生器121_1包括4個減1減法器510。每一個減1減法器510各自具有進位輸入端C、進位輸出端CO、資料輸入端A與資料輸出端S。堆疊十六層之晶片DIE1~DIE16可使用圖5A所示四位元之減1減法器做為識別碼產生器121_1。圖5B則為依據一實施例說明圖5A中單一位元之減法器510的電路示意圖。減法器510包括反互斥或閘511與或閘512。反互斥或閘511的兩個輸入端分別耦接至減法器510的資料輸入端A與進位輸入端C。反互斥或閘511的輸出端耦接至減法器510的資料輸出端S。或閘512的兩個輸入端分別耦接至減法器510的資料輸入端A與進位輸入端C。或閘512的輸出端耦接至減法器510的進位輸出端CO。當使用識別碼產生器121_1輸入端之種子碼SC1做為晶片DIE_1之識別碼ID1時,則啟動碼AC為0000。若使用識別碼產生器121_1輸出端之種子碼SC2做為晶片DIE_1之識別碼ID1時,則啟動碼AC為1111。
另外,也可使用一般組合邏輯電路的設計方式來設計識別碼產生器。於本實施例中,組合邏輯電路的設計流程步驟為:對一個n層半導體晶片,定義一組使用m位元之n個相異的有效(Effective)種子碼:SC1’、SC2’、...、SCn’,其中m與n之關係必須滿足2m n的條件,而剩餘2m
-n個未使用的碼則為無效(Ineffective)種子碼。
依所定義的種子碼,設計一種子碼轉換表,如表1所示。其中除了SC1’之外,其餘有效種子碼僅能從單一個有效種子碼轉換而來。表1所表示的SCk’可為無效之種子碼或者是SC1’。當SCk’屬於無效之種子碼時,必須注意無效種子碼在接續進行時,不可有無效種子碼轉換至有效種子碼的情形發生。
依據種子碼轉換表,使用卡諾圖(Karnaugh map)設計出識別碼產生器之組合邏輯電路。
表1中的SCn’可以是啟動碼AC。若表1的SCk’等於SC1’,且無失能碼之設計,則必須額外使用失能訊號(disable signal)以達到不選擇任何晶片的目的。若另外定義無效種子碼為失能碼時,可無需使用失能訊號,而透過晶片控制器110的第一種子碼SC1提供失能碼,以達到不選擇任何晶片的目的。
以圖1中識別碼產生器121_1為例。其他識別碼產生器(例如121_2與121_n)的實施方式可以參照識別碼產生器121_1的相關說明。以一個使用四個位元種子碼為例,即輸入的第一種子碼SC1包含C3
、C2
、C1
與C0
等位元,而輸出的第二種子碼SC2包含C3_new
、C2_new
、C1_new
與C0_new
等位元。在此識別碼產生器使用失能碼,以及最多可堆疊八層晶片的設計。假設定義有效種子碼SC1’、SC2’、SC3’、SC4’、SC5’、SC6’、SC7’、SC8’分別為「0011」、「0110」、「1100」、「0111」、「1110」、「1101」、「1011」、「1000」,以及定義啟動碼AC為「1000」。所以,啟動邏輯單元122_1~122_n可使用具有3個反相輸入端與1個非反相輸入端的AND閘。將定義之有效種子碼代入表1,可得到初步的Karnaugh map,如圖6。圖6中空白的方格,除了虛線圓圈代表為啟動碼AC之外,其餘則代表為無效種子碼「0000」、「0001」、「0010」、「0101」、「1001」、「1010」、「1111」。為了邏輯化簡的目的,可根據前述之種子碼轉換規則,將圖6中虛線圓圈填入「0011」或無效種子碼,而其它空白方格則僅可填入無效種子碼。例如,圖7所示之Karnaugh map。經過化簡後,C3_new
=C3
C0
+C2
C1
,C2_new
=C3
C1
’+C2
’C0
,C1_new
=C3
’C1
+C2
C1
’,C0_new
=C1
C0
。
圖8是依據另一實施例說明圖1中識別碼產生器121_1的電路示意圖,也就是依據圖7所示Karnaugh map化簡後最終完成的電路圖。識別碼產生器121_1可以將第一種子碼SC1或第二種子碼SC2輸出給啟動邏輯單元122_1作為第一識別碼ID1。其他識別碼產生器(例如121_2與121_n)的實施方式可以參照圖8的相關說明。圖9為依據圖8所示電路圖之種子碼轉換圖,其中圖9右方之無效種子碼皆可作為失能碼。
傳統晶片選擇信號的數值範圍為一個連續數列,如0002
、0012
、0102
、...、1112
。上述專利所使用的有效種子碼可能為不連續,故為了與傳統的晶片選擇方式相容,需透過一個晶片選擇訊號轉換器,將傳統晶片選擇訊號轉換至識別碼種子訊號。圖10是依據另一實施例說明多晶片系統1000的功能模塊示意圖。圖10所示實施例的實施細節可以參照圖1~圖9的相關說明。請參照圖10,晶片控制器110包括選擇信號轉換器(selection signal transformer)111。選擇信號轉換器111電性連接至第一識別碼產生器121_1。選擇信號轉換器111將晶片選擇信號CCS轉換為第一種子碼SC1以提供給第一識別碼產生器121_1。
選擇信號轉換器111可使用可規劃邏輯陣列(programmable logic array,以下稱PLA)架構來實現。例如,圖11為應用於圖3~圖5所示識別碼產生器121_1所需使用的選擇信號轉換器111。圖11上方有複數個加強型PMOS(enhanced mode PMOS),對PLA中複數條行訊號線(column signals,如圖11中的c3
’、c2
’、c1
’與c0
’)充電。圖11中間的NMOS陣列中的NMOS則可對行訊號線放電。圖11左側每列(row)的及閘之4個輸入端分別接收晶片選擇信號CCS的位元信號S3
、S2
、S1
、S0
。例如,若晶片選擇信號CCS為「0010」,則圖11左側第三列的及閘輸出為邏輯1,行訊號線c3
’、c2
’、c1
’、c0
’的邏輯值為「0010」,則第一種子碼SC1為「1101」。又例如,若晶片選擇信號CCS為「0011」,則圖11左側第四列的及閘輸出為邏輯1,行訊號線c3
’、c2
’、c1
’、c0
’的邏輯值為「0101」,則第一種子碼SC1為「1010」。
圖12是依據又一實施例說明多晶片系統1200的功能模塊示意圖。圖12所示實施例的實施細節可以參照圖1~圖11的相關說明。請參照圖12,晶片控制器110包括選擇信號轉換器111、層數偵測器(layer number detector)112、信號線113以及PMOS電晶體P1。晶片控制器110可自動偵測系統堆疊層數(晶片層數)。其中,層數偵測器112具有暫存器,負責記錄晶片堆疊的數量。在另一實施例中,層數偵測器112更記錄有效的晶片選擇信號CCS。信號線113連接至每一個晶片DIE_1、DIE_2、...、DIE_n的NMOS電晶體NCS
的汲極。當某一晶片中的啟動邏輯單元輸出為邏輯1時,該晶片中的NMOS電晶體NCS
會使信號線113放電。
在正常操作模式中,層數偵測器112會輸出邏輯1以截止PMOS電晶體P1。在自動偵測晶片數模式中,晶片控制器110改變第一種子碼SC1以及偵測啟動邏輯單元122_1、122_2、...、122_n的輸出,且依據所述偵測結果獲得多晶片系統1200中的晶片數量。詳言之,層數偵測器112會配合晶片選擇信號CCS的時序而控制PMOS電晶體P1,以便對信號線113充電。例如,請參照圖5、圖11與圖12,假設定義啟動邏輯單元122_1、122_2、...、122_n內部的啟動碼AC為「1111」。當晶片選擇信號CCS轉態至「0000」前,層數偵測器112先控制PMOS電晶體P1對信號線113充電。當晶片選擇信號CCS為「0000」時,層數偵測器112截止PMOS電晶體P1,第一種子碼SC1與第一識別碼ID1為「1111」,啟動邏輯單元122_1所輸出的晶片選擇信號CS1為邏輯1,因此啟動第一晶片DIE_1的功能模組,以及導通第一晶片DIE_1的NMOS電晶體NCS
,使得信號線113被放電。藉由信號線113被放電,層數偵測器112可以知道晶片選擇信號CCS為「0000」時,第一晶片DIE_1會被啟動。也就是說,「0000」為有效的晶片選擇信號CCS。因此,層數偵測器112記錄晶片堆疊的數量為1,以及/或者將有效的晶片選擇信號CCS,即「0000」,記錄於層數偵測器112。以此類推,直到晶片選擇信號CCS的所有邏輯組態都測試完畢後,結束自動偵測晶片數模式並回到正常操作模式。
綜上所述,上述諸實施例所述多個晶片DIE_1~DIE_n內可以內建相同的啟動碼AC。每一個晶片中的識別碼產生器121_1~121_n相互串連。任何一級識別碼產生器是依據其前一級的輸出而產生對應的識別碼。其中,每一個晶片中識別碼產生器121_1~121_n所輸出的識別碼ID1~IDn互不相同。因此,識別碼ID1~IDn中最多只有一個識別碼會與啟動碼AC相符合。當識別碼ID1~IDn中有一個識別碼與啟動碼AC相符合時,則對應的晶片被啟動。當識別碼ID1~IDn與啟動碼AC不相符合時,則所有晶片都不會被啟動。
因此,上述諸實施例所述多個晶片DIE_1~DIE_n毋須差異性的處理。可將完全一致的晶片DIE_1~DIE_n堆疊起來,仍可自由選擇啟動任一層晶片。相較於傳統技術,上述諸實施例不需增加TSV面積或複雜的運算電路,因此可以降低TSV連線堆疊技術的成本。
雖然本揭露已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、1000、1200...多晶片系統
110...晶片控制器
111...選擇信號轉換器
112...層數偵測器
113...信號線
121_1、121_2、121_n...識別碼產生器
122_1、122_2、122_n...啟動邏輯單元
210...正反器
220...乘法器
230、310...互斥或閘
510...減法器
511...反互斥或閘
512...或閘
a1
、a2
、am-1
、am
...係數
AC...啟動碼
C0
~C3
、C0_new
~C3_new
、Cm-1
、Cm-2
...位元
CS1、CS2、CSn、CCS...晶片選擇信號
DIE_1、DIE_2、DIE_n...晶片
ID1、ID2、IDn...識別碼
NCS
...NMOS電晶體
P1...PMOS電晶體
SC1、SC2、SC3、SCn...種子碼
圖1是依據一實施例說明一種多晶片系統的功能模塊示意圖。
圖2A與圖2B是依據另一實施例說明LFSR電路的示意圖。
圖2C為依據一實施例說明一個1+x3
+x4
之Fibonacci LFSR序向電路的示意圖。
圖3是依據一實施例說明圖1中識別碼產生器121_1的電路示意圖。
圖4是說明圖3所示識別碼產生器的狀態圖。
圖5是依據一實施例說明圖1中晶片選擇裝置的電路示意圖。
圖5A是依據另一實施例說明圖1中識別碼產生器的電路示意圖。
圖5B則為依據一實施例說明圖5A中單一位元之減法器510的電路示意圖。
圖6與圖7是依據一實施例說明圖1中識別碼產生器的Karnaugh map。
圖8是依據另一實施例說明圖1中識別碼產生器121_1的電路示意圖。
圖9為依據圖8所示電路圖之種子碼轉換圖。
圖10是依據本揭露的另一實施例說明多晶片系統的功能模塊示意圖。
圖11為應用於圖3~圖5所示識別碼產生器121_1所需使用的選擇信號轉換器111。
圖12是依據又一實施例說明多晶片系統的功能模塊示意圖。
100...多晶片系統
110...晶片控制器
121_1、121_2、121_n...識別碼產生器
122_1、122_2、122_n...啟動邏輯單元
AC...啟動碼
CS1、CS2、CSn...晶片選擇信號
DIE_1、DIE_2、DIE_n...晶片
ID1、ID2、IDn...識別碼
SC1、SC2、SC3、SCn...種子碼
Claims (27)
- 一種晶片選擇裝置,以控制n個堆疊的相同晶片,該晶片選擇裝置包括:n個識別碼產生器,其第i識別碼產生器配置於該些晶片中的第i晶片中,n為整數,i為1~n的整數,其中該些識別碼產生器中第一識別碼產生器接收一第一種子碼,並且依據該第一種子碼而對應地產生一第一識別碼與一第二種子碼,其它第i識別碼產生器電性連接至第i-1個識別碼產生器以接收一第i種子碼,並且依據該第i種子碼而對應地產生一第i識別碼與一第i+1種子碼,其中第一識別碼至第n識別碼互不相同;以及n個啟動邏輯單元,各自內建一啟動碼,該些啟動邏輯單元中的第i啟動邏輯單元配置於該些晶片中的第i晶片中,該第i啟動邏輯單元電性連接至該第i識別碼產生器以接收該第i識別碼,其中當該第i啟動邏輯單元所接收的該第i識別碼為該啟動碼相符時,該第i啟動邏輯單元啟動該第i晶片,其中該些啟動邏輯單元,各自內建之啟動碼為相同之碼,其中所述第一識別碼至所述第n識別碼的任一者隨著該第一種子碼的改變而改變,且響應於該第一種子碼與該啟動碼而選擇並啟動所述n個堆疊的晶片其中一者。
- 如申請專利範圍第1項所述之晶片選擇裝置,其中該些啟動邏輯單元具有相同電路架構。
- 如申請專利範圍第1項所述之晶片選擇裝置,其中當i小於n時,該第i識別碼產生器將該第i識別碼輸出給該第i+1識別碼產生器做為該第i+1種子碼。
- 如申請專利範圍第1項所述之晶片選擇裝置,其中該第i識別碼產生器將該第i種子碼傳送給該第i啟動邏輯單元做為該第i識別碼,並且當i小於n時,依據該第i種子碼而對應地產生該第i+1種子碼給該第i+1個識別碼產生器。
- 如申請專利範圍第1項所述之晶片選擇裝置,其中該些識別碼產生器具有相同電路架構。
- 如申請專利範圍第1項所述之晶片選擇裝置,其中該些識別碼產生器是循環碼產生器,該循環碼產生器由互斥或閘與繞線位移所組成。
- 如申請專利範圍第1項所述之晶片選擇裝置,其中該些識別碼產生器是邏輯電路。
- 如申請專利範圍第3項所述之晶片選擇裝置,其中當該第i種子碼為一第i值時,該第i識別碼為一第i+1值且該第i+1識別碼為一第i+2值;當該第i種子碼為該第i+1值時,該第i識別碼為該第i+2值且該第i+1識別碼為一第i+3值;以及當該第i種子碼為該第i+2值時,該第i識別碼為該第i+3值且該第i+1識別碼為一第i+4值。
- 如申請專利範圍第8項所述之晶片選擇裝置,其中該啟動碼為該第n+1值或該第n+2值。
- 如申請專利範圍第4項所述之晶片選擇裝置,其中當該第i種子碼為一第i值時,該第i識別碼為該第i值且該第i+1識別碼為一第i+1值;當該第i種子碼為該第i+1值時,該第i識別碼為該第i+1值且該第i+1識別碼為一第i+2值;以及當該第i種子碼為該第i+2值時,該第i識別碼為該第i+2值且該第i+1識別碼為一第i+3值。
- 如申請專利範圍第10項所述之晶片選擇裝置,其中該啟動碼為該第n值或該第n+1值。
- 如申請專利範圍第1項所述之晶片選擇裝置,更包括:一選擇信號轉換器,電性連接至該些識別碼產生器中的該第一識別碼產生器,該選擇信號轉換器將一晶片選擇信號轉換為該第一種子碼以提供給該第一識別碼產生器。
- 如申請專利範圍第12項所述之晶片選擇裝置,其中該選擇信號轉換器為可規劃邏輯陣列。
- 一種多晶片堆疊系統,包括:n個相同晶片,其中n為整數;n個識別碼產生器,其第i識別碼產生器配置於該些晶片中的該第i晶片中,i為1~n的整數,其中該些識別碼產生器中第一識別碼產生器接收一第一種子碼,並且依據該第一種子碼而對應地產生一第一識別碼與一第二種子碼,其它第i識別碼產生器電性連接至第i-1個識別碼產生器以接收一第i種子碼,並且依據該第i種子碼而對應地 產生一第i識別碼與一第i+1種子碼,其中所述第一識別碼至第n識別碼互不相同;n個啟動邏輯單元,各自內建一啟動碼,該些啟動邏輯單元中的第i啟動邏輯單元配置於該些晶片中的第i晶片中,該第i啟動邏輯單元電性連接至該第i識別碼產生器以接收該第i識別碼,其中當該第i啟動邏輯單元所接收的該第i識別碼與該啟動碼相符時,該第i啟動邏輯單元啟動該第i晶片,其中該些啟動邏輯單元,各自內建之啟動碼為相同之碼;以及一晶片控制器,電性連接至該些識別碼產生器中的該第一識別碼產生器以供應該第一種子碼,其中所述第一識別碼至所述第n識別碼的任一者隨著該第一種子碼的改變而改變,且響應於該第一種子碼與該啟動碼而選擇並啟動所述n個堆疊的晶片其中一者。
- 如申請專利範圍第14項所述之多晶片堆疊系統,其中於一自動偵測晶片數模式中,該晶片控制器改變該第一種子碼以及偵測該些啟動邏輯單元的輸出,且依據所述偵測結果獲得該些晶片的數量n。
- 如申請專利範圍第14項所述之多晶片堆疊系統,其中該些啟動邏輯單元具有相同電路架構。
- 如申請專利範圍第14項所述之多晶片堆疊系統,其中當i小於n時,該第i識別碼產生器將該第i識別碼輸出給該第i+1識別碼產生器做為該第i+1種子碼。
- 如申請專利範圍第14項所述之多晶片堆疊系統,其中該第i識別碼產生器將該第i種子碼傳送給該第i啟動邏輯單元做為該第i識別碼,並且當i小於n時,依據該第i種子碼而對應地產生該第i+1種子碼給該第i+1個識別碼產生器。
- 如申請專利範圍第14項所述之多晶片堆疊系統,其中該些識別碼產生器具有相同電路架構。
- 如申請專利範圍第14項所述之多晶片堆疊系統,其中該些識別碼產生器是循環碼產生器,該循環碼產生器由互斥或閘與繞線位移所組成。
- 如申請專利範圍第14項所述之晶片選擇裝置,其中該些識別碼產生器是邏輯電路。
- 如申請專利範圍第17項所述之多晶片堆疊系統,其中當該第i種子碼為一第i值時,該第i識別碼為一第i+1值且該第i+1識別碼為一第i+2值;當該第i種子碼為該第i+1值時,該第i識別碼為該第i+2值且該第i+1識別碼為一第i+3值;以及當該第i種子碼為該第i+2值時,該第i識別碼為該第i+3值且該第i+1識別碼為一第i+4值。
- 如申請專利範圍第22項所述之多晶片堆疊系統,其中該啟動碼為該第n+1值或該第n+2值。
- 如申請專利範圍第18項所述之多晶片堆疊系統,其中當該第i種子碼為一第i值時,該第i識別碼為該第i值且該第i+1識別碼為一第i+1值;當該第i種子碼為該第i+1值時,該第i識別碼為該第i+1值且該第i+1識別 碼為一第i+2值;以及當該第i種子碼為該第i+2值時,該第i識別碼為該第i+2值且該第i+1識別碼為一第i+3值。
- 如申請專利範圍第24項所述之多晶片堆疊系統,其中該啟動碼為該第n值或該第n+1值。
- 如申請專利範圍第14項所述之多晶片堆疊系統,更包括:一選擇信號轉換器,電性連接至該些識別碼產生器中的該第一識別碼產生器,該選擇信號轉換器將一晶片選擇信號轉換為該第一種子碼以提供給該第一識別碼產生器。
- 如申請專利範圍第26項所述之多晶片堆疊系統,其中該選擇信號轉換器為可規劃邏輯陣列。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW099140002A TWI433296B (zh) | 2010-11-19 | 2010-11-19 | 多晶片堆疊系統與其晶片選擇裝置 |
US13/018,347 US8269521B2 (en) | 2010-11-19 | 2011-01-31 | Multi-chip stacked system and chip select apparatus thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW099140002A TWI433296B (zh) | 2010-11-19 | 2010-11-19 | 多晶片堆疊系統與其晶片選擇裝置 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201222771A TW201222771A (en) | 2012-06-01 |
TWI433296B true TWI433296B (zh) | 2014-04-01 |
Family
ID=46063774
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW099140002A TWI433296B (zh) | 2010-11-19 | 2010-11-19 | 多晶片堆疊系統與其晶片選擇裝置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8269521B2 (zh) |
TW (1) | TWI433296B (zh) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101190689B1 (ko) * | 2010-12-21 | 2012-10-12 | 에스케이하이닉스 주식회사 | 반도체 장치 |
KR101937951B1 (ko) * | 2012-05-31 | 2019-01-14 | 에스케이하이닉스 주식회사 | 반도체 집적회로 및 그의 구동방법 |
US9478502B2 (en) * | 2012-07-26 | 2016-10-25 | Micron Technology, Inc. | Device identification assignment and total device number detection |
KR20140136201A (ko) | 2013-05-20 | 2014-11-28 | 에스케이하이닉스 주식회사 | 반도체 장치 및 메모리 시스템 |
TWI699761B (zh) * | 2015-03-04 | 2020-07-21 | 日商東芝記憶體股份有限公司 | 半導體裝置 |
JP6500736B2 (ja) * | 2015-10-14 | 2019-04-17 | 富士通株式会社 | 半導体装置および半導体装置の制御方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2539372A1 (fr) * | 1983-01-13 | 1984-07-20 | Alsthom Atlantique | Systemes de modulation pour circuits de voie ferroviaires |
KR100364635B1 (ko) | 2001-02-09 | 2002-12-16 | 삼성전자 주식회사 | 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법 |
JP4419049B2 (ja) * | 2003-04-21 | 2010-02-24 | エルピーダメモリ株式会社 | メモリモジュール及びメモリシステム |
JP4272968B2 (ja) * | 2003-10-16 | 2009-06-03 | エルピーダメモリ株式会社 | 半導体装置および半導体チップ制御方法 |
US20060155940A1 (en) * | 2005-01-10 | 2006-07-13 | Mario Au | Multi-queue FIFO memory systems that utilize read chip select and device identification codes to control one-at-a-time bus access between selected FIFO memory chips |
JP4799157B2 (ja) | 2005-12-06 | 2011-10-26 | エルピーダメモリ株式会社 | 積層型半導体装置 |
US7724589B2 (en) * | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
US7698470B2 (en) * | 2007-08-06 | 2010-04-13 | Qimonda Ag | Integrated circuit, chip stack and data processing system |
US7760533B2 (en) * | 2007-10-02 | 2010-07-20 | Micron Technology, Inc. | Systems, methods and devices for arbitrating die stack position in a multi-bit stack device |
-
2010
- 2010-11-19 TW TW099140002A patent/TWI433296B/zh active
-
2011
- 2011-01-31 US US13/018,347 patent/US8269521B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20120126848A1 (en) | 2012-05-24 |
TW201222771A (en) | 2012-06-01 |
US8269521B2 (en) | 2012-09-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI433296B (zh) | 多晶片堆疊系統與其晶片選擇裝置 | |
KR101053534B1 (ko) | 반도체 장치 및 이의 칩 선택방법 | |
JP5698246B2 (ja) | チップ識別構造体を有する垂直積層可能なダイ | |
TWI497672B (zh) | 堆疊器件中之信號傳遞 | |
US8902680B2 (en) | Identifying stacked dice | |
KR20190053275A (ko) | 직접-접합된 네이티브 상호접속부 및 능동 베이스 다이 | |
US9478502B2 (en) | Device identification assignment and total device number detection | |
US20140268979A1 (en) | Semiconductor device and semiconductor package | |
KR101190689B1 (ko) | 반도체 장치 | |
US8803327B2 (en) | Semiconductor package | |
TWI443802B (zh) | 三維晶片之突波型態層識別編號檢測器及其方法 | |
TW202111894A (zh) | 半導體裝置 | |
KR20090095003A (ko) | 적층형 반도체 메모리 장치 | |
KR102032887B1 (ko) | 반도체 패키지 및 반도체 패키지의 라우팅 방법 | |
JP2017076685A (ja) | 半導体装置および半導体装置の制御方法 | |
KR20150037166A (ko) | 반도체 장치 및 이의 칩 아이디 부여 방법 | |
TWI425356B (zh) | 三維晶片之不連續型態層識別編號檢測器及其方法 | |
KR102252786B1 (ko) | 멀티 칩 패키지 | |
Huang et al. | A novel design methodology for hybrid process 3D-IC | |
JP2007213654A (ja) | 半導体装置 | |
Gupta | A novel non-TSV approach to enhancing the bandwidth in 3-D packages for processor-memory modules | |
JP2023095485A (ja) | 半導体装置 | |
TW202209596A (zh) | 用於半導體元件的介面和其介接方法 | |
JP2009070967A (ja) | 半導体集積回路 | |
CN106067449A (zh) | 半导体封装件和包括半导体封装件的三维半导体封装件 |