JP5698246B2 - チップ識別構造体を有する垂直積層可能なダイ - Google Patents
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Description
本開示は概して、垂直積層可能なダイに関する。
メモリダイ及びチップの垂直積層は、半導体デバイスにおける記録密度の増大に使用され得る。垂直積層されたメモリダイ及びロジックダイにおいて、メモリダイサイズは、積層工程の処理能力及び他の要因が原因で、ロジックダイサイズ未満に制限され得る。このことは使用可能な記録密度を制限し、使用可能な記録密度の要件を満たす次世代メモリダイの使用につながる。垂直積層されたメモリダイは記録密度の要件を満たすために使用され得るが、従来の垂直積層されたメモリダイは、同一のチャネルをロジックダイと共有することに関する増大された積層の複雑性、及びそれらに関連する、メモリダイの垂直積層体における各メモリダイのプログラミング、ソーティング、マーキング、又は分離などの増大されたコストを有する。
２以上のダイから成る垂直積層体の多数のダイは実質的に同一であり、ダイの積層体は垂直積層体における各ダイのプログラミング、ソーティング、マーキング、又は分離なしに形成される。物理的に予め定められたチップ識別構造体は積層体において各ダイを識別し、チャネル接触面は積層された多数のダイの間で共有され得る。ダイの不揮発性プログラミングは必要ない。積層されたダイのプログラミング又はソーティングなしでダイの積層体を形成することは、全体のコストを低減し、より単純なチップ論理を提供する。
特定の実施形態では、チップ識別子及び他のデータと通信するための第１貫通シリコンビアを備えるダイを含む半導体デバイスが開示される。半導体デバイスはまた、外部電気接続部にそれぞれ配線で接続された少なくとも２つの貫通シリコンビアを備えるチップ識別構造体を含む。
別の特定の実施形態では、外部電気接続部の第１のセットにそれぞれ配線で接続された数Ｎ個の貫通シリコンビアを含み、数Ｎが１より大きい整数を含む第１チップ識別構造体を備える第１ダイを含むマルチダイが積層された半導体デバイスが開示される。マルチダイが積層された半導体デバイスはまた、電気接続部の第２のセットにそれぞれ配線で接続されたＮ個の貫通シリコンビアを含む第２チップ識別構造体を備える第２ダイを含む。
別の特定の実施形態では、Ｎ個のダイの積層体を形成する段階を含み、各ダイが、外部電気接続部のセットにそれぞれ配線で接続されたＮ個の貫通シリコンビアの第１のセットを含むチップ識別構造体と、チップ識別構造体に結合されたチップ識別選択ロジックと、チップ識別選択ロジックに結合されたＮ個の貫通シリコンビアの第２のセットを含むチップ選択構造体と、を含む積層されたマルチダイ半導体デバイスの製造方法が開示され、ここでＮは１より大きい整数である。その方法はまた、外部電気接続部の各セットにおける各外部電気接続部を電源又はアース端子に結合する段階を含み、Ｎ個の貫通シリコンビアの第１のセットのそれぞれは隣接した貫通シリコンビアに結合されたパッドを有し、Ｎ個の貫通シリコンビアの第２のセットのそれぞれはそれ自身の個別のパッドに結合される。
別の特定の実施形態では、外部電気接続部を作るための手段の第１のセットにそれぞれ配線で接続された数Ｎ個の貫通シリコンビアを含むチップを識別するための第１の手段を含む第１ダイを含むマルチダイが積層された半導体デバイスが開示され、数Ｎは１より大きい整数を含む。マルチダイが積層された半導体デバイスはまた、電気接続部を作るための手段の第２のセットにそれぞれ配線で接続されたＮ個の貫通シリコンビアを含むチップを識別するための第２の手段を含む第２ダイを含む。
別の特定の実施形態では、ダイ積層体内の第１ダイの配置に基づいたチップ識別信号を受け取る段階を含む方法が開示される。チップ識別信号は、第１ダイの多数の貫通シリコンビアによって第１ダイで受け取られる。その方法はまた、受け取られたチップ識別信号に基づいて、第１ダイが受け取られたチップ選択信号によって指示された特定のダイであるかどうかを決定する段階を含む。
少なくとも１つの開示された実施形態によって提供される１つの特定の利点は、２以上のダイから成る垂直積層体の各ダイが実質的に同一であり、ダイの積層体が垂直積層体における各ダイのプログラミング、ソーティング、マーキング、又は分離なしに形成されることである。積層されたダイにおいて如何なるプログラミング又は異なるソーティングもなしに同一のダイを使用することは、全体のコストを低減し、より単純なチップ論理を提供する。ダイの不揮発性プログラミングは必要ない。本開示の他の態様、利点、及び特徴は、以下のセクション：図面の簡単な説明、詳細な説明、及び特許請求の範囲を含む全出願書類を検討した後に、明らかになるだろう。
本開示の特定の実施形態が、図面を参照して以下に述べられる。明細書において、共通の特徴部は図面を通して共通の参照符号によって示される。図１を参照すると、チップ識別構造体を有する垂直積層されたダイの第１実施形態を示す図面が描かれ、概して100と示される。垂直積層体100は、第１ダイ102、第２ダイ104、第３ダイ106、及び第４ダイ108を含むことができ、第４ダイ108は、第１ダイ102の上に積層された第２ダイ104の上に積層された第３ダイ106の上に積層される。各ダイ102−108は、シリコン基板110及び金属層112を含む。各ダイはまた、チップ識別子及び他のデータと通信するためにシリコン基板110を通って伸びた少なくとも１つの貫通シリコンビア(TSV)124を含む。各ダイは更に、外部電気接続部にそれぞれ配線で接続された少なくとも２つの貫通シリコンビア(TSV)を含むチップ識別構造体114を含む。特定の実施形態では、外部電気接続部は電源VDD126又はアース端子128に結合される。電源VDD126又はアース端子128は、例えばパッケージ基板又はマザーダイから得ることが出来る。
各ダイに対するチップ識別構造体114は、例えば、第１コラムTSV116、第２コラムTSV118、第３コラムTSV120、及び第４コラムTSV122を含む。それぞれの金属層112での接続を追跡すると、第４ダイ108の第４コラムTSV122は、アース端子128に結合された第１ダイ102の第１コラムTSV116に結合された第２ダイ104の第２コラムTSV118に結合された第３ダイ106の第３コラムTSV120に結合される。同様に、第４ダイ108の第３コラムTSV120は、電源VDD126に結合された第１ダイ102の第４コラムTSV122に結合された第２ダイ104の第１コラムTSV116に結合された第３ダイ106の第２コラムTSV118に結合される。更に、第４ダイ108の第２コラムTSV118は、電源VDD126に更に結合された第１ダイ102の第３コラムTSV120に結合された第２ダイ104の第４コラムTSV122に結合された第３ダイ106の第１コラムTSV116に結合される。最終的に、第４ダイ108の第１コラムTSV116は、電源VDD126に更に結合された第１ダイ102の第２コラムTSV118に結合された第２ダイ104の第３コラムTSV120に結合された第３ダイ106の第４コラムTSV122に結合される。
それぞれの金属層112でのチップ識別構造体114間の接続は、各ダイにおいて同一であり、何れのコラムTSV116−122がアース端子128に接続されるかに基づいて各ダイが一意的に選択され得るようになっている。例えば、第１ダイ102の第１コラムTSV116がアース端子128に接続され、第２ダイ104の第２コラムTSV118がアース端子128に接続され、第３ダイ106の第３コラムTSV120がアース端子128に接続され、第４ダイ108の第４コラムTSV122がアース端子128に接続される。垂直積層体100における各ダイは、例えば何れのコラムTSV116−122がアース端子128に接続されるかに基づいて、その垂直配置を認識することができる。代替実施形態では、コラムTSV116−122の１つを除いた全てがアース端子128に結合され、一方、コラムTSV116−122の１つが電源VDD126に結合されるが、その場合、何れのコラムTSV116−122が電源VDD126に接続されるかに基づいて各ダイは一意的に選択され得る。各ダイ102−108は、各シリコン基板110での同一のTSV構造及び各金属層112での同一の配線を含む同一のチップ識別構造体114を有する。
２以上ダイから成る垂直積層体100の各ダイは実質的に同一であり、ダイ102、104、106、108の垂直積層体100は、垂直積層体100における各ダイのプログラミング、ソーティング、マーキング、又は分離なしで形成される。物理的に予め定められたチップ識別構造体114は垂直積層体100において各ダイを識別し、チャネル接触面は積層された多数のダイ102、104、106、108の間で共有され得る。垂直積層体100において如何なるプログラミング又は異なるソーティングもなしに同一のダイを使用することは、全体のコストを低減し、より単純なチップ論理を提供し得る。ダイ102、104、106、108の不揮発性プログラミングは必要ない。
図２を参照すると、チップ識別選択ロジックの実施形態を示す図面が描かれ、概して202と示される。図１のダイ102、104、106、108の垂直積層体100における各ダイは、チップ識別選択ロジック202によってホストデバイス214から特定の且つ異なるチップ識別信号を受け取ることができる。特定の実施形態では、ホストデバイス214へのインターフェースが提供される。ホストデバイス214は、例えば、別のデバイス又はマザーダイであり得る。
ホストデバイス214は、図３及び図４に示され、以下でより完全に述べられる共通アクセスチャネル構造体306などの、多数のダイの間で共有される共通アクセスチャネル構造体を通して任意の特定のダイにアクセスすることができる。ホストデバイス214は、チップ選択信号：チップID[0:3]と、ホストデバイス214及びダイの垂直積層体100におけるダイ102−108の間の共有されたインターフェースを通過するデータ信号：データ[0:n]を提供することができる。チップ選択信号：チップID[0:3]及びデータ信号：データ[0:n]は、ダイの垂直積層体100における全てのダイ102−108に接続できるようにTSVに適用され得る。データ信号：データ[0:n]は故に、ホストデバイス214から共通アクセスチャネル構造体306を通過して任意の特定のダイに送られ得るが、特定のダイはチップ識別選択ロジック202を用いて選択される。ホストデバイス214と図１のダイ102、104、106、108の垂直積層体100との間の共有されたインターフェースは、簡便性のために図２に示されていない。
特定の実施形態では、チップ識別復号ロジック204が図１のチップ識別構造体114に結合され、ライン206、208、210、及び212をそれぞれ通過したコラムTSV116、118、120、及び122を入力として受け入れる。チップ識別選択ロジック202はチップ識別復号ロジック204を含むことができ、ホストデバイス214からのチップ選択信号：チップID[0:3]に応答することができる。チップ識別選択ロジック202は、チップ識別構造体114でのTSVにおける図１の電源VDD126又はアース端子128を検知することができる。図１の第１コラムTSV116からの信号は、ライン206によってチップ識別復号ロジック204に入力され得る。図１の第２コラムTSV118からの信号は、ライン208によってチップ識別復号ロジック204に入力され得る。図１の第３コラムTSV120からの信号は、ライン210によってチップ識別復号ロジック204に入力され得る。図１の第４コラムTSV122からの信号は、ライン212によってチップ識別復号ロジック204に入力され得る。
信号：S[0]はライン224によってチップ識別復号ロジック204から出力され得、第１チップが選択されたかどうかを決定することができる選択回路232に対する制御信号になり得る。第１チップが選択されるかどうかを決定するために、ホストデバイス214からのライン216における信号：チップID[0]が、ライン240に沿ってチップ識別選択ロジック202から出力される。信号：S[1]はライン226によってチップ識別復号ロジック204から出力され得、ホストデバイス214からのライン218における信号：チップID[1]がライン240に沿ってチップ識別選択ロジック202から出力されるかどうかを決定することができる選択回路234に対する制御信号になり得る。信号：S[2]はライン228によってチップ識別復号ロジック204から出力され得、ホストデバイス214からのライン220における信号：チップID[2]がライン240に沿ってチップ識別選択ロジック202から出力されるかどうかを決定することができる選択回路236に対する制御信号になり得る。信号：S[3]はライン230によってチップ識別復号ロジック204から出力され得、ホストデバイス214からのライン222における信号：チップID[3]がライン240に沿ってチップ識別選択ロジック202から出力されるかどうかを決定することができる選択回路238に対する制御信号になり得る。
図１の第１ダイ102を例示として使用すると、ダイの垂直積層体100内での第１ダイ102の配置の結果として、第１コラムTSV116はアース端子128に接続され、第２コラムTSV118、第３コラムTSV120、及び第４コラムTSV122は全て電源VDD126に接続される。この場合、ライン206に沿った入力はロジック「低」とされ、ライン208、210及び212に沿った入力は全てロジック「高」とされる。チップ識別復号ロジック204は、ライン224に沿った信号：S[0]がロジック「高」信号であり、一方、ライン226、228、及び230にそれぞれ沿った信号：S[1]、S[2]、及びS[3]が全てロジック「低」信号であるように、入力を逆にすることができる。信号：S[0]がロジック「高」であるため、選択回路232のパスゲートのＮ型金属酸化膜半導体(NMOS)トランジスタがオンにされる。信号：S[0]はまた逆にされてロジック「低」となるが、それは選択回路232のパスゲートのＰ型金属酸化膜半導体(PMOS)トランジスタをオンにする。NMOS及びPMOSがオンであるため、選択回路232のパスゲートは、NMOS及びPMOSがオフであるときの高インピーダンス状態とは対照的に、信号伝播を可能にする低インピーダンス状態を有する。ライン216に沿った信号：チップID[0]は逆にされ、選択回路232の低インピーダンスパスゲートを通過し、ライン240に沿ったチップ識別選択ロジック202からの選択された出力となる。
対比の目的で、信号：S[1]はロジック「低」であるため、選択回路234のパスゲートのNMOSトランジスタはオフにされる。信号：S[1]は逆にされてロジック「高」となるが、それは選択回路234のパスゲートのPMOSトランジスタをオフにする。ライン218に沿った信号：チップID[1]は逆にされ得るが、選択回路234の高インピーダンスパスゲートを通過しない。同様に、信号：S[2]及びS[3]はロジック「低」であるため、選択回路236及び選択回路238のパスゲートはまた高インピーダンス状態である。結果として、TSV116−122で受け取られる信号に基づき、第１ダイ102のチップ識別選択ロジック202は、チップ選択信号：チップID[1:3]ではなくチップ選択信号：チップID[0]に基づいて、ライン240に沿った出力を発生させる。説明すると、チップ選択信号：チップID[0]が「高」状態を有するときライン240に沿った出力は「低」であり、チップ選択信号：チップID[0]が「低」状態を有するときライン240に沿った出力は「高」である。このように、図１の第１ダイ102は、ダイの垂直積層体100における第１ダイ102の配置及びホストデバイス214によって提供されるチップ選択信号：チップID[0:3]に基づいて選択されるか、又は非選択状態にされることができる。選択されるとき、ホストデバイス214からのデータ信号：データ[0:n]が図１の第１ダイ102によってアクセスされ得る。選択されないとき、データ信号：データ[0:n]は第１ダイ102によってアクセスされないことがあり、代わりにダイの垂直積層体100における別のダイによってアクセスされ得る。
図３を参照すると、パッケージ基板上のパッケージに配置されたチップ識別構造体を有する垂直積層されたダイの第２実施形態を示す図面が描かれ、概して300と示される。図１の垂直積層体100がパッケージ基板304上のパッケージ302内に配置され得る。垂直積層体100の各ダイは、垂直積層体100におけるあらゆるダイに対するTSVを含むチップ選択構造体320を有する。チップ選択構造体320におけるTSVは、垂直積層体100を通過して伸びるコラム322を形成するために、ともに結合され得る。垂直積層体100の各ダイはまた、チップ識別構造体114及びチップ選択構造体320に結合された図２のチップ識別選択ロジック202を有する。垂直積層体100の各ダイは更に、各ダイにアクセス可能なデータ信号：データ[0:n]を提供する複数のTSV308を含む共通アクセスチャネル構造体306を有する。
図１に関連して上述したように、パッケージ基板304は、垂直積層体100のチップ識別構造体114に結合された電源126及びアース端子128を提供する。パッケージ基板304は、垂直積層体100とは反対側のパッケージ基板304に形成された複数のパッケージボール310を有する。複数のパッケージボール310は、垂直積層体100におけるあらゆるダイに対するチップ選択パッケージボールを含む。例えば、チップ選択パッケージボール(CS0)312はチップ選択構造体320におけるTSVの１番目のコラム322に結合され得、チップ選択パッケージボール(CS1)314はチップ選択構造体320におけるTSVの２番目のコラム322に結合され得、チップ選択パッケージボール(CS2)316はチップ選択構造体320におけるTSVの３番目のコラム322に結合され得、チップ選択パッケージボール(CS3)318はチップ選択構造体320におけるTSVの４番目のコラム322に結合され得る。特定の実施形態では、垂直積層体100においてＮ個のダイが存在する場合、複数のパッケージボール310は垂直積層体100の１つのダイのチップ選択構造体320におけるＮ個のTSVのセットに結合された少なくともＮ個のチップ選択パッケージボールを含む。
特定の実施形態では、垂直積層体100における各ダイはメモリダイであり、増大された全記録密度を提供する。垂直積層体100における各ダイは同一の実装を有し、パッケージ302内へのパッケージング前にダイのプログラミング、ソーティング、マーキング、又は分離は必要ない。チップ識別構造体114のTSVコラムは、パッケージ基板304に配線で接続され得る。任意の数Ｎ個のダイが垂直積層体100に積層され得るが、Ｎは１より大きい整数である。
図４を参照すると、マザーダイ上に配置されたチップ識別構造体を有する垂直積層されたダイの第３実施形態を示す図面が描かれ、概して400と示される。図１の垂直積層体100はマザーダイ402上に配置され得る。垂直積層体100の各ダイは、垂直積層体100におけるあらゆるダイに対するTSVを含むチップ選択構造体320を有する。チップ選択構造体320におけるTSVは、垂直積層体100を通過して伸びるコラム322を形成するために、ともに結合され得る。垂直積層体100の各ダイはまた、チップ識別構造体114及びチップ選択構造体320に結合された図２のチップ識別選択ロジック202を有する。垂直積層体100の各ダイは更に、複数のTSV308を含む共通アクセスチャネル構造体306を有する。
図１に関連して上述したように、マザーダイ402は、垂直積層体100のチップ識別構造体114に結合された電源126及びアース端子128を提供する。電源126及びアース端子128は、マザーダイ402の金属層406内に配置され得る。電源126及びアース端子128は、マザーダイ402のシリコン基板404を通過して伸びたチップ識別TSV408によって垂直積層体100のチップ識別構造体114に結合され得るが、１つのチップ識別TSV408は垂直積層体100におけるあらゆるダイに対する。特定の実施形態では、垂直積層体100においてＮ個のダイが存在する場合、Ｎ個のチップ識別TSV408のセットは垂直積層体100の１つのダイのチップ識別構造体114におけるＮ個のTSVのセットに結合される。
チップ選択TSV410のセットは、１つが垂直積層体100におけるそれぞれのダイに対するが、マザーダイ402のシリコン基板404を通過して伸びることができる。チップ選択TSV410のセットは、垂直積層体100を通過して伸びるチップ選択構造体320におけるTSVによって形成されたコラム322に結合され得る。例えば、チップ選択信号(CS0)は、第１チップ選択TSV410によってチップ選択構造体320におけるTSVの１番目のコラム322に結合されることができ、垂直積層体100の第１のダイへの接続を提供する。チップ選択信号(CS1)は、第２チップ選択TSV410によってチップ選択構造体320におけるTSVの２番目のコラム322に結合されることができ、垂直積層体100の第２のダイへの接続を提供する。チップ選択信号(CS2)は、第３チップ選択TSV410によってチップ選択構造体320におけるTSVの３番目のコラム322に結合されることができ、垂直積層体100の第３のダイへの接続を提供する。チップ選択信号(CS3)は、第４チップ選択TSV410によってチップ選択構造体320におけるTSVの４番目のコラム322に結合されることができ、垂直積層体100における第４のダイへの接続を提供する。特定の実施形態では、垂直積層体100においてＮ個のダイが存在する場合、Ｎ個のチップ選択TSV410のセットは垂直積層体100の１つのダイのチップ選択構造体320におけるＮ個のTSVのセットに結合される。
共通アクセスチャネルTSV412のセットは、マザーダイ402のシリコン基板404を通過して伸びることができる。それぞれの共通アクセスチャネルTSV412は、垂直積層体100における各ダイの共通アクセスチャネル構造体306に含まれる複数のTSV308の１つに対応することができる。
特定の実施形態では、マザーダイ402はロジックチップを含み、垂直積層体100における各ダイはメモリダイであり、増大された全記録密度を提供する。それぞれのチップ選択TSV410及びそれぞれの共通アクセスチャネルTSV412は、マザーダイ402のメモリチャネル物理層414に結合され得る。任意の数Ｎのメモリダイが垂直積層体100に積層され得るが、Ｎは１より大きい整数である。
図５を参照すると、隣接した貫通シリコンビア(TSV)のパッドに結合された貫通シリコンビア(TSV)の実施形態を示す図面が描かれ、概して500と示される。図１のチップ識別構造体114と類似のチップ識別構造体におけるTSVであり得るTSV502は、チップ識別構造体において隣接したTSV508にライン506によって結合され得るパッド504を有する。TSV508は、チップ識別構造体において隣接したTSV514にライン512によって結合され得るパッド510を有する。TSV514は、チップ識別構造体において隣接したTSV520にライン518によって結合され得るパッド516を有する。TSV520は、チップ識別構造体において隣接したTSV502にライン524によって結合され得るパッド522を有する。ライン506、512、518、及び524は、図１の金属層112と類似の金属層に配置され得る。４つのTSV502、508、514、及び520のみが図５に示される一方、チップ識別構造体におけるTSVがチップ識別構造体において隣接したTSVに結合されるパッドを有するこの配置は、任意の数ＮのTSVに一般化することができ、ここでＮは１より大きい整数である。図３及び図４のチップ選択構造体320に類似のチップ選択構造体において、各TSVはそれ自身の個別のパッドに結合され得る。
図５に示されたTSVを含むチップ識別構造体は、別のダイから隣接したTSVのパッドに与えられた信号を各TSVが受け取る結果として、はっきりと異なるチップ識別信号が積層体における各ダイに伝わることを可能にし得る。例えば、チップ識別信号が第１ダイの多数の貫通シリコンビアによって第１ダイで受け取られる場合、チップ識別信号はダイ積層体内の第１ダイの配置に基づいて受け取られ得る。説明すると、チップ識別信号は、図１のチップ識別構造体114の各TSV116、118、120、及び122における電圧を含むことができる。第１ダイは、受け取られたチップ識別信号に基づいて、第１ダイが受け取られたチップ選択信号によって指示された特定のダイであるどうかを決定することができる。例えば、図２に関連して述べたように、第１ダイは図２のチップ識別復号ロジック204によってチップ識別信号を復号することができ、結果として生じる信号（図２の信号：S[0:3]の１つなど）と受け取られたチップ選択信号を比較することができる。
特定の実施形態では、受け取られたチップ識別信号を増加させるか、又は他に発生させるか又は修正するためにアクティブロジック又は他の電気回路を実装することなしに、TSVと隣接したパッドとの間の配線の結果として、各ダイははっきりと異なるチップID信号を受け取ることができる。図５の構造を例示として用いると、第１ダイのチップ識別構造体の第１TSV502は、チップ識別構造体（図１のチップ識別構造体114など）の第２TSV508に結合されたパッド504を有することができるが、第２TSV508は第１TSV502に隣接している。多数のTSV116、118、120、及び122の１つに提供されたアース端子128に対応する信号などのチップ識別信号の少なくとも一部は、パッド504で第２ダイの第１TSVから受け取られ、第１ダイの第２TSV508に伝えられる。説明すると、図１のダイ102の第１コラムTSV116は、ダイ104の第２TSV118に結合されたダイ104のパッドを用いて、アース端子128に対応する信号を伝えることができる。
図１、図３及び図４の垂直積層体100は、外部電気接続部の第１のセットにそれぞれ配線で接続された数Ｎ個のTSVを有し、数Ｎが１より大きい整数であるチップ識別構造体114を有する第１ダイ102を少なくとも有するマルチダイが積層された半導体デバイスの例を提供する。数Ｎは、垂直積層体100におけるダイの数に等しいことがある。マルチダイが積層された半導体デバイス（例えば、垂直積層体100など）はまた、外部電気接続部の第２のセットにそれぞれ配線で接続されたＮ個のTSVを有するチップ識別構造体114を有する第２ダイ104を少なくとも有する。特定の実施形態では、外部電気接続部の第１のセット及び外部電気接続部の第２のセットにおける各外部電気接続部は、アース端子128又は電源VDD126に結合される。例えば図５に示すように、Ｎ個のTSVのそれぞれは、それぞれのチップ識別構造体114において隣接したTSVに結合されたパッドを有することができる。
図６を参照すると、チップ識別構造体を有する垂直積層されたダイを形成する方法の実施形態を示すフローチャートが描かれ、概して600と示される。積層されたマルチダイ半導体デバイスの製造方法600は、602でＮ個のダイの積層体を形成する段階を含み、Ｎは１より大きい整数である。Ｎ個のダイのそれぞれは、外部電気接続部のセットにそれぞれ配線で接続されたＮ個のTSVの第１のセットを含むチップ識別構造体を含む。Ｎ個のダイのそれぞれはまた、チップ識別構造体に結合されたチップ識別選択ロジックを含む。Ｎ個のダイのそれぞれは更に、チップ識別選択ロジックに結合されたＮ個のTSVの第２のセットを含むチップ選択構造体を含む。例えば、図１の垂直積層体100は、４つのダイ102、104、106、及び108の積層体であり得、各ダイは、外部電気接続部のセットにそれぞれ配線で接続された４つのTSVの第１のセットを含むチップ識別構造体114を含む。垂直積層体100の各ダイはまた、チップ識別構造体114に結合された図２のチップ識別選択ロジック202を含むことができる。垂直積層体100の各ダイは更に、チップ識別選択ロジック202に結合された４つのTSVの第２のセットを含む図３及び図４のチップ選択構造体320を含むことができる。
方法600はまた、604で外部電気接続部の各セットにおける各外部電気接続部を電源又はアース端子に結合する段階を含む。Ｎ個のTSVの第１のセットのそれぞれは、隣接したTSVに結合されたパッドを有する。Ｎ個のTSVの第２のセットのそれぞれは、それ自身の個別のパッドに結合される。例えば、図１のチップ識別構造体114における各TSVは、電源VDD126又はアース端子128の何れかに結合され得る。例えば図５に示すように、４個のTSVの第１のセットのそれぞれは、隣接したTSVに結合されたパッドを有することができる。図３及び図４のチップ選択構造体320における４個のTSVの第２のセットのそれぞれは、それ自身の個別のパッドに結合されることができる。特定の実施形態では、図１、図３及び図４の垂直積層体100の各ダイは更に、複数のTSVを含む共通アクセスチャネル構造体を含む。例えば、図３及び図４の垂直積層体100の各ダイは更に、複数のTSV308を含む共通アクセスチャネル構造体306を含むことができる。
図７は、多数のTSV764を有するチップ識別構造体を伴うマルチダイ積層体を有するモジュールを含むシステム700の特定の実施形態を示すブロック図である。システム700は携帯型電子デバイスに実装されることができ、メモリ732などのコンピューター可読媒体、ソフトウェア766などの記憶コンピューター可読命令に結合されたデジタル信号プロセッサ（DSP）などのプロセッサ710を含む。システム700は、多数のTSV764を有するチップ識別構造体を伴うマルチダイ積層体を有するモジュールを含む。説明のための例では、多数のTSV764を有するチップ識別構造体を伴うマルチダイ積層体を有するモジュールは、図６の実施形態に従って作られた図１、図３又は図４のチップ識別構造体、又はそれらの任意の組み合わせを伴うマルチダイ積層体の何れかの実施形態を含む。多数のTSV764を有するチップ識別構造体を伴うマルチダイ積層体を有するモジュールは、プロセッサ710内に存在することができ、又は別のデバイス又は電気回路（図示せず）であり得る。特定の実施形態では、図７に示すように、多数のTSV764を有するチップ識別構造体を伴うマルチダイ積層体を有するモジュールは、デジタル信号プロセッサ（DSP）710に接続可能である。別の特定の実施形態では、メモリ732が多数のTSV764を有するチップ識別構造体を伴うマルチダイ積層体を有するモジュールを含むことができる。
カメラインターフェース768はプロセッサ710に結合され、更にビデオカメラ770などのカメラに結合される。ディスプレイコントローラー726はプロセッサ710及びディスプレイデバイス728に結合される。符号器/復号器（CODEC）734はまた、プロセッサ710に結合され得る。スピーカー736及びマイクロフォン738はCODEC734に結合され得る。ワイヤレスインターフェース740はプロセッサ710及びワイヤレスアンテナ742に結合され得る。
特定の実施形態では、プロセッサ710、ディスプレイコントローラー726、メモリ732、CODEC734、ワイヤレスインターフェース740、及びカメラインターフェース768は、システムインパッケージ又はシステムオンチップデバイス722に含まれる。特定の実施形態では、入力デバイス730及びパワーサプライ744がシステムオンチップデバイス722に結合される。更に、特定の実施形態では、図７に示すように、ディスプレイデバイス728、入力デバイス730、スピーカー736、マイクロフォン738、ワイヤレスアンテナ742、ビデオカメラ770、及びパワーサプライ744はシステムオンチップデバイス722の外側にある。しかしながら、ディスプレイデバイス728、入力デバイス730、スピーカー736、マイクロフォン738、ワイヤレスアンテナ742、ビデオカメラ770、及びパワーサプライ744のそれぞれは、インターフェース又はコントローラーなどのシステムオンチップデバイス722の構成要素に結合され得る。
上記で開示されたデバイスおよび機能性（図１、図２、図３、図４、又は図５のデバイス、図６の方法、又はそれらの任意の組み合わせなど）は設計され、コンピューター可読媒体に記憶されたコンピューターファイル（例えば、RTL、GDSII、GERBERなど）内に構成され得る。このようなファイルの幾つか又は全ては、このようなファイルに基づいてデバイスを製造する製造業者に提供され得る。結果として生じる製品は、次いで半導体ダイに切断され、半導体チップ内にパッケージされる半導体ウエハを含む。半導体チップはそして、電子デバイスに用いられる。図８は、電子デバイス製造方法800の特定の例示的な実施形態を示す。
物理的デバイス情報802が、製造方法800において、研究コンピューター806などで受け取られる。物理的デバイス情報802は、図１のマルチダイデバイス100、図３のマルチダイデバイス300、又は図４のマルチダイデバイス400などの半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含むことができる。例えば、物理的デバイス情報802は、物理パラメータ、材料特性、及び研究コンピューター806に結合されたユーザーインタフェース804によって入力される構造情報を含むことができる。研究コンピューター806は、メモリ810などのコンピューター可読媒体に結合された、1つまたは複数の処理コアなどのプロセッサ808を含む。メモリ810は、プロセッサ808により、物理的デバイス情報802があるファイル形式に従うように変換され、且つライブラリファイル812が生成されるように実行可能なコンピューター可読命令を記憶することができる。
特定の実施形態では、ライブラリファイル812は、変換された設計情報を含む少なくとも1つのデータファイルを含む。例えば、ライブラリファイル812は、図１のマルチダイデバイス100、図３のマルチダイデバイス300、又は図４のマルチダイデバイス400を含む半導体デバイスのライブラリを含むことができ、このライブラリは、電子設計自動化(EDA)ツール820で使用するために用意される。
ライブラリファイル812は、メモリ818に結合された1つまたは複数の処理コアなどのプロセッサ816を含む設計コンピューター814において、EDAツール820と一緒に使用することができる。EDAツール820は、プロセッサ実行可能命令としてメモリ818に記憶され、設計コンピューター814のユーザーが、ライブラリファイル812の図１のマルチダイデバイス100、図３のマルチダイデバイス300、又は図４のマルチダイデバイスを使用して回路を設計できるようにすることができる。例えば、設計コンピューター814のユーザーは、設計コンピューター814に結合されたユーザーインタフェース824によって、回路設計情報822を入力することができる。回路設計情報822は、図１のマルチダイデバイス100、図３のマルチダイデバイス300、又は図４のマルチダイデバイス400などの半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含むことができる。説明すると、回路設計特性には、回路設計における特定の回路の識別及び他の要素との関係、配置決め情報、フィーチャサイズ情報、内部接続情報、又は半導体デバイスの物理的特性を表す他の情報が含まれ得る。
設計コンピューター814は、回路設計情報822を含む設計情報を、あるファイル形式に従うように変換する構成とすることができる。説明すると、このファイル形成では、平面幾何形状、テキストラベル、及び回路配置に関する他の情報を表すデータベースバイナリファイル形式を、グラフィックデータシステム（GDSII）ファイル形式などの階層形式で含むことができる。設計コンピューター814は、GDSIIファイル826などの変換された設計情報を含むデータファイルを生成するように構成することができ、GDSIIファイル826は、図１のマルチダイデバイス100、図３のマルチダイデバイス300、又は図４のマルチダイデバイスを記述する情報を、他の回路又は情報に加えて含む。説明すると、データファイルは、システムオンチップ（SOC）に対応する情報を含むことができ、このSOCは、図１のマルチダイデバイス100、図３のマルチダイデバイス300、又は図４のマルチダイデバイスを含み、また追加の電子回路及び構成要素もSOCの中に含む。
GDSIIファイル826は製造工程828で受け取られて、GDSIIファイル826内の変換された情報に従って、図１のマルチダイデバイス100、図３のマルチダイデバイス300、又は図４のマルチダイデバイスを製造することができる。例えば、デバイス製造工程は、GDSIIファイル826をマスク製造者830に提供して、代表的マスク832として示された、フォトリソグラフィ加工で使用されるべきマスクなどの1つ又は複数のマスクを作り出すことを含むことができる。マスク832は、製造工程中で使用して1つまたは複数のウエハ834を生成することができ、ウエハ834は、試験し、代表的ダイ836などのダイに分離することができる。ダイ836は、図１のマルチダイデバイス100、図３のマルチダイデバイス300、又は図４のマルチダイデバイスとともに使用するための回路を含む。
ダイ836は、パッケージング工程838に提供することができ、そこでダイ836は代表的パッケージ840に組み込まれる。例えば、パッケージ840は、図１のマルチダイデバイス100、図３のマルチダイデバイス300、図４のマルチダイデバイス、又はシステムインパッケージ（SiP）構成、又はそれらの任意の組み合わせなどの多数のダイ836を含むことができる。パッケージ840は、電子デバイス技術合同協議会（JEDEC）標準規格などの1つまたは複数の標準規格または仕様に準拠するように構成することができる。パッケージング工程838は、コンピューターによって実行可能な命令を記憶するコンピューター可読有形媒体に結合されたプロセッサを含むことができる。プロセッサは、コンピューター又は電子パッケージングデバイスなどの電子デバイスに統合されることができる。命令は、コンピューターによって実行可能なＮ個のダイの積層体の形成を開始するための命令を含むことができ、Ｎは１より大きい整数である。Ｎ個のダイのそれぞれは、外部電気接続部のセットにそれぞれ配線で接続されたＮ個のTSVの第１のセットを含むチップ識別構造体を含む。Ｎ個のダイのそれぞれはまた、チップ識別構造体に結合されたチップ識別選択ロジックを含む。Ｎ個のダイのそれぞれは更に、チップ識別選択ロジックに結合されたＮ個のTSVの第２のセットを含むチップ選択構造体を含む。命令はまた、コンピューターによって実行可能な外部電気接続部の各セットにおける各外部電気接続部の電源又はアース端子への結合を開始するための命令を含むことができる。Ｎ個のTSVの第１のセットのそれぞれは、隣接したTSVに結合されたパッドを有する。Ｎ個のTSVの第２のセットのそれぞれは、それ自身の個別のパッドに結合される。コンピューター可読有形媒体に記憶された命令のパッケージング工程838での実行は、図１のマルチダイデバイス100、図３のマルチダイデバイス300、図４のマルチダイデバイス、又はそれらの任意の組み合わせなどの多数のダイ836を含むパッケージ840をもたらすことができる。
パッケージ840に関する情報は、コンピューター846に記憶された構成要素ライブラリなどによって、様々な製品設計者に配信することができる。コンピューター846は、メモリ850に結合された、1つまたは複数の処理コアなどのプロセッサ848を含むことができる。プリント回路基板（PCB）ツールは、プロセッサ実行可能命令としてメモリ850に記憶され、コンピューター846のユーザーからユーザーインタフェース844を介して受け取られるPCB設計情報842を処理することができる。PCB設計情報842は、パッケージされた半導体デバイスの回路基板上の物理的配置情報を含むことができ、このパッケージされた半導体デバイスは、図１のマルチダイデバイス100、図３のマルチダイデバイス300、又は図４のマルチダイデバイスを含むパッケージ840に相当する。
コンピューター846は、PCB設計情報842を変換して、GERBERファイル852などのデータファイルを、パッケージされた半導体デバイスの回路基板上の物理的配置情報、並びにトレース及びビアなどの電気接続部の配置を含むデータと共に生成するように構成することができ、このパッケージされた半導体デバイスは、図１のマルチダイデバイス100、図３のマルチダイデバイス300、又は図４のマルチダイデバイスを含むパッケージ840に相当する。別の実施形態では、変換されたPCB設計情報によって生成されるデータファイルは、GERBER形式以外の形式を有することができる。
GERBERファイル852は、基板アセンブリ工程854で受け取られ、GERBERファイル852内に記憶された設計情報に従って製造された、代表的PCB856などのPCBを作り出すために使用することができる。例えば、GERBERファイル852は、PCB生産工程の様々なステップを実施するために、1つまたは複数の機械にアップロードすることができる。PCB856には、パッケージ840を含む電子構成要素を実装して(populated)、代表的プリント回路アセンブリ（PCA）858を形成することができる。
PCA858は、製品製造工程860で受け取られ、第１の代表的電子デバイス862及び第２の代表的電子デバイス864などの、1つまたは複数の電子デバイスに統合することができる。説明のための非限定的な一例として、第１の代表的電子デバイス862、第２の代表的電子デバイス864、又は両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、及びコンピューターからなる群から選択することができる。説明のための非限定的な別の例として、電子デバイス862及び864のうちの1つ以上を、携帯電話、手持ち式パーソナル通信システム（PCS）ユニットなどの遠隔ユニット、携帯情報端末などの携帯型データユニット、全地球測位システム（GPS）使用可能デバイス、ナビゲーションデバイス、計器読取り機器などの固定位置データユニット、若しくはデータ又はコンピューター命令を記憶若しくは取り出す他の任意のデバイス、或いはそれらの任意の組合せとすることができる。図８は本開示の教示に従った遠隔ユニットを例示しているが、本開示はこれら例示的な図示のユニットに限定されない。本開示の実施形態は、メモリ及びオンチップ電気回路を含む能動集積回路を含む任意のデバイスで適切に用いることができる。
従って、図１のマルチダイデバイス100、図３のマルチダイデバイス300、又は図４のマルチダイデバイスは、説明のための方法800で述べたように、電子デバイスの中で製造し、加工し、且つ組み込むことができる。図１〜６に関して開示された実施形態の1つまたは複数の態様は、様々な加工段階で、ライブラリファイル812、GDSIIファイル826、及びGERBERファイル852などの中に含めることができ、更には、研究コンピューター806のメモリ810、設計コンピューター814のメモリ818、コンピューター846のメモリ850、基板センブリ工程854など様々な段階で使用される１つ又は複数の他のコンピューター又はプロセッサのメモリ（図示せず）に記憶することができ、また、マスク832、ダイ836、パッケージ840、PCA858、試作品の回路又はデバイスなど他の製品(図示せず)などの１つ又は複数の他の物理的な実施形態、又はそれらの組合せに組み込むこともできる。例えば、GDSIIファイル826又は製造工程828は、コンピューターによって実行可能な命令を記憶するコンピューター可読有形媒体を含むことができ、その命令はコンピューターによって実行可能な図１のマルチダイデバイス100、図３のマルチダイデバイス300、又は図４のマルチダイデバイスの形成を開始するための命令を含む。物理的なデバイス設計から最終製品に至る生産の様々な代表的段階が描写されているが、他の実施形態では、用いられる段階がより少ないことがあり、或いは付加的な段階が含まれることもある。同様に、方法800は、単一のエンティティによって、或いは方法800の様々な段階を実施する１つ又は複数のエンティティによって実施することができる。
当業者であれば、本明細書で開示された実施形態と関連して記述された、説明のための様々な論理ブロック、構成、モジュール、回路、及び方法段階は、電子的ハードウェア、処理ユニットによって実行可能なコンピュータソフトウェア、又は両者の組合せとして実施できることをさらに理解されよう。説明のための様々な構成要素、ブロック、構成、モジュール、回路、及び段階を上記で、これらの機能に関して一般的に説明した。このような機能がハードウェアとして実施されるか実行可能処理命令として実施されるかは、特定の用途、及びシステム全体に課せられる設計制約条件によって決まる。当業者は、記述された機能を、それぞれの特定の用途に対し様々な方法で実施することができるが、このような実施の決定により本開示の範囲からの逸脱が生じると解釈されるべきではない。
本明細書に開示された実施形態と関連して説明された方法又はアルゴリズムの段階は、直接ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、又はこれら２つの組合せで具現化することができる。ソフトウェアモジュールは、ランダムアクセスメモリ（RAM）、磁気抵抗ランダムアクセスメモリ（MRAM）、スピントルクトランスファー磁気抵抗ランダムアクセスメモリ（STT−MRAM）、フラッシュメモリ、読出し専用メモリ（ROM）、プログラム可能読出し専用メモリ（PROM）、消去可能プログラム可能読出し専用メモリ（EPROM）、電気的消去可能プログラム可能読出し専用メモリ（EEPROM）、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスク読出し専用メモリ（CD-ROM）、又は当技術分野で知られている他の任意の形態の記憶媒体に存在することができる。例示的な記憶媒体はプロセッサに結合され、その結果プロセッサは、記憶媒体との間で情報の読出し及び情報の書込みができるようになる。代替実施形態では、記憶媒体がはロセッサと統合され得る。プロセッサ及び記憶媒体は、特定用途向け集積回路（ASIC）内にあってもよい。ASICは、コンピューティングデバイスまたはユーザー端末内にあってもよい。代替実施形態では、プロセッサ及び記憶媒体は、個別構成要素としてコンピューティングデバイスまたはユーザー端末内にあることもある。
開示された実施形態についての前の説明は、如何なる当業者も開示された実施形態を製作または使用できるように提示されている。これらの実施形態に対する様々な修正は、当業者には容易に明らかになるであろうし、本明細書で定義された原理は、本開示の範囲から逸脱することなく、他の実施形態にも適用することができる。従って本開示は、本明細書に示された実施形態に限定されるものではなく、添付の特許請求の範囲によって定義された原理および新規の特徴と一致する、実現可能な最も広い範囲が与えられるべきものである。
１１０、４０４ 基板
１１２、４０６ 金属層
１１４ チップ識別構造体
１１６、１１８、１２０、１２２ コラム
１２４、３０８ 貫通シリコンビア（TSV）
１２６ 電源VDD
１２８ アース端子
２０２ チップ識別選択ロジック
２０４ チップ識別復号ロジック
２１４ ホスト素子
３０２ パッケージ
３０４ パッケージ基板
３０６ 共通アクセスチャネル構造体
３１０ パッケージボール
３２０ チップ選択構造体
４０２ マザーダイ
４０８ チップ識別TSV
４１０ チップ選択TSV
４１２ 共通アクセスチャネルTSV
５０４、５１０、５１６、５２２ パッド
５０２、５０８、５１４、５２０ TSV
１１２、４０６ 金属層
１１４ チップ識別構造体
１１６、１１８、１２０、１２２ コラム
１２４、３０８ 貫通シリコンビア（TSV）
１２６ 電源VDD
１２８ アース端子
２０２ チップ識別選択ロジック
２０４ チップ識別復号ロジック
２１４ ホスト素子
３０２ パッケージ
３０４ パッケージ基板
３０６ 共通アクセスチャネル構造体
３１０ パッケージボール
３２０ チップ選択構造体
４０２ マザーダイ
４０８ チップ識別TSV
４１０ チップ選択TSV
４１２ 共通アクセスチャネルTSV
５０４、５１０、５１６、５２２ パッド
５０２、５０８、５１４、５２０ TSV
Claims (36)
- 少なくとも１つの貫通シリコンビアの第１のセットを含むチップ通信構造体の部分であって、前記第１のセットの各ビアは、チップ選択信号及び他のデータを伝えるように構成される、チップ通信構造体の部分と、
外部電気接続部のセットの対応する外部電気接続部にそれぞれ配線で接続された、列で配置された少なくとも３つの貫通シリコンビアの第２のセットを含むチップ識別構造体の部分であって、前記外部電気接続部のセットの各外部電気接続部は、電源又はアース端子に結合され、前記少なくとも３つの貫通シリコンビアの第２のセットの各ビアは、前記チップ識別構造体の別のダイの異なるコラムの貫通シリコンビアに結合されるように構成されたパッドに結合される、チップ識別構造体の部分と、
を含むダイを含み、
前記アース端子に接続される前記コラムの位置が、何れのコラムが前記アース端子に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なるか、又は前記電源に接続される前記コラムの位置が、何れのコラムが前記電源に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なる、半導体デバイス。 - 前記ダイ上にチップ識別復号ロジックを更に含み、前記チップ識別復号ロジックは前記チップ識別構造体に結合される、請求項１に記載の半導体デバイス。
- ホストデバイスに対するインターフェースを更に含む、請求項１に記載の半導体デバイス。
- 前記ホストデバイスが別のデバイス又はマザーダイである、請求項３に記載の半導体デバイス。
- 前記電源又はアース端子がパッケージ基板又はマザーダイから受け取られる、請求項１に記載の半導体デバイス。
- 前記チップ識別復号ロジックを含み、前記チップ選択信号に応答するチップ識別選択ロジックを更に含む、請求項２に記載の半導体デバイス。
- 前記チップ識別選択ロジックが、前記チップ識別構造体での前記少なくとも３つの貫通シリコンビアの第２のセットにおける各ビアにおいて電圧レベル又はアース端子を検知し、前記少なくとも３つの貫通シリコンビアの第２のセットの少なくとも１つの貫通シリコンビアは、前記少なくとも３つの貫通シリコンビアの第２のセットの他の貫通シリコンビアとは異なる信号を伝える、請求項６に記載の半導体デバイス。
- 前記ダイが内部に統合される、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、又はコンピューターの少なくとも１つを更に含む、請求項１に記載の半導体デバイス。
- 少なくとも２つのダイの積層体を含む、マルチダイが積層された半導体デバイスであって、各ダイが、
外部電気接続部の第１のセットの第１の対応する外部電気接続部にそれぞれ配線で接続された、列で配置された少なくとも３つの貫通シリコンビアの第１のセットを含むチップ識別構造体の部分であって、前記外部電気接続部の第１のセットの各外部電気接続部は、電源又はアース端子に結合され、前記少なくとも３つの貫通シリコンビアの第１のセットの各ビアは、前記チップ識別構造体の別のダイの異なるコラムの貫通シリコンビアに結合されるように構成されたパッドに結合される、チップ識別構造体の部分と、
少なくとも１つの貫通シリコンビアの第２のセットを含むチップ通信構造体の部分であって、前記第２のセットの各ビアは、外部電気接続部の第２のセットの第２の対応する外部電気接続部に配線で接続される、チップ通信構造体の部分と、
を含み、
前記アース端子に接続される前記コラムの位置が、何れのコラムが前記アース端子に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なるか、又は前記電源に接続される前記コラムの位置が、何れのコラムが前記電源に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なる、マルチダイが積層された半導体デバイス。 - 前記少なくとも２つのダイの積層体が内部に統合される、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、又はコンピューターの少なくとも１つを更に含む、請求項９に記載のマルチダイが積層された半導体デバイス。
- 第１ダイを形成する段階であって、前記第１ダイが、
外部電気接続部のセットの対応する外部電気接続部にそれぞれ配線で接続された、列で配置された少なくとも３つの貫通シリコンビアの第１のセットを含むチップ識別構造体の部分と、
前記チップ識別構造体の部分に結合されたチップ識別選択ロジックと、
前記チップ識別選択ロジックに結合された少なくとも１つの貫通シリコンビアの第２のセットを含むチップ通信構造体の部分であって、前記第２のセットの各ビアは、チップ選択信号及び他のデータを伝えるように構成される、チップ通信構造体の部分と、
を含む、段階と、
前記外部電気接続部のセットにおける各外部電気接続部を電源又はアース端子に結合する段階であって、少なくとも３つの貫通シリコンビアの第１のセットの各ビアは、前記チップ識別構造体の第２ダイの異なるコラムの貫通シリコンビアに結合されるように構成されたパッドに結合される、段階と、
を含み、
前記アース端子に接続される前記コラムの位置が、何れのコラムが前記アース端子に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なるか、又は前記電源に接続される前記コラムの位置が、何れのコラムが前記電源に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なる、積層されたマルチダイ半導体デバイスの製造方法。 - 前記第１ダイが、複数の貫通シリコンビアを含む共通アクセスチャネル構造体を更に含む、請求項１１に記載の方法。
- 電源及びアース端子を提供するパッケージ基板上に前記第１ダイを形成する段階を更に含み、前記パッケージ基板が前記第１ダイとは反対側の前記パッケージ基板の側に形成された複数のパッケージボールを有し、前記複数のパッケージボールが、少なくとも１つのチップ選択パッケージボールを含み、前記少なくとも１つのチップ選択パッケージボールの各チップ選択パッケージボールは、少なくとも１つの貫通シリコンビアの第２のセットの対応する貫通シリコンビアに結合される、請求項１１に記載の方法。
- 前記第１ダイはメモリダイである、請求項１１に記載の方法。
- 前記電源及びアース端子を提供するマザーダイ上に前記第１ダイを形成する段階を更に含み、前記マザーダイが、
前記少なくとも３つの貫通シリコンビアの第１のセットに結合された少なくとも３つの貫通シリコンビアの第３のセットと、
前記少なくとも１つの貫通シリコンビアの第２のセットに結合された少なくとも１つの貫通シリコンビアの第４のセットと、
を含む、請求項１１に記載の方法。 - 前記マザーダイがロジックチップを含み、前記第１ダイがメモリダイを含み、前記少なくとも１つの貫通シリコンビアの第４のセットが前記マザーダイのメモリチャネル物理層に結合される、請求項１５に記載の方法。
- 前記第１ダイ及び前記第２ダイは構造的に同一の回路を含む、請求項１１に記載の方法。
- 前記形成段階及び前記結合段階が、電子デバイスに統合されたプロセッサによって開始される、請求項１１に記載の方法。
- セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、又はコンピューターの少なくとも１つの内部に、前記第１ダイを統合する段階を更に含む、請求項１１に記載の方法。
- 第１ダイを形成するステップであって、前記第１ダイが、
外部電気接続部のセットの対応する外部電気接続部にそれぞれ配線で接続された、列で配置された少なくとも３つの貫通シリコンビアの第１のセットを含むチップ識別構造体の部分と、
前記チップ識別構造体の部分に結合されたチップ識別選択ロジックと、
前記チップ識別選択ロジックに結合された少なくとも１つの貫通シリコンビアの第２のセットを含むチップ通信構造体の部分であって、前記第２のセットの各ビアは、チップ選択信号及び他のデータを伝えるように構成される、チップ通信構造体の部分と、
を含む、ステップと、
前記外部電気接続部のセットにおける各外部電気接続部を電源又はアース端子に結合するステップであって、前記少なくとも３つの貫通シリコンビアの第１のセットの各ビアが前記チップ識別構造体の第２ダイの異なるコラムの貫通シリコンビアに結合されるように構成されたパッドに結合される、ステップと、
を含み、
前記アース端子に接続される前記コラムの位置が、何れのコラムが前記アース端子に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なるか、又は前記電源に接続される前記コラムの位置が、何れのコラムが前記電源に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なる、半導体デバイスを製造する方法。 - 前記形成するステップ及び前記結合するステップが、電子デバイスに統合されたプロセッサによって開始される、請求項２０に記載の方法。
- 半導体デバイスの少なくとも１つの物理的特性を表す設計情報を受け取る段階であって、前記半導体デバイスは少なくとも２つのダイの積層体を含み、各ダイが、
外部電気接続部の第１のセットの第１の対応する外部電気接続部にそれぞれ配線で接続された、列で配置された少なくとも３つの貫通シリコンビアの第１のセットを含むチップ識別構造体の部分であって、前記外部電気接続部の第１のセットの各外部電気接続部は、電源又はアース端子に結合され、前記少なくとも３つの貫通シリコンビアの第１のセットの各ビアは、前記チップ識別構造体の別のダイの異なるコラムの貫通シリコンビアに結合されるように構成されたパッドに結合される、チップ識別構造体の部分と、
少なくとも１つの貫通シリコンビアの第２のセットを含むチップ通信構造体の部分であって、前記第２のセットの各ビアが、外部電気接続部の第２のセットの第２の対応する外部電気接続部に配線で接続される、チップ通信構造体の部分と、
を含む、段階と、
あるファイル形式に従うように前記設計情報を変換する段階と、
前記変換された設計情報を含むデータファイルを生成する段階と、
を含み、
前記アース端子に接続される前記コラムの位置が、何れのコラムが前記アース端子に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なるか、又は前記電源に接続される前記コラムの位置が、何れのコラムが前記電源に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なる、半導体デバイスを製造する方法。 - 前記データファイルがGDSII形式を含む、請求項２２に記載の方法。
- 半導体デバイスに対応する設計情報を含むデータファイルを受け取る段階と、
前記設計情報に従って前記半導体デバイスを製造する段階であって、前記半導体デバイスは少なくとも２つのダイの積層体を含み、各ダイが、
外部電気接続部の第１のセットの第１の対応する外部電気接続部にそれぞれ配線で接続された、列で配置された少なくとも３つの貫通シリコンビアの第１のセットを含むチップ識別構造体の部分であって、前記外部電気接続部の第１のセットの各外部電気接続部は、電源又はアース端子に結合され、前記少なくとも３つの貫通シリコンビアの第１のセットの各ビアは、前記チップ識別構造体の別のダイの異なるコラムの貫通シリコンビアに結合されるように構成されたパッドに結合される、チップ識別構造体の部分と、
少なくとも１つの貫通シリコンビアの第２のセットを含むチップ通信構造体の部分であって、前記第２のセットの各ビアが、外部電気接続部の第２のセットの第２の対応する外部電気接続部に配線で接続される、チップ通信構造体の部分と、
を含む、段階と、
を含み、
前記アース端子に接続される前記コラムの位置が、何れのコラムが前記アース端子に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なるか、又は前記電源に接続される前記コラムの位置が、何れのコラムが前記電源に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なる、半導体デバイスを製造する方法。 - 前記データファイルがGDSII形式を有する、請求項２４に記載の方法。
- パッケージされた半導体デバイスの回路基板上の物理的配置情報を含む設計情報を受け取る段階であって、前記パッケージされた半導体デバイスが少なくとも２つのダイの積層体を含む半導体構造体を含み、各ダイが、
外部電気接続部の第１のセットの第１の対応する外部電気接続部にそれぞれ配線で接続された、列で配置された少なくとも３つの貫通シリコンビアの第１のセットを含むチップ識別構造体の部分であって、前記外部電気接続部の第１のセットの各外部電気接続部は、電源又はアース端子に結合され、前記少なくとも３つの貫通シリコンビアの第１のセットの各ビアは、前記チップ識別構造体の別のダイの異なるコラムの貫通シリコンビアに結合されるように構成されたパッドに結合される、チップ識別構造体の部分と、
少なくとも１つの貫通シリコンビアの第２のセットを含むチップ通信構造体の部分であって、前記第２のセットの各ビアが、外部電気接続部の第２のセットの第２の対応する外部電気接続部に配線で接続される、チップ通信構造体の部分と、
を含む、段階と、
前記設計情報を、データファイルを生成するように変換する段階と、
を含み、
前記アース端子に接続される前記コラムの位置が、何れのコラムが前記アース端子に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なるか、又は前記電源に接続される前記コラムの位置が、何れのコラムが前記電源に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なる、半導体デバイスを製造する方法。 - 前記データファイルがGERBER形式を有する、請求項２６に記載の方法。
- パッケージされた半導体デバイスの回路基板上の物理的配置情報を含む設計情報を含むデータファイルを受け取る段階と、
前記設計情報に従った前記パッケージされた半導体デバイスを受け取るように構成された前記回路基板を製造する段階であって、前記パッケージされた半導体デバイスは少なくとも２つのダイの積層体を含む半導体構造体を含み、各ダイが、
外部電気接続部の第１のセットの第１の対応する外部電気接続部にそれぞれ配線で接続された、列で配置された少なくとも３つの貫通シリコンビアの第１のセットを含むチップ識別構造体の部分であって、前記外部電気接続部の第１のセットの各外部電気接続部は、電源又はアース端子に結合され、前記少なくとも３つの貫通シリコンビアの第１のセットの各ビアは、前記チップ識別構造体の別のダイの異なるコラムの貫通シリコンビアに結合されるように構成されたパッドに結合される、チップ識別構造体の部分と、
少なくとも１つの貫通シリコンビアの第２のセットを含むチップ通信構造体の部分であって、前記第２のセットの各ビアが、外部電気接続部の第２のセットの第２の対応する外部電気接続部に配線で接続される、チップ通信構造体の部分と、
を含む、段階と、
を含み、
前記アース端子に接続される前記コラムの位置が、何れのコラムが前記アース端子に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なるか、又は前記電源に接続される前記コラムの位置が、何れのコラムが前記電源に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なる、半導体デバイスを製造する方法。 - 前記データファイルがGERBER形式を有する、請求項２８に記載の方法。
- セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、又はコンピューターの少なくとも１つの内部に、前記回路基板を統合する段階を更に含む、請求項２８に記載の方法。
- 少なくとも１つの貫通シリコンビアの第１のセットを含むチップと通信するための手段であって、前記第１のセットの各ビアは、チップ選択信号及び他のデータを伝えるように構成される、手段と、
外部電気接続部を作るための手段のセットの対応する外部電気接続部を作るための手段にそれぞれ配線で接続された、列で配置された少なくとも３つの貫通シリコンビアの第２のセットを含むチップを識別するための手段であって、前記外部電気接続部を作るための手段のセットのそれぞれの外部電気接続部を作るための手段は、電源又はアース端子に結合され、前記少なくとも３つの貫通シリコンビアの各ビアは、チップ識別構造体を形成するために第２ダイの異なるコラムの貫通シリコンビアに結合されるように構成されたパッドに結合される、手段と、
を含む第１ダイを含み、
前記アース端子に接続される前記コラムの位置が、何れのコラムが前記アース端子に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なるか、又は前記電源に接続される前記コラムの位置が、何れのコラムが前記電源に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なる、マルチダイが積層された半導体デバイス。 - 前記外部電気接続部を作るための手段のセットのそれぞれの外部電気接続部を作るための手段が、アース端子又は電源に結合される、請求項３１に記載のマルチダイが積層された半導体デバイス。
- 前記第１ダイが内部に統合される、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、又はコンピューターの少なくとも１つを更に含む、請求項３１に記載のマルチダイが積層された半導体デバイス。
- コンピューターによって実行可能な命令を記憶するコンピューター可読有形媒体であって、前記命令が、
コンピューターによって実行可能な第１ダイの形成を開始するための命令であって、前記第１ダイが、
外部電気接続部のセットの対応する外部電気接続部にそれぞれ配線で接続された、列で配置された少なくとも３つの貫通シリコンビアの第１のセットを含むチップ識別構造体の部分と、
前記チップ識別構造体の部分に結合されたチップ識別選択ロジックと、
前記チップ識別選択ロジックに結合された少なくとも１つの貫通シリコンビアの第２のセットを含むチップ通信構造体の部分であって、前記第２のセットの各ビアは、チップ選択信号及び他のデータを伝えるように構成される、チップ通信構造体の部分と、
を含む、命令と、
コンピューターによって実行可能な外部電気接続部の前記セットにおける各外部電気接続部の電源又はアース端子への結合を開始するための命令であって、前記少なくとも３つの貫通シリコンビアの第１のセットのそれぞれのビアが前記チップ識別構造体の第２ダイの異なるコラムの貫通シリコンビアに結合されるように構成されたパッドに結合される、命令と、
を含み、
前記アース端子に接続される前記コラムの位置が、何れのコラムが前記アース端子に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なるか、又は前記電源に接続される前記コラムの位置が、何れのコラムが前記電源に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なる、コンピューターによって実行可能な命令を記憶するコンピューター可読有形媒体。 - チップ識別信号に基づいてダイを識別する方法であって、前記方法が、
少なくとも２つのダイの積層体の第１ダイのチップ識別構造体の部分でチップ識別信号を受け取る段階であって、前記チップ識別信号は前記少なくとも２つのダイの積層体内の第１ダイの配置に基づいて生成され、前記チップ識別構造体は、外部電気接続部のセットの対応する外部電気接続部にそれぞれ配線で接続された、列で配置された少なくとも３つの貫通シリコンビアの第１のセットを含み、前記外部電気接続部のセットの各外部電気接続部は、電源又はアース端子に結合され、前記少なくとも３つの貫通シリコンビアの第１のセットの各ビアは、前記チップ識別構造体の第２ダイの異なるコラムの貫通シリコンビアに結合されるように構成されたパッドに結合される、段階と、
前記チップ識別信号に基づいて、前記第１ダイがチップ通信信号に対応する特定のダイであるかどうかを決定する段階であって、前記第１ダイは、少なくとも１つの貫通シリコンビア（TSV）の第２のセットを含むチップ通信構造体の部分を含む、段階と、
を含み、
前記アース端子に接続される前記コラムの位置が、何れのコラムが前記アース端子に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なるか、又は前記電源に接続される前記コラムの位置が、何れのコラムが前記電源に接続されるかに基づいて各ダイがその垂直配置を認識することができるように、各ダイに応じて異なる、チップ識別信号に基づいてダイを識別する方法。 - 前記チップ識別信号の少なくとも一部が、前記第１ダイの第１コラムの第１TSVで、前記第２ダイの第２コラムの第２TSVから受け取られる、請求項３５に記載の方法。
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