JP5802631B2 - 半導体装置 - Google Patents

Description

本発明は、積層された複数のチップを選択することが可能な半導体装置に関する。

従来からＮＡＮＤフラッシュメモリ等はチップを積み重ねて１パッケージに収納させるチップスタック技術を採用しているが、これはチップを階段状にずらしてボンディングでパッケージ基板やリードフレームに繋ぐことで達成されていた。

近年、パッケージに収容できるチップサイズの拡大や、デバイスの特性改善などを目的として、チップを垂直に積み重ねる検討が行われているが、チップを接続する端子位置が上下のチップで同じになってしまうため、積み上げたチップをどのようにデコードするかが課題となっていた。

特開２０１１−８１８８２号公報

本実施形態は、積層された複数のチップを選択することが可能な半導体装置を提供しようとするものである。

本実施形態の半導体装置は、少なくとも第１、第２のアドレス信号を伝達する少なくとも第１、第２の貫通ビアをそれぞれ有し、前記第１、第２の貫通ビアを介して電気的に接続される積層された複数のチップと、各チップに設けられ、前記少なくとも第１、第２のアドレス信号に基づき、活性化すべきチップをデコードする論理回路を含み、次段のチップに前記第１、第２のアドレス信号を演算した結果を供給する第１の選択回路とを備え、前記第１の選択回路は、前記各チップに設けられ、前記第１のアドレス信号を反転し、前記第１の貫通ビアを介して前記反転された第１のアドレス信号を次段のチップに供給する反転回路と、前記各チップに設けられ、前記第２のアドレス信号と前記反転された第１のアドレス信号とを論理演算し、各チップに設けられた第２の貫通ビアを介して演算出力信号を次段のチップに供給する第１の論理演算回路と、を含む。

本実施形態が適用される貫通ビアを用いた半導体装置を示す斜視図。 本実施形態が適用される貫通ビアを用いた半導体装置を示す断面図。 第１の実施形態を示すものであり、４チップを積層した例を示す断面図。 図３の別の動作状態を示す断面図。 図３に示す選択回路の第１の例を示す回路図。 図３に示す選択回路の第２の例を示す回路図。 図３に示す選択回路の第３の例を示す回路図。 図３に示す選択回路の第４の例を示す回路図。 図３に示す選択回路の第５の例を示す回路図。 図３に示す選択回路の第６の例を示す回路図。 図３に示す選択回路の第７の例を示す回路図。 第１の実施形態の変形例を示すものであり、８チップを積層した例を示す断面図。 第２の実施形態を示す断面図。 第２の実施形態の第１の変形例を示す断面図。 第２の実施形態の第２の変形例を示す断面図。 第２の実施形態の第３の変形例を示す断面図。 図１７（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置を示す断面図。 図１８（ａ）〜（ｄ）は、第３の実施形態の第１の変形例を示す断面図。 図１９（ａ）〜（ｐ）は、第３の実施形態の第２の変形例を示すものであり、チップ選択の演算結果を示す図。 図２０（ａ）〜（ｅ）は、第３の実施形態の第３の変形例を示す断面図。 図２１は、第３の実施形態の第４の変形例を示す断面図。 図２２は、第３の実施形態の第５の変形例を示す断面図。 図２１、図２２に示す冗長制御回路の一例を示す回路図。 図２３の動作を説明するために示す図。 第４の実施形態を示す断面図。 第４の実施形態の第１の変形例を示す断面図。 第４の実施形態の第２の変形例を示す断面図。 第４の実施形態の第３の変形例を示す断面図。 第４の実施形態の第４の変形例を示す断面図。 第４の実施形態の第５の変形例を示す断面図。 第４の実施形態の第６の変形例を示す断面図。 第４の実施形態の第７の変形例を示す断面図。 第４の実施形態の第８の変形例を示す断面図。 第４の実施形態の第９の変形例を示す断面図。 第４の実施形態の第１０の変形例を示す断面図。 第４の実施形態の第１１の変形例を示す断面図。 第４の実施形態の第１２の変形例を示す断面図。 第４の実施形態の第１３の変形例を示す断面図。 図３９（ａ）（ｂ）は、第５の実施形態を説明するために示す図。 図３９（ａ）の動作を具体的に示す図。 図３９（ｂ）の動作を具体的に示す図。 プレーン選択回路の一例を示す回路図 図３９（ｂ）の動作を説明するために示す図。 図３９（ｂ）に示す動作のバリエーション示す図。 ８つのチップをワイヤボンディングによりデコードした場合を示す図。 第６の実施形態を示す回路図。 第６の実施形態の動作を説明するために示す図。 図４７と異なる動作を説明するために示す図。 図４７、図４８と異なる動作を説明するために示す図。 第１乃至第６の実施形態が適用されるシステムを示す図。 第１乃至第６の実施形態が適用されるシステムを示す図。 貫通ビアの配置例を示す図。

以下、実施の形態について、図面を参照して説明する。全図面において、同一部分には同一符号を付している。

従来、複数のチップを積層してアッセンブリする場合、積層された同一構成の複数のチップは、ボンディングパッドを露出可能とするため、階段状にずらして配置され、各チップのボンディングはワイヤボンディングにより接続されている。例えば４つのチップが積層された場合、４つのチップは、２つのチップイネーブル信号ＣＥ１１、ＣＥ１２とアドレス信号ＡＤＤ１により選択的に活性化される。ここで、それぞれのチップは、２つのチップイネーブル信号ＣＥ１１、ＣＥ１２とアドレス信号ＡＤＤ１が入力されるボンディングパッドを有している。例えば、チップイネーブル信号ＣＥ１１は、４つのチップのうち上段の２つのチップにボンディングワイヤにより共通接続され、チップイネーブル信号ＣＥ１２は４つのチップのうち下段の２つのチップにボンディングワイヤにより共通接続される。また、アドレス信号ＡＤＤ１は、チップイネーブル信号ＣＥ１１あるいはＣＥ１２で選択された２つのチップのうちの一方をボンディングワイヤにより共通接続される。このように、チップイネーブル信号ＣＥ１１、ＣＥ１２とアドレス信号ＡＤＤ１を適切に各チップに供給可能とするため、ワイヤボンディングの接続位置が変えられている。

近時、ＴＳＶ（Through Silicon Via）（以下、貫通ビアと称す）が開発され、貫通ビアを用いて積層されたチップ間において信号を伝達可能とされている。

図１、図２は、本実施形態が適用される貫通ビアを用いて、同一構成の複数のチップが積層された半導体装置を示している。この場合、例えば４つのチップ３−１〜３−４は、従来のように階段状にずらすことなく、パッケージ基板１０の上に各チップ３−１〜３−４は垂直方向に積層され、垂直方向に配置された複数の貫通ビアＶ１を用いて接続されている。ワイヤボンディングの場合、同一のチップを階段状にずらして積層した後、チップイネーブル信号ＣＥ１１、ＣＥ１２と、アドレス信号ＡＤＤ１を供給するためのワイヤボンディンクを選択的に切り替えることにより、動作させるチップを選ぶことができる。しかし、垂直に積層した場合、全てのチップが同一の信号を伝達する貫通ビアを介して接続されてしまうため、任意のチップを選択することが困難となる。

（第１の実施形態）
図３は、第１の実施形態に係る半導体装置を示すものであり、入力されたアドレス信号をデコードし、任意のチップを選択するデコード回路（チップ選択回路）を示している。

第１の実施形態は、４つのチップ６−１〜６−４を積層した例を示している。各チップ６−１〜６−４は、シリコン基板１１とシリコン基板に設けられた配線領域１２を有している。例えば、配線領域１２は、ビット線などのメタル配線が配置された領域で、シリコン基板とは反対側の最上層には外部（他のチップを含む）と電気的に接続可能な端子１３−１〜１３−５が形成されている。例えば、シリコン基板１１の上面には複数のトランジスタが配置され、インバータ回路やＸＯＲ回路などの演算回路を形成している。ここで、シリコン基板１１の上面とは、配線領域１２が形成された側である。図３において、各チップ６−１〜６−４は、シリコン基板１１を上側とし、配線領域１２を下側として積層しているが、チップの向きは上下逆転してもよい。チップに対する信号の入出力も、チップの表面から、又は裏面（シリコン基板側）からの何れでもよい。配線領域１２は、複数の配線や図示せぬビアが配置され、これらが絶縁膜により絶縁されている。

本実施形態において、配線領域１２の図示下側を一方面、上側を他方面と呼ぶ。シリコン基板１１も図示下側を一方面、上側を他方面と呼ぶ。チップ６−１〜６−４は、同一構成であるため、チップ６−１を用いて構成について説明する。

配線領域１２には、複数の配線層（図示せず）が配置され、配線領域１２の一方面側の最上層の配線層には端子１３−１〜１３−５が配置されている。また、配線領域１２の他方面側において、最下層には配線層１３−６〜１３−１０が配置されている。例えば、配線層１３−６〜１３−１０はトランジスタのゲート電極となる配線層である。また、端子１３−１〜１３−５には、例えばチップ６−１と外部（他のチップ６−２〜６−４を含む）を電気的に接続するための接合層（例えばバンプ）１４−１〜１４−５がそれぞれ配置されている。シリコン基板１１内には、貫通ビアＶ−１〜Ｖ−５が形成されている。貫通ビアＶ−１〜Ｖ−５の一端はシリコン基板１１の他方面において露出しており、外部（他のチップ６−２〜６−４を含む）に電気的に接続ことができる。また、貫通ビアＶ−１〜Ｖ−５の他端は配線層１３−６〜１３−１０にそれぞれ接続されている。これら貫通ビアＶ−１〜Ｖ−５を介して、積層されたチップの配線層が接続される。すなわち、チップ６−１の貫通ビアＶ−１〜Ｖ−５を介してチップ６−１の配線層１３−６〜１３−１０とチップ６−２の端子１３−１〜１３−５（接合層１４−１〜１４−５）がそれぞれ接続される。

尚、最上段チップ６−４にも貫通ビアが開けられているが、この貫通ビアは使用しないため、省略することが可能である。以降の図においても最上段など、接続相手が無いチップに貫通ビアが書かれていることがあるが、これらも省略することが可能である。その結果、貫通ビアを形成するプロセスを省略することができ、半導体装置を安価に製造することが可能となる。

シリコン基板１１の一方面には、配線層１３−６〜１３−１０を用い、論理回路としてのインバータ回路１４、排他的論理和回路（以下、ＸＯＲ回路と称す）１５、及び選択回路１７が形成されている。尚、図３などにおいて、説明の便宜上、これらの回路は、配線領域１２に記載している。

インバータ回路１４は、入力端が配線層１３−５に電気的に接続され、出力端が配線層１３−１０に電気的に接続されている。配線層１３−１０は、ビアＶ−５を介してチップ６−２の配線層１３−５に接続されている。このため、各チップ内のインバータ回路は、貫通ビアを介して直列接続されている。

さらに、インバータ回路１４の出力端は、ＸＯＲ回路１６の一方入力端に接続されている。このＸＯＲ回路１６の他方入力端は、配線層１３−４に電気的に接続され、出力端は、配線層１３−９に電気的に接続されている。配線層１３−９は、ビアＶ−４を介してチップ６−２の配線層１３−４に電気的に接続されている。このため、各チップ内のＸＯＲ回路１６の一方入力端は、そのチップ内のインバータ回路１４の出力信号を受け、他方入力端は、配線層１３−４に供給された信号を受ける。

さらに、ＸＯＲ回路１６の出力端は、選択回路１７の制御信号入力端に電気的に接続されている。選択回路１７の第１、第２の入出力端は、配線層１３−２、１３−３に電気的に接続され、出力端は、シリコン基板１１内に形成された図示せぬ内部回路に電気的に接続されている。内部回路は、例えばＮＡＮＤフラッシュメモリ、ＮＡＮＤフラッシュメモリの制御回路（「周辺回路」と称する場合もある）を有している。

チップ６−１の端子１３−２、１３−３と配線層１３−７、１３−８は、配線領域１２内に形成されたビア１８−１，１８−２を介して電気的に接続されている。このため、あるチップの配線層１３−２、１３−３と異なるチップの配線層１３−２、１３−３同士は、ビア１８−１、１８−２、配線層１３−７、１３−８、貫通ビアＶ−２、Ｖ−３で電気的に接続されている。

また、チップ６−１の端子１３−１と配線層１３−６は、配線領域１２内に形成されたビア１８−３を介して接続されている。このため、各チップの端子１３−１と配線層１３−６は、ビア１８−３、貫通ビアＶ−１を介して電気的に接続されている。

また、チップ６−１の貫通ビアＶ１〜Ｖ３とチップ６−２の端子１３−１〜１３−３は、バンプ１４−１〜１４−３を介して電気的に接続されている。すなわち、チップ６−１の端子１３−１〜１３−３に供給された信号は、論理演算されることなく、そのままチップ６−２の端子１３−１〜１３−３に入力されることになる。チップ６−３以降もチップ６−１、６−２と同様の構成が続くため、チップ６−１の端子１３−１〜１３−３に入力された信号は、論理演算されることなく、そのままチップ６−４の端子１３−１〜１３−３に入力されることになる。

上記構成において、信号Ａ６〜Ｆ６（図３には１つのみ示している）は４チップで共通の信号である。この信号Ａ６〜Ｆ６は、端子１３−１に供給される。このため、端子１３−１、配線層１３−６、ビア１８−３、貫通ビアＶ−１は、信号Ａ６〜Ｆ６に対応して複数設けられている。

信号Ｓ６１、Ｓ６２はチップ外部から入力される信号、又は出力される信号、或いは入出力共用信号（例えば、チップイネーブルＣＥ信号など）である。この信号Ｓ６１、Ｓ６２は、端子１３−２、１３−３を介して入出力される。

アドレス信号ＡＤ６１、ＡＤ６２は、チップ６−１〜６−４のいずれかを選択するための信号であり、チップ外部から端子１３−４、１３−５にそれぞれ供給される。

上記構成において、チップ６−１の端子１３−４、１３−５にアドレス信号ＡＤ６１＝“０”、ＡＤ６２＝“０”が印加され場合の動作について説明する。

端子１３−５に印加されたアドレス信号ＡＤ６２＝“０”はインバータ回路１５により反転され、インバータ回路１５の出力信号ｏｕｔ１１は“１”となる。各チップのインバータ回路１５は直列接続されているため、チップ６−２〜６−４のインバータ回路１５の出力信号ｏｕｔ２１〜ｏｕｔ４１は、それぞれ“０”“１”“０”となる。

一方、端子１３−４に印加されたアドレス信号ＡＤ６１＝“０”は、インバータ回路１５の出力信号“１”とともに、ＸＯＲ回路１６に供給される。このため、ＸＯＲ回路１６の出力信号ｏｕｔ１２は“１”となる。ＸＯＲ回路１６の出力信号ｏｕｔ１２は、チップ６−２にも供給される。このため、チップ６−２のＸＯＲ回路１６において、同様の演算が行われる。以下、チップ６−３、６−４においても同様の演算が繰り返されることにより、チップ６−２〜６−４のＸＯＲ回路１６の出力信号ｏｕｔ２２、ｏｕｔ３２、ｏｕｔ４２は、それぞれ“１”“０”“０”となる。この論理状態を利用して、チップ６−１〜６−４のうち、信号Ｓ６１、Ｓ６２を割り当てるチップを選択することができる。

この例では、アドレス信号ＡＤ６１、ＡＤ６２を“０”“０”としたが、この値を変えることにより、チップ内の論理状態を変えてチップのデコード状態を変えることができる。

図４は、図３の別の動作状態を示すものであり、アドレス信号ＡＤ６１を“０”から“１”に変更した例を示す。この変更により、チップ６−１、６−２のＸＯＲ回路１６の出力信号ｏｕｔ１２とｏｕｔ２２が“０”、チップ６−３、６−４のＸＯＲ回路１６の出力信号ｏｕｔ３２とｏｕｔ４２が“１”となり、信号Ｓ６１、Ｓ６２を割り当てるチップを変更することができる。

すなわち、従来のボンディングパッドに入力されるアドレス信号ＡＤＤ１は、アドレス信号ＡＤ６２の入力からインバータ回路１５により、ｏｕｔ１１、ｏｕｔ２１、ｏｕｔ３１、ｏｕｔ４１として生成される。同様に、従来のボンディングパッドに入力されるチップイネーブル信号ＣＥ１１、ＣＥ１２は、外部からＳ６１、６２に入力される。チップイネーブル信号ＣＥ１１、ＣＥ１２は、アドレス信号ＡＤ６１とｏｕｔ１１、ｏｕｔ２１、ｏｕｔ３１、ｏｕｔ４１から、各ＸＯＲ回路１６の出力信号ｏｕｔ１２、ｏｕｔ２２、ｏｕｔ３２、ｏｕｔ４２として生成された信号と、各チップに用意された１３−２、１３−３、１８−１、１８−２、１３−７、１３−８と選択回路１７とにより、各チップに選択的に供給することができる。

また、次段のチップにアドレス信号ＡＤ６１、ＡＤ６２を演算した結果を供給することにより、それぞれのチップにおいて従来のアドレス信号ＡＤＤ１、チップイネーブル信号ＣＥ１１、ＣＥ１２をデコードする信号を生成することが可能となる。つまり、従来のアドレス信号ＡＤＤ１、チップイネーブル信号ＣＥ１１、ＣＥ１２は、それぞれのチップにおいて同じ演算回路（インバータ回路１５、ＸＯＲ回路１６）を用いて任意に生成することができる。その結果、チップ毎に回路を変更する必要がなく、設計効率を向上させることができる。ここでは、チップイネーブル信号ＣＥが二つある場合のデコードを示したが、もし外部から供給されるチップイネーブル信号ＣＥが一つである場合は、もう一つのチップイネーブル信号ＣＥをデコードしているアドレスをチップ選択アドレスとして使用することも可能である。

（選択回路の具体例）（第１の例）
図５乃至図１１は、選択回路１７の具体例を示すものである。各チップの選択回路１７は同一構成であるため、チップ６−１の選択回路１７について説明する。

図５は、選択回路１７の第１の例を示している。第１の例において、選択回路１７は転送ゲートＴ６１−１、Ｔ６１−２、及びインバータ回路Ｉ６１により構成されている。転送ゲートＴ６１−１は、信号Ｓ６１が供給されるノードと内部ノード６１との間に接続され、転送ゲートＴ６１−２は、信号Ｓ６２が供給されるノードと内部ノード６１との間に接続されている。これら転送ゲートＴ６１−１、Ｔ６１−２は、チップ選択信号としてのＸＯＲ回路１６の出力信号ｏｕｔ１２により選択される。すなわち、転送ゲートＴ６１−１のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）のゲート電極と、転送ゲートＴ６１−２のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す）のゲート電極には、出力信号ｏｕｔ１２が供給され、転送ゲートＴ６１−１を構成するＮＭＯＳのゲート電極と転送ゲートＴ６１−２を構成するＰＭＯＳのゲート電極には、インバータ回路Ｉ６１により反転された出力信号ｏｕｔ１２が供給される。

チップ選択信号としての信号ｏｕｔ１２〜ｏｕｔ４２が、図５に示すように、下層のチップ６−１から順に“１”“１”“０”“０”である場合、チップ６−１，６−２の選択回路１７において、転送ゲートＴ６１−２がオン状態、転送ゲートＴ６１−１がオフ状態であり、チップ６−３，６−４の選択回路１７において、転送ゲートＴ６１−１がオン状態、転送ゲートＴ６−２がオフ状態である。このため、例えば信号Ｓ６１，Ｓ６２が“０”“１”である場合、チップ６−１、６−２の内部ノード６１に信号“１”を転送することができ、チップ６−３、６−４の内部ノード６１に信号“０”を転送することができる。

尚、各チップにおいて、信号Ｓ６１が供給されるノードと、信号Ｓ６２が供給されるノードには、サージに対する保護素子Ｅ６１−１，Ｅ６１−２が接続されている。これら保護素子Ｅ６１−１，Ｅ６１−２は、例えば選択回路１７と貫通ビアの間に配置され、選択回路１７をサージから保護する。保護素子Ｅ６１−１，Ｅ６１−２は、例えばＰ型シリコン基板１１中のＮ型接合素子やｎｐｎバイポーラ素子、Ｎ型ウェル内のＰ型接合素子やｐｎｐバイポーラ素子などにより構成される。

尚、図６，図７，図８，図９，図１０，図１１には、サージに対する保護素子を図示していないが、必要に応じて保護素子を付けることにより、選択回路１７を保護することができる。勿論、不要である場合は保護素子を省略することが可能であり、この場合、貫通ビアに接続される保護素子分の配線容量を軽くすることができる。

（第２の例）
図６は、選択回路１７の第２の例を示している。第２の例において、選択回路１７は、ＮＭＯＳＮ６１−１，Ｎ６１−２，Ｎ６１−３、インバータ回路Ｉ６１により構成されている。ＮＭＯＳＮ６１−１は、信号Ｓ６１が供給されるノードと内部ノード６１との間に接続され、ＮＭＯＳＮ６１−２は、信号Ｓ６２が供給されるノードと内部ノード６１との間に接続されている。ＮＭＯＳＮ６１−２のゲート電極にはチップ選択信号としての信号ｏｕｔ１２が供給され、ＮＭＯＳＮ６１−１のゲート電極にはインバータ回路Ｉ６１によりｏｕｔ１２が反転した信号が供給される。このため、ＮＭＯＳＮ６１−１，６１−２は、信号ｏｕｔ１２により、一方がオンとされる。

また、ＮＭＯＳＮ６１−３は内部ノード６１と接地間に接続されている。ＮＭＯＳＮ６１−３のゲート電極は、チップの内部ノード６１ａに接続されている。このＮＭＯＳＮ６１−３は、必要に応じて設けられ、任意のチップでＮＭＯＳＮ６１−３をオンさせることにより、選択されたＮＭＯＳＮ６１−１又はＮ６１−２を介して、各チップからの情報を信号Ｓ６１及びＳ６２として出力することができる。

さらに、チップ６−１には、例えばインターフェイスチップ６−０が設けられていても良い。インターフェイスチップ６−０にはＰＭＯＳＰ６０−１，Ｐ６０−２を設けることができる。ＰＭＯＳＰ６０−１は、信号Ｓ６１を伝達するノードＳＴ６１と電源Ｖｄｄが供給されるノード間に接続され、ＰＭＯＳＰ６０−２は、信号Ｓ６２を伝達するノードＳＴ６２と電源Ｖｄｄが供給されるノード間に接続されている。ＰＭＯＳＰ６０−１，Ｐ６０−２のゲート電極には、充電信号が供給されている。

これらＰＭＯＳＰ６０−１，Ｐ６０−２は、充電信号に基づき信号Ｓ６１，Ｓ６２を伝達するノードＳＴ６１、ＳＴ６２（端子１８−１，１８−２）を充電する。すなわち、ＰＭＯＳＰ６０−１，Ｐ６０−２は、ＮＭＯＳＮ６１−３がオンする前に活性化（オン）されてＳ６１及びＳ６２を伝達するノードＳＴ６１、ＳＴ６２を充電した後、ＰＭＯＳＰ６０−１，Ｐ６０−２はオフする。その後、任意のチップのＮＭＯＳＮ６１−３がオンとされることにより、前記任意のチップからの内部ノード６１の情報（“０”か“１”であるか）をノードＳＴ６１、ＳＴ６２に取り出すことが可能である。例えば、内部ノード６１の情報が“０”の場合、図６に示す状態において、チップ６−１のＮＭＯＳＮ６１−３がオンとされると、オン状態のＮＭＯＳＭ６１−２を介してノードＳＴ６２の電荷が放電され、信号Ｓ６２が“０”、信号Ｓ６１が“１”として取り出される。

尚、ＰＭＯＳＰ６０−１，Ｐ６０−２をＮＭＯＳＮ６１−３がオンしている間活性化させ、内部ノード６１の情報を信号Ｓ６１，Ｓ６２として取り出すことが可能である。この場合、ＮＭＯＳＮ６１−３がオフすると、ノードＳＴ６１、ＳＴ６２は、ＰＭＯＳＰ６０−１，Ｐ６０−２により引き上げられる。

（第３の例）
図７は、図５に示す選択回路と図６に示すＮＭＯＳＮ６１−３とを組み合わせた例である。ＣＭＯＳ化により、チップの内部ノード６１のレベルを内部電源レベルまで引き上げることが可能である。その結果、信号Ｓ６１、Ｓ６２を正確にノード６１ａに伝達することが可能である。

（第４の例）
図８は、図５の転送ゲートＴ６１−１，Ｔ６１−２をクロックドインバータ回路Ｉ６１ａ，Ｉ６１ｂに置き換えた例を示している。クロックドインバータ回路Ｉ６１ａ，Ｉ６１ｂの入力端は、内部ノード６１に接続され、クロックドインバータ回路Ｉ６１ａ，Ｉ６１ｂの出力端がＳ６１，Ｓ６２を伝達するノードに接続されている。図８に示す構成は、チップ内部のデータを信号Ｓ６１，Ｓ６２として出力する場合の回路例である。クロックドインバータ回路Ｉ６１ａ，Ｉ６１ｂのバッファリングにより駆動能力を向上させることが出来きる。その結果、半導体装置の動作を早くすることができる。

（第５の例）
図９は、図８の変形例であり、図８に示す回路とクロックドインバータ回路Ｉ６１ａ，Ｉ６１ｂの向きが反転している。第５の例は、各チップの内部ノード６１に向かって信号Ｓ６１、Ｓ６２が接続されている。図８に示す構成は、信号Ｓ６１，Ｓ６２を選択的にチップ内部に供給する場合の回路例である。

（第６の例）
図１０は、図９の変形例であり、図８に示す回路のクロックドインバータ回路Ｉ６１ａ，Ｉ６１ｂがＮＡＮＤ回路Ｎ６１ａ、Ｎ６１ｂに置き換えられ、ＮＡＮＤ回路Ｎ６１ａ、Ｎ６１ｂの出力信号が内部ノードＮ６１ｃに接続されている。図１０に示す構成も信号Ｓ６１，Ｓ６２を選択的にチップ内部に供給する場合の回路例である。ＮＡＮＤ回路Ｎ６１ａ、Ｎ６１ｂのバッファリングにより駆動能力を向上させることが出来きる。その結果、半導体装置の動作を早くすることができる。また、ＮＡＮＤ回路Ｎ６１ａ、Ｎ６１ｂを用いることにより、少ない回路素子数で選択回路を構成することができる。

（第７の例）
図１１は、図１０の変形例であり、図１０のＮＡＮＤ回路Ｎ６１ａ、Ｎ６１ｂ、Ｎ６１ｃがＮＯＲ回路Ｎ６１ｄ、Ｎ６１ｅ、Ｎ６１ｆに置き換えられ、それぞれのＮＯＲ回路Ｎ６１ｄ、Ｎ６１ｅの出力信号が内部ノードＮ６１ｆに接続されている。図１１に示す構成も信号Ｓ６１，Ｓ６２を選択的にチップ内部に供給する場合の回路例である。ＮＯＲ回路Ｎ６１ｄ、Ｎ６１ｅのバッファリングにより駆動能力を向上させることができる。その結果、半導体装置の動作を早くすることができる。また、ＮＯＲ回路Ｎ６１ｄ、Ｎ６１ｅを用いることにより、少ない回路素子数で選択回路を構成することができる。

上記第１の実施形態によれば、各チップにアドレス信号ＡＤ６２を反転するインバータ回路１５と、インバータ回路１５の出力信号とのアドレス信号ＡＤ６１とを論理演算するＸＯＲ回路１６を設け、インバータ回路１５の出力信号、ＸＯＲ回路１６の出力信号を貫通ビアＶ−４，Ｖ−５を介して次段のチップに伝達している。このため、貫通ビアＶ−４，Ｖ−５を用いて垂直に積層された複数のチップから活性化すべきチップを確実にデコードすることが可能である。

しかも、チップを選択するための選択情報を保持する必要がないため、回路構成を簡単化でき、製造コストの増加を抑制することが可能である。

さらに、各チップの選択回路１７は同一構成であるため、製造コストの増加を抑制することが可能である。また、設計効率を向上させることが可能である。

（変形例）
図１２は、第１の実施形態の変形例を示すものであり、８チップを積層した例を示している。

この場合、８チップ以上のチップをデコードできるように、４つのアドレス信号ＡＤ１、ＡＤ２、ＡＤ３、ＡＤ４を用いている。各チップ７−１〜７−８の構成は同一であるため、チップ７−１を例に挙げて説明する。

本質的には、図３に示す回路構成と類似し、積層されるチップの数に応じて増加したアドレス信号を論理演算するためのＸＯＲ回路の数が増加している。すなわち、チップ７−１内には、インバータ回路１５、ＸＯＲ回路１６−１、１６−２、１６−３が配置されている。

アドレス信号ＡＤ１は、インバータ回路１５に供給され、インバータ回路１５の出力信号ｏｕｔ１１は、次段のチップ７−２のインバータ回路１５に供給されるとともに、アドレス信号ＡＤ２とともにＸＯＲ回路１６−１に供給される。ＸＯＲ回路１６−１は、アドレス信号ＡＤ２と出力信号ｏｕｔ１１を論理演算する。

ＸＯＲ回路１６−１の出力信号ｏｕｔ１２は、次段のチップ７−２のＸＯＲ回路１６−１に供給されるとともに、アドレス信号ＡＤ３とともにＸＯＲ回路１６−２に供給される。ＸＯＲ回路１６−２は、アドレス信号ＡＤ３と出力信号ｏｕｔ１２を論理演算する。

ＸＯＲ回路１６−２の出力信号ｏｕｔ１３は、次段のチップ７−２のＸＯＲ回路１６−２に供給されるとともに、アドレス信号ＡＤ４とともにＸＯＲ回路１６−３に供給される。ＸＯＲ回路１６−３は、アドレス信号ＡＤ４と出力信号ｏｕｔ１３を論理演算する。

ＸＯＲ回路１６−３の出力信号ｏｕｔ１４は、次段のチップ７−２のＸＯＲ回路１６−３に供給されるとともに、チップ選択信号として図示せぬ選択回路に供給される。

図１２は、アドレス信号ＡＤ１、ＡＤ２、ＡＤ３、ＡＤ４がオール“０”のデコード結果を示している。

上記変形例によれば、積層されるチップの数が増加した場合においても、論理演算を行うためのＸＯＲ回路の数を増加することにより、チップをデコードすることが可能である。

（第２の実施形態）
図１３は、第２の実施形態に係る半導体装置を示すものであり、任意のチップをデコードする構成を示している。

第２の実施形態は、各チップの端子のパターンやバンプのような接続層のパターンを変更することにより、信号Ｓ８１、Ｓ８２、アドレス信号ＡＤ８１、ＡＤ８２，ＡＤ８３を選択的にチップ内に供給することにより、任意のチップをデコードしている。すなわち、第１の実施形態のように、チップを選択するための論理回路を用いず、配線構造を代えることにより、チップを選択可能としている。

先ず、チップ８−１〜８−４の共通構成について、チップ８−１を用いて説明する。チップ８−１の一方面には、複数の端子２１−１〜２１−６が配置されている。これら端子２１−１〜２１−６に貫通ビア２２−１〜２２−６の一端が接続されている。貫通ビア２２−１〜２２−６は配線層１２及びシリコン基板１１を貫通し、貫通ビア２２−１〜２２−６の他端は、シリコン基板１１の他方面から露出している。なお、端子２１−１〜２１−６からシリコン基板１１の他方面まで貫通ホールが形成され、この貫通ホールを導電体で埋めるようにして貫通ビアビア２２−１〜２２−６を接続しても良い。

また、チップ８−１の一方面において、端子２１−２と２１−３の間には、配線層２３−１がそれぞれ配置され、配線層２１−４と２１−５の間には、配線層２３−２が配置され、配線層２１−６の近傍には、配線層２３−３が配置されている。

ＮＭＯＳＮ２５はシリコン基板１１の一方面側に配置され、例えば、最下層の配線層をゲート電極としている。ＮＭＯＳＮ２５の一端は配線層２３−３に電気的に接続され、他端は接地されている。このＮＭＯＳＮ２５のゲート電極には、論理レベル“１”の信号が供給され、ＮＭＯＳＮ２５はチップ８−１の動作時にはオンとされている。このＮＭＯＳＮ２５は、高抵抗のトランジスタ、すなわち、駆動能力の弱いトランジスタであり、このトランジスタを介して漏れ電流が生じていても、チップの動作にほとんど影響しない。

尚、信号Ａ８〜Ｆ８は、４チップに共通して与えられる信号であり、これらの信号は配線層２１−１に供給される。図１３において、配線層２１−１は、便宜上１つのみを示しているが、実際には複数本が存在している。

信号Ｓ８１、Ｓ８２は、チップ外部から入力される信号、又は出力される信号、或いは入出力共用信号である。この信号Ｓ８１、Ｓ８２は、配線層２１−２、２１−３、貫通ビア２２−４、２２−５を介して各チップ８−１〜８−４に入出力される。アドレス信号ＡＤ８１，ＡＤ８２，ＡＤ８３は、チップ８−１〜８−４をデコードするための信号であり、配線層２１−４、２１−５、２１−６に供給される。

チップをデコードするための信号を生成するため、信号ＡＤ８１とＡＤ８２として、外部からそれぞれ論理レベル“１”と“０”のいずれかが供給される。また、信号ＡＤ８３として、外部から論理レベル“１”が供給される。

また、チップ８−４は、その上にさらにチップが積層されていないため、貫通ビアは省略することが可能である。チップ８−４において、貫通ビアを破線で示されているのは、省略可能であることを意味している。以降の図面においても破線の貫通ビアの意味は同様である。その結果、貫通ビアを形成するプロセスを省略することができ、半導体装置を早く製造することが可能となる。

第２の実施形態は、２つの異なるチップアドレス選択方法を含んでいる。第１のチップアドレス選択方法は、アドレス信号ＡＤ８１、ＡＤ８２を用いる方式であり、第２のチップアドレス選択方法は、アドレス信号ＡＤ８３を用いる方式である。なお、便宜上、２つの異なるチップアドレス選択方法を示しているが、各チップにおいていずれか１つのチップアドレス選択方法を有していれば良い。また、第１、第２のチップアドレス選択方法とも、配線層２１−２〜２１−６と配線層２３−１〜２３−３との接続状態を変更することにより、チップをデコードする。接続状態の変更は、配線層を形成する際、例えばウェハのマスクパターンを変更することにより実施することが可能である。なお、配線層２３−２、２３−３は第１の実施形態に示した、論理回路（インバータ回路１５、ＸＯＲ回路１６など）に接続されている。

（第１のチップアドレス選択方法）
第１のチップアドレス選択方法において、チップ８−１の場合、配線層２１−２と配線層２３−１が配線層２４−１により接続され、配線層２１−４と配線層２３−２が配線層２４−２により接続されている。このため、信号Ｓ８１が論理回路との間で入出力可能とされ、アドレス信号ＡＤ８１（“１”）が論理回路に供給される。

チップ８−２の場合、配線層２１−２と配線層２３−１が配線層２４−１により接続され、配線層２１−５と配線層２３−２が配線層２４−２により接続されている。このため、信号Ｓ８１が内部回路との間で入出力可能とされ、アドレス信号ＡＤ８２（“０”）が内部回路に供給される。

チップ８−３の場合、配線層２１−３と配線層２３−１が配線層２４−１により接続され、配線層２１−５と配線層２３−２が配線層２４−２により接続されている。このため、信号Ｓ８２が内部回路との間で入出力可能とされ、アドレス信号ＡＤ８１（“１”）が内部回路に供給される。

チップ８−４の場合、配線層２１−３と配線層２３−１が配線層２４−１により接続され、配線層２１−５と配線層２３−２が配線層２４−２により接続されている。このため、信号Ｓ８２が内部回路との間で入出力可能とされ、アドレス信号ＡＤ８２（“０”）が内部回路に供給される。

（第２のチップアドレス選択方法）
一方、第２のチップアドレス選択方法において、各チップの配線層２３−３には、チップ８−１の動作時には導通状態で、駆動能力の弱いＮＭＯＳＮ２５が接続されている。チップ８−１と８−３の配線層２１−６と配線層２３−３は配線層２４−３により接続され、チップ８−２と８−４の配線層２１−６と配線層２３−３は接続されていない。また、配線層２１−６に供給されるアドレス信号ＡＤ８３として、外部から論理“１”が供給される。

この状態において、配線層２１−６と２３−３が配線層２４−３により接続されているチップ８−１と８−３の場合、配線層２４−３、２３−３を介してチップの論理回路に“１”が供給される。このとき、ＮＭＯＳＮ２５がオンとなっているが、ＮＭＯＳＮ２５は駆動能力の弱いトランジスタであるため、チップの論理回路に“１”が供給される。また、配線層２１−６と２３−３が接続されていないチップ８−２と８−４の場合、配線層２３−３の電位は、ＮＭＯＳＮ２５に引かれてほぼ接地電圧と等しくなる。その結果、配線層２３−３に供給される信号は“０”となり、配線層２３−３を介してチップ８−２と８−４の内部回路に“０”が供給される。

配線層２１−４、２１−５と配線層２３−２との配線を切り換える第１のチップアドレス選択方法の場合、２つのアドレス信号ＡＤ８１、ＡＤ８２を用いて“１”と“０”をチップ内に生成した。

しかし、配線層２１−６と、ＮＭＯＳＮ２５が接続された配線層２３−３を配線層２４−３で接続する第２のチップアドレス選択方法の場合、１つのアドレス信号ＡＤ８３により、“１”と“０”をチップ内に生成することが可能である。

尚、５つ以上のチップが積層された半導体装置において、チップアドレスをデコードする際、第１のチップアドレス選択方法を複数用いてもよいし、第１のチップアドレス選択方法を複数用いてもよい。

また、第２のチップアドレス選択方法に、図３乃至図１１に示す選択回路１７を適用し、信号Ｓ８１、Ｓ８２を配線層２３−３の信号より、選択的に切り替えることも可能である。

上記第２の実施形態の第１のチップアドレス選択方法によれば、アドレス信号等の信号を伝達する２つの配線層の一方と、内部回路に接続された配線層との接続を切り換えることにより、アドレス信号等の信号を選択している。このため、論理回路を設ける必要がないため、回路構成を簡単化することが可能である。

また、第２のチップアドレス選択方法によれば、アドレス信号が供給される配線層と、常時オン状態で駆動能力の弱いトランジスタが接続された配線層とを選択的に接続している。このため、１つのアドレス信号により複数のチップを選択することが可能である。

（第１の変形例）
図１４は、第２の実施形態の第１の変形例を示している。図１３においてチップアドレスの選択を変更する場合、配線層を形成するためのマスクパターンを変更した。

これに対して、図１４に示す変形例は、チップ間を接続する接合層において、接合層の接合状態を変更することで行う場合の例であり、本質的には図１３と同様である。

本変形例において、配線層２３−１〜２３−３はチップ９−１の一方面において露出している。すなわち、配線層２３−１〜２３−３は端子と見なすこともできる。

すなわち、各チップ９−１〜９−４に配置された端子２１−１〜２１−６の上には、バンプ１４−１〜１４−６が設けられている。

チップ９−１において、端子２１−２、４、６と２３−２、４、６７は、それぞれ接続層２７−２、４、６によりそれぞれ接続されている。

他のチップにおいても、図示するように、接続層間が接続層により選択的に接続されている。

上記変形例によれば、再配線層２７により端子２１と配線層２３を接続している。すなわち、信号Ｓ６１，Ｓ６２、アドレス信号が供給される接続層と内部回路が接続される接続層との接続関係をチップ製造後に変化させている。このため、第２の実施形態のように、ウェハのマスクパターンを変更する必要がないため、製造コストを低減することが可能である。

また、再配線層２７ではなく、バンプ１４により端子２１と配線層２３を接続することも可能である。その結果、再配線層を形成する必要が無くなるため、さらにコストを低減することが可能である。

（第２の変形例）
図１５は、第２の実施形態の第２の変形例を示している。第２の変形例は、選択回路を制御するデコード信号を発生させる論理回路に第１のチップアドレス選択方法を適用したものである。

第２の変形例において、各チップ８−１〜８−４には、信号Ｓ６１，Ｓ６２を選択する選択回路１７と、選択回路１７の制御信号を生成するアドレス選択部２８−Ｓが設けられている。このアドレス選択部２８−Ｓは、第１のチップアドレス選択方法と同様の構成であり、配線層２１−４と２１−５の一方と、配線層２３−２とを配線層２４−２により接続するものである。配線層２４−２の形成位置は、マスクパターンにより変更される。

選択回路１７はアドレス選択部２８−Ｓの出力信号（デコード信号）に基づき制御される。このため、選択回路１７を用いて、信号Ｓ６１、Ｓ６２の入出力を制御することが可能である。このため、デコード信号を発生させる論理回路を設ける必要がないため、回路構成を簡単化することが可能である。

なお、図１５には、第１のチップアドレス選択方法によるアドレス発生部２８−Ｃが示されている。このアドレス発生部２８−Ｃは、第１の実施形態と同じ構成であっても良いし、第２のチップアドレス選択方法によるものでも有って良い。

（第３の変形例）
図１６は、第２の実施形態の第３の変形例を示している。

第３の変形例は、選択回路を制御するデコード信号を生成する第１のアドレス選択部３０と、チップを選択する第２のアドレス選択部３１を有している。第１、第２のアドレス選択部３０、３１は、共に第２のチップアドレス選択方法の構成を有している。

第１のアドレス選択部３０は、１つのアドレス信号ＡＤ１１をデコードする。すなわち、第１のアドレス選択部３０において、各チップ１１−１〜１１−４の配線層２１−４と接地間には、各チップ１１−１〜１１−４が動作状態の時オン状態とされ、駆動能力が弱いＮＭＯＳＮ２５−１が設けられている。

また、第２の実施形態において、第２のチップアドレス選択方法は、マスクパターンを変更することにより、アドレス信号を選択した。これに対して、第３の変形例は、貫通ビアをバンプ１４の有無によって端子に接続するか、しないかによりアドレス信号を選択する。

すなわち、チップ１１−１の貫通ビア２２−４とチップ２２−１の配線層２１−４は、接続層２７−４により電気的に接続されている。これに対して、チップ１１−１の貫通ビア２２−４とチップ１１−３の配線層２１−４の間には、絶縁膜３２が形成されている。また、絶縁膜３２はチップ１１−２とチップ１１−３を接続する絶縁性の接着層ＤＡＦの一部で有っても良いし、絶縁膜３２の代わりにエアギャップが形成されていても良い。このため、チップ１１−１の貫通ビア２２−４とチップ１１−３の配線層２１−４は、電気的に非接続である。

したがって、チップ１１−１の配線層２１−４に供給されるアドレス信号ＡＤ１１−１が“１”レベルである場合、絶縁膜３２より下方に位置するチップ１１−１、１１−２の配線層２１−４からは“１”が論理回路に出力され、絶縁膜３２より上方に位置するチップ１１−３、１１−４の配線層２１−４からは“０”が論理回路に出力される。これら配線層２１−４から出力される信号は、デコード信号として対応するチップの選択回路１７に供給される。

一方、第２のアドレス選択部３１は、２つのアドレス信号ＡＤ１１−２、１１−３をデコードする。すなわち、チップ１１−１の配線層２１−５、２１−６と接地間には、ＮＭＯＳＮ２５−２、Ｎ２５−３がそれぞれ接続されている。これらＮＭＯＳＮ２５−２、Ｎ２５−３は、各チップが動作時においてオン状態で駆動能力が弱いトランジスタである。

さらに、配線層２１−５と２１−６の相互間には、ＸＯＲ回路１６の入力端が接続されている。このＸＯＲ回路１６の出力端はチップ１１−１の内部回路に接続されている。

また、チップ１１−１の貫通ビア２２−６と、チップチップ１１−２の配線層２１−６との間には、絶縁膜３２が設けられ、チップ１１−３の貫通ビア２２−５と、チップチップ１１−４の配線層２１−５との間には、絶縁膜３２が設けられている。このため、チップ１１−１の配線層２１−５に“１”レベルのアドレス信号ＡＤ１１−２が供給された場合、チップ１１−１〜１１−３の配線層２１−５は、“１”レベルとなり、チップ１１−４の配線層２１−５は、“０”レベルとなる。また、チップ１１−１の配線層２１−６に“１”レベルのアドレス信号ＡＤ１１−３が供給された場合、チップ１１−１の配線層２１−５は、“１”レベルとなり、チップ１１−２〜１１−４の配線層２１−５は、“０”レベルとなる。

各チップ内のＸＯＲ回路１６は、配線層２１−５と２１−６のレベルを論理演算し、チップを選択するデコード信号を生成する。ＸＯＲ回路１６から出力されるデコード信号はチップの内部回路に供給される。

上記第３の変形例によれば、第２のチップアドレス選択方法を用いて、適確にチップを選択することが可能である。

しかも、貫通ビアと配線層との間の接続層を絶縁膜としてアドレスを切り換えることができるため、低コスト化が可能である。

尚、図１６において、絶縁膜３２より上方に位置する貫通ビアは、絶縁膜３２より下方に位置する貫通ビアと電気的に接続されていない。このため、点線で示すように、絶縁膜３２より上方に位置する貫通ビアは、省略することが可能である。

また、貫通ビアの一端がチップの途中に存在することなく、チップ全体を貫通している。その結果、貫通ビアの製造が簡略化され、半導体装置を早く製造することができる。

（第３の実施形態）
図１７（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置を示すものである。第１、第２の実施形態において、例えば４つチップを積層した場合、デコード信号が“０”が２チップ、“１”が２チップであり、特定の１チップに“１”または“０”を出力することができなかった。一方、第３の実施形態は、第１、第２の実施形態に示すデコード回路により生成されたデコード信号Ｃ１２（例えば、図１２のｏｕｔ１１〜ｏｕｔ８１），Ｄ１２（例えば、図１２のｏｕｔ１２〜ｏｕｔ８２）を用いて、任意のチップに、他のチップとは異なる論理状態を生成させる回路である。

なお、デコード信号Ｃ１２、Ｃ１３は図１２のｏｕｔ１３〜ｏｕｔ８３、ｏｕｔ１４〜ｏｕｔ８４を用いても良く、第２の実施形態における第１または第２のチップアドレス選択方法を用いて生成した信号を用いても良い。

図１７（ａ）〜（ｄ）は、全て同じ回路で形成されているが、チップの外部から供給されるアドレス信号Ａ１２，Ｂ１２が異なっている。簡単のため、図１７（ａ）の場合について説明する。

積層されたチップには、第１、第２の実施形態において生成されたデコード信号Ｃ１２，Ｄ１２の他に、任意のチップを選択するためのアドレスＡ１２，Ｂ１２が入力されている。各チップは全て同じ回路構成であり、アドレス信号Ａ１２とチップデコード信号Ｃ１２を論理演算するＸＯＲ回路１６−４と、アドレス信号Ｂ１２とチップデコード信号Ｄ１２を論理演算するＸＯＲ回路１６−５と、これらのＸＯＲ回路１６−４、１６−５の出力を論理演算するＮＯＲ回路４１から構成される。

最下部のチップに供給されたアドレス信号Ａ１２，Ｂ１２は、各チップの貫通ビアを介して最上部のチップに供給される。すなわち、各チップには、同じアドレス信号Ａ１２，Ｂ１２が供給される。

アドレス信号Ａ１２，Ｂ１２は積層されたチップの全てに供給されるが、アドレス信号Ａ１２．Ｂ１２とチップデコード信号Ｃ１２，Ｄ１２とを、ＸＯＲ回路１６−４、１６−５とＮＯＲ回路４１とで演算することにより、図示するように、任意のチップのＮＯＲ回路４１の出力信号を“１”にすることができる。

図１７（ａ）に示す例の場合、アドレス信号Ａ１２，Ｂ１２が“０”，“０”の場合であり、積層された４つのチップの最上段のＮＯＲ回路４１からのみ“１”が出力される。

図１７（ｂ）（ｃ）（ｄ）に示すように、同一のチップデコード信号Ｃ１２，Ｄ１２に対して、アドレス信号Ａ１２，Ｂ１２の組み合わせを変えることにより、ＮＯＲ回路４１から“１”を出力させるチップを制御することができる。

第３の実施形態によれば、各チップ内に、ＸＯＲ回路１６−４、１６−５、及びＮＯＲ回路４１を設けることにより、チップデコード信号Ｃ１２，Ｄ１２とアドレス信号Ａ１２，Ｂ１２を用いて、任意のチップに、他のチップとは異なる論理状態を生成することが可能である。

（第１の変形例）
図１８（ａ）（ｂ）（ｃ）（ｄ）は、第３の実施形態の変形例を示すものであり、図１７（ａ）（ｂ）（ｃ）（ｄ）に示すＮＯＲ回路４１をＮＡＮＤ回路４２に変更した場合を示している。本変形例によっても第３の実施形態と同様の効果を得ることが可能である。

（第２の変形例）
図１９(ａ)〜（ｐ）は、図１７、１８よりも更に積層されるチップ数が増えた場合におけるチップ選択状態を表したものである。図１９は、例えば１６枚のチップが積層された場合でもチップが選択できるような場合を示している。

表の左側のＡ，Ｂ，Ｃ，Ｄは図１７、図１８に示すチップデコード信号と同様の手法で生成したチップデコード信号である。例えば、Ａ〜Ｄはそれぞれ図１２のｏｕｔ１１〜ｏｕｔ８１、ｏｕｔ１２〜ｏｕｔ８２、ｏｕｔ１３〜ｏｕｔ８３、ｏｕｔ１４〜ｏｕｔ８４を用いることができる。Ｗ，Ｘ，Ｙ，Ｚは、図１７、図１８に示すアドレス信号に相当する。図１７、１８に示す例では２つのアドレス信号Ａ１２、Ｂ１２しか開示されていないが、同様の手法によりアドレス信号の入力を増やせば良い。第２の変形例は、積層されるチップ数が増加しているため、アドレス信号が図１７、図１８に示す２ビットから４ビットに拡張されている。

ＷはＡと共にＸＯＲ回路に供給され、ＸはＢと共にＸＯＲ回路に供給され、ＹはＣと共にＸＯＲ回路に供給され、ＺはＤと共にＸＯＲ回路に供給される。さらに、この４つのＸＯＲ回路の出力信号がＮＯＲ回路、又はＮＡＮＤ回路に供給され、ＮＯＲ回路、又はＮＡＮＤ回路から出力信号が得られる。図１９(ａ)〜（ｐ）は、ＮＯＲ回路による演算結果を示している。

このように、積層されるチップの数が変わっても、図１７、図１８に示す手法を用いることにより、アドレス信号Ｗ，Ｘ，Ｙ．Ｚの値を変えることにより、選択されるチップを変えることができる。

例えば、図１２では８枚のチップを積層している。ここで、後述する冗長チップとしてチップを１個追加した場合は、９枚のチップを積層することになる。すなわち、９個のチップを選択する必要がある。この場合、８枚のチップを選択できる構成では不十分である。そこで、８枚のチップを積層しても、８枚より多いチップを選択できるような選択手法が必要である。第２の変形例によれば、８枚のチップを積層した場合であっても、各チップにインバータ回路を１個、論理回路を３個、を配置することにより、８枚より多いチップを選択することを可能としている。

（第３の変形例）
図２０（ａ）〜（ｅ）は、第３の実施形態の第３の変形例を示すものであり、図３に示すチップデコードと、図１９（ａ）〜（ｐ）に示すチップ選択方法を用いたチップキル(chip kill)アドレスのシフト方式を示すものである。チップキルとは、積層されたチップに例えば不良が生じている場合、不良を含むチップを他のチップから切り離すことを意味する。但し、この場合、アドレス信号は、不良を含むチップより上方に位置するチップに送る必要がある。このため、各チップには、アドレス信号を通過可能とする回路が設けられている。

図２０（ａ）〜（ｅ）は、同一構成であるため、図２０（ａ）を用いて構成について説明する。各チップの構成は、基本的に図３に示す構成と同様である。図３と異なるのは、アドレス信号を通過させる回路である。すなわち、チップ６−１においてインバータ回路１５の入力端と端子１３−１０との間には転送ゲートＴ７１が接続され、インバータ回路１５の出力端と端子１３−１０との間には転送ゲートＴ７２が接続されている。ＸＯＲ回路１６の一方入力端はインバータ回路１５の出力端が接続され、他方入力端と端子１３−９との間には転送ゲートＴ７３が接続され、ＸＯＲ回路１６の出力端と端子１３−９との間には転送ゲートＴ７４が接続されている。

チップ選択信号Kill１は、例えば図１９（ａ）〜（ｐ）で生成したチップ選択信号（ＮＯＲ回路の出力信号）であり、この信号とインバータ回路Ｉ６２により反転された信号とにより、転送ゲートＴ７１とＴ７２は、相補的に動作され、転送ゲートＴ７３とＴ７４も、相補的に動作される。チップ選択信号Kill１が“０”である場合、転送ゲートＴ７１とＴ７３がオフされ、転送ゲートＴ７２とＴ７４がオンとされる。このため、図２０（ａ）に示すチップ６−１は、図３と同様に動作する。

一方、チップ選択信号Kill１が“１”である場合、転送ゲートＴ７１とＴ７３がオンとされ、転送ゲートＴ７２とＴ７４がオフとされる。このため、端子１３−５と端子１３−１０が転送ゲートＴ７１により接続され、端子１３−４と端子１３−９が転送ゲートＴ７３により接続される。したがって、端子１３−５、１３−４に供給されたアドレス信号Ｅ１４，Ｆ１４は、転送ゲートＴ７１，Ｔ７３を介して端子１３−１０、１３−９に転送され、さらに貫通ビアを介してチップ６−２に転送される。

図２０（ａ）〜（ｅ）において、端子１３−５、１３−４に供給されるアドレスＥ１４，Ｆ１４は、図３に示すチップデコード信号を生成するためのアドレス信号ＡＤ６１，ＡＤ６２と同じ信号である。図２０（ａ）〜（ｅ）は、アドレス信号Ｅ１４，Ｆ１４が“０”“０”において、図１９（ａ）〜（ｐ）で生成したチップ選択信号（ＮＯＲ回路の出力信号）が“１”になった場合における、各チップのアドレス割り付けを示している。

上記第３の変形例によれば、各チップにアドレス信号Ｅ１４，Ｆ１４の転送を制御する転送ゲートＴ７１〜Ｔ７４を設け、これら転送ゲートＴ７１〜Ｔ７４をチップ選択信号Killｎ（ｎ＝１〜５）で制御している。このため、特定のチップに欠陥などが生じて正常に動作しない場合、そのチップを不活性として、積層したチップの動作から除外した場合においても、アドレス信号を除外されたチップより上方のチップに転送することができる。

ここで、全チップが正常に動作する場合、積層方向における最上層のチップにチップ選択信号Killｎを“１”にすることが好ましい。積層方向において下層のチップの方が、信号が早く転送されるため、高速動作を可能とすることができる。

（第４の変形例）
図２１は、第３の実施形態の第４の変形例を示すものであり、図２０とは異なる手法でチップ選択信号を生成する例を示している。

図２１は、除外するチップを選択するチップキル指定アドレス信号（チップ選択信号）Ａ，Ｂを有し、積層された複数のチップ１５−０〜１５−４のうち、外部端子に一番近いチップ１５−０に直接、そのチップを不活性にするか、活性にするかを切り替える信号を与えることを特徴とする。

さらに、冗長チップ指定信号が“１”である場合、そのチップは、冗長チップとして機能する。図２１の場合、チップ１５−０の端子５１−６のみが外部（コントローラ、または、インターフェイスチップ）から供給される冗長チップ指定信号により“１”レベルに設定されている。このため、チップ１５−０は、冗長チップとして機能する。

ここで、チップキルイネーブル信号は、チップキル指定アドレス信号の入力を有効にするか、無効にするかの信号である。例えば、チップキルイネーブル信号が“１”の場合、チップキル指定アドレス信号の入力は有効であり、チップキルイネーブル信号が“０”の場合、チップキル指定アドレス信号の入力は無効である。

各チップは、冗長制御回路５２を有している。この冗長制御回路５２は、後述するように、第１、第２の実施形態に示す方法により生成されたチップアドレス（各チップの右側に記載した“０”と“１”の数字の組み合わせ）と、チップキル指定アドレス信号Ａ，Ｂとを比較し、これらが一致した場合、チップキル信号ＭＡＢを出力する比較回路、及び冗長チップ指定信号に基づきチップキル指定アドレス信号Ａ，Ｂを取り込み、チップキル指定アドレス信号Ａ，Ｂをチップデコードアドレスとするデコード回路を含んでいる。

冗長制御回路５２により発生されたチップキル信号ＭＡＢは、スイッチ（ＳＷ−Ｐ）５３とスイッチ（ＳＷ−Ｓ）５４を制御する。スイッチ５３は、端子５１−２から内部回路への電源供給を制御するスイッチであり、スイッチ５４は、内部回路と端子５１−１との間で信号の入出力を制御するスイッチである。これらスイッチ５３、５４は、チップキル信号ＭＡＢによりオフとされ、該当チップを外部電源、及び信号から電気的に切り離すことができ、冗長チップによる代替も行うことができる。

例えばチップ１５−０に供給される冗長チップ指定信号が“０”である場合、チップ１５−０は、不活性とされ、外部電源、信号から電気的に切り離される。すなわち、端子５１−６が外部端子に接続されていないチップ１５−１〜１５−５は自動的に活性とされることになる。

一方、図２１に示すように、外部（コントローラ、又は、インターフェイスチップ）からチップ１５−０に供給される冗長チップ指定信号が“１”である場合、チップ１５−０は、冗長チップとして活性化され、チップキル指定アドレス信号Ａ，Ｂを取り込み、チップキル指定アドレス信号Ａ，Ｂをチップデコードアドレスとする。なお、チップが正常か異常かは、テスト工程において判別され、チップが異常であった場合はＲＯＭヒューズなどにチップが異常である情報を記録する。コントローラ、又は、インターフェイスチップは、ＲＯＭヒューズの情報から、チップが正常であるか異常であるか判断する。ここで、チップが異常で合った場合に、コントローラ、又は、インターフェイスチップは該チップに冗長チップ指定信号が“１”を供給する。

図２０は、図２１に示すような、チップを外部電源、信号から電気的に切り離す回路を示していないが、“１”がアサインされたチップに図２１と同様にチップを不活性化する回路設けることにより、図２１と同様にチップの冗長切り替えを行うことができる。

（第５の変形例）
図２２は、第３の実施形態の第５の変形例を示すものであり、第４の変形例に第１の実施形態を適用した場合である。すなわち、貫通ビアがシリコン基板１１内にのみ形成され、チップ内の配線により上層のチップに接続されるタイプの例を示している。この構成によっても図２１に示す第４の変形例と同様の効果を得ることができる。

（冗長制御回路の例）
図２３は、図２１、図２２に示す冗長制御回路５２の一例を示している。

冗長制御回路５２は、前述したように、比較回路５２−１とデコード回路５２−２を含んでいる。比較回路５２−１は、チップアドレスＡ、Ｂとチップキル指定アドレス信号Ａ、Ｂとを比較し、これらが一致した場合、チップキル信号ＭＡＢを出力する。ここで、信号ＶＰはチップに内部電源を供給する信号であり、信号Ｓ１はライトイネーブルＷＥなどの共通信号である。

チップキル信号ＭＡＢは、冗長チップ指定信号及びチップキルイネーブル信号とともに外部信号切替回路５５を構成する論理回路５５−１に供給される。論理回路５５−１は、冗長チップ指定信号及びチップキルイネーブル信号に基づき、チップキル信号ＭＡＢをスイッチ（ＳＷ−Ｐ）５３とスイッチ（ＳＷ−Ｓ）５４に供給する。すなわち、論理回路５５−１は、チップキルイネーブル信号が“１”で冗長チップ指定信号が“０”の場合、チップキル信号ＭＡＢをスイッチ（ＳＷ−Ｐ）５３とスイッチ（ＳＷ−Ｓ）５４に供給し、チップキルイネーブル信号が“１”で冗長チップ指定信号が“１”の場合、チップキル信号ＭＡＢをスイッチ（ＳＷ−Ｐ）５３とスイッチ（ＳＷ−Ｓ）５４に供給しない。

このため、図２１に示すように、チップ１５−０の冗長チップ指定信号が“１”の場合、チップ１５−０において、チップキル信号ＭＡＢはスイッチ（ＳＷ−Ｐ）５３とスイッチ（ＳＷ−Ｓ）５４に供給されず、スイッチ（ＳＷ−Ｐ）５３とスイッチ（ＳＷ−Ｓ）５４はオン状態に保持され、チップ１５−０は、活性化され、冗長チップとして機能する。

また、例えばチップ１５−１のように、冗長チップ指定信号が“０”のチップは、チップキル信号ＭＡＢによりスイッチ（ＳＷ−Ｐ）５３とスイッチ（ＳＷ−Ｓ）５４がオフとされ、チップ１５−１が不活性化される。

また、チップキルイネーブル信号が“１”である場合、チップキル信号ＭＡＢがマスクされる。

デコード回路５２−２は、冗長チップ指定信号に基づきチップキル指定アドレス信号Ａ，Ｂを取り込み、チップキル指定アドレス信号Ａ，Ｂをチップデコードアドレスとして出力する。すなわち、デコード回路５２−２は、チップアドレスＡ，Ｂが供給される複数に転送ゲートＴ８１，Ｔ８２，Ｔ８３，Ｔ８４を有している。

チップ１５−１〜１５−４のように、冗長チップ指定信号が“０”の場合、転送ゲートＴ８１、Ｔ８３がオンとされ、チップアドレスＡがデコード信号ＡＤ＿Ａとして出力され、チップアドレスＢがチップのデコード信号ＡＤ＿Ｂとして出力される。このデコード信号ＡＤ＿Ｂは、オン状態の転送ゲートＴ８５を介して出力される。この転送ゲートＴ８５は、スイッチ（ＳＷ−Ｐ）５３とスイッチ（ＳＷ−Ｓ）５４同様にチップキル信号ＭＡＢにより制御される。すなわち、論理回路５５−１から出力されるチップキル信号ＭＡＢが“０”の場合、転送ゲートＴ８５はオンとされ、チップキル信号ＭＡＢが“１”の場合、転送ゲートＴ８５はオフとされる。

また、冗長チップ指定信号が“１”の場合、転送ゲートＴ８２、Ｔ８４がオンとされ、チップキル指定アドレス信号Ａがデコード信号ＡＤ＿Ａとして出力され、チップキル指定アドレス信号Ｂが転送ゲートＴ８５を介してチップのデコード信号ＡＤ＿Ｂとして出力される。

尚、図２３において、デコード信号ＡＤ＿Ａは、図２１、図２２には図示せぬ外部又はインターフェイスチップから供給される信号Ｃ１、Ｃ２をチップ内部に取り込むための信号である。信号Ｃ１、Ｃ２は、デコード信号ＡＤ＿Ａ及び反転された信号ＡＤ＿Ａにより制御されるスイッチＳＷ−Ｃにより、内部信号Ｃ＿ｉｎｔとしてチップ内に供給される。

図２４は、図２３の具体的な動作を示す図である。図２４の左図はチップキルイネーブル信号を有効にした場合であり、図２４の右図はチップキルイネーブル信号を無効にした場合である。例えば、冗長チップ以外が全正常なチップで有った場合、不良解析などの場合にチップキルイネーブル信号を無効にする。

図２４の左図において、Ｃａｓｅ１は、Ｓｔａｃｋ＃４のチップが異常チップである。この場合、Ｓｔａｃｋ＃４のチップには内部電源が供給されず、チップ内発生アドレスは冗長チップに置き換えられる。

Ｃａｓｅ２は、Ｓｔａｃｋ＃３のチップが異常チップである。この場合、Ｓｔａｃｋ＃３のチップには内部電源が供給されず、チップ内発生アドレスは冗長チップに置き換えられる。

Ｃａｓｅ３は、Ｓｔａｃｋ＃２のチップが異常チップである。この場合、Ｓｔａｃｋ＃２のチップには内部電源が供給されず、チップ内発生アドレスは冗長チップに置き換えられる。

Ｃａｓｅ１は、Ｓｔａｃｋ＃１のチップが異常チップである。この場合、Ｓｔａｃｋ＃１のチップには内部電源が供給されず、チップ内発生アドレスは冗長チップに置き換えられる。

図２４の右図では、冗長チップには内部電源が供給されず、チップ内発生アドレスは変更されない。

（第４の実施形態）
図２５は、第４の実施形態を示すものであり、第１乃至第３の実施形態において説明した積層チップをパッケージ基板に配置した構造を示している。図２５では第１の実施形態のようにシリコン基板１１のみに貫通ビアが形成された場合を例に挙げて説明する。

積層された４つのチップ１７−１〜１７−４の下に、再配線層１７−Ａ０が配置されている。この再配線層１７−Ａ０に、最下部のチップ１７−０に積層された１７−１〜１７−４の貫通ビアが電気的に接続される。なお、再配線層１７−Ａ０は複数のパターン配線２７からなり、１７−１〜１７−４の貫通ビアがそれぞれ１つの再配線層１７−Ａ０のパターン配線２７に接続されている。

再配線層１７−Ａ０は複数のパターン配線２７（例えば、再配線により形成）を有している。このパターン配線２７により、チップ１７−１〜１７−４の貫通ビアＶ１７−１〜Ｖ１７−４とチップ１７−０（以下、インターフェイスチップと称す）のそれぞれの端子１３との接続を可能とする。複数のパターン配線２７はインターフェイスチップ１７−０の端子１３とバンプ１４に電気的に接続されている。ここで、絶縁膜ＰＡＳ内の端子１３とバンプ１４の積層方向における位置がずれている。また、バンプ１４はチップ１７−１の貫通ビアＶ１７−１と電気的に接続されている。すなわち、この再配線層１７−Ａ０は、チップ１７−１の貫通ビアとインターフェイスチップ１７−０の配線層との積層方向における位置が異なっている場合においても、これら貫通ビアと配線層との接続を可能とする機能を有している。

最下部のインターフェイスチップ１７−０は、複数の貫通ビアＶ１７を介してパッケージ基板６１の複数の端子６２に接続されている。インターフェイスチップ１７−０は、パッケージ外部に対し信号を入出力し、入力された値を演算して、あるいは直接、積層されたチップ１７−１〜１７−４に伝達する。さらに、チップ１７−１〜１７−４から出力された信号を受け取る機能も有している。前述のチップデコード信号、チップ選択信号は、インターフェイスチップ１７−０を介して積層されたチップ１７−１〜１７−４に伝達される。

図２５において、インターフェイスチップ１７−０は、シリコン基板１１が下側で、配線領域１２を上側に配置した状態において、貫通ビアＶ１７をパッケージ基板６１の端子６２に接続している。

しかし、インターフェイスチップ１７−０のシリコン基板１１を下側とし、配線領域１２を上側に配置した状態において、インターフェイスチップ１７−０をパッケージ基板６１に接続することも可能である。なお、回路Ａ、Ｂは任意の回路であり、例えば周辺回路などである。

第４の実施形態によれば、複数のチップ１７−１〜１７−４とインターフェイスチップ１７−０との間に再配線層１７−Ａ０を配置している。このため、例えば複数のチップ１７−１〜１７−４の貫通ビアの位置とインターフェイスチップ１７−０の配線層の位置が異なる場合においても、これらを接続することができる。

（第１の変形例）
さらに、図２６に示す第１の変形例のように、チップ１７−１〜１７−４の全てをシリコン基板１１が上側で配線領域１２を下側とした状態において、再配線層１７−Ａ０を介してインターフェイスチップ１７−０に接続することも可能である。

なお、このインターフェイスチップ１７−０のインターフェイス機能は、チップ１７−１が兼用しても良い。その場合、インターフェイスチップ１７−０を除くことができる。

（第２の変形例）
図２７は、第２の変形例を示すものであり、チップの向き、積層されたチップ間の接続は図２５と同様である。しかし、最下段のインターフェイスチップ１８−０と、その上の積層されたチップ１８−１との間に再配線層が無く、チップ１８−１の貫通ビアＶ１８がインターフェイスチップ１８−０の配線層６４に接続されている。

図２７において、インターフェイスチップ１８−０のシリコン基板１１は、パッケージ基板６１側にあるが、インターフェイスチップ１８−０の向きを反転させ、配線領域１２をパッケージ基板６１側にすることも可能である。

第２の変形例によれば、チップ１８−１の貫通ビアＶ１８とインターフェイスチップ１８−０の端子６４の位置が一致しているため、再配線層を除くことができる。このため、チップの組み立て構造を小型化することができる。

（第３の変形例）
さらに、図２８に示すように、積層されたチップ１８−１〜１８−４のシリコン基板の向きをパッケージとは反対側（上側）に向けることも可能である。

なお、インターフェイスチップ１８−０のインターフェイス機能は、チップ１８−１が兼用しても良い。その場合、インターフェイスチップ１８−０を除くことができる。

（第４の変形例）
図２９は、第４の変形例を示すものであり、図２８をさらに変形した例である。図２８は、積層されたチップ１８−１〜１８−４の他にインターフェイスチップ１８−０を配置した場合を示している。

これに対して、図２９は、積層されたチップ１８−１〜１８−４の他に２つのチップ１８−０Ａ、チップ１８−０Ｂを配置した場合を示している。これらのチップ１８−０Ａ、１８−０Ｂは、例えば一方がインターフェイスチップ、他方が例えばポンプ回路等を含む電源チップなど、専用のチップにより構成される。ポンプ回路を含むチップは、インターフェイスチップとは、製造プロセスが異なるため、インターフェイスチップとは、別のチップとするほうが、両方のチップに回路動作に見合った最適な製造プロセスを適用できる。このため、各チップの性能を改善することができる。

尚、図２９は、２つチップ１８−０Ａ、１８−０Ｂを配置する場合について説明したが、必要に応じてチップの数を増減することが可能である。

また、図２９において、チップ１８−０Ｂの出力信号は、積層されたチップ１８−１〜１８−４に設けられた回路Ｃを介して、次のチップへ信号を伝達する例を示したが、チップ１８−０Ｂからの出力信号を全チップで共通に使用することも可能である。なお、回路Ｃは任意の回路であり、例えば周辺回路などである。

さらに、チップ１８−１とチップ１８−０Ａ，１８−０Ｂとの間に、図２５に示すような再配線層１７−Ａ０を設けることが可能である。

（第５の変形例）
図３０は、第５の変形例を示すものであり、積層されたチップのみを用い、インターフェイスチップを用いない例を示している。

すなわち、積層されたチップのうち、例えばチップ１９−１がインターフェイス機能を有していれば、インターフェイスチップを省略でき、チップ１９−１をパッケージ基板６１に直接配置することができる。したがって、チップの組み立て構造を一層小型化することが可能である。

（第６の変形例）
図３１は、第６の変形例を示すものである。図３０は、各チップのシリコン基板１１、端子がパッケージ基板６１側に位置されている例であるのに対して、図３１は、各チップの配線領域１２がパッケージ基板６１側に位置されている例を示している。

（第７の変形例）
図３２は、第７の変形例を示すものである。図３２に示す半導体装置は、パッケージ基板６１の上に積層された複数のチップ２０−４、２０−３、２０−２、２０−１が配置され、チップ２０−１の上に再配線層２０−Ａ０が配置され、この再配線層２０−Ａ０の上にインターフェイスチップ２０−０が配置されている。このインターフェイスチップ２０−０は、配線領域において再配線層２０−Ａ０と接続され、この再配線層２０−Ａ０を介して積層されたチップ２０−１〜２０−４と接続されている。さらに、再配線層２０−Ａ０に設けられた複数のボンディングパッドＰ１とパッケージ基板６１に設けられた複数のボンディングパッドＰ２とがボンディングワイヤＷ１で接続されている。

図２５に示す構成の場合、積層チップ１７−１〜１７−４と、信号の入出力を行うインターフェイスチップ１７−０にも貫通ビアＶ１７を設け、チップ１７−０の貫通ビアＶ１７をパッケージ基板６１の端子６２に接続していた。しかし、図３２に示す構成の場合、インターフェイスチップ２０−０に貫通ビアを設ける必要がない。

再配線層２０−Ａ０には、インターフェイスチップ２０−０と積層チップ２０−１〜２０−４とを接続する配線、インターフェイスチップ２０−０や積層チップ２０−１〜２０−４とパッケージ基板６１を接続する複数の端子Ｐ１や、インターフェイスチップ２０−０や積層チップ２０−１〜２０−４の内部信号を接続するための配線を作ることも可能である。

尚、最下段のチップ２０−４は、パッケージ基板６１の端子６２と貫通ビアを用いて接続された例を示しているが、チップ２０−４の貫通ビアは必要に応じて省略することが可能である。

（第８の変形例）
図３３は、第８の変形例を示すものである。図３３に示す半導体装置は、貫通ビアによる積層されたチップ２１−１〜２１−４の接続と、再配線層２１−Ａ０、インターフェイスチップ２１−０、及びワイヤボンディングによる接続を組み合わせた例である。なお選択回路Ｃは、例えば第１または第２の実施形態の選択回路などである。

積層された複数のチップ２１−１〜２１−４間の接続は、図３２と同様である。しかし、図３２の場合、再配線層２０−Ａ０及びインターフェイスチップ２０−０が積層されたチップの上に配置されていたのに対して、図３３は、インターフェイスチップ２１−０及び再配線層２１−Ａ０がパッケージ基板６１と積層されたチップの間に配置されている。

すなわち、インターフェイスチップ２１−０は、パッケージ基板６１の上に配置され、インターフェイスチップ２１−０の上に再配線層２１−Ａ０が配置され、再配線層２１−Ａ０の上に積層されたチップの最下段のチップ２１−１が配置されている。再配線層２１−Ａ０の上面には、複数のボンディングパッドＰ１１、Ｐ１２が設けられ、パッケージ基板６１の上面には、複数のボンディングパッドＰ１３、Ｐ１４が設けられている。ボンディングパッドＰ１２とＰ１３はボンディングワイヤＷ１１により接続され、ボンディングパッドＰ１１とＰ１４はボンディングワイヤＷ１２により接続されている。

（第９の変形例）
図３４は、第９の変形例を示すものである。図３３に示す構成の場合、配線層にボンディングパッドＰ１１、Ｐ１２が形成されていた。これに対して、図３４の場合、インターフェイスチップ２２−０にボンディングパッドＰ１１、Ｐ１２が形成されている。その他の構成は、図３３と同様である。

（第１０の変形例）
図３５は、第１０の変形例を示すものである。図３５は、図３２の変形例であり、図３２の構成から再配線層２０−Ａ０を除いた構成である。

積層されたチップ２３−１〜２３−４は、インターフェイスチップ２３−０に設けられた貫通ビアＶ２３を介して接続される。インターフェイスチップ２３−０は、パッケージ基板６１にボンディングワイヤにより接続されている。すなわち、インターフェイスチップ２３−０の上面には複数のボンディングパッドＰ２１、Ｐ２２、Ｐ２３、Ｐ２４が設けられ、パッケージ基板６１にはボンディングパッドＰ２５、Ｐ２６、Ｐ２７、Ｐ２８が設けられており、ボンディングパッドＰ２５、Ｐ２６、Ｐ２７、Ｐ２８とボンディングパッドＰ２２、Ｐ２１、Ｐ２３、Ｐ２４は、ボンディングワイヤＷ２１、Ｗ２２、Ｗ２３、Ｗ２４によりそれぞれ接続されている。

（第１１の変形例）
図３６は、第１１の変形例を示すものである。図３６は、図３４を変形したものであり、積層されたチップ２４−１〜２４−４とインターフェイスチップ２４−０との間に配線層を介在しないで接続した構成を示している。インターフェイスチップ２４−０とパッケージ基板６１とはボンディングワイヤにより接続されている。すなわち、インターフェイスチップ２４−０の上面には複数のボンディングパッドＰ３１、Ｐ３２、Ｐ３３、Ｐ３４が設けられ、パッケージ基板６１にはボンディングパッドＰ３５、Ｐ３６、Ｐ３７、Ｐ３８が設けられており、ボンディングパッドＰ３５、Ｐ３６、Ｐ３７、Ｐ３８とボンディングパッドＰ３４、Ｐ３３、Ｐ３２、Ｐ３１は、ボンディングワイヤＷ３１、Ｗ３２、Ｗ３３、Ｗ３４によりそれぞれ接続されている。

（第１２の変形例）
図３７は、第１２の変形例を示すものである。図３７は、図３６のインターフェイスチップ２４−０とチップ２４−１を組み合わせ同一チップにすることにより、チップ２４−１を省略したものである。この構成によれば、図３６より一層チップ組み立て構造を小型化することが可能である。

第１２の変形例によれば、貫通ビアを適用するチップの数を少なくすることが可能であるため、製造コストを低減することが可能である。この場合、チップ２４−２とチップ２４−０の表面どうしが接合面となるのため、チップ２４−２とチップ２４−０の配線層はほぼミラー反転した位置となる。したがって、チップ間の接続を容易にするために、チップ２４−０はチップ２４−２〜２４−４のウェハの端子配置を反転させたミラーチップをベースにすることが好ましい。また、チップ２４−０のチップ２４−２〜２４−４に対する部分のマスクパターンをミラー反転させることにより設計効率を向上させることができる。

（第１３の変形例）
図３８は、第１３の変形例を示すものである。図３８は、図３７のシリコン基板１１と配線領域１２の位置を逆としたものである。その他の構成は図３７と同様である。

（第５の実施形態）
図３９（ａ）（ｂ）、図４０、図４１は、貫通ビアを用いて積層され複数のチップに不良が発生した場合において、不良が発生したチップを救済するための例を示している。

貫通ビアを用いて複数のチップを積層した後、複数のチップをテストした結果、不良のチップが検出された場合、前述した第３の実施形態の第３乃至第５の変形例に示すように、チップキル指定アドレス信号を用いることにより、不良チップを冗長チップに置き換えることが可能である。不良チップを冗長チップに置き換える方法としては、図３９（ａ）及び図４０に示す第１の救済方法と、図３９（ｂ）及び図４１に示す第２の救済方法がある。

第１の救済方法の場合、図３９（ａ）図４０に示すように、例えば不良チップ５Ａを冗長チップ５Ｂに切り換え、８チップの良品を作る例を示している。この例では、通常の８チップに加え、冗長チップ７１−ＲＤを搭載している。冗長チップ７１−ＲＤは、ケース１に示すように、完全良品でも良い。また、ケース２に示すように、例えばメモリセルアレーを構成する区画としてのプレーン（Plane）２が救済不可能であり、プレーン１のみが救済に利用可能な一部良品の場合、不良チップ５Ａのセルアレープレーン１に置き換えを冗長チップ７１−ＲＤのセルアレープレーン１に置き換えてもよい。各チップは、第１、第２の実施形態で述べた回路、レイアウトなどにより、アドレスが決まっており、そのアドレスを用いてそれぞれ異なる動作が可能とされている。図４０は、１つのチップ内に２つのプレーンを含む場合を示しているが、これに限定されるものではなく、例えば４つのプレーンを含む構成であってもよい。

ケース１の場合、不良チップ５Ａは、プレーン２のみが不良である。このため、例えば不良チップ５Ａのプレーン２が、冗長チップ７１−ＲＤの例えばプレーン２により置き換えられる。或いは、不良チップ５Ａを冗長チップ７１−ＲＤにチップごと置き換えることも可能である。

また、ケース２の場合、不良チップ５Ａは、プレーン１が不良を有している。このため、例えば不良チップ５Ａのプレーン１が、冗長チップ７１−ＲＤの例えばプレーン１により置き換えられる。その結果、救済効率を向上させることが出来る。

尚、冗長チップ７１−ＲＤの使用状況は、例えば冗長チップ７１−ＲＤ内、又はインターフェイス（ＩＦ）チップ７１−０のＲＯＭ（Read Only Memory）内に記憶される。

上記置き換えは、製品出荷テスト時に限らず、実使用状態でチップが不良した時の救済にも有効である。この置き換えは、パッケージを外すことなく、パッケージの外部からの操作により、不良チップ、又はメモリセル領域を冗長チップ又は冗長チップの良品領域で置き換えることが可能である。

例えば、コントローラやＩＦチップがチップにアクセスした場合、そのチップから不良のステータスを受け取る（Ｓ１）。次に、コントローラやＩＦチップが不良チップのアドレスを自身で記憶する（Ｓ２−１）。この場合、コントローラとＩＦチップの双方が存在する場合、コントローラがＩＦチップに対して不良チップを記憶させるコマンドを送信しても良い（Ｓ２−２）。次に、コントローラやＩＦチップが半導体装置に対して不良チップを冗長チップに置き換えるチップキル指定アドレスを供給する（Ｓ３）。その結果、不良チップには内部電圧が供給されず、冗長チップのアドレスは不良チップのアドレスに置き換えられる。

また、置き換える不良アドレス、又はチップ全ての置き換えかどうかの指定は、チップに予め置き換えの方法に応じたコードアドレスを数ビット用意しておくことによりに実施できる。例えば０００１は、チップのプレーン１の置き換え、００１０はプレーン２の置き換えなどと決めておき、これとは別に置き換えるべきチップアドレスの指定をチップキル指定アドレス信号により指定すればよい。

このような構成によれば、チップの外部から、置き換えるプレーンのアドレスを指定でき、不良と検出されたチップを指定でき、さらに、置き換えするか否かのイネーブル信号が活性化されることにより、冗長チップによる救済が可能となる。

（変形例）
図３９（ｂ）、図４１に示す第２の救済方法は、１つのチップでは完全良品とならない２つのチップ１Ａと１Ｂを組み合わせることで一つの良品チップとした場合である。２つのチップを合わせて１つの良品チップとなるため、本来８つのチップが積層される構成が、９つのチップを積層して構成されている。第１の救済方法では、１つの冗長チップにより不良領域が救済されていたが、第２の方法では、２つのチップを用いて２つのチップの不良が救済され、１つのチップとして機能する。

不良領域の指定は、プレーンを指定するためのコードを予め定めておき、例えばダイソートテスト時に、不良を含むプレーンのコードを各チップ内のＲＯＭで書き込んでおく。このＲＯＭに記憶されたコードは、チップのアッセンブリ後に外部に読み出され、アクセスするチップとそのプレーンを、例えばインターフェイスチップ７１−０に記憶させて制御する。或いは、チップ自身が記憶されている不良プレーンのコードに基づき、該当プレーンがアクセスされた際、そのアクセスを停止し、他のチップのアクセスを待ったり、アクセスする信号を他のチップに出力するように制御することによって、不良プレーンをアクセスしないようにすることが可能となる。

図４１のケース１は、２つのプレーンを有するチップにおいて、被救済チップ１Ａが右側のプレーン２に不良を有し、冗長チップ１Ｂの左側のプレーン１が不良を有している場合、冗長チップ１Ｂの右側のプレーン２を用いて被救済チップの右側プレーン２を救済することを示している。

また、図４１のケース２に示すように、２つのプレーンを有するチップにおいて、被救済チップ１Ａが左側のプレーン１に不良を有し、冗長チップ１Ｂの左側のプレーン１が不良を有している場合、冗長チップ１Ｂの右側のプレーン２を用いて被救済チップの左側プレーン１を救済可能にするような機能を有することで、救済の自由度を上げることが可能となる。

このように、冗長チップ１Ｂは、置き換えられる領域が、状況によって変わるように制御する機能を有することで、置き換え効率を向上させることが可能である。

（プレーン選択回路）
図４２は、チップ及び冗長チップ内の例えば２つのプレーンを切り換える切り換え回路ＰＳＷの一例を示している。この切り換え回路ＰＳＷは、例えば２ビットの救済コードを用いて２つのプレーン１、２のうちの１つを選択する。コードと選択されるプレーン１，２の関係は次の通りである。

“００”：プレーン１のみをプレーン１として活性化
“０１”：プレーン１のみをプレーン２として活性化
“１０”：プレーン２のみをプレーン１として活性化
“１１”：プレーン２のみをプレーン２として活性化
切り換え回路ＰＳＷは、複数の転送ゲートＴ２７Ａ−１、Ｔ２７Ａ−２、Ｔ２７Ｂ−１、Ｔ２７Ｂ−２により構成されている。これら転送ゲートＴ２７Ａ−１、Ｔ２７Ａ−２、Ｔ２７Ｂ−１、Ｔ２７Ｂ−２は、積層された複数のチップに共通に供給されるプレーン１の信号群、プレーン２の信号群を上記コードに従って選択し、プレーン１又はプレーン２に供給する。

すなわち、転送ゲートＴ２７Ａ−１、Ｔ２７Ａ−２は、プレーン１の信号群を伝達する配線群ＰＬ１とプレーン２の信号群を伝達する配線群ＰＬ２との間に接続されている。配線群ＰＬ１、ＰＬ２は、第１乃至第５の実施形態に示す貫通ビアにより接続された配線に相当する。転送ゲートＴ２７Ａ−１、Ｔ２７Ａ−２の接続ノードは、プレーン１に接続されている。図４２には、一対の配線ＰＬ１、ＰＬ２に接続された一対の転送ゲートＴ２７Ａ−１、Ｔ２７Ａ−２のみを代表して示している。これら転送ゲートＴ２７Ａ−１、Ｔ２７Ａ−２を構成するＮＭＯＳのゲートには、信号Ｓ２７Ａ−１、Ｓ２７Ａ−２がそれぞれ供給され、ＰＭＯＳのゲートには、インバータ回路により反転された信号Ｓ２７Ａ−１、Ｓ２７Ａ−２がそれぞれ供給されている。

また、転送ゲートＴ２７Ｂ−１、Ｔ２７Ｂ−２は、プレーン１の信号群を伝達する配線群ＰＬ１とプレーン２の信号群を伝達する配線群ＰＬ２との間に接続されている。これら転送ゲートＴ２７Ｂ−１、Ｔ２７Ｂ−２の接続ノードは、プレーン２に接続されている。図４２には、一対の配線ＰＬ１、ＰＬ２に接続された一対の転送ゲートＴ２７Ｂ−１、Ｔ２７Ｂ−２のみを代表して示している。これら転送ゲートＴ２７Ｂ−１、Ｔ２７Ｂ−２を構成するＮＭＯＳのゲートには、信号Ｓ２７Ｂ−１、Ｓ２７Ｂ−２がそれぞれ供給され、ＰＭＯＳのゲートには、インバータ回路により反転された信号Ｓ２７Ｂ−１、Ｓ２７Ｂ−２がそれぞれ供給されている。

信号Ｓ２７Ａ−１、Ｓ２７Ａ−２、Ｓ２７Ｂ−１、Ｓ２７Ｂ−２は、前記コードに基づき生成された信号である。コードと信号Ｓ２７Ａ−１、Ｓ２７Ａ−２、Ｓ２７Ｂ−１、Ｓ２７Ｂ−２の関係は次の通りである。

“００”：Ｓ２７Ａ−１＝“１”、Ｓ２７Ａ−２＝“０”、Ｓ２７Ｂ−１＝“０”、Ｓ２７Ｂ−２＝“０”
したがって、転送ゲートＴ２７Ａ−１のみがオンとされ、プレーン１のみがプレーン１として活性化される。

“０１”：Ｓ２７Ａ−１＝“０”、Ｓ２７Ａ−２＝“１”、Ｓ２７Ｂ−１＝“０”、Ｓ２７Ｂ−２＝“０”
したがって、転送ゲートＴ２７Ａ−２のみがオンとされ、プレーン１のみがプレーン２として活性化される。

“１０”：Ｓ２７Ａ−１＝“０”、Ｓ２７Ａ−２＝“０”、Ｓ２７Ｂ−１＝“１”、Ｓ２７Ｂ−２＝“０”
したがって、転送ゲートＴ２７Ｂ−１のみがオンとされ、プレーン２のみがプレーン１として活性化される。

“１１”：Ｓ２７Ａ−１＝“０”、Ｓ２７Ａ−２＝“０”、Ｓ２７Ｂ−１＝“０”、Ｓ２７Ｂ−２＝“１”
したがって、転送ゲートＴ２７Ｂ−２のみがオンとされ、プレーン２のみがプレーン２として活性化される。

上記切り換え回路ＰＳＷを用いることにより、プレーン１、２を選択的に切り換えることが可能である。したがって、切り換え回路ＰＳＷを用いることにより、冗長チップのプレーン１、２、及び被救済チップのプレーン１、２を選択的に切り換えることができ、被救済チップの不良プレーンを冗長チップのプレーンにより救済することが可能である。

（積層された複数のチップの救済）
図４３は、図３９（ｂ）、図４１に示す積層された９つのチップのうち、下方に位置するチップ１、２のプレーン１、２を選択する動作を示している。

チップアドレスＣＡ０ｃ〜ＣＡ３ｃのうち、チップアドレスＣＡ０ｃは使用せず、チップアドレスＣＡ１ｃ〜ＣＡ３ｃを用いて被救済チップが指定される。すなわち、チップの外部から供給される救済情報として、チップキル指定アドレス信号と同様に、救済チップ１，２に対して“１”とされる。また、救済チップは外部からのチップアドレスＣＡ０ｃが“０”の時、チップ内部のチップアドレスＣＡ０ｉｎｔ、ＣＡ１ｉｎｔ、ＣＡ２ｉｎｔ、ＣＡ３ｉｎｔは、全て“０”とされる。救済チップ１，２は外部からのチップアドレスＣＡ０ｃが“０”と“１”とで、救済プレーンが変更される。

チップアドレスＣＡ０ｃが“０”のチップ１の場合、救済プレーン２は、救済プレーン１と同じビットを使用する。すなわち、“００”又は“０１”の場合、“００”が使用され、“１０”又は“１１”の場合、“１１”が使用される。

また、チップアドレスＣＡ０ｃが“１”のチップ２の場合、救済プレーン１、２は、外部情報に応じて、救済プレーンが変更される。すなわち、外部情報が“００”の場合、廃部情報は“１１”とされ、外部情報が“０１”の場合、内部情報が“０１”とされる。さらに、外部情報が“１１”の場合、内部情報は“００”とされ、外部情報が“１０”の場合、内部情報は“１０”とされる。

図４３に示す例の場合、チップ２の救済情報は、プレーン１が“０”で、プレーン２が“１”である。このため、プレーン１がプレーン２として活性化される。また、チップ１の救済情報は、プレーン１、プレーン２共“０”である。このため、プレーン１がプレーン１として活性化される。

図４４は、チップ１、２のプレーン１、２を救済するためのバリエーションを示している。図４４に示すケース３は、図４３に示す救済条件と同様の内容を示している。

（第６の実施形態）
図４５は、８つのチップを、従来のワイヤボンディングによりデコードした場合を示す図である。

積層された８つのチップは、４つのチップイネーブル信号ＣＥ３Ａ〜ＣＥ３Ｄと、３つのチップアドレスＡＤ３Ａ〜ＡＤ３Ｃにより選択される。この８つのチップは、例えば３通りのデコード１ＣＥ，２ＣＥ，４ＣＥが可能とされている。すなわち、１ＣＥは、チップイネーブル信号ＣＥ３Ａを伝達する端子のみがボンディングされる場合、２ＣＥは、チップイネーブル信号ＣＥ３Ａ、ＣＥ３Ｂを伝達する端子のみがボンディングされる場合、４ＣＥは、チップイネーブル信号ＣＥ３Ａ、ＣＥ３Ｂ、ＣＥ３Ｃ、ＣＥ３Ｄを伝達する端子のみがボンディングされる場合を示している。

チップイネーブル信号ＣＥ３Ａを伝達する端子のみがボンディングされる１ＣＥの場合、３つのチップアドレスＡＤ３Ａ〜ＡＤ３Ｃを用いて１つのチップが選択される。

チップイネーブル信号ＣＥ３Ａ、ＣＥ３Ｂを伝達する端子のみがボンディングされる２ＣＥの場合、２つのチップアドレスＡＤ３Ａ、ＡＤ３Ｂを用いて１つのチップが選択される。

チップイネーブル信号ＣＥ３Ａ、ＣＥ３Ｂ、ＣＥ３Ｃ、ＣＥ３Ｄを伝達する端子のみがボンディングされる４ＣＥの場合、チップアドレスＡＤ３Ａのみを用いて１つのチップが選択される。

しかし、前述したように、貫通ビアを用いて複数のチップを積層する場合、ワイヤボンディングによりチップをデコードすることができない。

そこで、第６の実施形態においては、図４５に示すチップ選択を、ワイヤボンディングを用いずに実現する回路について説明する。

（チップ選択回路）
図４６は、第６の実施形態に係り、図４５と同様に、８チップを積層した場合におけるチップデコードを行うためのチップ選択回路の例を示している。このチップ選択回路は、チップデコード回路ＣＤＣと、アドレス切り替え回路ＡＳＷと、チップイネーブルデコード回路ＣＥＤＣと、チップアドレス生成回路ＣＡＧとにより構成されている。

チップデコード回路ＣＤＣは、図１２に示すデコード回路と同様の構成であり、図示せぬ貫通ビア、配線層を介してチップの外部から供給されたチップアドレス信号ＣＡ０、ＣＡ１、ＣＡ１ｈ、ＣＡ２に基づき、チップを選択する。

すなわち、チップデコード回路ＣＤＣは、インバータ回路Ｉと３つのＸＯＲ回路１６−１、１６−２、１６−３により構成されている。チップアドレス信号ＣＡ０はインバータ回路１５の入力端に供給され、チップアドレス信号ＣＡ１は、インバータ回路の出力信号とともに、ＸＯＲ回路１６−１に供給される。チップアドレス信号ＣＡ１ｈは、ＸＯＲ回路１６−１の出力信号とともに、ＸＯＲ回路１６−２に供給される。チップアドレス信ＣＡ２は、ＸＯＲ回路１６−２の出力信号とともに、ＸＯＲ回路１６−３に供給される。インバータ回路１５の出力信号ＣＡ０ｃ、及びＸＯＲ回路１６−１、１６−２、１６−３の出力信号ＣＡ１ｃ、ＣＡ１ｈｃ、ＣＡ２ｃは、アドレス切り替え回路ＡＳＷに供給されるとともに、例えば貫通ビア、配線層（端子）を介してチップの外部に出力される。

アドレス切り替え回路ＡＳＷは、後述するスワップ信号Ａｓｗａｐに基づき、供給されたアドレス信号ＣＡ０ｃ、ＣＡ１ｃ、ＣＡ１ｈｃ、ＣＡ２ｃの上位と下位を切り替えてチップ内部に供給する。

すなわち、アドレス切り替え回路ＡＳＷは、インバータ回路１５の出力端とＸＯＲ回路１６−３の出力端との間に接続された転送ゲートＴ４６−１、Ｔ４６−２と、Ｔ４６−３、Ｔ４６−４により構成されている。転送ゲートＴ４６−１、Ｔ４６−４を構成するＮＭＯＳのゲート電極、転送ゲートＴ４６−２、４６−３を構成するＰＭＯＳのゲート電極には、インバータ回路Ｉ４６により反転されたスワップ信号Ａｓｗａｐが供給される。また、転送ゲートＴ４６−１、Ｔ４６−４を構成するＰＭＯＳのゲート電極、及び転送ゲートＴ４６−２、Ｔ４６−３を構成するＮＭＯＳのゲート電極には、スワップ信号Ａｓｗａｐが供給される。

例えばスワップ信号Ａｓｗａｐが“０”である場合、転送ゲートＴ４６−１、Ｔ４６−４がオンとなり、転送ゲートＴ４６−２、Ｔ４６−３がオフとなる。このため、転送ゲートＴ４６−１とＴ４６−２の接続ノードからインバータ回路Ｉ１５の出力信号ＣＡ０ｃが出力され、転送ゲートＴ４６−３とＴ４６−４の接続ノードからＸＯＲ回路１６−３の出力信号ＣＡ２ｃが出力される。

また、スワップ信号Ａｓｗａｐが“１”である場合、転送ゲートＴ４６−２、Ｔ４６−３がオンとなり、転送ゲートＴ４６−１、Ｔ４６−４がオフとなる。このため、転送ゲートＴ４６−１とＴ４６−２の接続ノードからＸＯＲ回路の出力信号ＣＡ２ｃが出力され、転送ゲートＴ４６−３とＴ４６−４の接続ノードからインバータ回路Ｉ１５の出力信号ＣＡ０ｃが出力される。

このように、スワップ信号Ａｓｗａｐの論理レベルに基づき、アドレス信号の上位と下位とが切り換えられて出力される。このため、後述するように、チップイネーブル信号ＣＥ３ＡとＣＥ３Ｃのアサインを変更することが可能である。

転送ゲートＴ４６−１とＴ４６−２の接続ノードの出力信号ＣＡ２ｃ又はＣＡ０ｃと、ＸＯＲ回路１６−１の出力信号ＣＡ１ｃは、チップイネーブル信号の構成を切り替える外部信号ＣＥａｂ、ＣＥａｃとともに、チップイネーブルデコード回路ＣＥＤＣに供給される。

このチップイネーブルデコード回路ＣＥＤＣは、外部信号ＣＥａｂ、ＣＥａｃとスワップ信号Ａｓｗａｐに基づき、チップイネーブル信号ＣＥ３Ａｉ、ＣＥ３Ｂｉ、ＣＥ３Ｃｉ、ＣＥ３Ｄｉを選択し、内部チップイネーブル信号ＣＥ＿ｉｎｔとして出力する。

すなわち、チップイネーブルデコード回路ＣＥＤＣは、入力端にチップイネーブル信号ＣＥ３Ａｉ、ＣＥ３Ｂｉ、ＣＥ３Ｃｉ、ＣＥ３Ｄｉがそれぞれ供給され、出力端が共通接続された４つの転送ゲートＴ４６−５、Ｔ４６−６、Ｔ４６−７、Ｔ４６−８と、これら転送ゲートＴ４６−５〜Ｔ４６−８を制御する論理回路ＬＧＣ１により構成されている。

尚、外部信号ＣＥａｂ、ＣＥａｃとチップイネーブル信号ＣＥ３Ａｉ、ＣＥ３Ｂｉ、ＣＥ３Ｃｉ、ＣＥ３Ｄｉは、例えば貫通ビア、配線層（端子）を介してチップの外部に供給される。

一方、チップアドレス生成回路ＣＡＧは、複数の転送ゲートＴ４６−９〜Ｔ４６−１４、及びこれら転送ゲートＴ４６−９〜Ｔ４６−１４を制御する論理回路ＬＧＣ２により構成されている。

転送ゲートＴ４６−９、Ｔ４６−１０の入力端には、反転された転送ゲートＴ４６−１とＴ４６−２の接続ノードの出力信号ＣＡ０ｃ又はＣＡ２ｃと、反転されたＸＯＲ回路１６−１の出力信号ＣＡ１ｃが供給され、転送ゲートＴ４６−１１の入力端には、反転された転送ゲートＴ４６−３とＴ４６−４の接続ノードの出力信号ＣＡ０ｃ又はＣＡ２ｃが供給される。これら転送ゲートＴ４６−９、Ｔ４６−１０、Ｔ４６−１１の出力端は共通接続され、この共通接続された出力端から内部アドレス信号ＡＤ０＿ｉｎｔが出力される。

転送ゲート４６−１２の入力端には、反転されたＸＯＲ回路１６−１の出力信号ＣＡ１ｃが供給され、転送ゲート４６−１３の入力端には、反転された転送ゲートＴ４６−３とＴ４６−４の接続ノードの出力信号ＣＡ０ｃ又はＣＡ２ｃが供給される。これら転送ゲートＴ４６−１２、Ｔ４６−１３の出力端は共通接続され、この共通接続された出力端から内部アドレス信号ＡＤ１＿ｉｎｔが出力される。

転送ゲートＴ４６−１４の入力端には、反転された転送ゲートＴ４６−３とＴ４６−４の接続ノードの出力信号ＣＡ０ｃ又はＣＡ２ｃが供給される。転送ゲートＴ４６−１４の出力端から内部アドレス信号ＡＤ２＿ｉｎｔが出力される。

転送ゲートＴ４６−９〜Ｔ４６−１４を構成するＰＭＯＳ及びＮＭＯＳのゲート電極は、外部信号ＣＥａｂや、外部信号ＣＥａｂ、ＣＥａｃに基づき論理回路ＬＧ２により生成された信号により制御される。

図４７、図４８、図４９は、図４６に示すチップ選択回路の動作を示すものであり、チップ選択回路を構成する各回路は、図４７、図４８、図４９に従って動作する。

図４７は、Ａｓｗａｐ信号が”０”の時の、１ＣＥ，２ＤＥ，４ＣＥのデコードを例示している。１ＣＥは、外部信号ＣＥａｂとＣＥａｃの両方を“０”とすることで設定され、２ＣＥは外部信号ＣＥａｂを“１”、ＣＥａｃを“０”にすることで設定され、４ＣＥは、外部信号ＣＥａｂとＣＥａｃの両方を“１”にすることで設定される。

（１ＣＥの動作）
例えば図４７に示す１ＣＥのチップ７を選択する場合、外部信号ＣＥａｂとＣＥａｃは両方とも“０”である。このため、チップイネーブルデコード回路ＣＥＤＣの論理回路ＬＧＣ１の論理は、アドレス切り替え回路ＡＳＷの出力信号に拘らず、転送ゲートＴ４６−８のみをオンとする。このため、転送ゲートＴ４６−８を介して内部チップイネーブル信号ＣＥ＿ｉｎｔとしてチップイネーブル信号ＣＥ３Ａｉが出力される。

また、外部から供給されたチップアドレスＣＡ０、ＣＡ１、ＣＡ１ｈ、ＣＡ２が全て“０”である場合、チップデコード回路ＣＤＣの出力信号ＣＡ０ｃ、ＣＡ１ｃ、ＣＡ１ｈｃ、ＣＡ２ｃは、“１”“０”“０”“０”となる。

スワップ信号Ａｓｗａｐが“０”である場合、アドレス切り替え回路ＡＳＷにおいて、転送ゲートＴ４６−１とＴ４６−４がオンとされているため、アドレス切り替え回路ＡＳＷからチップデコード回路ＣＤＣの出力信号ＣＡ０ｃ、ＣＡ１ｃ、ＣＡ２ｃ（“１”“０”“０”）がチップアドレス生成回路ＣＡＧに供給される。

外部信号ＣＥａｂとＣＥａｃが両方とも“０”である場合、チップアドレス生成回路ＣＡＧにおいて、転送ゲートＴ４６−９，Ｔ４６−１２，Ｔ４６−１４がオンとなる。このため、転送ゲートＴ４６−９，Ｔ４６−１２，Ｔ４６−１４を介してインバータ回路Ｉ４６−２、Ｉ４６−３、Ｉ４６−４により反転されたＣＡ０ｃ、ＣＡ１ｃ、ＣＡ２ｃ（“０”“１”“１”）が内部アドレス信号ＡＤ０＿ｉｎｔ，ＡＤ１＿ｉｎｔ，ＡＤ２＿ｉｎｔとして出力される。

（２ＣＥの動作）
２ＣＥの場合、外部信号ＣＥａｂとＣＥａｃは“１”“０”となる。このため、チップイネーブルデコード回路ＣＥＤＣの論理回路ＬＧＣ１の論理は、アドレス切り替え回路ＡＳＷの出力信号により、転送ゲートＴ４６−７、Ｔ４６−８のいずれか一方をオンとする。このため、転送ゲートＴＴ４６−７と４６−８の一方を介して内部チップイネーブル信号ＣＥ＿ｉｎｔとしてチップイネーブル信号ＣＥ３ＡｉとＣＥ３Ｂｉの一方が出力される。

また、チップアドレス生成回路ＣＡＧにおいて、転送ゲートＴ４６−１０とＴ４６−１３のみがオンとされる。このため、インバータ回路Ｉ４６−３，Ｉ４６−４により反転されたアドレス信号ＣＡ１ｃ、ＣＡ２ｃが内部アドレス信号ＡＤ０＿ｉｎｔ，ＡＤ１＿ｉｎｔとして出力され、内部アドレス信号ＡＤ２＿ｉｎｔは、オン状態のＮＭＯＳＮ４６−１により“０”に固定される。

（３ＣＥの動作）
３ＣＥの場合、外部信号ＣＥａｂとＣＥａｃは、“１”“１”となる。このため、チップイネーブルデコード回路ＣＥＤＣの論理回路ＬＧＣ１の論理は、アドレス切り替え回路ＡＳＷの出力信号により、転送ゲートＴ４６−５〜Ｔ４６−８のいずれか一つをオンとする。このため、転送ゲートＴ４６−５〜Ｔ４６−８の１つを介して内部チップイネーブル信号ＣＥ＿ｉｎｔとしてチップイネーブル信号ＣＥ３Ａｉ〜ＣＥ３Ｄｉの一つが出力される。

また、チップアドレス生成回路ＣＡＧにおいて、転送ゲートＴ４６−１１のみがオンとされる。このため、インバータ回路Ｉ４６−４により反転されたアドレス信号ＣＡ２ｃが内部アドレス信号ＡＤ０＿ｉｎｔとして出力され、内部アドレス信号ＡＤ０＿ｉｎｔ、ＡＤ２＿ｉｎｔは、オン状態のＮＭＯＳＮ４６−２、Ｎ４６−１により“０”に固定される。

図４８は、スワップ信号Ａｓｗａｐが“１”である場合の動作を示している。この場合も、図４７と同様に１ＣＥ、２ＣＥ、４ＣＥの切り替えが行われる。さらに、上述したスワップ信号Ａｓｗａｐに基づくアドレス切り換え回路ＡＳＷの動作により、チップデコード回路の出力信号の最上位ＣＡ２ｃと最下位ＣＡ０ｃが入れ替えられる。このため、図４８において、内部アドレス信号ＡＤ０＿ｉｎｔ、ＡＤ２＿ｉｎｔの値が、図４７と入れ替わった状態となっている。

図４９は、図４８と同様にスワップ信号Ａｓｗａｐが“１”である場合の動作を示している。この場合も図４８と同様に１ＣＥ、２ＣＥ、４ＣＥの切り替えが行われる。さらに、上述したスワップ信号Ａｓｗａｐに基づくアドレス切り換え回路ＡＳＷの動作により、チップデコード回路の出力信号の最上位ＣＡ２ｃと最下位ＣＡ０ｃが入れ替えられる。

図４９の場合、さらに、出力信号ＣＡ２ｃの論理が図４８に対して反転されており、これに対応して、内部アドレス信号ＡＤ０＿ｉｎｔ、ＡＤ２＿ｉｎｔの値が、図４８と入れ替わった状態となっている。

上記第６の実施形態によれば、チップ選択回路を設けることにより、従来と同様のチップデコードを行うことができる。しかも、第６の実施形態によれば、チップを組み立てた後、チップ外部からの信号によりチップデコードを変更することができる。したがって、ユーザの仕様に応じたチップデコードのバリエーションを達成することが可能である。

これまで述べてきたチップデコードやチップキルの選択アドレスは、パッケージ外部から印加したり、パッケージング時にアドレスを固定したりすることも可能である。

通常、１つのパッケージには１〜２チャンネルのピンを有することが多いが、貫通ビアを用いて複数のチップを積層する上記各実施形態と組み合わせることにより、２チャンネル以上の複数チャネルやデータ線を１つのパッケージ内に設けることができる。

インターフェイスチップは、そのチャネルに対応した入出力回路を有し、前述したチップデコード回路よって積層チップに信号を振り分けることができるが、パッケージ外部からこのデコードアドレスを制御することにより、同一のパッケージで１乃至複数の任意のチャネル数に設定することや、任意のチップイネーブル信号とチップアドレスの組み合わせを設定することが可能となり、システムへの適用の自由度を広げることができる。

さらに、テスト工程において、製品の特性を検査し、検査結果に基づきチップキル指定アドレス信号やデコードアドレスを切り替えることも可能であり、特にチップキルは、不良を有するチップを除外することが可能であり、さらに、除外したチップを冗長チップで救済することにより、製品の歩留まり飛躍的に向上することが可能である。

テスト後など、後でチップキル指定アドレスやデコードアドレスを切り替える場合、前述したように、インターフェイスチップに設けられたＲＯＭやヒューズなどの記憶素子にチップキル指定アドレスやデコードアドレスを書き込むことにより、フレキシブルな生産が可能となる。

また、これらの情報は、積層されたチップに確実にアクセスするメモリ領域を事前に設けることでも格納可能である。インターフェイスチップの回路設定値を記憶したい場合、インターフェイスチップ内のＲＯＭやヒューズに格納しても良いし、積層されたチップ内に書き込んでおくことも可能である。

さらに、インターフェイスチップに積層チップ用の電源回路や基準電位発生回路を設け、貫通ビアを介して各積層チップに供給すれば、１つのパッケージにおいて使用する電源回路や基準電位発生回路の数を積層チップの数分からほぼ１チップ分に減らすことが可能である。したがって、チップの製造コストを低減することが可能であるともに、スタンドバイ時の消費電流を削減することも可能である。

図５０は、上記第１乃至第６の実施形態が適用されるシステムを示すものであり、例えば第１乃至第６の実施形態を例えばデジタルカメラ等のアプリケーションシステム９０に適用した場合を示している。

図５０において、半導体装置９１は、半導体装置９１を制御するコントローラ９２に接続される。コントローラ９２は、高速動作が可能な、例えばＤＤＲ（Double Data Rate）のインターフェイスを介してホストコントローラ９３に接続される。

半導体装置９１は、第１乃至第６の実施形態が適用された複数のチップが貫通ビアを介して積層され、各チップ内には、例えばＮＡＮＤフラッシュメモリが内蔵されている。半導体装置９１とコントローラ９２は、貫通ビアにより接続される。貫通ビアを用いて半導体装置９１とコントローラ９２とを接続することにより、半導体装置９１の動作信号を広いバス幅で、低速且つ最短距離でコントローラ９２に転送することが可能である。このため、ＮＡＮＤフラッシュメモリとコントローラ９２内からインターフェイス回路を省略することが可能であるため、製造コストを低減できるとともに、消費電流を低減することが可能である。

また、従来は、ＮＡＮＤフラッシュメモリとコントローラ内にインターフェイス回路が必要であったため複数のチップを積層した場合、インターフェイス回路の容量が大きくなり、高速動作が困難であった。しかし、第１乃至第６の実施形態を適用した場合、ＮＡＮＤフラッシュメモリとコントローラ９２内からインターフェイス回路を省略することが可能であるため、容量が低減でき、高速動作が可能である。

図５１は、第１乃至第６の実施形態をＳＳＤ（Solid-State Drive）に適用した場合を示している。半導体装置９１は、インターフェイス専用のＩＯチップ９４に接続される。このＩＯチップ９４は、高速動作が可能な、例えばＤＤＲのインターフェイスを介してＳＳＤコントローラ９５に接続される。

ＩＯチップ９４は、ＮＡＮＤフラッシュメモリに制約されない専用のプロセスにより製造することができる。このため、高速動作が可能なＩＯチップ９４を形成することができる。したがって、半導体装置９１とＳＳＤコントローラ９５との間で高速な信号処理が加納である。

図５２は、第１、第６の実施形態に適用されるチップの平面図を示している。チップ９６の中央部には複数の貫通ビア９７が形成され、チップ９６の両端部にはそれぞれ複数の貫通ビア９８、９９が形成されている。貫通ビア９７と貫通ビア９８との間、及び貫通ビア９７と貫通９９との間に例えば２つのメモリセルアレー１００がそれぞれ配置されている。これらメモリセルアレー１００と貫通ビア９７の間に例えば周辺回路１０１が形成されている。

貫通ビアを用いることにより、チップ９６の中央部に貫通ビア９７を配置することができる。このため、貫通ビア９７と周辺回路１０１、メモリセルアレー１００との距離を短縮することができる。すなわち、従来は、周辺回路及びボンディングパッドはチップの一端に配置され、複数のメモリセルアレーやからの配線は、周辺回路を介してボンディングパッドに接続されていた。このため、配線距離が長く、高速な信号伝達が困難であった。しかし、チップ９６の中央部に貫通ビア９７を配置することにより、複数のメモリセルアレーやからの配線距離を短縮することができる。したがって、高速な信号伝達が可能である。

また、チップ９６の両端部に形成された貫通ビア９８、９９を用いて電源や接地電位を供給することも可能であり、最適な回路構成が可能となる。

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

３−１〜３−４、６−１〜６−４、７−１〜７−８、８−１〜８−４、９−１〜９−４、１１−１〜１１−４、１５−０〜１５−４…チップ、１７−０，１８−０…インターフェイスチップ、１７−Ａ０，１８−Ａ０…再配線層、１１…シリコン基板、１２…配線領域、１３−１〜１３−１０、２１−１〜２１−６、２３−１〜２３−３、２４−１〜２４−３…端子、１５、Ｉ１５…インバータ回路、１６、１６−１〜１６−３…ＸＯＲ回路、１７…選択回路、Ｖ−１〜Ｖ−５、２２−１〜２２−６…貫通ビア、２４−１〜２４−３…Ｎ２５…ＮＭＯＳ、２７−１〜２７−３…接続層、３０、３１…第１、第２のアドレス選択部、Ｔ７１〜Ｔ７４…転送ゲート、５２…冗長制御回路、６１…パッケージ基板、６２…端子、５Ａ…不良チップ、５Ｂ…冗長チップ、ＰＳＷ…切り換え回路、ＣＤＣ…チップデコード回路、ＡＳＷ…アドレス切り替え回路、ＣＥＤＣ…チップイネーブルデコード回路、ＣＡＧ…チップアドレス生成回路。

Claims (3)

1. 少なくとも第１、第２のアドレス信号を伝達する少なくとも第１、第２の貫通ビアをそれぞれ有し、前記第１、第２の貫通ビアを介して電気的に接続される積層された複数のチップと、
   各チップに設けられ、前記少なくとも第１、第２のアドレス信号に基づき、活性化すべきチップをデコードする論理回路を含み、次段のチップに前記第１、第２のアドレス信号を演算した結果を供給する第１の選択回路と
   を具備し、
   前記第１の選択回路は、
   前記各チップに設けられ、前記第１のアドレス信号を反転し、前記第１の貫通ビアを介して前記反転された第１のアドレス信号を次段のチップに供給する反転回路と、
   前記各チップに設けられ、前記第２のアドレス信号と前記反転された第１のアドレス信号とを論理演算し、各チップに設けられた第２の貫通ビアを介して演算出力信号を次段のチップに供給する第１の論理演算回路と、
   を含む、
   ことを特徴とする半導体装置。
2. 前記第１の選択回路は、
   第３のアドレス信号を伝達する第３の貫通ビアと、
   第４のアドレス信号を伝達する第４の貫通ビアと、
   前記第１の論理演算回路の演算出力信号と前記第３のアドレス信号とを論理演算し、各チップに設けられた第３の貫通ビアを介して演算出力信号を次段のチップに供給する第２の論理演算回路と、
   前記第２の論理演算回路の演算出力信号と前記第４のアドレス信号とを論理演算し、各チップに設けられた第４の貫通ビアを介して演算出力信号を次段のチップに供給する第３の論理演算回路と、
   をさらに含むことを特徴とする請求項１記載の半導体装置。
3. 前記積層された複数のチップは、特定の機能を有する少なくとも１つのチップを介して印刷配線基板に接続されることを特徴とする請求項１又は２に記載の半導体装置。

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