KR20220054118A - 적층 칩 패키지 - Google Patents

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KR20220054118A
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KR
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chip
peripheral circuit
terminal
core
chip package
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KR1020200138653A
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이대호
조태제
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삼성전자주식회사
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Abstract

본 발명의 적층 칩 패키지는 제1 칩; 상기 제1 칩 상에 적층된 제2 칩을 포함한다. 상기 제1 칩은, 제1 셀 어레이 영역, 제1 코어 단자를 포함하는 제1 코어 회로 영역 및 제1 주변 회로 단자를 포함하는 제1 주변 회로 영역을 포함한다. 상기 제2 칩은, 상기 제1 셀 어레이 영역 상에 위치한 제2 셀 어레이 영역, 상기 제1 코어 회로 영역 상에 위치하고 상기 제2 코어 단자를 포함하는 제2 코어 회로 영역 및 상기 제1 주변 회로 영역 상에 위치하고 상기 제1 주변 회로 단자와 연결된 관통 비아를 포함한다.

Description

적층 칩 패키지{stack chip package}
본 발명의 기술적 사상은 적층 칩 패키지에 관한 것으로서, 보다 상세하게는 칩 사이즈 및 패키지 사이즈를 줄일 수 있는 적층 칩 패키지에 관한 것이다.
제1 칩 상에 제2 칩을 적층하는 적층 칩 패키지가 제안되고 있다. 제1 칩 또는 제2 칩의 성능이나 용량을 증가시키기 위해 제1 칩 또는 제2 칩의 사이즈가 커지고 있다. 제1 칩 또는 제2 칩의 사이즈가 커질 경우 적층 칩 패키지의 패키지 사이즈도 커질 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 패키지 사이즈를 감소시킬 수 있는 적층 칩 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지는 제1 칩; 상기 제1 칩 상에 적층된 제2 칩을 포함한다. 상기 제1 칩은, 제1 셀 어레이 영역, 제1 코어 단자를 포함하는 제1 코어 회로 영역 및 제1 주변 회로 단자를 포함하는 제1 주변 회로 영역을 포함한다. 상기 제2 칩은, 상기 제1 셀 어레이 영역 상에 위치한 제2 셀 어레이 영역, 상기 제1 코어 회로 영역 상에 위치하고 상기 제2 코어 단자를 포함하는 제2 코어 회로 영역 및 상기 제1 주변 회로 영역 상에 위치하고 상기 제1 주변 회로 단자와 연결된 관통 비아를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지는 제1 칩; 상기 제1 칩 상에 적층된 제2 칩을 포함한다. 상기 제1 칩은, 제1 면 및 상기 제1 면과 대향되는 제2 면을 갖는 제1 기판, 상기 제1 면 상에 형성된 제1 셀 어레이 영역, 상기 제1 셀 어레이 영역이 인접하고 제1 코어 단자를 포함하는 제1 코어 회로 영역, 및 상기 제1 코어 회로 영역에 인접하고 제1 주변 회로 단자를 포함하는 제1 주변 회로 영역을 구비한다. 상기 제2 칩은, 제3 면 및 상기 제3 면과 대향하는 제4 면을 갖는 제2 기판, 상기 제3 면 상에 형성되고 상기 제1 셀 어레이 영역 상에 위치한 제2 셀 어레이 영역, 상기 제1 코어 회로 영역 상에 위치하고 상기 제2 코어 단자를 포함하는 제2 코어 회로 영역. 및 상기 제1 주변 회로 영역 상에 위치하여 상기 제2 기판을 관통하여 상기 제1 주변 회로 단자와 전기적으로 연결된 관통 비아를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지는 제1 칩; 상기 제1 칩 상에 적층된 제2 칩을 포함한다. 상기 제1 칩은, 제1 면 및 상기 제1 면과 대향되는 제2 면을 갖는 제1 기판, 상기 제1 기판의 상기 제1 면 상에 형성된 제1 셀 어레이 영역, 상기 제1 셀 어레이 영역과 인접하고 제1 코어 단자를 포함하는 제1 코어 회로 영역, 상기 제1 코어 회로 영역과 인접하고 제1 주변 회로 단자를 포함하는 제1 주변 회로 영역, 및 상기 제1 기판을 관통하여 제1 주변 회로 단자와 연결되는 제1 관통 비아를 구비한다.
상기 제2 칩은, 제3 면 및 상기 제3 면과 대향하는 제4 면을 갖는 제2 기판, 및 상기 제3 면 상에 형성되고, 상기 제1 셀 어레이 영역 상에 위치한 제2 셀 어레이 영역, 상기 제1 코어 회로 영역 상에 위치하고 상기 제2 코어 단자를 포함하는 제2 코어 회로 영역, 및 상기 제1 주변 회로 영역 상에 위치하고 상기 제2 기판을 관통하여 상기 제1 주변 회로 단자와 전기적으로 연결된 제2 관통 비아를 포함한다.
본 발명의 적층 칩 패키지는 제1 칩에 관통 비아가 형성되는 영역을 별도로 구비하지 않고, 제2 칩은 주변 회로 영역을 별도로 구비하지 않는다. 이에 따라, 적층 칩 패키지는 제1 칩 및 제2 칩의 사이즈를 줄일 수 있고, 이에 따라 패키지 사이즈도 감소시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
도 2 내지 도 4는 도 1의 적층 칩 패키지를 설명하기 위한 일부 평면 레이아웃도들이다.
도 5 및 도 6은 도 1의 적층 칩 패키지의 구성을 설명하기 위한 블록도들이다.
도 7은 도 1의 적층 칩 패키지를 구성하는 제1 칩 및 제2 칩의 접합 공정을 설명하기 위한 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
도 10은 도 9의 적층 칩 패키지의 제2 칩의 구성을 설명하기 위한 블록도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 평면도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
도 16은 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
도 17은 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지 모듈을 도시한 요부 단면도이다.
도 19는 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 이용한 적층 칩 패키지 모듈의 요부 단면도이다.
도 20은 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 이용한 적층 칩 패키지 모듈의 요부 단면도이다.
도 21은 본 발명의 기술적 사상의 일 실시예에 따른 적층 칩 패키지를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 22는 본 발명의 기술적 사상의 실시예에 따른 적층 칩 패키지를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
도 23은 본 발명의 기술적 사상의 일 실시예에 따른 적층 칩 패키지가 장착된 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
구체적으로, 적층 칩 패키지(10)는 제1 칩(100), 및 제1 칩(100) 상에 적층된 제2 칩(200)을 포함할 수 있다. 적층 칩 패키지(10)는 수직 방향, 즉 Z 방향으로 제1 칩(100) 및 제2 칩(200) 사이에는 접합층(또는 연결층)이 구비되지 않을 수 있다. 제1 칩(100) 및 제2 칩(200)은 폭(또는 크기)이 동일할 수 있다. 다시 말해, 제1 칩(100) 및 제2 칩(200)은 수평 방향, 예컨대 X 방향의 폭이 동일할 수 있다.
제1 칩(100) 및 제2 칩(200)은 같은 종류(동종) 또는 다른 종류(이종)의 칩일 수 있다. 이하의 실시예들에서는 제1 칩(100) 및 제2 칩(200)을 메모리 칩, 예컨대 DRAM 칩을 예로 설명하나, 본 발명이 이에 한정되는 것이 아니다. 이하의 실시예들에서, 연결이라는 용어는 물리적 연결 및/또는 전기적 연결을 의미할 수 있다.
먼저, 적층 칩 패키지(10)중 제1 칩(100)에 대해서 설명한다. 제1 칩(100)은 제1 기판(102) 상에 형성된 제1 셀 어레이 영역(104a, 104b), 제1 코어 회로 영역(106a, 106b) 및 제1 주변 회로 영역(108)을 포함할 수 있다. 다시 말해서, 제1 칩(100)은 제1 기판(102)에 구현된 제1 셀 어레이 영역(104a, 104b), 제1 코어 회로 영역(106a, 106b) 및 제1 주변 회로 영역(108)을 포함할 수 있다.
제1 코어 회로 영역(106a, 106b)은 제1 셀 어레이 영역(104a, 104b)의 데이터 센싱이나 리드(read) 및 라이트(write) 신호를 전달하는 영역일 수 있다. 제1 주변 회로 영역(108)은 제1 셀 어레이 영역(104a, 104b) 및 제1 코어 회로 영역(106a, 106b)을 제어하고, 데이터 입출력 신호를 수신 및 전송하는 역할을 수행할 수 있다. 더하여, 제1 주변 회로 영역(108)은 제2 칩(200)과 전기적으로 연결되어 제1 주변 회로 영역(108)은 제1 칩(100) 및 제2 칩(200)과 공유될 수 있다.
제1 기판(102)은 제1 면(102a) 및 제1 면(102a)과 대향되는 제2 면(102b)을 포함할 수 있다. 제1 기판(102)은 실리콘 기판일 수 있다. 제1 면(102a)은 전면 또는 표면일 수 있고, 제2 면(102b)은 후면 또는 배면일 수 있다. 제1 면(102a)은 회로 소자가 형성되는 액티브면일 수 있고, 제2 면(102b)은 회로 소자가 형성되지 않는 비액티브면일 수 있다.
제1 면(102a) 상에 제1 셀 어레이 영역(104a, 104b), 제1 코어 회로 영역(106a, 106b) 및 제1 주변 회로 영역(108)을 포함하는 제1 회로 소자층(103)이 형성될 수 있다. 제1 기판(102)의 중앙 부분에 제1 주변 회로 영역(108)이 위치할 수 있다.
구체적으로 살펴보면, 제1 기판(102)의 제1 면(102a) 상에 제1 셀 어레이 영역(104a, 104b)이 형성될 수 있다. 제1 셀 어레이 영역(104a, 104b)은 제1 셀 어레이 회로(CAR1a, CAR1b)를 포함할 수 있다. 도 1에서 제1 칩(100)을 구성하는 제1 셀 어레이 영역(104a, 104b)을 2개만 포함하였으나 더 많을 수 있다.
제1 셀 어레이 영역(104a, 104b)은 제1 서브 셀 어레이 영역(104a) 및 제2 서브 셀 어레이 영역(104b)이라고 칭할 수 있다. 제1 서브 셀 어레이 영역(104a) 및 제2 서브 셀 어레이 영역(104b)은 수평 방향, 즉 X 방향으로 서로 떨어져 위치할 수 있다. 수평 방향은 제1 기판(102)의 제1 면(102a)과 수평한 방향일 수 있다.
제1 기판(102)의 제1 면(102a) 상에 제1 코어 회로 영역(106a, 106b)이 형성될 수 있다. 제1 코어 회로 영역(106a, 106b)은 제1 코어 회로(CR1a, CR1b)를 포함할 수 있다. 제1 코어 회로 영역(106a, 106b)은 제1 서브 코어 회로 영역(106a) 및 제2 서브 코어 회로 영역(106b)을 포함할 수 있다.
제1 코어 회로 영역(106a, 106b)은 제1 셀 어레이 영역(104a, 104b)에 인접하여 형성될 수 있다. 다시 말해, 제1 서브 코어 회로 영역(106a)은 제1 서브 셀 어레이 영역(104a)에 인접하여 형성되고, 제2 서브 코어 회로 영역(106b)은 제2 서브 셀 어레이 영역(104b)에 인접하여 형성될 수 있다.
제1 코어 회로 영역(106a, 106b)은 제1 코어 단자(110a)를 포함할 수 있다. 제1 코어 단자(110a)는 금속, 예컨대 구리를 포함하는 전극 단자일 수 있다. 제1 코어 단자(110a)는 제2 칩(200)의 제2 코어 단자(210a)와 접합될 수 있다.
제1 주변 회로 영역(108)은 제1 주변 회로(PR1)를 포함할 수 있다. 제1 주변 회로 영역(108)은 제1 코어 회로 영역(106a, 106b)에 인접하여 형성될 수 있다. 제1 주변 회로 영역(108)은 제1 주변 회로 단자(110b, 110c)를 포함할 수 있다. 제1 주변 회로 단자(110b, 110c)는 금속, 예컨대 구리를 포함하는 전극 단자일 수 있다. 제1 주변 회로 단자(110b, 110c)는 외부 기기, 예컨대 외부 컨트롤로부터의 외부 신호를 수신 또는 전송할 수 있는 입출력 단자일 수 있다.
제1 주변 회로 단자(110b, 110c)는 제1 연결 단자(110b) 및 관통 비아 연결 단자(110c)를 포함할 수 있다. 제1 연결 단자(110b)는 제2 칩(200)의 제2 연결 단자(210b)와 연결(또는 접합)될 수 있고, 관통 비아 연결 단자(110c)는 제2 칩(200)의 제2 관통 비아(214)와 연결(또는 접합)될 수 있다. 제2 연결 단자(210b)는 제2 코어 단자(210a)와 전기적으로 연결되어 제1 주변 회로 영역(108)은 제1 칩(100) 및 제2 칩(200)은 공유될 수 있다.
다음에, 적층 칩 패키지(10)중 제2 칩(200)을 설명한다. 제2 칩(200)은 제2 기판(202) 상에 형성된 제2 셀 어레이 영역(204a, 204b), 제2 코어 회로 영역(206a, 206b), 제2 관통 비아(214), 및 외부 연결용 제2 패드(216)를 포함할 수 있다.
다시 말해서, 제2 칩(200)은 제2 기판(202)에 구현된 제2 셀 어레이 영역(204a, 204b), 제2 코어 회로 영역(206a, 206b), 제2 관통 비아(214), 및 외부 연결용 제2 패드(216)를 포함할 수 있다. 제2 코어 회로 영역(206a, 206b)은 제2 셀 어레이 영역(204a, 204b)의 데이터 센싱이나 리드(read) 및 라이트(write) 신호를 전달하는 영역일 수 있다. 본 실시예에서, 제2 칩(200)은 제2 주변 회로 영역을 포함하지 않을 수 있다. 제1 칩(100) 및 제2 칩(200)은 제2 관통 비아(214)로 연결될 수 있고, 앞서 설명한 바와 같이 제1 주변 회로 영역(108)을 공유할 수 있다.
제2 기판(202)은 제3 면(202a) 및 제3 면(302a)과 대향되는 제4 면(202b)을 포함할 수 있다. 제2 기판(202)은 실리콘 기판일 수 있다. 제3 면(202a)은 전면 또는 표면일 수 있고, 제4 면(202b)은 후면 또는 배면일 수 있다. 제3 면(202a)은 회로 소자가 형성되는 액티브면일 수 있고, 제4 면(202b)은 회로 소자가 형성되지 않는 비액티브면일 수 있다.
제3 면(202a) 상에 제2 셀 어레이 영역(204a, 204b), 제2 코어 회로 영역(206a, 206b)을 포함하는 제2 회로 소자층(203)이 형성될 수 있다. 제2 회로 소자층(203)은 제1 회로 소자층(103)과 접할 수 있다. 제2 기판(202)의 중앙 부분에 제2 관통 비아(214) 및 외부 연결용 제2 패드(216)가 위치할 수 있다. 제2 관통 비아(214)는 제2 센터 관통 비아라 칭할 수 있다. 외부 연결용 제2 패드(216)는 외부 연결용 제2 센터 패드라 칭할 수 있다.
구체적으로 살펴보면, 제2 기판(202)의 제3 면(202a) 상에 제2 셀 어레이 영역(204a, 204b)이 형성될 수 있다. 제2 셀 어레이 영역(204a, 204b)은 제2 셀 어레이 회로(CAR2a, CAR2b)를 포함할 수 있다. 도 1에서 제2 칩(200)을 구성하는 제2 셀 어레이 영역(204a, 204b)을 2개만 포함하였으나 더 많을 수 있다.
제2 셀 어레이 영역(204a, 204b)은 제3 서브 셀 어레이 영역(204a) 및 제4 서브 셀 어레이 영역(204b)이라고 칭할 수 있다. 제3 서브 셀 어레이 영역(204a) 및 제4 서브 셀 어레이 영역(204b)은 수평 방향, 즉 X 방향으로 서로 떨어져 위치할 수 있다. 수평 방향은 제2 기판(202)의 제3 면(202a)에 대한 수평 방향일 수 있다.
제2 셀 어레이 영역(204a, 204b)은 제1 칩(100)의 제1 셀 어레이 영역(104a, 104b) 상에 위치할 수 있다. 제1 서브 셀 어레이 영역(104a) 및 제2 서브 셀 어레이 영역(104b) 상에 각각 제3 서브 셀 어레이 영역(204a) 및 제4 서브 셀 어레이 영역(204b)이 위치할 수 있다.
제2 기판(202)의 제3 면(202a) 상에 제2 코어 회로 영역(206a, 206b)이 형성될 수 있다. 제2 코어 회로 영역(206a, 206b)은 제1 칩(100)의 제1 코어 회로 영역(106a, 106b) 상에 위치할 수 있다. 제2 코어 회로 영역(206a, 206b)은 제2 코어 회로(CR2a, CR2b)를 포함할 수 있다. 제2 코어 회로 영역(206a, 206b)은 제3 서브 코어 회로 영역(206a) 및 제4 서브 코어 회로 영역(206b)을 포함할 수 있다.
제2 코어 회로 영역(206a, 206b)은 제2 셀 어레이 영역(204a, 204b)에 인접하여 형성될 수 있다. 다시 말해, 제3 서브 코어 회로 영역(206a)은 제3 서브 셀 어레이 영역(204a)에 인접하여 형성되고, 제4 서브 코어 회로 영역(206b)은 제4 서브 셀 어레이 영역(204b)에 인접하여 형성될 수 있다.
제2 코어 회로 영역(206a, 206b)은 제2 코어 단자(210a)를 포함할 수 있다. 제2 코어 단자(210a)는 금속, 예컨대 구리를 포함하는 전극 단자일 수 있다. 제2 코어 단자(210a)는 제1 칩(100)의 제1 코어 단자(110a)와 접합될 수 있다. 앞서 설명한 바와 같이 제2 코어 단자(210a)는 제2 연결 단자(210b)와 전기적으로 연결될 수 있다. 제2 칩(200)의 제3 면(202a, 전면)과 제1 칩(100)의 제1 면(전면)은 서로 대향한 상태로 제2 칩(200) 및 제1 칩(100)은 접합될 수 있다.
제1 칩(100)의 제1 주변 회로 영역(108) 상에 제2 관통 비아(214) 및 제2 연결 단자(210b)가 형성될 수 있다. 제2 관통 비아(214)는 제2 기판(202)을 관통하는 제2 관통홀(212) 내에 형성될 수 있다. 제2 관통 비아(214)는 제2 도전 비아라고 명명될 수 있다. 제2 기판(202)이 실리콘 기판일 경우, 제2 관통 비아(214)는 관통 실리콘 비아(TSV, through silicon via)일 수 있다. 앞서 설명한 바와 같이 제2 칩(200)은 제2 주변 회로 영역을 포함하지 않아 제2 관통 비아(214)는 제2 주변 회로 영역을 관통하지 않을 수 있다.
제2 기판(202)을 관통하는 제2 관통 비아(214)는 제1 칩(100)의 제1 주변 회로 단자(110b, 110c)중 관통 비아 연결 단자(110c)와 연결될 수 있다. 제2 관통 비아(214)는 제1 칩(100)의 제1 주변 회로 영역(108)에 형성되지 않는다. 제2 관통 비아(214)는 제2 칩(200)과 제1 칩(100)을 연결하는 단일 몸체일 수 있다.
제2 관통 비아(214)는 제2 칩(200)과 제1 칩(100)을 연결하는 연결 부재일 수 있다. 제2 연결 단자(210b)는 제1 칩(100)의 제1 연결 단자(110b)와 연결(또는 접합)될 수 있다. 제2 연결 단자(210b)는 금속, 예컨대 구리를 포함하는 전극 단자일 수 있다.
제2 칩(200)은 제2 기판(202)의 제4 면(202b) 상에 제2 관통 비아(214)와 연결되는 외부 연결용 제2 패드(216)를 포함할 수 있다. 외부 연결용 제2 패드(216)는 제2 칩(200) 상에 추가 칩을 적층할 경우 이용될 수 있다.
이상과 같은 적층 칩 패키지(10)는 제1 칩(100) 상에 수직 방향, 예컨대 Z 방향으로 제2 칩(200)을 적층한다. 제1 칩(100)은 제1 주변 회로 영역(108)을 포함하면서 제1 주변 회로 영역(108)에는 관통 비아가 형성되지 않는다.
제2 칩(200)은 주변 회로 영역이 마련되어 있지 않으며 제1 칩(100)의 제1 주변 회로 영역(108) 상에 위치하는 제2 관통 비아(214)를 포함한다. 제2 칩(200)에 형성된 외부 연결용 제2 패드(216)와 패키지 기판(미도시)을 연결할 경우, 제2 칩(200)은 마스터 칩이 될 수 있고, 제1 칩(100)은 슬레이브 칩이 될 수 있다.
이와 같이 구성되는 적층 칩 패키지(10)는 제1 칩(100)에 관통 비아가 형성되는 영역을 별도로 구비하지 않고, 제2 칩(200)은 주변 회로 영역을 별도로 구비하지 않는다.
이에 따라, 적층 칩 패키지(10)는 제1 칩(100) 및 제2 칩(200)을 포함하지만 하나의 칩으로 동작할 수 있다. 더하여, 적층 칩 패키지(10)는 제1 칩(100) 및 제2 칩(200)의 사이즈를 줄일 수 있고, 패키지 사이즈도 감소시킬 수 있다.
도 2 내지 도 4는 도 1의 적층 칩 패키지를 설명하기 위한 일부 평면 레이아웃도들이다.
구체적으로, 도 2 내지 도 4는 도 1의 우측 일부분의 평면 레이아웃도들일 수 있다. 도 2는 도 1의 적층 칩 패키지(10)의 일부 평면 레이아웃도이고, 도 3은 도 1의 제1 칩(100)의 일부 평면 레이아웃도이고, 도 4는 도 1의 제2 칩(200)의 일부 평면 레이아웃도이다.
도 2 및 도 3에 도시한 바와 같이 제1 칩(100)은 제1 주변 회로 영역(108), 제1 코어 회로 영역(106b), 및 제1 셀 어레이 영역(104b)을 포함할 수 있다. 제1 기판(102) 상에 제1 주변 회로 영역(108)이 배치될 수 있다. 제1 주변 회로 영역(108)은 제1 주변 회로(PR1)를 포함할 수 있다. 제1 주변 회로 영역(108)은 제1 주변 회로 단자(110b, 110c)를 포함할 수 있다.
제1 주변 회로 영역(108)의 일측에 인접하여 제1 코어 회로 영역(206b)이 위치할 수 있다. 제1 코어 회로 영역(106b)은 제1 코어 단자(110a)가 배치될 수 있다. 제1 코어 회로 영역(206b)의 일측에 인접하여 제1 셀 어레이 영역(104b)이 위치할 수 있다. 제1 셀 어레이 영역(104b)은 제1 셀 어레이 회로(CAR1b)를 포함할 수 있다.
도 2 및 도 4에 도시한 바와 같이 제2 칩(200)은 부가 영역(208), 제2 코어 회로 영역(206b) 및 제2 셀 어레이 영역(204b)을 포함할 수 있다. 제2 기판(202) 상에 제1 주변 회로 영역(108)에 대응되도록 부가 영역(208)이 배치될 수 있다. 부가 영역(208)은 제2 관통 비아(214)가 형성되는 관통 비아 영역(208a) 및 제2 연결 단자(210b)가 형성되는 연결 단자 영역(208b)을 포함할 수 있다.
부가 영역(208)의 일측에 인접하고 제1 코어 회로 영역(106b)에 대응되도록 제2 코어 회로 영역(206b)이 위치할 수 있다. 제2 코어 회로 영역(206b)은 제2 코어 회로(CR2b) 및 제2 코어 단자(210a)가 배치될 수 있다. 제1 코어 회로 영역(206b)의 일측에 인접하여 제1 셀 어레이 영역(104b)과 대응되는 제2 셀 어레이 영역(204b)이 위치할 수 있다. 제2 셀 어레이 영역(204b)은 제2 셀 어레이 회로(CAR2b)를 포함할 수 있다.
이상과 같이 구성되는 적층 칩 패키지(10)에서, 제1 칩(100)은 관통 비아 영역을 별도로 마련되어 있지 않고 관통 비아가 형성되지 않은 제1 주변 회로 영역을 포함한다. 제2 칩(200)은 주변 회로 영역이 마련되어 있지 않고 부가 영역(208)의 일부에 관통 비아 영역(208a)만을 배치한다. 이에 따라, 적층 칩 패키지(10)는 제1 칩(100) 및 제2 칩의 사이즈를 줄이고 이에 따라 패키지 사이즈도 줄일 수 있다.
도 5 및 도 6은 도 1의 적층 칩 패키지의 구성을 설명하기 위한 블록도들이다.
구체적으로, 도 5는 도 1의 적층 칩 패키지(10)를 구성하는 제1 칩(100)의 구성예이고, 도 6은 도 1의 적층 칩 패키지(10)를 구성하는 제2 칩(200)의 구성예일 수 있다. 도 5에서, 제1 칩(100)의 제1 셀 어레이 영역(104a, 104b)중 하나만을 참조번호 104로 도시하며, 제1 코어 회로 영역(106a, 106b)중 하나만을 참조번호 106으로 도시한다.
도 6에서, 제2 칩(200)의 제2 셀 어레이 영역(204a, 204b)중 하나만을 참조번호 204로 도시하며, 제2 코어 회로 영역(206a, 206b)중 하나만을 참조번호 206으로 도시한다.
도 5에 도시된 바와 같이 제1 칩(100)은 제1 셀 영역(104, 106) 및 제1 주변 회로 영역(108)을 포함한다. 도 5에 도시된 제1 셀 영역(104, 106)은 제1 칩(100)에 형성된 복수개의 셀 영역들 중 어느 하나의 셀 영역, 즉 뱅크(일예로서, 제1 뱅크, Bank 1)를 나타낸다.
제1 셀 영역(104, 106)은 제1 셀 어레이 영역(104) 및 제1 코어 회로 영역(106)을 포함한다. 제1 셀 어레이 영역(104)은 제1 셀 어레이 회로(CAR1)를 포함할 수 있다. 제1 셀 어레이 회로(CAR1)는 워드 라인(WL), 비트 라인(BL), 트랜지스터, 및/또는 커패시터를 포함할 수 있다.
제1 코어 회로 영역(106)은 제1 코어 회로(CR1)를 포함할 수 있다. 제1 코어 회로(CR1)는 제1 센스 앰프 어레이(112), 제1 로우 어드레스 디코더(114) 및 제1 칼럼 어드레스 디코더(115) 등을 포함할 수 있다. 제1 코어 회로(CR1)는 제1 센스 앰프 어레이(112), 제1 로우 어드레스 디코더(114) 및 제1 칼럼 어드레스 디코더(115)를 이용하여 제1 셀 어레이 회로(CAR1)의 데이터 센싱이나 리드(read) 및 라이트(write) 신호를 전달할 수 있다.
제1 주변 회로 영역(108)은 제1 주변 회로(PR1)를 포함할 수 있다. 제1 주변 회로(PR1)는 제1 셀 어레이 회로(CAR1) 및 제1 코어 회로(CR1)를 제어하고, 데이터 입출력 신호를 수신 및 전송하는 역할을 수행할 수 있다.
보다 상세하게, 제1 주변 회로(PR1)는 외부의 커맨드 신호(CMD)를 수신하고 이에 응답해서 제어 신호를 발생시키는 제1 제어 회로(121)를 포함할 수 있다. 제1 주변 회로(PR1)는 어드레스 신호(ADDR)를 수신하여 이를 제1 로우 어드레스 디코더(114)로 제공하는 어드레스 레지스터(122)를 구비할 수 있다. 제1 주변 회로(PR1)는 메모리 동작이 뱅크(BANK) 단위로 제어되는 경우 뱅크 선택 등을 제어하기 위한 뱅크 제어부(116)를 포함할 수 있다.
제1 주변 회로(PR1)는 데이터 입출력 신호(DQ)를 수신 및 전송하는 역할을 수행하는 제1 입출력 드라이버 및 제1 입출력 센스 앰프(113), 및 제1 데이터 입출력부(124) 등이 구비될 수 있다. Din은 데이터 입력 단자이며, Dout는 데이터 출력 단자일 수 있다.
더하여, 제1 주변 회로(PR1)는 제1 제어 회로(121)와 연결되는 제1 선택 회로(125)를 포함할 수 있다. 제1 선택 회로(125)는 스위치 회로 또는 퓨즈 회로 일 수 있다. 적층 칩 패키지(10)는 제1 제어 회로(121) 및 제1 선택 회로(125) 이용하여 제1 칩(100) 및/또는 제2 칩(200)을 선택하여 제어할 수 있다. 적층 칩 패키지(10)는 제1 칩(100) 및 제2 칩(200)중 하나의 칩이 동작하지 않을 경우에도 나머지 하나의 칩을 동작시킬 수 있어 패키지 신뢰성을 크게 향상시킬 수 있다.
도 6에 도시된 바와 같이 제2 칩(100)은 제1 주변 회로(PR1)와 연결된 제2 셀 영역(204, 206)을 포함할 수 있다. 도 6에 도시된 제2 셀 영역(204, 206)은 제2 칩(200)에 형성된 복수개의 셀 영역들 중 어느 하나의 셀 영역, 즉 뱅크(일예로서, 제2 뱅크, Bank 2)를 나타낸다.
제2 셀 영역(204, 206)은 제2 셀 어레이 영역(204) 및 제2 코어 회로 영역(206)를 포함한다. 제2 셀 어레이 영역(204)은 제2 셀 어레이 회로(CAR2)을 포함할 수 있다. 제2 셀 어레이 회로(CAR2)는 워드 라인(WL), 비트 라인(BL), 트랜지스터, 및/또는 커패시터를 포함할 수 있다.
제2 코어 회로 영역(206)은 제2 코어 회로(CR2)를 포함할 수 있다. 제2 코어 회로(CR2)는 제2 센스 앰프 어레이(218), 제2 로우 어드레스 디코더(220) 및 제2 칼럼 어드레스 디코더(222) 등을 포함할 수 있다. 제2 코어 회로(CR2)는 제2 센스 앰프 어레이(218), 제2 로우 어드레스 디코더(220) 및 제2 칼럼 어드레스 디코더(222)를 이용하여 제2 셀 어레이 회로(CAR2)의 데이터 센싱이나 리드(read) 및 라이트(write) 신호를 전달할 수 있다.
도 7은 도 1의 적층 칩 패키지를 구성하는 제1 칩 및 제2 칩의 접합 공정을 설명하기 위한 단면도이다.
구체적으로, 적층 칩 패키지(10)는 제1 칩(100) 및 제2 칩(200)을 접합하여 제조될 수 있다. 도 7에서, 도 1과 동일한 참조번호는 동일한 부재를 나타낸다. 도 7에서, 도 1에서 설명한 내용은 간단히 설명하거나 생략한다.
적층 칩 패키지(10)를 제조하기 위하여 제1 칩(100)을 준비한다. 제1 칩(100)은 제1 기판(102)의 제1 면(102a) 상에 제1 셀 어레이 영역(104a, 104b), 제1 코어 회로 영역(106a, 106b) 및 제1 주변 회로 영역(108)을 형성한다. 제1 기판(102)의 제1 면(102a) 상에 제1 셀 어레이 영역(104a, 104b), 제1 코어 회로 영역(106a, 106b) 및 제1 주변 회로 영역(108)을 포함하는 제1 회로 소자층(103)을 형성한다.
제1 셀 어레이 영역(104a, 104b)에는 제1 셀 어레이 회로(CAR1a, CAR1b)를 형성한다. 제1 코어 회로 영역(106a, 106b)에는 제1 코어 회로(CR1a, CR1b) 및 제1 코어 단자(110a)를 형성한다. 제1 주변 회로 영역(108)에는 제1 주변 회로(PR1) 및 제1 주변 회로 단자(110b, 110c)를 형성한다. 제1 주변 회로 단자(110b, 110c)는 제1 연결 단자(110b) 및 관통 비아 연결 단자(110c)로 분류될 수 있다.
적층 칩 패키지(10)를 제조하기 위하여 제2 칩(200)을 준비한다. 제2 칩(200)은 제2 기판(202)의 제3 면(202a) 상에 제2 셀 어레이 영역(204a, 204b), 제2 코어 회로 영역(206a, 206b), 제2 연결 단자(210b) 및 제2 관통 비아(214)를 형성한다. 제2 기판(202)의 제3 면(202a) 상에 제2 셀 어레이 영역(204a, 204b), 및 제2 코어 회로 영역(206a, 206b)을 포함하는 제2 회로 소자층(203)과, 제2 연결 단자(210b) 및 제2 관통 비아(214)를 형성한다.
제2 셀 어레이 영역(204a, 204b)에는 제2 셀 어레이 회로(CAR2a, CAR2b)를 형성한다. 제2 코어 회로 영역(206a, 206b)에는 제2 코어 회로(CR2a, CR2b) 및 제2 코어 단자(210a)를 형성한다.
적층 칩 패키지(10)를 제조하기 위하여 제1 칩(100) 상에 제2 칩(200)을 접합(본딩)한다. 제1 칩(100)의 제1 회로 소자층(103)과 제2 칩(200)의 제2 회로 소자층(203)을 직접 접합한다. 제1 칩(100)의 제1 코어 단자(110a), 제1 연결 단자(110b) 및 관통 비아 연결 단자(110c)를 각각 제2 칩(200)의 제2 코어 단자(210a), 제2 연결 단자(210b) 및 제2 관통 비아(214)와 직접 접합한다. 이와 같이 적층 칩 패키지(10)는 제1 칩(100)의 단자들과 제2 칩(200)의 단자들 및 제2 관통 비아를 직접 접합하여 제조될 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
구체적으로, 적층 칩 패키지(15)는 도 1의 적층 칩 패키지(10)와 비교할 때 제1 칩(100)의 제1 코어 단자(110a) 및 제1 주변 회로 단자(110b, 110c)와 제2 칩(200)의 제2 코어 단자(210a), 제2 연결 단자(210b), 및 제2 관통 비아(214)를 범프(224)로 접합된 것을 제외하고는 동일할 수 있다. 도 8에서, 도 1과 동일한 참조번호는 동일한 부재를 나타낸다. 도 8에서, 도 1에서 설명한 내용은 간단히 설명하거나 생략한다.
제1 칩(100)은 제1 기판(102)의 제1 면(102a) 상에 제1 셀 어레이 영역(104a, 104b), 제1 코어 회로 영역(106a, 106b) 및 제1 주변 회로 영역(108)을 포함하는 제1 회로 소자층(103)이 형성되어 있다. 제1 코어 회로 영역(106a, 106b) 및 제1 주변 회로 영역(108)에는 각각 제1 코어 단자(110a) 및 제1 주변 회로 단자(110b, 110c)가 형성되어 있다. 제1 주변 회로 단자(110b, 110c)는 제1 연결 단자(110b) 및 관통 비아 연결 단자(110c)로 분류될 수 있다.
제2 칩(200)은 제2 기판(202)의 제3 면(202a) 상에 제2 셀 어레이 영역(204a, 204b) 및 제2 코어 회로 영역(206a, 206b)을 포함하는 제2 회로 소자층(203)과, 제2 연결 단자(210b) 및 제2 관통 비아(214)가 형성되어 있다.
적층 칩 패키지(15)는 제1 칩(100)과 제2 칩(200) 사이를 직접 접합하지 않는다. 적층 칩 패키지(15)는 제1 칩(100)의 제1 코어 단자(110a) 및 제1 주변 회로 단자(110b, 11c)와 제2 칩(200)의 제2 코어 단자(210a), 제2 연결 단자(210b), 및 제2 관통 비아(214)를 각각 범프(224)로 접합한다. 이와 같은 적층 칩 패키지(15)는 제1 칩(100)과 제2 칩(200)을 범프(224)를 이용하여 용이하게 연결(또는 접합)할 수 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
구체적으로, 적층 칩 패키지(20)는 도 1의 적층 칩 패키지(10)와 비교할 때 제2 칩(200a)의 제2 연결 단자 영역(도 4의 208b)에 제2 주변 회로 영역(226a, 226b)이 더 형성된 것을 제외하고는 동일할 수 있다. 도 9에서, 도 1과 동일한 참조번호는 동일한 부재를 나타낸다. 도 9에서, 도 1에서 설명한 내용은 간단히 설명하거나 생략한다.
적층 칩 패키지(20)는 제1 칩(100a) 상에 제2 칩(200a)이 적층되어 구성된다. 제1 칩(100a)은 도 1의 적층 칩 패키지(10)의 제1 칩(100)과 동일할 수 있다. 제2 칩(200a)은 제1 칩(100)의 제1 주변 회로 영역(108)의 상부, 및 제2 관통 비아(214)의 양측의 제2 연결 단자 영역(도 4의 208b)에 제2 주변 회로 영역(226a, 226b)이 형성되어 있다.
제2 주변 회로 영역(226a, 226b)은 제1 주변 회로 영역(108)보다 사이즈(크기)가 작을 수 있다. 제2 칩(200a)은 제2 셀 어레이 영역(204a, 204b), 제2 코어 회로 영역(206a, 206b) 및 제2 주변 회로 영역(226a, 226b)을 갖는 제2 회로 소자층(203)을 포함한다.
제2 주변 회로 영역(226a, 226b)은 제2 코어 회로 영역(206a, 206b)과 제1 주변 회로 영역(108)을 연결하는 역할을 수행할 수 있다. 제2 주변 회로 영역(226a, 226b)은 제2 셀 어레이 영역(204a, 204b) 및 제2 코어 회로 영역(206a, 206b)을 제어하고 데이터 입출력 신호를 수신 및 전송하는 역할을 수행할 수 있다. 제2 주변 회로 영역(226a, 226b)은 제2 주변 회로(PR2a, PR2b)를 포함할 수 있다.
제2 주변 회로 영역(226a, 226b)은 제1 서브 주변 회로 영역(226a) 및 제2 서브 주변 회로 영역(226b)이라고 칭할 수 있다. 제1 서브 주변 회로 영역(226a) 및 제2 서브 주변 회로 영역(226b)은 수평 방향, 즉 X 방향으로 서로 떨어져 위치할 수 있다. 수평 방향은 제2 기판(202)의 제3 면(202a)과 수평한 방향일 수 있다. 제2 주변 회로 영역(226a, 226b)은 제2 주변 회로 단자(210b')을 포함할 수 있다. 제2 주변 회로 단자(210b')는 제1 칩(100a)의 제1 주변 회로 단자(110b, 즉 제1 연결 단자)와 접합될 수 있다. 제2 주변 회로 단자(210b')은 제1 칩(100a)의 제1 연결 단자(110b)와 접합(또는 연결)되는 제2 연결 단자(도 1의 210b)에 해당할 수 있다. 이와 같은 적층 칩 패키지(20)는 제2 칩(200a)에 제2 주변 회로 영역(226a, 226b)을 포함하여 다양한 기능을 갖는 회로를 구현할 수 있다.
도 10은 도 9의 적층 칩 패키지의 제2 칩의 구성을 설명하기 위한 블록도이다.
구체적으로, 도 10은 도 9의 적층 칩 패키지(20)를 구성하는 제2 칩(200a)의 구성예일 수 있다. 도 10에서, 도 5 및 도 6과 동일한 참조번호는 동일한 부재를 나타낸다. 도 10에서, 제2 칩(200a)의 제2 셀 어레이 영역(204a, 204b)중 하나만을 참조번호 204로 도시하며, 제2 코어 회로 영역(206a, 206b)중 하나만을 참조번호 206으로 도시한다.
도 10에 도시한 바와 같이 제2 셀 영역(204, 206)은 제2 칩(200a)에 형성된 복수개의 셀 영역들 중 어느 하나의 셀 영역, 즉 뱅크(일예로서, 제2 뱅크, Bank 2)를 나타낸다. 제2 칩(200a)의 제2 셀 영역(204, 206)은 제2 셀 어레이 영역(204) 및 제2 코어 회로 영역(206)을 포함한다.
제2 셀 어레이 영역(204)은 제2 셀 어레이 회로(CAR2)를 포함할 수 있다. 제2 코어 회로 영역(206)은 제2 코어 회로(CR2)를 포함할 수 있다. 제2 셀 어레이 회로(CAR2) 및 제2 코어 회로(CR2)에 대해서는 도 6에 설명하였으므로 생략한다.
제2 칩(200a)의 제2 주변 회로 영역(226)은 도 5의 제1 주변 회로 영역(108)과 기능이 거의 동일할 수 있다. 제2 주변 회로 영역(226)은 제2 주변 회로(PR2)를 포함할 수 있다. 제2 주변 회로(PR2)는 제2 셀 어레이 회로(CAR2) 및 제2 코어 회로(CR2)를 제어하고, 데이터 입출력 신호를 수신 및 전송하는 역할을 수행할 수 있다.
보다 상세하게, 제2 주변 회로(PR2)는 외부의 커맨드 신호(CMD)를 수신하고 이에 응답해서 제어 신호를 발생시키는 제2 제어 회로(241)를 포함할 수 있다. 제2 주변 회로(PR2)는 어드레스 신호(ADDR)를 수신하여 이를 로우 어드레스 디코더(220)에 제공하는 어드레스 레지스터(242)를 구비할 수 있다. 제2 주변 회로(PR2)는 메모리 동작이 뱅크(BANK) 단위로 제어되는 경우 뱅크 선택 등을 제어하기 위한 뱅크 제어부(246)를 포함할 수 있다.
제2 주변 회로(PR2)는 데이터 입출력 신호(DQ)를 수신 및 전송하는 역할을 수행하는 제2 입출력 드라이버 및 입출력 센스 앰프(243), 및 제2 데이터 입출력부(244) 등이 구비될 수 있다. Din은 데이터 입력 단자이며, Dout는 데이터 출력 단자일 수 있다.
더하여, 제2 주변 회로(PR2)는 제2 제어 회로(241)와 연결되는 제2 선택 회로(245)를 포함할 수 있다. 제2 선택 회로(245)는 스위치 회로 또는 퓨즈 회로 일 수 있다. 적층 칩 패키지(20)는 제2 제어 회로(241) 및 제2 선택 회로(245)를 이용하여 제1 칩(100) 및/또는 제2 칩(200a)을 선택하여 제어할 수 있다.
적층 칩 패키지(20)는 제1 칩(100) 및 제2 칩(200a)중 하나의 칩이 동작하지 않을 경우에도 나머지 하나의 칩을 동작시킬 수 있어 패키지 신뢰성을 크게 향상시킬 수 있다. 제2 칩(200a)은 제2 주변 회로(PR2)를 통해 제1 칩(100)과 연결될 수 있다. 제1 칩(100)의 구조는 앞서 설명하였으므로 생략한다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
구체적으로, 적층 칩 패키지(25)는 도 9의 적층 칩 패키지(20)와 비교할 때 제1 칩(100a)의 제1 코어 단자(110a) 및 제1 주변 회로 단자(110b, 110c)와 제2 칩(200a)의 제2 코어 단자(210a), 제2 주변 회로 단자(210b'), 및 제2 관통 비아(214)를 범프(224)로 접합된 것을 제외하고는 동일할 수 있다. 도 11에서, 도 9와 동일한 참조번호는 동일한 부재를 나타낸다. 도 11에서, 도 9에서 설명한 내용은 간단히 설명하거나 생략한다.
적층 칩 패키지(25)는 제1 칩(100a) 상에 제2 칩(200a)이 적층되어 구성된다. 제1 칩(100a)은 도 9의 적층 칩 패키지(20)의 제1 칩(100a)과 동일할 수 있다. 제1 칩(100a)은 제1 회로 소자층(103)에 제1 코어 단자(110a), 제1 주변 회로 단자(110b, 110c)가 형성되어 있다. 제1 주변 회로 단자(110b, 110c)는 제1 연결 단자(110b) 및 관통 비아 연결 단자(110c)로 분류될 수 있다.
제2 칩(200a)의 제2 회로 소자층(203) 내에 제2 코어 단자(210a), 제2 주변 회로 단자(210b') 및 제2 관통 비아(214)가 형성되어 있다. 적층 칩 패키지(25)는 제1 칩(100a)과 제2 칩(200a) 사이를 직접 접합하지 않는다. 적층 칩 패키지(25)는 제1 칩(100a)의 제1 코어 단자(110a) 및 제1 주변 회로 단자(110b, 11c)와 제2 칩(200a)의 제2 코어 단자(210a), 제2 주변 회로 단자(210b'), 및 제2 관통 비아(214)를 각각 범프(224)로 접합한다. 이와 같은 적층 칩 패키지(25)는 제1 칩(100a)과 제2 칩(200a)을 범프(224)를 이용하여 용이하게 연결(또는 접합)할 수 있다.
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
구체적으로, 적층 칩 패키지(30)는 도 1의 적층 칩 패키지(10)와 비교할 때 제1 칩(100b)의 제1 폭(W1)과 제1 칩(10b) 상에 적층되는 제2 칩(200b)의 제2 폭(W2)이 다른 것을 제외하고는 동일할 수 있다. 도 12에서, 도 1과 동일한 참조번호는 동일한 부재를 나타낸다. 도 12에서, 도 1에서 설명한 내용은 간단히 설명하거나 생략한다.
적층 칩 패키지(30)는 제1 칩(100b) 상에 제2 칩(200b)이 적층되어 구성된다. 제1 칩(100b)은 도 1의 적층 칩 패키지(10)의 제1 칩(100)과 동일할 수 있다. 제1 칩(100b)은 제1 셀 어레이 영역(104a, 104b), 제1 코어 회로 영역(106a, 106b) 및 제1 주변 회로 영역(108)을 갖는 제1 회로 소자층(103)을 포함한다. 제2 칩(200b)은 제2 셀 어레이 영역(204a, 204b) 및 제2 코어 회로 영역(206a, 206b)을 갖는 제2 회로 소자층(203)을 포함한다.
적층 칩 패키지(30)는 수평 방향, 예컨대 X 방향으로 제2 칩(200b)의 제2 폭(W2)은 제1 칩(100b)의 제1 폭(W1)보다 작을 수 있다. 이에 따라, 제1 칩(100b)의 제1 코어 회로 영역(106a, 106b) 상에 제2 칩(200b)의 제2 셀 어레이 영역(204a, 204b)이 위치할 수 있다. 제1 칩(100b)의 제1 주변 회로 영역(108) 상에 제2 칩(200b)의 제2 코어 회로 영역(206a, 206b)가 위치할 수 있다.
적층 칩 패키지(30)에서, 제1 칩(100b)의 제1 회로 소자층(103)의 상부 및 제2 칩(200b)의 양측부에는 몰드층(248)이 형성되어 있다. 수직 방향, 즉 Z 방향으로 제1 칩(100b)과 제2 칩(200b) 사이의 단차 영역에는 몰드층(248)이 형성되어 있다. 이와 같은 적층 칩 패키지(30)는 제1 칩(100b)과 제2 칩(200b) 사이의 폭이 다르더라도 제1 칩(100b) 및 제2 칩(200b)을 용이하게 연결(또는 접합)할 수 있다.
도 13은 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
구체적으로, 적층 칩 패키지(30)는 도 9의 적층 칩 패키지(20)와 비교할 때 제2 기판(202)의 에지 부분에 제2 관통 비아(214e) 및 외부 연결용 제2 패드(216e)를 포함하는 것을 제외하고는 동일할 수 있다. 도 13에서, 도 9와 동일한 참조번호는 동일한 부재를 나타낸다. 도 13에서, 도 9에서 설명한 내용은 간단히 설명하거나 생략한다.
적층 칩 패키지(35)는 제1 칩(100c) 상에 제2 칩(200c)이 적층되어 구성된다. 제1 칩(100c)은 도 9의 적층 칩 패키지(20)의 제1 칩(100a)과 거의 동일할 수 있다. 제1 칩(100c)은 제1 셀 어레이 영역(104a, 104b), 제1 코어 회로 영역(106a, 106b) 및 제1 주변 회로 영역(108)을 갖는 제1 회로 소자층(103)을 포함한다. 제1 주변 회로 영역(108)은 제1 기판(102)의 에지 부분에 위치할 수 있다.
제2 칩(200c)은 제2 셀 어레이 영역(204a, 204b), 제2 코어 회로 영역(206a, 206b) 및 제2 주변 회로 영역(226a, 226b)을 갖는 제2 회로 소자층(203)을 포함한다. 제2 칩(200c)은 제2 기판(202)의 에지 부분에서 제1 주변 회로 영역(108)의 관통 비아 연결 단자(110c) 상에 제2 관통 비아(214e)가 연결될 수 있다.
제2 관통 비아(214e)는 제2 에지 관통 비아라 명명될 수 있다. 제2 관통 비아(214e)는 제2 기판(202)의 에지 부분에 제2 기판(202)을 관통하는 제2 관통홀(212e) 내에 형성될 수 있다. 제2 관통 비아(214e) 상의 제2 기판(202)의 제4 면(202b) 상에는 외부 연결용 제2 패드(216e)가 형성될 수 있다. 외부 연결용 제2 패드(216e)는 외부 연결용 제2 에지 패드라 명명할 수 있다. 이와 같은 적층 칩 패키지(35)는 제1 칩(100c)과 제2 칩(200c)의 에지 부분에서 제1 칩(100c) 및 제2 칩(200c)을 용이하게 연결할 수 있다.
도 14는 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 평면도이다.
구체적으로, 적층 칩 패키지(40)는 도 13의 적층 칩 패키지(35)와 비교할 때 제2 기판(202)의 중앙 부분에 제2 관통 비아(214)가 형성되고 제2 기판(202)의 에지 부분에 외부 연결용 제2 패드(216e)가 형성된 것을 제외하고는 동일할 수 있다.
도 14의 적층 칩 패키지(40)는 제2 기판(202)의 중앙 부분에 제2 관통홀(212)이 형성될 수 있다. 제2 관통홀(212) 내에는 제2 관통 비아(214)가 형성될 수 있다. 제2 관통 비아(214)는 재배선층(215)과 연결될 수 있다. 재배선층(215)은 제2 관통 비아(214e)와 연결될 수 있다.
제2 관통 비아(214e)는 제2 에지 관통 비아라 명명될 수 있다. 재배선층(215)은 외부 연결용 제2 패드(216e)와 연결될 수 있다. 외부 연결용 제2 패드(216e)는 외부 연결용 제2 에지 패드라 명명할 수 있다. 이와 같은 적층 칩 패키지(40)는 제1 칩(100c)과 제2 칩(200c)의 에지 부분에서 제1 칩(도 13의 100c) 및 제2 칩(도 13의 200c)을 용이하게 연결할 수 있다.
도 15는 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
구체적으로, 적층 칩 패키지(45)는 도 13의 적층 칩 패키지(35)와 비교할 때 제2 기판(202)의 우측 에지 부분에 하나의 제2 관통 비아(214e1), 하나의 외부 연결용 제2 패드(216e1) 및 하나의 제2 주변 회로 영역(226a)을 포함하는 것을 제외하고는 동일할 수 있다. 도 15에서, 도 13과 동일한 참조번호는 동일한 부재를 나타낸다. 도 15에서, 도 13에서 설명한 내용은 간단히 설명하거나 생략한다.
적층 칩 패키지(45)는 제1 칩(100d) 상에 제2 칩(200d)이 적층되어 구성된다. 제1 칩(100d)은 도 9의 적층 칩 패키지(20)의 제1 칩(100a)과 거의 동일할 수 있다. 제1 칩(100d)은 제1 셀 어레이 영역(104a, 104b), 제1 코어 회로 영역(106a, 106b) 및 제1 주변 회로 영역(108)을 갖는 제1 회로 소자층(103)을 포함한다. 제1 주변 회로 영역(108)은 제1 기판(102)의 에지 부분에 위치할 수 있다.
제2 칩(200d)은 제2 셀 어레이 영역(204a, 204b), 제2 코어 회로 영역(206a, 206b) 및 제2 주변 회로 영역(226a)을 갖는 제2 회로 소자층(203)을 포함한다. 제2 칩(200d)은 제2 기판(202)의 에지 부분에서 제1 주변 회로 영역(108)의 관통 비아 연결 단자(110c) 상에 제2 관통 비아(214e1)가 연결될 수 있다.
제2 관통 비아(214e1)는 제2 에지 관통 비아라 명명될 수 있다. 제2 관통 비아(214e1)는 제2 기판(202)의 우측 에지 부분에 제2 기판(202)을 관통하는 제2 관통홀(212e1) 내에 형성될 수 있다. 제2 관통 비아(214e1) 상의 제2 기판(202)의 제4 면(202b) 상에는 외부 연결용 제2 패드(216e1)가 형성될 수 있다. 외부 연결용 제2 패드(216e1)는 외부 연결용 제2 에지 패드라 명명할 수 있다. 이와 같은 적층 칩 패키지(45)는 제1 칩(100d)과 제2 칩(200d)의 우측 에지 부분에서 제1 칩(100d) 및 제2 칩(200d)을 용이하게 연결할 수 있다.
도 16은 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
구체적으로, 적층 칩 패키지(50)는 도 13의 적층 칩 패키지(35)와 비교할 때 제2 기판(202)의 좌측 에지 부분에 하나의 제2 관통 비아(214e2), 하나의 외부 연결용 제2 패드(216e2) 및 하나의 제2 주변 회로 영역(226a)을 포함하는 것을 제외하고는 동일할 수 있다. 도 16에서, 도 13과 동일한 참조번호는 동일한 부재를 나타낸다. 도 16에서, 도 13에서 설명한 내용은 간단히 설명하거나 생략한다.
적층 칩 패키지(50)는 제1 칩(100e) 상에 제2 칩(200e)이 적층되어 구성된다. 제1 칩(100e)은 도 9의 적층 칩 패키지(20)의 제1 칩(100a)과 거의 동일할 수 있다. 제1 칩(100e)은 제1 셀 어레이 영역(104a, 104b), 제1 코어 회로 영역(106a, 106b) 및 제1 주변 회로 영역(108)을 갖는 제1 회로 소자층(103)을 포함한다. 제1 주변 회로 영역(108)은 제1 기판(102)의 에지 부분에 위치할 수 있다.
제2 칩(200e)은 제2 셀 어레이 영역(204a, 204b), 제2 코어 회로 영역(206a, 206b) 및 제2 주변 회로 영역(226a)을 갖는 제2 회로 소자층(203)을 포함한다. 제2 칩(200e)은 제2 기판(202)의 좌측 에지 부분에서 제1 주변 회로 영역(108)의 관통 비아 연결 단자(110c) 상에 제2 관통 비아(214e2)가 연결될 수 있다.
제2 관통 비아(214e2)는 제2 에지 관통 비아라 명명될 수 있다. 제2 관통 비아(214e2)는 제2 기판(202)의 에지 부분에 제2 기판(202)을 관통하는 제2 관통홀(212e2) 내에 형성될 수 있다. 제2 관통 비아(214e2) 상의 제2 기판(202)의 제4 면(202b) 상에는 외부 연결용 제2 패드(216e2)가 형성될 수 있다. 외부 연결용 제2 패드(216e2)는 외부 연결용 제2 에지 패드라 명명할 수 있다. 이와 같은 적층 칩 패키지(50)는 제1 칩(100e)과 제2 칩(200e)의 좌측 에지 부분에서 제1 칩(100e) 및 제2 칩(200e)을 용이하게 연결할 수 있다.
도 17은 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 도시한 요부 단면도이다.
구체적으로, 적층 칩 패키지(55)는 도 9의 적층 칩 패키지(20)와 비교할 때 제1 기판(10)에 제1 관통 비아(128) 및 외부 연결용 제1 패드(130)를 포함하는 것을 제외하고는 동일할 수 있다. 도 17에서, 도 9와 동일한 참조번호는 동일한 부재를 나타낸다. 도 17에서, 도 9에서 설명한 내용은 간단히 설명하거나 생략한다.
적층 칩 패키지(55)는 제1 칩(100f) 상에 제2 칩(200f)이 적층되어 구성된다. 제1 칩(100f)은 도 9의 적층 칩 패키지(20)의 제1 칩(100a)과 거의 동일할 수 있다. 제1 칩(100f)은 제1 셀 어레이 영역(104a, 104b), 제1 코어 회로 영역(106a, 106b) 및 제1 주변 회로 영역(108)을 갖는 제1 회로 소자층(103)을 포함한다.
제1 주변 회로 영역(108)은 제1 기판(102)의 중앙 부분에 위치할 수 있다. 제1 주변 회로 영역(108)은 제1 주변 회로 단자(110b, 110c)를 포함할 수 있다. 제1 주변 회로 단자(110b, 110c)는 제1 연결 단자(110b) 및 관통 비아 연결 단자(110c)를 포함할 수 있다.
제1 칩(100f)의 제1 주변 회로 영역(108) 하부에 관통 비아 연결 단자(110c)와 연결되는 제1 관통 비아(128)가 형성될 수 있다. 제1 관통 비아(128)는 제1 기판(102)을 관통하는 제1 관통홀(126) 내에 형성될 수 있다. 제1 관통 비아(128)는 제1 도전 비아라 명명할 수 있다. 제1 기판(102)이 실리콘 기판일 경우, 제1 관통 비아(128)는 관통 실리콘 비아(TSV, through silicon via)일 수 있다.
도 17에서는 제1 관통 비아(128)가 제1 주변 회로 영역(108)을 관통하는 것으로 도시하였으나, 필요에 따라서 제1 주변 회로 영역(108)을 관통하지 않을 수 있다. 예컨대, 관통 비아 연결 단자(110c)의 주변 및 그 하부에 제1 주변 회로 영역(108)이 형성되지 않을 경우 제1 관통 비아(128)는 제1 주변 회로 영역(108)을 관통하지 않을 수 있다.
제1 기판(102)의 제2 면(102b) 상에 제1 관통 비아(128)와 연결되는 외부 연결용 제1 패드(130)가 형성될 수 있다. 외부 연결용 제1 패드(130)는 필요에 따라 형성되지 않을 수 있다. 외부 연결용 제1 패드(130)는 외부 연결용 제1 센터 패드라 칭할 수 있다.
제2 칩(200f)은 도 9의 적층 칩 패키지(20)의 제2 칩(200a)과 동일할 수 있다. 제2 칩(200f)은 제2 셀 어레이 영역(204a, 204b), 제2 코어 회로 영역(206a, 206b), 및 제2 주변 회로 영역(226a, 226b)을 갖는 제2 회로 소자층(203)을 포함한다.
제2 칩(200f)은 제2 기판(202)의 중앙 부분에 관통 비아 연결 단자(110c)와 연결되는 제2 관통 비아(214) 및 외부 연결용 제2 패드(216)가 위치할 수 있다. 외부 연결용 제2 패드(216)는 필요에 따라서 형성되지 않을 수 있다. 이와 같은 적층 칩 패키지(55)는 외부 연결용 제1 패드(130) 또는 외부 연결용 제2 패드(216)를 이용하여 추가의 칩을 적층할 수 있다.
도 18은 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 이용한 적층 칩 패키지 모듈의 요부 단면도이다.
구체적으로, 적층 칩 패키지 모듈(320)은 도 1의 적층 칩 패키지(10)를 패키지 기판(300)에 탑재한 상태를 도시한 것이다. 적층 칩 패키지 모듈(320)은 적층 칩 패키지 시스템일 수 있다. 패키지 기판(300)은 인쇄 회로 기판(PCB 기판)일 수 있다. 패키지 기판(300)의 하면에는 외부 연결 단자(302)가 위치할 수 있다. 패키지 기판(300)의 상면에는 내부 연결 단자(304)가 위치할 수 있다.
패키지 기판(300)의 상면에 도 1의 적층 칩 패키지(10)를 뒤집어서 탑재한다. 패키지 기판(300) 상에 적층 칩 패키지(10)를 탑재할 때, 적층 칩 패키지(10)를 구성하는 제2 칩(200)의 외부 연결용 제2 패드(216)와 내부 연결 단자(304)를 연결한다. 패키지 기판(300) 상에 탑재된 적층 칩 패키지(10)는 몰드층(306)에 의해 몰딩하여 적층 칩 패키지 모듈(320)을 구성할 수 있다.
도 18의 적층 칩 패키지 모듈(320)은 패키지 기판(300) 상에 적층 칩 패키지(10)만을 탑재하였으나, 필요에 따라 패키지 기판(300) 상에 수동 소자 등을 탑재할 수도 있다.
도 19는 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 이용한 적층 칩 패키지 모듈의 요부 단면도이다.
구체적으로, 적층 칩 패키지 모듈(330)은 도 17에 도시한 적층 칩 패키지(55)를 패키지 기판(300)에 탑재한 상태를 도시한 것이다. 도 19에서는 편의상 패키지 기판(300) 상에 적층 칩 패키지(55)를 2개 탑재한다. 적층 칩 패키지(55)는 제1 적층 칩 패키지(55-1) 및 제2 적층 칩 패키지(55-2)로 명명한다. 적층 칩 패키지 모듈(330)은 적층 칩 패키지 시스템일 수 있다. 패키지 기판(300)은 인쇄 회로 기판(PCB 기판)일 수 있다. 패키지 기판(300)의 하면에는 외부 연결 단자(302)가 위치할 수 있다. 패키지 기판(300)의 상면에는 내부 연결 단자(304)가 위치할 수 있다.
패키지 기판(300)의 상면에 제1 적층 칩 패키지(55-1)를 탑재한다. 패키지 기판(300) 상에 제1 적층 칩 패키지(55-1)를 탑재할 때, 제1 적층 칩 패키지(55-1)를 구성하는 제1 칩(100f)의 외부 연결용 제1 패드(130)와 내부 연결 단자(304)를 연결한다.
제1 적층 칩 패키지(55-1) 상에 제2 적층 칩 패키지(55-2)를 탑재한다. 제1 적층 칩 패키지(55-1) 상에 제2 적층 칩 패키지(55-2)를 탑재할 때, 제2 적층 칩 패키지(55-2)를 구성하는 제1 칩(100f)의 제1 관통 비아(128)와 제2 칩(200f)의 외부 연결용 제2 패드(2164)를 연결할 수 있다.
패키지 기판(300) 상에 탑재된 제1 적층 칩 패키지(55-1) 및 제2 적층 칩 패키지(55-2)는 몰드층(306)에 의해 몰딩하여 적층 칩 패키지 모듈(330)을 구성할 수 있다. 도 18의 적층 칩 패키지 모듈(330)은 필요에 따라 패키지 기판(300) 상에 제1 적층 칩 패키지(55-1) 및 제2 적층 칩 패키지(55-2)를 뒤집어 탑재할 수 도 있다.
도 18의 적층 칩 패키지 모듈(330)은 패키지 기판(300) 상에 제1 적층 칩 패키지(55-1) 및 제2 적층 칩 패키지(55-2)만을 탑재하였으나, 필요에 따라 패키지 기판(300) 상에 수동 소자 등을 탑재할 수도 있다.
도 20은 본 발명의 기술적 사상의 일 실시예에 의한 적층 칩 패키지를 이용한 적층 칩 패키지 모듈의 요부 단면도이다.
구체적으로, 적층 칩 패키지 모듈(340)은 도 15 및 도 16에 도시한 적층 칩 패키지들(45, 50)을 패키지 기판(300)에 탑재한 상태를 도시한 것이다. 도 10에서는 편의상 패키지 기판(300) 상에 적층 칩 패키지들(45, 50)을 각각 2개 탑재한다.
적층 칩 패키지(50)는 제1 적층 칩 패키지(50-1) 및 제3 적층 칩 패키지(50-2)로 명명한다. 적층 칩 패키지(45)는 제2 적층 칩 패키지(45-1) 및 제4 적층 칩 패키지(45-2)로 명명한다. 적층 칩 패키지 모듈(340)은 적층 칩 패키지 시스템일 수 있다. 패키지 기판(300)은 인쇄 회로 기판(PCB 기판)일 수 있다. 패키지 기판(300)의 하면에는 외부 연결 단자(302)가 위치할 수 있다. 패키지 기판(300)의 상면에는 내부 연결 단자(304)가 위치할 수 있다.
패키지 기판(300)의 상면에 제1 적층 칩 패키지(50-1)를 탑재한다. 제1 적층 칩 패키지(50-1)는 제1 칩(100e) 및 제2 칩(200e)을 포함할 수 있다. 제1 적층 칩 패키지(50-1)의 제1 외부 연결용 제2 패드(216e2)는 제1 본딩 와이어(308-1)를 이용하여 패키지 기판(300)과 연결한다.
제1 적층 칩 패키지(50-1) 상에 제2 적층 칩 패키지(45-1)를 탑재한다. 제2 적층 칩 패키지(45-1)는 제1 칩(100d) 및 제2 칩(200d)을 포함할 수 있다. 제2 적층 칩 패키지(45-1)를 제1 적층 칩 패키지(50-1) 상에 탑재할 때, 제1 적층 칩 패키지(50-1)의 제1 외부 연결용 제2 패드(216e2)는 노출되도록 적층한다. 제2 적층 칩 패키지(45-1)의 제1 외부 연결용 제2 패드(216e1)는 제2 본딩 와이어(308-2)를 이용하여 패키지 기판(300)과 연결한다.
제2 적층 칩 패키지(45-1) 상에 제3 적층 칩 패키지(50-2)를 탑재한다. 제3 적층 칩 패키지(50-2)는 제1 칩(100e) 및 제2 칩(200e)을 포함할 수 있다. 제3 적층 칩 패키지(50-2)를 제2 적층 칩 패키지(45-1) 상에 탑재할 때, 제2 적층 칩 패키지(45-1)의 제1 외부 연결용 제2 패드(216e1)는 노출되도록 적층한다. 제3 적층 칩 패키지(50-2)의 제1 외부 연결용 제2 패드(216e2)는 제3 본딩 와이어(308-3)를 이용하여 패키지 기판(300)과 연결한다.
제3 적층 칩 패키지(50-2) 상에 제4 적층 칩 패키지(45-2)를 탑재한다. 제4 층 칩 패키지(45-2)는 제1 칩(100d) 및 제2 칩(200d)을 포함할 수 있다. 제4 적층 칩 패키지(45-2)를 제3 적층 칩 패키지(50-2) 상에 탑재할 때, 제3 적층 칩 패키지(50-2)의 제1 외부 연결용 제2 패드(216e2)는 노출되도록 적층한다. 제4 적층 칩 패키지(45-2)의 제1 외부 연결용 제2 패드(216e1)는 제4 본딩 와이어(308-4)를 이용하여 패키지 기판(300)과 연결한다.
패키지 기판(300) 상에 탑재된 제1 내지 제4 적층 칩 패키지들(50-1, 45-1, 50-2, 45-2)은 몰드층(306)에 의해 몰딩하여 적층 칩 패키지 모듈(340)를 구성할 수 있다. 도 20의 적층 칩 패키지 모듈(340)은 패키지 기판(300) 상에 제1 내지 제4 적층 칩 패키지들(50-1, 45-1, 50-2, 45-2)만을 탑재하였으나, 필요에 따라 패키지 기판(300) 상에 수동 소자 등을 탑재할 수도 있다.
도 21은 본 발명의 기술적 사상의 일 실시예에 따른 적층 칩 패키지를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
구체적으로, 메모리 시스템(400, memory system)은 개인 휴대용 정보 단말기(Personal Digital Assistant: PDA), 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 이동 전화(mobile phone), 디지털 음악 재생기(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(400)은 컨트롤러(410, controller), 키패드(key pad), 키보드(key board) 및 표시 장치(display)와 같은 입/출력(Input/Output: I/O) 장치(420), 적층 칩 패키지(430), 인터페이스(440, interface), 및 버스(450, bus)를 포함한다. 적층 칩 패키지(430)와 인터페이스(440)는 버스(450)를 통해 상호 소통된다.
컨트롤러(410)는 적어도 하나의 마이크로 프로세서(microprocessor), 디지털 시그널 프로세서(digital signal processor), 마이크로 컨트롤러(microcontroller), 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 적층 칩 패키지(430)는 컨트롤러(410)에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입/출력 장치(420)는 시스템(400) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(400) 외부로 데이터 또는 신호를 출력할 수 있다.
적층 칩 패키지(430)는 본 발명의 일 실시예에 따른 적층 칩 패키지(도 1 내지 도 17의 10 내지 55)를 포함할 수 있다. 적층 칩 패키지(430)는 앞서 설명한 본 발명의 적층 칩 패키지 모듈(도 18 내지 도 20의 320 내지 340)을 포함할 수 있다. 적층 칩 패키지(430)는 메모리 칩 패키지일 수 있다. 메모리 칩 패키지는 휘발성 메모리 칩, 및/또는 비휘발성 메모리 칩 포함할 수 있다. 인터페이스(440)는 데이터를 통신 네트워크(network)로 송출하거나, 통신 네트워크로부터 데이터를 받는 역할을 한다.
도 22는 본 발명의 기술적 사상의 실시예에 따른 적층 칩 패키지를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
구체적으로, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(500 memory card)는 본 발명의 실시예에 따른 적층 칩 패키지(510)를 장착할 수 있다. 적층 칩 패키지(510)는 본 발명의 일 실시예에 따른 적층 칩 패키지(도 1 내지 도 17의 10 내지 55)를 포함할 수 있다. 적층 칩 패키지(510)는 앞서 설명한 본 발명의 적층 칩 패키지 모듈(도 18 내지 도 20의 320 내지 340)을 포함할 수 있다. 적층 칩 패키지(510)는 메모리 칩 패키지일 수 있다. 메모리 칩 패키지는 휘발성 메모리 칩, 및/또는 비휘발성 메모리 칩 포함할 수 있다.
메모리 카드(500)는 호스트(host)와 적층 칩 패키지(510) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(530)를 포함한다. 에스램(531, Static Random Access Memory: SRAM)은 프로세싱 유닛(processing unit)인 중앙 처리 장치(533, Central Processing Unit: CPU)의 동작 메모리로써 사용된다. 호스트 인터페이스(535, host I/F)는 메모리 카드(500)와 접속되는 호스트의 데이터 교환 프로토콜(protocol)을 구비한다. 오류 정정 부호 블록(537, Error Correction Coding block: ECC block)은 멀티 비트(multi-bit) 특성을 갖는 적층 칩 패키지(510)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정한다. 메모리 인터페이스(539, memory I/F)는 적층 칩 패키지(510)와 인터페이싱한다.
중앙 처리 장치(533)는 메모리 컨트롤러(530)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 메모리 카드(500)는 호스트와의 인터페이싱을 위한 부호 데이터를 저장하는 롬(미도시, Read Only Memory: ROM) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 특히, 최근 활발히 진행되고 있는 솔리드 스테이트 드라이브(Solid State Drive: SSD) 장치와 같은 메모리 시스템에 본 발명의 메모리 소자가 제공될 수 있다. 이 경우, 고집적화된 메모리 시스템이 구현될 수 있다.
도 23은 본 발명의 기술적 사상의 일 실시예에 따른 적층 칩 패키지가 장착된 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
구체적으로, 정보 처리 시스템(600)은 이동 기기(mobile device)나 데스크톱 컴퓨터(desktop computer)에 이용될 수 있다. 정보 처리 시스템(600)은 본 발명의 일 실시예에 의한 적층 칩 패키지(612))와 메모리 컨트롤러(614)를 구비하는 메모리 시스템(610)을 포함할 수 있다.
적층 칩 패키지(510)는 본 발명의 일 실시예에 따른 적층 칩 패키지(도 1 내지 도 17의 10 내지 55)를 포함할 수 있다. 적층 칩 패키지(510)는 앞서 설명한 본 발명의 적층 칩 패키지 모듈(도 18 내지 도 20의 320 내지 340)을 포함할 수 있다. 적층 칩 패키지(510)는 메모리 칩 패키지일 수 있다. 메모리 칩 패키지는 휘발성 메모리 칩, 및/또는 비휘발성 메모리 칩 포함할 수 있다.
정보 처리 시스템(600)은 시스템 버스(660)에 전기적으로 연결된 모뎀(620, MOdulator and DEModulator: MODEM), 중앙 처리 장치(630), 램(640), 유저 인터페이스(6350, user interface)를 포함한다. 메모리 시스템(610)에 중앙 처리 장치(630)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
여기서, 메모리 시스템(610)이 솔리드 스테이트 드라이브로 구성될 수 있으며, 이 경우 정보 처리 시스템(600)은 대용량의 데이터를 메모리 시스템(610)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(610)은 오류 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다.
도시되지 않았지만, 정보 처리 시스템(600)에는 응용 칩셋(application chipset), 카메라 이미지 신호 프로세서(Image Signal Processor: ISP), 입/출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 적층 칩 패키지, 100: 제1 칩, 200: 제2 칩, 104a, 104b: 제1 셀 어레이 영역, 106a, 106b: 제1 코어 회로 영역, 108: 제1 주변 회로 영역, 110b, 110c: 제1 주변 회로 단자, 204a, 204b: 제2 셀 어레이 영역, 206a, 206b: 제2 코어 회로 영역, 214: 제2 관통 비아, 216: 외부 연결용 제2 패드

Claims (20)

  1. 제1 칩;
    상기 제1 칩 상에 적층된 제2 칩을 포함하되,
    상기 제1 칩은,
    제1 셀 어레이 영역, 제1 코어 단자를 포함하는 제1 코어 회로 영역 및 제1 주변 회로 단자를 포함하는 제1 주변 회로 영역을 포함하고,
    상기 제2 칩은,
    상기 제1 셀 어레이 영역 상에 위치한 제2 셀 어레이 영역, 상기 제1 코어 회로 영역 상에 위치하고 상기 제2 코어 단자를 포함하는 제2 코어 회로 영역 및 상기 제1 주변 회로 영역 상에 위치하고 상기 제1 주변 회로 단자와 연결된 관통 비아를 포함하는 것을 특징으로 하는 적층 칩 패키지.
  2. 제1항에 있어서, 상기 관통 비아는 상기 제1 칩과 상기 제2 칩을 연결하는 단일 몸체인 것을 특징으로 하는 적층 칩 패키지.
  3. 제1항에 있어서, 상기 제1 주변 회로 단자는 상기 관통 비아와 연결되는 관통 비아 연결 단자 및 상기 관통 비아 연결 단자와 떨어져 위치하는 제1 연결 단자를 포함하고, 상기 제2 칩은 상기 제1 주변 회로 영역 상에서 상기 제1 연결 단자와 접합되는 제2 연결 단자를 더 구비하는 것을 특징으로 하는 적층 칩 패키지.
  4. 제3항에 있어서, 상기 제2 연결 단자는 상기 제2 코어 단자와 전기적으로 연결되고, 상기 제1 칩 및 제2 칩은 상기 제1 주변 회로 영역을 공유하는 것을 특징으로 하는 적층 칩 패키지.
  5. 제1항에 있어서, 상기 제1 코어 단자는 상기 제2 코어 단자와 접합되어 있는 것을 특징으로 하는 적층 칩 패키지.
  6. 제1항에 있어서, 상기 제1 주변 회로 단자는 상기 제2 코어 단자와 접합되어 있는 것을 특징으로 하는 적층 칩 패키지.
  7. 제1항에 있어서, 상기 제1 주변 회로 단자는 상기 관통 비아와 연결되는 관통 비아 연결 단자 및 상기 관통 비아 연결 단자와 떨어져 위치하는 제1 연결 단자를 포함하고, 상기 제1 주변 회로 영역 상에서 상기 제1 연결 단자는 상기 제2 코어 단자와 접합되어 있는 것을 특징으로 하는 적층 칩 패키지.
  8. 제1항에 있어서, 상기 제2 코어 단자와 제1 코어 단자, 및 상기 관통 비아와 상기 제1 주변 회로 단자는 범프를 매개로 연결되어 있는 것을 특징으로 하는 적층 칩 패키지.
  9. 제1항에 있어서, 상기 제2 칩은 상기 제1 주변 회로 영역 상에서 상기 관통 비아의 양측에 배치된 제2 주변 회로 영역을 더 포함하는 것을 특징으로 적층 칩 패키지.
  10. 제1항에 있어서, 상기 제2 칩의 폭은 상기 제1 칩의 폭보다 작고, 상기 제1 칩 상에서 상기 제2 칩의 양측에는 몰드층이 더 배치되어 있는 것을 특징으로 하는 적층 칩 패키지.
  11. 제1항에 있어서, 상기 제1 주변 회로 영역은 상기 제1 칩의 중앙부에 위치하고, 상기 관통 비아는 상기 제2 칩의 중앙부에 위치하고, 상기 제2 칩의 중앙부에 위치한 관통 비아 상에는 외부 연결용 센터 패드가 더 배치되어 있는 것을 특징으로 하는 적층 칩 패키지.
  12. 제1항에 있어서, 상기 제1 주변 회로 영역은 상기 제1 칩의 에지부에 위치하고, 상기 관통 비아는 상기 제2 칩의 에지부에 위치하고, 상기 제2 칩의 에지부에 위치한 관통 비아 상에는 외부 연결용 에지 패드가 더 배치되어 있는 것을 특징으로 하는 적층 칩 패키지.
  13. 제1 칩;
    상기 제1 칩 상에 적층된 제2 칩을 포함하되,
    상기 제1 칩은,
    제1 면 및 상기 제1 면과 대향되는 제2 면을 갖는 제1 기판,
    상기 제1 면 상에 형성된 제1 셀 어레이 영역,
    상기 제1 셀 어레이 영역이 인접하고 제1 코어 단자를 포함하는 제1 코어 회로 영역, 및
    상기 제1 코어 회로 영역에 인접하고 제1 주변 회로 단자를 포함하는 제1 주변 회로 영역을 구비하고.
    상기 제2 칩은,
    제3 면 및 상기 제3 면과 대향하는 제4 면을 갖는 제2 기판,
    상기 제3 면 상에 형성되고 상기 제1 셀 어레이 영역 상에 위치한 제2 셀 어레이 영역,
    상기 제1 코어 회로 영역 상에 위치하고 상기 제2 코어 단자를 포함하는 제2 코어 회로 영역. 및
    상기 제1 주변 회로 영역 상에 위치하여 상기 제2 기판을 관통하여 상기 제1 주변 회로 단자와 전기적으로 연결된 관통 비아를 포함하는 것을 특징으로 적층 칩 패키지.
  14. 제13항에 있어서, 상기 제1 코어 단자는 상기 제2 코어 단자와 접합되어 있는 것을 특징으로 하는 적층 칩 패키지.
  15. 제13항에 있어서, 상기 제1 주변 회로 단자는 상기 관통 비아와 연결되는 관통 비아 연결 단자 및 상기 제2 관통 비아와 연결되지 않는 제1 연결 단자를 포함하고, 상기 제2 칩은 상기 제1 주변 회로 영역 상에서 상기 제1 연결 단자와 접합되는 제2 연결 단자를 더 구비하는 것을 특징으로 하는 적층 칩 패키지.
  16. 제15항에 있어서, 상기 제2 코어 단자와 제1 코어 단자, 상기 관통 비아와 상기 관통 비아 연결 단자, 및 상기 제2 연결 단자 및 제1 연결 단자는 범프를 매개로 연결되어 있는 것을 특징으로 하는 적층 칩 패키지.
  17. 제13항에 있어서, 상기 제2 칩은 상기 제1 주변 회로 영역 상의 상기 관통 비아의 양측에 배치된 제2 주변 회로 영역을 더 포함하는 것을 특징으로 적층 칩 패키지.
  18. 제1 칩;
    상기 제1 칩 상에 적층된 제2 칩을 포함하되,
    상기 제1 칩은,
    제1 면 및 상기 제1 면과 대향되는 제2 면을 갖는 제1 기판,
    상기 제1 기판의 상기 제1 면 상에 형성된 제1 셀 어레이 영역,
    상기 제1 셀 어레이 영역과 인접하고 제1 코어 단자를 포함하는 제1 코어 회로 영역,
    상기 제1 코어 회로 영역과 인접하고 제1 주변 회로 단자를 포함하는 제1 주변 회로 영역, 및
    상기 제1 기판을 관통하여 제1 주변 회로 단자와 연결되는 제1 관통 비아를 구비하고.
    상기 제2 칩은,
    제3 면 및 상기 제3 면과 대향하는 제4 면을 갖는 제2 기판, 및
    상기 제3 면 상에 형성되고, 상기 제1 셀 어레이 영역 상에 위치한 제2 셀 어레이 영역,
    상기 제1 코어 회로 영역 상에 위치하고 상기 제2 코어 단자를 포함하는 제2 코어 회로 영역, 및
    상기 제1 주변 회로 영역 상에 위치하고 상기 제2 기판을 관통하여 상기 제1 주변 회로 단자와 전기적으로 연결된 제2 관통 비아를 포함하는 것을 특징으로 적층 칩 패키지.
  19. 제18항에 있어서, 상기 제2 면 상에 배치되고 상기 제1 관통 비아와 연결되는 외부 연결용 제1 패드 및 상기 제4 면 상에 배치되고 상기 제2 관통 비아와 연결되는 외부 연결용 제2 패드중 적어도 어느 하나를 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
  20. 제18항에 있어서, 상기 제2 칩은 상기 제1 주변 회로 영역 상의 상기 제2 관통 비아의 양측에 배치된 제2 주변 회로 영역을 더 포함하는 것을 특징으로 적층 칩 패키지.
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