KR101935502B1 - 반도체 칩 및 이를 갖는 반도체 패키지 - Google Patents

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Abstract

반도체 칩 및 이를 갖는 반도체 패키지가 개시되어 있다. 개시된 반도체 칩은, 일면, 상기 일면과 대향하는 타면 및 상기 일면에 형성된 집적회로를 갖는 반도체 기판과, 상기 집적회로 상부의 상기 반도체 기판에 상기 타면과 대응하도록 형성된 차폐막을 포함한다.

Description

반도체 칩 및 이를 갖는 반도체 패키지{SEMICONDUCTOR CHIP AND SEMICONDUCTOR PACKAGE HAVING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 EMI(Electro-Magnetic Interference) 특성을 향상시키기에 적합한 반도체 칩 및 이를 갖는 반도체 패키지에 관한 것이다.
오늘날 전자 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이며, 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다. 이러한 패키지 조립 기술은 집적회로가 형성된 반도체 칩을 외부 환경으로부터 보호하고, 반도체 칩을 기판상에 용이하게 실장 가능하도록 하여 반도체 칩의 동작 신뢰성을 확보하기 위한 기술이다.
최근, 반도체 소자의 동작 속도가 향상됨에 따라서 반도체 칩에서 다량의 전자파가 발생되며 이러한 전자파로 인하여 반도체 칩을 사용하여 제조된 전자 기기의 신뢰성이 저하되고 있다. 즉, 고속으로 동작하는 집적회로들이 구비된 반도체 칩에서는 불가피하게 전자파가 발생되는데, 이러한 반도체 칩이 전자기기에 사용될 경우 반도체 칩에서 발생된 전자파가 방출되어 전자기기에 실장된 다른 전자부품에 전자파 방해(Electro-Magnetic Interference, EMI)를 준다. 이로 인해, 반도체 칩이 사용된 전자기기에 전자파 잡음 또는 오동작 등과 같은 장애가 발생되어 제품의 신뢰성이 저하된다. 특히, 반도체 칩의 응답속도가 빨라지고 고용량화됨에 따라서 전자파 방출로 인한 전자파 방해의 문제는 더욱 심각해지고 있는 실정이다.
이러한 전자파를 차폐하기 위한 하나의 방법으로 반도체 칩을 패키지로 조립한 후에 반도체 패키지의 몰드부 상에 차폐막을 형성하는 방법이 있다. 그러나, 반도체 패키지의 몰드부 상에 형성된 차폐막으로 인하여 반도체 패키지의 사이즈가 증가되는 문제점이 있었다. 게다가, 반도체 패키지의 내부에 복수개의 반도체 칩들이 적층된 경우 적층된 반도체 칩들 사이에서 발생되는 전자파 방해 문제를 해결할 수 없었다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, EMI 특성 향상 및 경박단소화에 적합한 반도체 칩을 제공하는데 있다.
본 발명의 다른 목적은, 상기 반도체 칩을 갖는 반도체 패키지를 제공하는 데 있다.
본 발명의 일 견지에 따른 반도체 칩은, 일면, 상기 일면과 대향하는 타면 및 상기 일면에 형성된 집적회로를 갖는 반도체 기판과, 상기 반도체 기판내에 상기 타면과 대응하도록 형성된 차폐막을 포함한다.
상기 반도체 칩은, 상기 반도체 기판 및 차폐막을 관통하고 상기 집적회로와 전기적으로 연결된 제1 관통 전극과, 상기 제1 관통 전극과 상기 차폐막을 전기적으로 분리하는 절연막을 더 포함할 수 있다. 상기 반도체 기판은 상기 집적회로가 위치하는 코어부 및 상기 코어부 바깥쪽의 주변부로 구획되며, 상기 제1 관통 전극은 상기 코어부에 형성될 수 있다.
상기 반도체 칩은, 상기 반도체 기판 및 차폐막을 관통하고 상기 차폐막과 전기적으로 연결된 제2 관통 전극을 더 포함할 수 있다. 상기 반도체 기판은 상기 집적회로가 위치하는 코어부 및 상기 코어부 바깥쪽의 주변부로 구획되며, 상기 제2 관통 전극은 상기 주변부에 형성될 수 있다. 그리고, 상기 제2 관통 전극은 상기 주변부에 상기 코어부의 가장자리를 따라서 다수개로 형성될 수 있다.
상기 차폐막은 상기 반도체 기판의 타면과 일정 거리만큼 이격되도록 형성될 수 있다. 이와 달리, 상기 차폐막은 상기 반도체 기판의 타면으로 노출되도록 형성될 수도 있다.
상기 반도체 칩은, 상기 반도체 기판의 측면 상에 형성되며 상기 차폐막과 전기적으로 연결된 추가 차폐막과, 상기 추가 차폐막과 상기 반도체 기판의 측면 사이에 형성된 절연막을 더 포함할 수 있다.
상기 반도체 기판은 상기 반도체 기판의 측면에 형성되며 상기 일면 및 상기 타면을 연결하고 상기 차폐막을 노출시키는 홈을 더 포함하고, 상기 반도체 칩은 상기 홈 내부에 형성되며 상기 차폐막과 전기적으로 연결된 추가 차폐막과, 상기 집적회로와 상기 차폐막 사이에 형성된 절연막을 더 포함할 수 있다.
본 발명의 다른 견지에 따른 반도체 패키지는 반도체 칩을 포함하며, 상기 반도체 칩은 일면, 상기 일면과 대향하는 타면 및 상기 일면에 형성된 집적회로를 갖는 반도체 기판과, 상기 집적회로 상부의 상기 반도체 기판에 상기 타면과 대응하도록 형성된 차폐막을 포함한다.
상기 반도체 칩은 상기 반도체 기판 및 차폐막을 관통하고 상기 집적회로와 전기적으로 연결된 제1 관통 전극과, 상기 반도체 기판 및 차폐막을 관통하고 상기 차폐막과 전기적으로 연결된 제2 관통 전극을 더 포함한다.
상기 반도체 패키지는, 상기 제1 관통 전극과 전기적으로 연결된 접속 전극 및 상기 제2 관통 전극과 전기적으로 연결된 접지 전극을 갖는 구조체를 더 포함할 수 있다.
상기 반도체 칩은 상기 반도체 기판의 타면이 상기 구조체를 향하고 상기 반도체 기판의 일면이 상기 구조체의 반대쪽을 향하도록 배치될 수 있다. 이와 달리, 상기 반도체 칩은 상기 반도체 기판의 일면이 상기 구조체를 향하고 상기 반도체 기판의 타면이 상기 구조체의 반대쪽을 향하도록 배치될 수도 있다.
상기 반도체 칩은 상기 제1, 제2 관통 전극을 매개로 다수개가 적층될 수 있다. 상기 반도체 패키지는 상기 적층된 반도체 칩들 중 최하부 반도체 칩의 제1 관통 전극과 전기적으로 연결된 접속 전극 및 상기 최하부 반도체 칩의 제2 관통 전극과 전기적으로 연결된 접지 전극을 갖는 구조체를 더 포함할 수 있다.
그리고, 상기 적층된 반도체 칩들은 각각의 상기 반도체 기판의 타면이 상기 구조체를 향하고 각각의 상기 반도체 기판의 일면이 상기 구조체의 반대쪽을 향하도록 배치될 수 있다. 이와 달리, 상기 적층된 반도체 칩들은 각각의 상기 반도체 기판의 일면이 상기 구조체를 향하고 각각의 상기 반도체 기판의 타면이 상기 구조체의 반대쪽을 향하도록 배치될 수도 있다. 한편, 상기 적층된 반도체 칩들 중 최하부 반도체 칩은 그 반도체 기판의 타면이 상기 구조체를 향하고 그 반도체 기판의 일면이 상기 구조체의 반대쪽을 향하도록 배치되고, 상기 적층된 반도체 칩들 중 최상부 반도체 칩은 그 반도체 기판의 일면이 상기 구조체를 향하고 그 반도체 기판의 타면이 상기 구조체의 반대쪽을 향하도록 배치될 수 있다.
본 발명에 따르면, 차폐막이 반도체 칩에 형성되므로 차폐막으로 인한 반도체 패키지 사이즈 증가 이슈가 발생되지 않아 경박단소한 구조의 반도체 패키지를 제공할 수 있다. 게다가, 반도체 패키지와 외부 장치간 전자파 방해뿐만 아니라, 반도체 패키지 내부에 존재하는 반도체 칩들 사이, 반도체 칩과 그 하부의 구조체(인쇄회로기판, 패키지, 인터포저 등) 사이의 전자파 방해를 방지할 수 있으므로 EMI 특성이 향상되게 된다.
도 1은 본 발명의 제1 실시예에 따른 반도체 칩을 도시한 단면도이다.
도 2는 도 1의 반도체 칩을 도시한 평면도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 칩을 도시한 단면도이다.
도 4는 도 3의 반도체 칩을 도시한 평면도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 칩을 도시한 평면도이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 칩을 도시한 평면도이다.
도 7은 본 발명의 제5 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 8은 본 발명의 제6 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 9는 본 발명의 제7 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 10은 본 발명의 제8 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 11은 본 발명의 제9 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 12는 본 발명에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 13은 본 발명에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 칩을 도시한 단면도이고, 도 2는 도 1의 반도체 칩을 도시한 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 칩(10A)은 반도체 기판(100) 및 차폐막(200)을 포함한다. 그 외에, 제1 관통 전극(300) 및 제2 관통 전극(400)을 더 포함한다.
반도체 기판(100)은 코어부(CORE) 및 주변부(PERI)로 구획되며, 일면(110), 타면(120), 측면(130), 집적회로(140) 및 본딩 패드(150)를 포함한다.
일면(110)은 타면(120)과 대향하고, 측면(130)은 일면(110) 및 타면(120)을 연결한다. 집적회로(140)는 일면(110)의 코어부(CORE)에 형성되며, 데이터를 저장, 처리 및 전송하기 위한 트랜지스터, 커패시터 및 저항 등과 같은 소자를 포함한다. 본딩 패드(150)는 외부와의 연결을 위한 집적회로(140)의 전기적인 접점으로서, 일면(110)의 코어부(CORE)에 형성된다.
차폐막(200)은 집적회로(140)에서 발생된 전자파가 외부로 방출되거나, 외부장치에서 발생된 전자파가 집적회로(140)로 들어오지 못하도록 전자파를 차단하는 역할을 하는 것으로서, 집적회로(140) 상부의 반도체 기판(100)에 타면(120)과 대응하도록 형성되어 집적회로(140)와 타면(120) 사이를 차단한다.
본 실시예에서, 차폐막(200)은 반도체 기판(100)의 타면(120)으로부터 일정 거리(D)만큼 이격되게 형성된다. 차폐막(200)은 평면상에서 보았을 때 반도체 기판(100)과 동일한 형태를 가지며, 이에 따라 반도체 기판(100)은 차폐막(200)에 의하여 두 부분으로 분리되어 있다.
비록, 본 실시예에서는 차폐막(200)이 반도체 기판(100)의 타면(120)과 이격되게 형성된 경우를 도시 및 설명하였지만, 차폐막(200)은 반도체 기판(100)의 타면(120)에 접하도록 형성될 수 있으며 이 경우 차폐막(200)은 반도체 기판(100)의 타면(120)으로 노출된다.
차폐막(200)은, 예를 들어 임플란트(implant) 공정으로 반도체 기판(100)의 타면(120)을 통해 반도체 기판(100)에 금속 또는 비금속 이온을 주입하여 형성될 수 있다. 이때, 반도체 기판(100)의 타면(120)과 차폐막(200) 사이의 거리(D)는 이온 주입 에너지에 의해 조절될 수 있다. 금속 이온은 반도체 기판(100)에 포함된 반도체 물질과 반응하여 금속 물질을 형성할 수 있는 것으로, 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. 한편, 비금속 이온은 기판(100)에 포함된 반도체 물질과 결합하여 정공 또는 잉여전자를 생성할 수 있는 것으로, 이러한 비금속 이온이 기판(100)에 포함된 반도체 물질과 결합함에 따라서 도전성 차폐막이 형성된다. 한편, 도시하지 않았지만 집적회로(140)를 포함한 반도체 기판(100)과 차폐막(210) 사이에는 절연막(미도시)이 더 형성될 수 있다.
제1 관통 전극(300)은 집적회로(140)로/로부터의 신호를 입력/출력하기 위한 것으로서, 코어부(CORE)의 반도체 기판 및 차폐막(100, 200)을 관통하고 집적회로(140)와 전기적으로 연결된다. 그리고, 제1 관통 전극(300)과 차폐막(200)간의 전기적인 분리를 위하여 제1 관통 전극(300)과 차폐막(200) 사이에는 절연막(310)이 형성되어 있다.
제2 관통 전극(400)은 차폐막(200)에 접지 전압(GND)을 인가하기 위한 것으로서, 본 실시예에서 제2 관통 전극(400)은 주변부(PERI)의 반도체 기판 및 차폐막(100, 200)을 관통하고 차폐막(200)과 전기적으로 연결된다. 비록, 본 실시예에서는 제2 관통 전극(400)이 주변부(PERI)에만 형성된 경우를 도시 및 설명하였으나, 제2 관통 전극(400)은 코어부(CORE)에도 형성될 수 있다.
차폐막(200)에는 제2 관통 전극(400)을 통해 접지 전압(GND)이 인가되며, 이에 따라 집적회로(140)에서 발생된 전자파는 차폐막(200)에 의해 차단되어 반도체 기판(100)의 타면(120)으로 방출되지 않고, 반도체 기판(100)의 타면(120)을 통해 들어오는 전자파는 차폐막(200)에 의해 차단되어 집적회로(140)에 전달되지 않게 된다.
도 3은 본 발명의 제2 실시예에 따른 반도체 칩을 도시한 단면도이고, 도 4는 도 3의 반도체 칩을 도시한 평면도이다.
도 3 및 도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 칩(10B)은, 앞서 도 1 및 도 2를 통해 설명된 제1 실시예에 따른 반도체 칩(10A)에 추가 차폐막(210)이 추가된 구성을 갖는다. 따라서, 추가 차폐막(210)을 제외하면 제1 실시예에 따른 반도체 칩(10A)과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 3을 참조하면, 본 실시예에 따른 반도체 칩(10B)은 제1 실시예에 따른 반도체 칩(10A)의 구성 외에 추가 차폐막(210)을 더 포함한다.
차폐막(200)은 반도체 기판(100)의 측면(130)으로 노출되도록 형성되며, 추가 차폐막(210)은 반도체 기판(100)의 측면(130) 상에 형성되며 차폐막(200)과 전기적으로 연결된다.
추가 차폐막(210)은 반도체 기판(100)의 측면(130) 상에 금속막을 증착하여 형성될 수 있다. 한편, 도시하지 않았지만, 추가 차폐막(210)과 반도체 기판(100)간의 전기적인 분리를 위하여 추가 차폐막(210)과 반도체 기판(100)의 측면(130) 사이에는 절연막(미도시)이 더 형성될 수 있다.
본 실시예에 따르면, 추가 차폐막(210)에 의하여 반도체 기판(100)의 측면(130)을 통해 입사 또는 방출되는 전자파도 차단되므로 전자파 차폐 효과가 더욱 향상되게 된다.
도 5는 본 발명의 제3 실시예에 따른 반도체 칩을 도시한 평면도이다.
본 발명의 제3 실시예에 따른 반도체 칩(10C)은, 앞서 도 3 및 도 4를 통해 설명된 제2 실시예에 따른 반도체 칩(10B)과 달리 기판(100)에 홈(160)이 더 형성되고, 추가 차폐막(210)이 홈(160) 내부에 형성된 구성을 갖는다. 따라서, 기판(100) 및 추가 차폐막(210)을 제외하면 제2 실시예에 따른 반도체 칩(10B)과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 5를 참조하면, 본 실시예에 따른 반도체 칩(10C)의 반도체 기판(100)은, 앞서 도 3 및 도 4를 통해 설명된 제2 실시예에 따른 반도체 칩(10B)의 반도체 기판과 달리, 그 측면(130)에 홈(160)을 더 포함한다. 자세히 도시하지 않았지만, 홈(160)은 반도체 기판(100)의 측면(130)에 일면(110) 에서 타면(120)을 연결하고 차폐막(210)을 노출하도록 형성된다. 그리고, 추가 차폐막(210)은 홈(160) 내부에 형성된다.
본 실시예에 따르면, 추가 차폐막(210)이 반도체 기판(100)에 형성된 홈(160) 내부에 배치되므로, 추가 차폐막(210)으로 인한 반도체 칩 사이즈 증가 이슈가 발생되지 않아 경박단소화에 유리하다.
도 6은 본 발명의 제4 실시예에 따른 반도체 칩을 도시한 평면도이다.
본 발명의 제4 실시예에 따른 반도체 칩(10D)은, 앞서 도 1 및 도 2를 통해 설명된 제1 실시예에 따른 반도체 칩(10A)과 달리, 제2 관통 전극(400)이 코어부(CORE)의 가장자리를 따라서 다수개로 형성된 구성을 갖는다. 따라서, 제2 관통 전극(400)을 제외하면 제1 실시예에 따른 반도체 칩(10A)과 실질적으로 동일한 구성을 갖는다.
도 6을 참조하면, 본 실시예에서 제2 관통 전극(400)은 주변부(PERI)에 코어부(CORE)의 가장자리를 따라서 다수개로 형성되어, 반도체 기판(100)의 측면(130)을 통한 전자파 방출 및 전자파 입사가 차단한다. 이때, 전자파 차폐 효과를 높이기 위해서는 제2 관통 전극(400)들을 조밀하게 형성하는 것이 좋다.
이하, 전술한 반도체 칩을 갖는 반도체 패키지를 설명하면 다음과 같다.
도 7은 본 발명의 제5 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 7을 참조하면, 차폐막(200) 및 제1,제2 관통 전극(300,400)이 구비된 반도체 칩(10A)이 마련된 후, 제1 관통 전극(300)이 구조체(80)의 접속 전극(82)과 전기적으로 연결되고 제2 관통 전극(400)이 구조체(80)의 접지 전극(84)과 전기적으로 연결되도록 구조체(80) 상에 반도체 칩(10A)이 실장된다. 본 실시예에서, 반도체 칩(10A)은 반도체 기판(100)의 일면(110)이 구조체(80)를 향하고 반도체 기판(100)의 타면(120)이 구조체(80)의 반대 쪽을 향하도록 배치된다. 따라서, 차폐막(200)에 의하여 반도체 칩(10A)의 집적회로(140)와 반도체 패키지의 상부측 사이가 차단되게 되므로, 반도체 칩(10A)과 반도체 패키지의 상부측 간의 전자파 차폐에 유리하다.
그리고, 반도체 칩(10A)의 제1관통 전극(300)과 구조체(80)의 접속 전극(82) 사이 및 반도체 칩(10A)의 제2관통 전극(400)과 구조체(80)의 접지 전극(84) 사이는 전도성 연결부재(90)에 의하여 전기적으로 연결되고, 반도체 칩(10A)과 구조체(80) 사이에는 접착부재(92)가 형성되어, 반도체 칩(10A)과 구조체(80)를 상호 부착한다.
전도성 연결부재(90)는 구리, 주석, 은 중 한가지 이상을 포함하는 금속으로 형성될 수 있고, 접착부재(92)는 비전도성 필름(Non-Conductive Film, NCF), 비전도성 페이스트(Non-Conductive Paste, NCP), 이방성 도전 필름(Anistropic Conductive Film, ACF), 이방성 도전 페이스트(Anistropic Conductive Paste, ACP) 및 폴리머(polymer) 중 어느 하나를 포함할 수 있다.
도 8은 본 발명의 제6 실시예에 따른 반도체 패키지를 도시한 단면도이다.
본 발명의 제6 실시예에 따른 반도체 패키지는, 앞서 도 7을 통해 설명된 제5 실시예에 따른 반도체 패키지와 달리, 반도체 칩(10A)이 반도체 기판(100)의 타면(120)이 구조체(80)를 향하고 반도체 기판(100)의 일면(110)이 구조체(80)의 반대쪽을 향하도록 배치된 구성을 갖는다. 따라서, 반도체 칩(10A)의 배치 구조를 제외하면 제5 실시예에 따른 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 8을 참조하면, 차폐막(200) 및 제1,제2 관통 전극(300,400)이 구비된 반도체 칩(10A)이 마련된 후, 제1 관통 전극(300)이 구조체(80)의 접속 전극(82)과 전기적으로 연결되고, 제2 관통 전극(400)이 구조체(80)의 접지 전극(84)와 전기적으로 연결되도록 구조체(80) 상에 반도체 칩(10A)이 실장된다. 본 실시예에서, 반도체 칩(10A)은 반도체 기판(100)의 타면(120)이 구조체(80)를 향하고 반도체 기판(100)의 일면(110)이 구조체(80)의 반대쪽을 향하도록 배치된다. 따라서, 차폐막(200)에 의하여 반도체 칩(10A)의 집적회로(140)와 구조체(80) 사이가 차단되게 되므로, 반도체 칩(10A)과 구조체(80) 간의 전자파 간섭을 방지하는데 유용하다.
도 9는 본 발명의 제7 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 9를 참조하면, 차폐막(200) 및 제1,제2 관통 전극(300,400)이 구비된 복수개의 반도체 칩들(10Ai-iii)이 마련된 후, 반도체 칩(10Ai)의 제1, 제2 관통 전극(300, 400) 상에 다른 반도체 칩(10Aii)의 제1,제2 관통 전극(300,400)이 전기적으로 연결되도록 반도체 칩(10Ai) 상에 다른 반도체 칩(10Aii)이 적층된다. 이러한 방식으로, 복수개 예컨데 3개의 반도체 칩들(10Ai-iii)이 적층된다.
적층된 반도체 칩들(10Ai-iii)의 제1 관통 전극(300)들 사이 및 제2 관통 전극(400)들 사이에는 전도성 연결부재(20)가 형성되어 상, 하 반도체 칩들(10Ai-iii)의 제1,제2관통 전극(300,400)들을 전기적으로 연결하고, 적층된 반도체 칩들(10Ai-iii) 사이에는 접착부재(30)가 형성되어 상, 하 반도체 칩들(10Ai-iii)을 부착한다. 전도성 연결부재(20)는 구리, 주석, 은 중 한가지 이상을 포함하는 금속을 포함할 수 있고, 접착부재(30)는 비전도성 필름(NCF), 비전도성 페이스트(NCP), 이방성 도전 필름(ACF), 이방성 도전 페이스트(ACP) 및 폴리머 중 어느 하나를 포함할 수 있다.
적층된 반도체 칩들(10Ai-iii)은, 최하부 반도체 칩(10Ai)의 제1 관통 전극(300)이 구조체(80)의 접속 전극(82)과 전기적으로 연결되고 최하부 반도체 칩(10Ai)의 제2 관통 전극(400)이 구조체(80)의 접지 전극(84)과 전기적으로 연결되도록, 구조체(80) 상에 실장된다. 본 실시예에서, 반도체 칩들(10Ai-iii)은 각각의 반도체 기판(100)의 일면(110)이 구조체(80)을 향하고 각각의 반도체 기판(100)의 타면(120)이 구조체(80)의 반대쪽을 향하도록 배치된다. 따라서, 차폐막(200)에 의하여 적층된 반도체 칩들(10Ai-iii)의 집적회로(140)들 사이, 최상부 반도체 칩(10Aiii)의 집적회로(140)와 반도체 패키지의 상부측 사이가 차단되게 되므로, 반도체 칩들(10Ai-iii) 사이 및 반도체 칩들(10Ai-iii)과 패키지 상부측 사이의 전자파 간섭을 방지하는데 유용하다.
그리고, 최하부 반도체 칩(10Ai)의 제1관통 전극(300)과 구조체(80)의 접속 전극(82) 사이 및 최하부 반도체 칩(10Ai)의 제2관통 전극(400)과 구조체(80)의 접지 전극(84) 사이는 전도성 연결부재(90)에 의하여 전기적으로 연결되고, 최하부 반도체 칩(10Ai)과 구조체(80) 사이에는 접착부재(92)가 형성되어, 최하부 반도체 칩(10Ai)과 구조체(80)를 상호 부착한다. 전도성 연결부재(90)는 구리, 주석, 은 중 한가지 이상을 포함하는 금속으로 형성될 수 있고, 접착부재(92)는 비전도성 필름(NCF), 비전도성 페이스트(NCP), 이방성 도전 필름(ACF), 이방성 도전 페이스트(ACP) 및 폴리머 중 어느 하나를 포함할 수 있다.
도 10은 본 발명의 제8 실시예에 따른 반도체 패키지를 도시한 단면도이다.
본 발명의 제8 실시예에 따른 반도체 패키지는, 앞서 도 9를 통해 설명된 제7 실시예에 따른 반도체 패키지와 달리, 반도체 칩들(10Ai-iii)이 각각의 반도체 기판(100)의 타면(120)이 구조체(80)을 향하고 각각의 반도체 기판(100)의 일면(110)이 구조체(80)의 반대쪽을 향하도록 배치된 구성을 갖는다. 따라서, 반도체 칩들(10Ai-iii)의 배치 구조를 제외하면 제7 실시예에 따른 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 10을 참조하면, 차폐막(200) 및 제1,제2 관통 전극(300,400)이 구비된 반도체 칩들(10Ai-iii)이 마련된 후, 반도체 칩(10Ai)의 제1,제2 관통 전극(300,400) 상에 다른 반도체 칩(10Aii)의 제1,제2 관통 전극(300,400)이 연결되도록 반도체 칩(10Ai) 상에 다른 반도체 칩(10Aii)이 적층된다. 이러한 방식으로, 복수개 예컨데 3개의 반도체 칩들(10Ai-iii)이 적층된다.
적층된 반도체 칩들(10Ai-iii)의 제1 관통 전극(300)들 사이 및 제2 관통 전극(400)들 사이에는 전도성 연결부재(20)가 형성되어 상, 하 반도체 칩들(10Ai-iii)의 제1,제2관통 전극(300,400)들을 전기적으로 연결하고, 적층된 반도체 칩들(10Ai-iii) 사이에는 접착부재(30)가 형성되어 상, 하 반도체 칩들(10Ai-iii)을 부착한다.
적층된 반도체 칩들(10Ai-iii)은, 최하부 반도체 칩(10Ai)의 제1 관통 전극(300)이 구조체(80)의 접속 전극(82)과 전기적으로 연결되고, 최하부 반도체 칩(10Ai)의 제2 관통 전극(400)이 구조체(80)의 접지 전극(84)과 전기적으로 연결되도록, 구조체(80) 상에 실장된다. 본 실시예에서, 반도체 칩들(10Ai-iii)은 각각의 반도체 기판(100)의 타면(120)이 구조체(80)을 향하고 각각의 반도체 기판(100)의 일면(110)이 구조체(80)의 반대쪽을 향하도록 배치된다. 따라서, 차폐막(200)에 의하여 적층된 반도체 칩들(10Ai-iii)의 집적회로(140)들 사이 및 최하부 반도체 칩(10Ai)의 집적회로(140)와 구조체(80) 사이가 차단되게 되므로, 반도체 칩들(10Ai-iii) 사이 및 반도체 칩들(10Ai-iii)과 구조체(80) 사이의 전자파 간섭을 방지하는데 유용하다.
도 11은 본 발명의 제9 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 11을 참조하면, 차폐막(200) 및 제1,제2 관통 전극(300,400)이 구비된 반도체 칩들(10Ai-iii)이 마련된 후, 반도체 칩(10Ai)의 제1,제2 관통 전극(300,400) 상에 다른 반도체 칩(10Aii)의 제1,제2 관통 전극(300,400)이 연결되도록 반도체 칩(10Ai) 상에 다른 반도체 칩(10Aii)이 적층된다. 이러한 방식으로, 복수개 예컨데 3개의 반도체 칩들(10Ai-iii)이 적층된다.
적층된 반도체 칩들(10Ai-iii)의 제1 관통 전극(300)들 사이 및 제2 관통 전극(400)들 사이에는 전도성 연결부재(20)가 형성되어 상, 하 반도체 칩들(10Ai-iii)의 제1,제2관통 전극(300,400)들을 전기적으로 연결하고, 적층된 반도체 칩들(10Ai-iii) 사이에는 접착부재(30)가 형성되어 상, 하 반도체 칩들(10Ai-iii)을 부착한다.
적층된 반도체 칩들(10Ai-iii)은, 최하부 반도체 칩(10Ai)의 제1 관통 전극(300)이 구조체(80)의 접속 전극(82)과 전기적으로 연결되고, 최하부 반도체 칩(10Ai)의 제2 관통 전극(400)이 구조체(80)의 접지 전극(84)과 전기적으로 연결되도록 구조체(80) 상에 실장된다. 본 실시예에서, 최하부 반도체 칩(10Ai)은 그 반도체 기판(100)의 타면(120)이 구조체(80)를 향하고 그 반도체 기판(100)의 일면(110)이 구조체(80)의 반대쪽을 향하도록 배치되고, 최상부 반도체 칩(10Aiii)은 그 반도체 기판(100)의 일면(110)이 구조체(80)를 향하고 그 반도체 기판(100)의 타면(120)이 구조체(80)의 반대쪽을 향하도록 적층된다. 따라서, 차폐막(200)에 의하여 최하부 반도체 칩(10Ai)의 집적회로(140)와 구조체(80) 사이, 최상부 반도체 칩(10Aiii)과 반도체 패키지의 상부 사이가 차단되게 되므로, 반도체 칩들(10Ai-iii)과 구조체(80) 사이 및 반도체 칩들(10Ai-iii)과 반도체 패키지 상부측 사이의 전자파 간섭을 방지하는데 유용하다.
도 7 내지 도 11을 통해 설명된 제 5 내지 제9 실시예에서는 구조체(80)가 인쇄회로기판(PCB)인 경우를 나타내었으나, 구조체(80)는 반도체 패키지(semiconductor package) 또는 인터포저(interposer)일 수도 있다.
한편, 도 7 내지 도 11을 참조로 하여 설명된 실시예들에서는, 도 1-2에 도시된 반도체 칩(10A)을 사용하여 반도체 패키지를 구성한 경우만을 도시 및 설명하였으나, 본 발명은 이에 한정되지 않으며 도 1-2에 도시된 반도체 칩(10A) 이외에 도 3-6에 도시된 반도체 칩들(10B, 10C,10D)을 이용하여 반도체 패키지를 구성할 수 있음은 이 분야의 당업자라면 당연히 유추 가능할 것이다.
상술한 반도체 칩은 다양한 전자 장치에 적용될 수 있다.
도 12는 본 발명에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 반도체 패키지는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예에 따른 반도체 패키지는 향상된 EMI 특성 및 경박단소화의 장점을 가지므로, 전자 장치(1000)의 성능 개선에 유리하다. 전자 장치는 도 12에 도시된 휴대폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 13은 본 발명에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 13을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 SSD(Solid State Drive)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIP), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명에 따르면, 차폐막이 반도체 칩에 형성되므로 차폐막으로 인한 반도체 패키지 사이즈 증가 이슈가 발생되지 않아 경박단소한 구조의 반도체 패키지를 제공할 수 있다. 게다가, 반도체 패키지와 외부 장치간 전자파 방해뿐만 아니라, 반도체 패키지 내부에 존재하는 반도체 칩들 사이, 반도체 칩과 그 하부의 구조체(인쇄회로기판, 패키지, 인터포저 등) 사이의 전자파 방해를 방지할 수 있으므로 EMI 특성이 향상되게 된다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 반도체 기판
200 : 차폐막
300 : 제1 관통 전극
400 : 제2 관통 전극

Claims (24)

  1. 일면, 상기 일면과 대향하는 타면 및 상기 일면에 형성된 집적회로를 갖는 반도체 기판;
    상기 반도체 기판내에 상기 타면과 대응하도록 형성된 차폐막;및
    상기 반도체 기판의 측면 상에 형성된 추가 차폐막을 포함하며,
    상기 차폐막은 상기 반도체 기판의 측면으로 노출되고, 상기 추가 차폐막은 상기 반도체 기판의 측면에서 상기 차폐막에 연결되는 반도체 칩.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 반도체 기판 및 차폐막을 관통하고 상기 집적회로와 전기적으로 연결된 제1 관통 전극을 더 포함하는 반도체 칩.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 반도체 기판은 상기 집적회로가 위치하는 코어부 및 상기 코어부 바깥쪽의 주변부로 구획되며,
    상기 제1 관통 전극은 상기 코어부에 형성된 것을 특징으로 하는 반도체 칩.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 제1 관통 전극과 상기 차폐막을 전기적으로 분리하는 절연막을 더 포함하는 것을 특징으로 하는 반도체 칩.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 반도체 기판 및 차폐막을 관통하고 상기 차폐막과 전기적으로 연결된 제2 관통 전극을 더 포함하는 것을 특징으로 하는 반도체 칩.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서, 상기 반도체 기판은 상기 집적회로가 위치하는 코어부 및 상기 코어부 바깥쪽의 주변부로 구획되며,
    상기 제2 관통 전극은 상기 주변부에 형성된 것을 특징으로 하는 반도체 칩.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 제2 관통 전극은 상기 코어부의 가장자리를 따라서 다수개로 형성된 것을 특징으로 하는 반도체 칩
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 차폐막은 상기 반도체 기판의 타면과 일정 거리만큼 이격되게 형성된 것을 특징으로 하는 반도체 칩.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 차폐막은 상기 반도체 기판의 타면으로 노출되도록 형성된 것을 특징으로 하는 반도체 칩.
  10. 삭제
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 추가 차폐막과 상기 반도체 기판의 측면 사이에 형성된 절연막을 더 포함하는 것을 특징으로 하는 반도체 칩.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 반도체 기판은 상기 반도체 기판의 측면에 형성되며 상기 일면 및 상기 타면을 연결하고 상기 차폐막을 노출시키고 상기 추가 차폐막이 수용되는 홈을 더 포함하는 것을 특징으로 하는 반도체 칩.
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 차폐막과 상기 집적회로 사이에 형성된 절연막을 더 포함하는 것을 특징으로 하는 반도체 칩.
  15. 청구항 1항 기재의 반도체 칩을 포함하는 반도체 패키지.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서, 상기 반도체 칩은 상기 반도체 기판 및 차폐막을 관통하고 상기 집적회로와 전기적으로 연결된 제1 관통 전극;및
    상기 반도체 기판 및 차폐막을 관통하고 상기 차폐막과 전기적으로 연결된 제2 관통 전극을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 제1 관통 전극과 전기적으로 연결된 접속 전극 및 상기 제2 관통 전극과 전기적으로 연결된 접지 전극을 갖는 구조체를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서, 상기 반도체 칩은 상기 반도체 기판의 타면이 상기 구조체를 향하고 상기 반도체 기판의 일면이 상기 구조체의 반대쪽을 향하도록 배치된 특징으로 하는 반도체 패키지.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서, 상기 반도체 칩은 상기 반도체 기판의 일면이 상기 구조체를 향하고 상기 반도체 기판의 타면이 상기 구조체의 반대쪽을 향하도록 배치된 것을 특징으로 하는 반도체 패키지.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제16 항에 있어서, 상기 반도체 칩은 상기 제1, 제2 관통 전극을 매개로 다수개가 적층된 것을 특징으로 하는 반도체 패키지.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20 항에 있어서, 상기 적층된 반도체 칩들 중 최하부 반도체 칩의 제1 관통 전극과 전기적으로 연결된 접속 전극 및 상기 최하부 반도체 칩의 제2 관통 전극과 전기적으로 연결된 접지 전극을 갖는 구조체를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21 항에 있어서, 상기 적층된 반도체 칩들은 각각의 상기 반도체 기판의 타면이 상기 구조체를 향하고 각각의 상기 반도체 기판의 일면이 상기 구조체의 반대쪽을 향하도록 배치된 것을 특징으로 하는 반도체 패키지.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제21 항에 있어서, 상기 적층된 반도체 칩들은 각각의 상기 반도체 기판의 일면이 상기 구조체를 향하고 각각의 상기 반도체 기판의 타면이 상기 구조체의 반대쪽을 향하도록 배치된 것을 특징으로 하는 반도체 패키지.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제21 항에 있어서, 상기 적층된 반도체 칩들 중 최하부 반도체 칩은 그 반도체 기판의 타면이 상기 구조체를 향하고 그 반도체 기판의 일면이 상기 구조체의 반대쪽을 향하도록 배치되고, 상기 적층된 반도체 칩들 중 최상부 반도체 칩은 그 반도체 기판의 일면이 상기 구조체를 향하고 그 반도체 기판의 타면이 상기 구조체의 반대쪽을 향하도록 배치된 것을 특징으로 하는 반도체 패키지.
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