KR20100015131A - 노이즈 차폐막을 갖는 적층형 패키지 - Google Patents

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김용훈
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Abstract

반도체 패키지에 관한 것으로 특히, 노이즈 차폐막을 갖는 적층형 패키지를 개시한다. 노이즈 차폐막은 기판에 적층되는 하부다이와 상부다이의 사이에 형성된다. 이러한 노이즈 차폐막은 기판과의 접지를 위한 관통전극을 구비하기도 한다.
멀티칩 패키지. 적층형 패키지. 크로스토크. 노이즈 차폐막

Description

노이즈 차폐막을 갖는 적층형 패키지{Stack Package Having Noise Shield}
본 발명은 멀티칩 패키지에 관한 것으로, 특히 상부다이와 하부다이 간의 크로스토크에 의한 노이즈를 감소시킬 수 있는 적층형 패키지에 관한 것이다.
반도체 기술의 발전과 함께 사용자의 요구에 따라 전자기기는 더욱 소형화하고 경량화하고 있으며, 이에 따라 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 멀티칩 패키징(Multi-Chip Packing) 기술이 대두되었다. 멀티칩 패키징은 각각의 반도체 칩을 패키지로 구현하는 것에 비해 패키지 크기나 무게 및 실장면적에 유리하고, 특히 소형화와 경량화가 요구되는 휴대용 통신 단말기 등에 많이 적용된다.
이러한 멀티칩 패키징은 반도체 칩인 반도체 다이의 결합 형태에 따라 사이드-바이-사이드(side-by-side) 타입과 스택(stack) 타입으로 구분된다. 이 중 스택 타입은 반도체 다이가 다이본딩패드의 상부에 연이어서 적층되는 것으로 적층형 패키지라고도 불리운다.
이러한 적층형 패키지에서는 적층되는 반도체 다이 간에 크로스토크에 의한 노이즈가 발생하고, 이러한 노이즈는 휴대용 이동통신 단말기의 발달과 더불어 사 용 주파수가 증가함에 따라 그 정도가 심해진다. 이에 따라 반도체 칩 소자의 안정성이 저하되고, 기기의 작동에도 영향을 미치게 된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 적층되는 다이간에 크로스토크에 의한 노이즈를 줄일 수 있는 적층형 패키지를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 기판에 순차적으로 적층되는 하부다이와 상부다이 및 그 사이에 형성된 노이즈 차폐막을 갖는 적층형 패키지를 제공한다. 하부다이는 기판의 배선과 전기적으로 접속된다. 또, 상부다이는 도전물질을 통해서 기판과 연결된다.
이러한 노이즈 차폐막은 상부다이의 하면에 형성되는 재배선층을 이용할 수 있다.
그리고 상부다이는 노이즈 차폐막과 상부다이의 상면의 접지패드를 연결하는 관통전극을 더 포함할 수 있다.
또한 하부다이와 기판 사이에 형성되는 다른 노이즈 차폐막을 더 포함할 수 있다.
이러한 노이즈 차폐막은 구리박막을 이용할 수 있다.
그리고 또 다른 실시예에 의한 적층형 패키지는 기판에 N개의 반도체 다이가 순차적으로 적층되고, 각각의 반도체 다이의 하면에는 노이즈 차폐막이 형성된다. 이때 각각의 반도체 다이에는 각각의 노이즈 차폐막과 기판의 접지부를 연결하기 위한 제1 관통전극들과, 노이즈 차폐막과 각각의 반도체 다이의 배선을 전기적으로 연결하기 위한 제2 관통전극들을 구비한다.
이때, 제1 내지 제N 노이즈 차폐막은 제2 관통전극들과 전기적으로 접속되지 않도록 개구부를 가질 수 있다.
본 발명에 의한 적층형 패키지에 의하면, 적층되는 반도체 다이 간의 크로스토크를 줄임으로써 크로스토크에 의한 노이즈를 감소시킬 수 있다. 따라서 고주파를 사용하는 반도체 패키지에서도 소자의 동작 특성에 안정성을 가져올 수 있다. 이에 따라 기기를 구동하는 데에 있어서도 오작동을 줄일 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명에 의한 적층형 패키지를 나타내는 단면도이다.
도 1을 참조하면, 본 발명에 의한 적층형 패키지는 전자부품들 및 도전성 배선이 형성된 기판(110) 상에 하부다이(120) 및 상부다이(130)가 순차적으로 적층된다. 하부다이(120)와 상부다이(130)는 각각 제1 및 제2 본딩 와이어(124,134)를 통해 기판(110)과 전기적으로 연결된다. 그리고, 하부다이(120)의 하부면에는 제1 절연층(160a) 및 제1 노이즈 차폐막(150a)이 순차적으로 위치한다. 그리고 상부다이(130)의 하부면에는 제2 절연층(160b) 및 제2 노이즈 차폐막(150b)이 순차적으로 위치한다. 또한, 하부다이(120)와 상부다이(130)에는 각각 제1 및 제2 관통전극(170a,170b)이 형성된다.
기판(110)은 캐패시터, 저항기 및 인덕터와 같은 수동소자들을 구비하고, 이러한 수동소자인 전자부품들을 연결하는 배선을 포함한다.
하부다이(120)는 와이 본딩 공정을 이용하여 기판(110)에 전기적으로 연결된다. 즉, 제1 본딩 와이어(124)는 일단이 하부다이(120)의 상부면에 형성된 제1 칩패드(132a)에 본딩 연결되고 타단이 기판(110)에 형성된 제1 본딩패드(114)에 본딩 연결되어 하부다이(120)와 기판(110)을 전기적으로 연결한다.
하부다이(120)의 후면에는 제1 절연층(160a)이 형성되고, 제1 절연층(160a) 상에는 제1 노이즈 차폐막(150a)이 형성된다. 제1 노이즈 차폐막(150a)은 하부다이(120)와 기판(110) 간의 크로스토크에 의한 노이즈를 방지하기 위한 것이다.
이러한 제1 노이즈 차폐막(150a)이 형성된 하부다이(120)는 절연성 접착제(122b)를 이용하여 기판(110)에 접착된다.
상부다이(130)는 하부다이(120)의 상층에 적층되는 반도체 칩으로써, 와이어 본딩 공정을 이용하여 기판(110)과 연결된다. 즉, 제2 본딩 와이어(134)는 일단이 상부다이(130)에 형성된 제2 칩패드(132b)에 본딩 연결되고, 타단이 기판(110)에 형성된 제2 본딩패드(112)와 본딩 연결되어 상부다이(130)와 기판(110)을 전기적으로 연결한다.
상부다이(130)의 후면에는 제2 절연층(160b)이 형성되고, 제2 절연층(160b) 상에는 제2 노이즈 차폐막(150b)이 형성된다. 제2 노이즈 차폐막(150b)은 상부다이(130)와 하부다이(120) 간의 크로스토크에 의한 노이즈를 방지하기 위한 것이다.
이러한 제2 노이즈 차폐막(150b)이 형성된 상부다이(130)는 절연성 접착제(122b)를 이용하여 하부다이(120)와 합착된다.
제1 관통전극(170a)은 하부다이(120)에 형성되고, 제1 노이즈 차폐막(150a)과 제1 칩패드(124) 또는 하부기판(110)에 형성된 접지패드(120a)를 연결하여 접지(GND)를 한다.
제2 관통전극(170b)은 상부다이(130)에 형성되고, 제2 노이즈 차폐막(150b)과 제2 칩패드(132b) 또는 상부기판에 형성된 접지패드(130a)를 연결하여 접지(GND)를 한다.
이처럼 제1 및 제2 관통전극(170a,170b)은 하부다이(120) 및 상부다이(130)를 각각 기판(110)에 접지시키기 위한 것이다.
이러한 본 발명의 제1 실시예에서 제1 및 제2 노이즈 차폐막(150a,150b)과 제1 및 제2 관통전극(170a,170b)을 형성하는 방법을 간략히 설명하면 다음과 같다.
제1 및 제2 노이즈 차폐막(150a,150b)은 각각이 제1 및 제2 절연 층(160a,160b) 상에서 구리를 이용하여 도전막 형태로 형성된다. 구리박막은 제1 및 제2 절연층(160a,160b) 상에 전면으로 도금을 함으로써 형성된다. 이러한 일련의 공정은 재배선 공정을 이용하여 구현될 수 있다.
이때 제1 및 제2 노이즈 차폐막(150a,150b)은 제1 및 제2 절연층(160a,160b) 상에 전면에 걸쳐서 박막으로 형성되기 때문에 박막형성 이후에 패턴닝 공정은 필요로 하지 않는다. 즉, 제1 및 제2 노이즈 차폐막(150a,150b)은 추가적인 마스크 공정없이 형성될 수 있다.
그리고, 제1 및 제2 관통전극(170a,170b)은 실리콘 비아(Though Silicon Via) 공정을 이용하여 형성할 수 있다.
도 2는 본 발명의 제2 실시예에 의한 적층형 패키지를 나타내는 도면이다. 도 2를 설명함에 있어서, 전술한 실시예와 동일한 구성요소에 대해서는 자세한 설명을 생략한다.
도 2를 참조하면, 본 발명에 의한 적층형 패키지는 전자부품들 및 도전성 배선이 형성된 기판(210) 상에 하부다이(220) 및 상부다이(230)가 순차적으로 적층된다. 하부다이(220)와 상부다이(230)는 각각 제1 및 제2 본딩 와이어(224,234)를 통해 기판(210)과 전기적으로 연결된다. 그리고, 하부다이(220)의 하부면에는 제1 절연층(260a) 및 제1 노이즈 차폐막(250a)이 순차적으로 위치한다. 그리고 상부다이(230)의 하부면에는 제2 절연층(260b) 및 제2 노이즈 차폐막(250b)이 순차적으로 위치한다.
제1 노이즈 차폐막(250a)은 하부다이(220)와 기판(210) 간의 크로스토크에 의한 노이즈를 방지하기 위한 금속박막이다.
제2 노이즈 차폐막(250b)은 상부다이(230)와 하부다이(220) 간의 크로스토크에 의한 노이즈를 방지하기 위한 금속박막이다.
도 3은 본 발명에 의한 제3 실시예를 나타내는 노이즈 차폐막을 갖는 적층형 패키지의 단면도이다.
도 3을 참조하면, 본 발명에 의한 적층형 패키지는 전자부품들 및 도전성 배선이 형성된 기판(310) 상에 하부다이(320) 및 상부다이(330)가 순차적으로 적층된다. 하부다이(320)와 상부다이(330)는 각각 제1 및 제2 본딩 와이어(324,334)를 통해 기판(310)과 전기적으로 연결된다. 그리고 상부다이(330)의 하부면에는 절연층(360) 및 노이즈 차폐막(350)이 순차적으로 위치한다.
노이즈 차폐막(350)은 상부다이(330)와 하부다이(320) 간의 크로스토크에 의한 노이즈를 방지하기 위한 금속박막이다.
일반적으로 하부다이(320)와 기판(310) 간의 크로스토크 보다 상부다이(330)와 하부다이(320) 간의 크로스토크에 의한 노이즈가 더 문제시된다. 이에 따라 제3 실시예는 적층형 패키지의 구조를 단순화하면서 상부다이(330)와 하부다이(320) 간의 크로스토크를 중점적으로 방지하기 위한 것이다.
도 4는 제3 실시예를 간략화 한 도면이다. 도 4의 제3 실시예를 기본으로 해서 노이즈 차폐막(150) 및 관통전극(미도시. 도1 참조)의 유무에 따른 크로스토크의 측정 결과는 도 5와 같다.
도 5에서 실선으로 표현된 (a),(b),(c)는 하부다이(120)의 일측 끝단(ⓐ)에 서 타단(ⓑ)으로 고주파를 전송하였을 때 ⓐ지점에서 송신한 주파수대비 ⓑ지점에서 수신한 주파수를 dB 스케일로 나타낸 s파라미터의 반사계수를 나타낸 것이고, 점선으로 표현된 (d),(e),(f)는 하부다이(120)와 상부다이(130) 간의 크로스토크를 dB 스케일로 나타낸 그래프이다. 이때, 실선으로 표현된 그래프에서 (a)는 노이즈 차폐막이 없는 종래의 적층형 패키지, (b)는 상부다이(130)와 하부다이(120) 사이에 노이즈 차폐막(150)을 형성하였을 때, (c)는 도 3의 제3 실시예에서와 같이 노이즈 차폐막을 관통전극을 통하여 접지(GND)한 경우를 나타내는 시뮬레이션 결과이다. 또한, 점선으로 표현된 그래프에서 (d)는 노이즈 차폐막이 없는 종래의 적층형 패키지, (e)는 상부다이(130)와 하부다이(120) 사이에 노이즈 차폐막(150)을 형성하였을 때, (f)는 노이즈 차폐막을 관통전극을 통하여 접지(GND)한 경우를 나타내는 시뮬레이션 결과이다.
도 4 및 도 5를 참조하여 실성으로 표현된 그래프인, ⓐ지점에서 송신한 주파수대비 ⓑ지점에서 수신한 주파수를 dB 스케일로 나타낸 s파라미터의 반사계수를 살펴보면 다음과 같다. 이러한 s파라미터의 반사계수는 이상적일 경우에는 0dB가 나와야 하지만, ⓑ지점에서 수신되는 주파수의 감소값은 고주파일수록 크고, (b) 및 (c) 와 같이 노이즈 차폐막(150)이 있는 경우보다 (a)와 같이 노이즈 차폐막(150)이 없는 경우에 더 큰 것을 알 수 있다. 즉, 노이즈 차폐막(150)이 있을 경우 하부다이(120)와 상부다이(130) 간의 크로스토크에 의한 주파수 손실을 줄일 수 있고, 이는 결국 노이즈 차폐막(150)으로 인해 노이즈를 줄일 수 있다는 것을 의미한다.
그리고 점선으로 표현된 그래프인 하부다이(120)와 상부다이(130) 간의 크로스토크는 각각의 주파수에서 노이즈 차폐막이 없는 패키지인 (d)의 결과보다 노이즈 차폐막(150)을 포함한 패키지인 (e),(f)에서의 크로스토크가 약 25~30dB 정도 감소됨을 알 수 있다.
전술한 제1 내지 제3 실시예를 통해서 상부다이와 하부다이를 와이어본딩을 이용하여 기판과 연결한 적층형 패키지에 대한 실시예들을 살펴보았다.
도 6은 본 발명의 제4 실시예에 의한 적층형 패키지를 나타내는 단면도로서, 하부다이를 플립칩 본딩방식으로 구성한 것이다. 이 실시예에 있어서 전술한 실시예에서와 동일한 구성요소에 대해서는 자세한 설명을 생략하기로 한다.
도 6을 참조하면, 본 발명의 제4 실시예에 의한 적층형 패키지는 상부면에는 전자부품들 및 도전성의 배선이 형성되고, 하부면에는 제1 솔더볼(415a)이 형성되 기판(410) 상에 하부다이(420)와 상부다이(430)가 배치된다. 그리고 하부다이(420)와 상부다이(430)의 배면에는 각각 제1 및 제2 절연층(460a,460b)이 형성된다. 또한 제1 및 제2 절연층(460a,460b)에는 제1 및 제2 노이즈 차폐막(450a)이 형성된다. 그리고 하부다이(420)와 상부다이(430)는 접착제(422)를 통해서 합착된다.
그리고, 하부다이(420)와 상부다이(430)에는 각각 제1 및 제2 관통전극(470a,470b)이 형성된다.
기판(410)은 메인기판(미도시)과의 접속을 위한 제1 솔더볼(415a)을 포함한다.
하부다이(420)는 볼패드(414)상에 형성된 제2 솔더볼(415b)을 통해서 기판(410)에 형성된 전자부품 또는 배선과 전기적으로 접속된다. 이를 위해 하부다이(420)는 전자부품 및 배선이 형성된 상부면이 기판(410)과 대면하도록 적층된다.
상부다이(430)는 하부다이(420)의 상층에 적층되고, 본딩 와이어(434)를 통해서 기판(410)과 전기적으로 연결된다.
제1 및 제2 노이즈 차폐막(450a,450b)은 상부다이(430)와 하부다이(420) 간의 크로스토크에 의한 노이즈를 방지하기 위한 것으로, 각각은 상부다이(430) 및 하부다이(420)에서 배선이 형성되지 않는 하부면에 형성된다. 이러한 제1 및 제2 노이즈 차폐막(450a,450b)은 모두 상부다이(430)와 하부다이(420)의 사이에 형성되기 때문에 선택적으로 하나의 노이즈 차폐막만이 형성될 수도 있다.
하부다이(430)에 형성되는 제1 관통전극(470a)은 제1 노이즈 차폐막(450a)과 접지(GND)와 연결을 위해 제2 솔더볼(415b)에 접속된다.
상부다이(420)에 형성되는 제2 관통전극(470b)은 제2 노이즈 차폐막(450b)과 접지(GND)와 연결을 위해 칩패드(432)에 접속된다.
도 7은 본 발명의 제5 실시예를 나타내는 도면으로, 반도체 칩이 셋 이상으로 적층된 패키지에서 노이즈 차폐막을 적용한 것을 나타내는 도면이다. 도 7에서와 같이 N개의 반도체 다이가 적층될 경우 각각의 반도체 다이(Chip 1~Chip N) 간의 크로스토크를 방지하기 위해서 각각의 반도체 다이 간에 노이즈 차폐막(550)이 형성된다. 그리고, 각각의 반도체 다이와 노이즈 차폐막 사이에는 절연층(미도시)이 형성된다.
그리고, 각각의 반도체 다이에는 제1 및 제2 관통전극(570a,570b)을 형성한다.
제1 관통전극(570a)은 각각의 노이즈 차폐막(550)과 전기적으로 접속되며, 기판의 접지패드(510a)와 연결된다.
제2 관통전극(570b)은 각각의 반도체 다이간의 배선을 연결하기 위한 것으로, 제2 관통전극(570b)은 노이즈 차폐막(550)과 전기적으로 접속되지 않는다. 이에 따라, 제5 실시예에서의 노이즈 차폐막(550)은 반도체 다이의 하면에 전면에 걸쳐서 형성되지 않고, 제2 관통전극(570b)의 형성되는 곳에서 개구부(550a)의 패턴이 형성된다.
그리고 개구부(550a)는 절연재(560)로 충진될 수 있다. 이를 좀 더 살펴보면 제2 관통전극(570b)들은 각각의 반도체 다이 및 노이즈 차폐막(550)에 비아홀을 형성한 다음에 절연층을 형성하고, 금속 패턴을 채움으로써 형성할 수 있다. 그리고 제2 관통전극(570b)들이 접속하도록 절연층을 제거함으로써 개구부(550a)는 절연재(560)를 포함할 수 있다.
전술한 실시예들에 있어서, 노이즈 차폐막은 구리를 이용한 박막으로 구성되었다. 하지만, 이러한 실시예들에서 노이즈 차폐막은 구리 이외의 도전성의 금속을 이용하여 박막이 아닌 다른 패턴, 예컨대 매쉬(mash) 타입등으로 형성할 수도 있음은 자명하다. 또한 이외에도 본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다.
본 발명은 반도체 패키지 중에서 적층형 패키지를 제조하는 기술로써, 특히 휴대 단말기 등의 고주파를 사용하는 적층형 패키지에서 크로스토크를 줄이기 위한 반도체 패키지에 적용될 수 있다.
도 1은 본 발명의 제1 실시예에 의한 적층형 패키지를 나타내는 단면도이다.
도 2는 본 발명의 제2 실시예에 의한 적층형 패키지를 나타내는 단면도이다.
도 3은 본 발명의 제3 실시예에 의한 적층형 패키지를 나타내는 단면도이다.
도 4는 본 발명의 실시예에 의한 칩 간의 크로스토크를 나타내는 시뮬레이션 결과를 나타내는 그래프이다.
도 5 본 발명의 제1 실시예에 의한 적층형 패키지를 간략히 나타내는 단면도이다.
도 6은 본 발명의 제4 실시예에 의한 적층형 패키지를 나타내는 단면도이다.
도 7은 본 발명의 제5 실시예에 의한 적층형 패키지를 나타내는 단면도이다.
**도면의 주요부분에 대한 부호의 설명**
110,210,310,410,510 : 기판 120,220,320,420 : 상부다이
130,230,330,430 : 하부다이 150,250,350,450,550 : 노이즈 차폐막
132,232,332,432 : 칩 패드 370,470,570 : 관통전극
124,134,224,234,324,334,434 : 본딩 와이어
330,430 : 하부다이 150,250,350,450,550 : 노이즈 차폐막
132,232,332,432 : 칩 패드 370,470,570 : 관통전극
124,134,224,234,324,334,434 : 본딩 와이어

Claims (8)

  1. 배선이 형성된 기판;
    상기 기판에 적층되며 상기 배선과 전기적으로 접속하는 하부다이;
    상기 하부다이의 상층에 형성되고, 상기 기판과 도전물질로 연결되는 상부다이; 및
    상기 하부다이와 상기 상부다이 사이에 형성되는 노이즈 차폐막을 포함하는 적층형 패키지.
  2. 제 1 항에 있어서,
    상기 노이즈 차폐막은 상부다이의 하면에 형성되는 재배선층인 적층형 패키지.
  3. 제 1 항에 있어서,
    상기 상부다이는 상기 노이즈 차폐막과 상기 상부다이의 상면의 접지패드를 연결하는 관통전극을 더 포함하는 적층형 패키지.
  4. 제 1 항에 있어서,
    상기 하부다이와 상기 기판 사이에 형성되는 다른 노이즈 차폐막을 더 포함하는 적층형 패키지.
  5. 제 1 항에 있어서,
    상기 노이즈 차폐막은 구리박막인 적층형 패키지.
  6. 배선이 형성된 기판;
    상기 기판에 제1 반도체 다이부터 제N 반도체 다이까지 순차적으로 적층되는 N개의 반도체 다이;
    상기 제1 내지 제N 반도체 다이의 하면에 각각 형성되는 제1 내지 제N 노이즈 차폐막;
    상기 제1 내지 제N 노이즈 차폐막과 상기 기판의 접지부를 연결하기 위한 제1 관통전극들; 및
    상기 제1 내지 제N 반도체 다이의 배선을 전기적으로 연결하기 위한 제2 관통전극들을 포함하는 적층형 패키지.
  7. 제 6 항에 있어서,
    상기 제1 내지 제N 노이즈 차폐막은 상기 제2 관통전극들과 전기적으로 접속되지 않도록 개구부를 갖는 적층형 패키지.
  8. 제 7 항에 있어서,
    상기 개구부는 절연재로 충진되는 적층형 패키지.
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