CN203103294U - 半导体封装件 - Google Patents

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Abstract

本实用新型涉及半导体封装件，公开了包括无半导体通孔（TSV）的中介片的半导体封装件的各种实施方式。一种半导体封装件，包括：第一有源芯片，位于中介片之上，所述中介片包括中介片电介质；所述中介片电介质，具有中介片内布线，所述第一有源芯片不利用半导体通孔（TSV）而利用所述中介片内布线将电信号传输至位于所述中介片之下的封装件基板。本文所公开的设计的各个实施方式通过中介片有利地实现了泄漏的大体减少或消除。

Description

半导体封装件
技术领域
本公开涉及半导体封装件，更具体地，涉及具有无半导体通孔的超薄中介片的半导体封装件。
背景技术
例如，诸如移动通信装置的许多被广泛使用的用户电子装置均需要集成电路（IC）用于其操作。随着这些电子装置变得日益复杂而同时常常尺寸减小，IC密度和封装成为愈发重要的设计限制。相应地，已研发出更先进的封装解决方案。一种这样的封装解决方案使用一个或多个中介片（interposer）来实现在单个封装件中多个有源半导体芯片的互联。
现有的中介片一般包括形成在较厚半导体基板上的中介片电介质。半导体通孔（TSV：through-semiconductor via）常被用来在有源半导体芯片之间提供电连接，该有源半导体芯片可位于中介片上，且封装件基板位于中介片的下面。然而，通过半导体基板的泄漏会不利地影响通过TSV的电信号。
实用新型内容
为此，本公开提出了一种半导体封装件，具体地，一种具有无半导体通孔的超薄中介片的半导体封装件，可以避免通过半导体基板的泄漏会不利地影响通过TSV的电信号。
（1）一种半导体封装件，包括：第一有源芯片，位于中介片之上，所述中介片包括中介片电介质；所述中介片电介质，具有中介片内布线，所述第一有源芯片不利用半导体通孔而利用所述中介片内布线将电信号传输至位于所述中介片之下的封装件基板。
（2）根据（1）所述的半导体封装件，进一步包括位于所述中介片之上的第二有源芯片，所述第二有源芯片不利用半导体通孔而利用所述中介片内布线将电信号传输至所述封装件基板。
（3）根据（1）所述的半导体封装件，进一步包括位于所述中介片之上的第二有源芯片，所述第一有源芯片和所述第二有源芯片通过所述中介片传输芯片间信号。
（4）根据（1）所述的半导体封装件，其中，所述中介片包括在所述中介片之下的中介片半导体。
（5）根据（4）所述的半导体封装件，其中，所述中介片半导体包括连接垫，并且所述第一有源芯片通过所述中介片内布线和所述连接垫将电信号传输至所述封装件基板。
（6）根据权利要求5所述的半导体封装件，进一步包括位于所述中介片之上的第二有源芯片，所述第二有源芯片不利用半导体通孔而通过所述中介片内布线和所述连接垫将电信号传输至所述封装件基板。
（7）根据（1）所述的半导体封装件，进一步包括位于所述中介片之上的第二有源芯片，并进一步包括在所述第一有源芯片和所述第二有源芯片的各自的侧壁之间的填充材料，所述第一有源芯片通过所述填充材料将AC信号传输至所述第二有源芯片。
（8）一种半导体封装件，包括：第一有源芯片，位于中介片之上，所述中介片包括中介片电介质，所述中介片电介质具有形成于其内的中介片内布线；中介片半导体，在所述中介片电介质之下，所述中介片半导体包括连接垫，所述第一有源芯片不利用半导体通孔而利用所述中介片内布线和所述连接垫将电信号传输至位于所述中介片之下的封装件基板。
（9）根据（8）所述的半导体封装件，其中，所述连接垫延伸穿过所述中介片半导体以接触所述中介片内布线。
（10）根据（8）所述的半导体封装件，其中，所述中介片电介质包括味之素TM增强膜（ABF）。
（11）根据（8）所述的半导体封装件，其中，所述连接垫含有铜。
（12）根据（8）所述的半导体封装件，进一步包括位于所述中介片之上的第二有源芯片，所述第二有源芯片不利用半导体通孔而利用所述中介片内布线和所述连接垫将电信号传输至所述封装件基板。
（13）根据（8）所述的半导体封装件，进一步包括位于所述中介片之上的第二有源芯片，所述第一有源芯片和所述第二有源芯片通过所述中介片传输芯片间信号。
（14）根据（8）所述的半导体封装件，进一步包括位于所述中介片之上的第二有源芯片，并进一步包括在所述第一有源芯片和所述第二有源芯片的各自的侧壁之间的填充材料，所述第一有源芯片通过所述填充材料将AC信号传输至所述第二有源芯片。
（15）一种半导体封装件，包括：第一有源芯片和第二有源芯片，位于包括中介片电介质的中介片之上，所述中介片电介质具有形成于其内的中介片内布线；填充材料，在所述第一有源芯片和所述第二有源芯片的各自的侧壁之间，所述第一有源芯片通过所述填充材料将AC信号传输至所述第二有源芯片。
（16）根据（15）所述的半导体封装件，其中，所述第一有源芯片和所述第二有源芯片中的至少一个不利用半导体通孔（TSV）而利用所述中介片内布线将电信号传输至位于所述中介片之下的封装件基板。
（17）根据（15）所述的半导体封装件，其中，所述中介片电介质包括味之素TM增强膜（ABF）。
（18）根据（15）所述的半导体封装件，其中，所述中介片包括在所述中介片电介质之下的中介片半导体。
（19）根据（18）所述的半导体封装件，其中，所述中介片半导体包括连接垫，且所述第一有源芯片和所述第二有源芯片中的至少一个不利用半导体通孔而通过所述中介片内布线和所述连接垫将电信号传输至位于所述中介片之下的封装件基板。
（20）根据（19）所述的半导体封装件，其中，所述连接垫含有铜。
通过利用具有减少的中介片半导体或没有中介片半导体的中介片，本文所公开的思想的各个实施方式通过中介片有利地实现了泄漏的大体减少或消除。此外，所述实施方式有利地公开了不具有TSV的中介片的使用。从而，本文公开的思想和实施方式实现了对穿过具有TSV的现有中介片的信号的不利影响的避免。此外，可通过本文所公开的各个实施方式实现小（超薄）型器件。
附图说明
图1示出了具有无半导体通孔（TSV）的超薄中介片的半导体封装件的一种实施方式的截面图。
图2示出了具有无TSV的超薄中介片的半导体封装件的另一种实施方式的截面图。
图3示出了具有无TSV的超薄中介片的半导体封装件的再一种实施方式的截面图。
具体实施方式
以下描述包括根据本公开的实施方式的具体信息。本领域技术人员应理解，本公开可以以不同于本文具体讨论的方式来实施。本申请中的附图及其相关详细描述仅涉及示例性实施方式。除非另外指出，否则图中相同或相应的元件可由相同或相应的附图标记表示。此外，本申请中的附图和示例一般不成比例，并不意为与实际相应的尺寸对应。
图1示出了具有无半导体通孔（TSV）的超薄中介片的半导体封装件的一种实施方式的截面图。如图1所示，半导体封装件100包括第一有源芯片（die）121、第二有源芯片122、中介片110和封装件基板102。如图1进一步所示，中介片110包括：中介片电介质112，具有形成在其中的中介片内布线（intra-interposer routing trace）114、钝化层116、以及形成在钝化层116中以接触中介片内布线114的下凸点金属件（UBM）118。在图1中还示出将中介片110电连接至封装件基板102的焊球104、以及将第一有源芯片121和第二有源芯片122电连接到中介片110的微凸点124。
注意，尽管在图1中只有两个示例性中介片内布线由附图标记114具体指定，应理解，中介片电介质112内示出的12个中介片内布线中的任意或所有布线均可被表征为中介片内布线114。还应注意，在图1中尽管焊球104、UBM118和微凸点124中的每一个均只有一个被附图标记具体指定，但图1中示出的8个焊球、8个UBM和16个微凸点中的任意个或所有均可以分别被表征为焊球104、UBM118和微凸点124。
例如，第一有源芯片121和第二有源芯片122可以是封装好的或未封装的芯片。尽管图1中第一有源芯片121和第二有源芯片122被示出为倒装芯片配置，但这样的描述仅仅是示例性的，在其他实施方式中，第一有源芯片121和第二有源芯片122中的一个或两个可具有不同的配置。此外，应理解，尽管图1中所示的实施方式示出了例如第一有源芯片121和第二有源芯片122的两个有源芯片通过中介片110耦接至封装件基板102，但在一种实施方式中，诸如有源芯片121的单个有源芯片可被通过中介片110耦接至封装件基板102，而在另一种实施方式中，多于两个有源芯片可被通过中介片110耦接至封装件基板102。
如图1所示，在半导体封装件100中，第一有源芯片121位于中介片110之上并被配置为不采用TSV，而采用中介片内布线114将电信号传输至位于中介片110下面的封装件基板102，其中，中介片110中完全不存在所述TSV。换句话说，第一有源芯片121通过不具有TSV的中介片110，利用微凸点124、中介片内布线114、UBM118和焊球104将电信号传输至封装件基板102。
半导体封装件100还包括第二有源芯片122，所述第二有源芯片122位于中介片110之上，并被配置为不采用TSV，而是采用中介片内布线114将电信号传输至位于中介片110下面的封装件基板102。即是说，与第一有源芯片121相似，第二有源芯片122被配置为通过中介片110利用微凸点124、中介片内布线114、UBM118和焊球104将电信号传输至封装件基板102。此外，如图1进一步所示，根据本实施方式，半导体封装件100被配置为使第一有源芯片121和第二有源芯片122可以通过例如中介片110利用微凸点124和中介片电介质112中的中介片内布线114传输芯片间信号。
中介片电介质112由刚性电介质材料形成，例如，诸如纤维增强双马来酰亚胺三嗪（BT）、FR-4、玻璃或陶瓷。可选地，中介片电介质112可以是由聚酰亚胺膜或其他合适的带状材料形成的柔性电介质。在某些实施方式中，中介片电介质112可以由环氧酚醛树脂或氰酸盐酯环氧来构造的材料形成。作为具体示例，在一种实施方式中，中介片电介质112可由味之素TM增强膜（ABF：AjinomotoTM Build-up Film）形成。根据示例性实施方式，中介片内布线114可以利用适当的现有已知技术在形成中介片电介质112的构造处理期间形成。
如上所述，根据本实施方式，中介片110包括钝化层116。钝化层116可以是例如诸如氮化硅（Si3N4）层的氧化物或氮化物层，所述氧化物或氮化物层利用用于生成钝化层116的化学气相沉积处理（CVD）、或任意其他合适的处理形成。注意，在某些实施方式中，钝化层116可以被省略。UBM118在中介片内布线114和焊球104之间提供电连接。UBM118可以由金属、合金、多层金属或多层合金片形成，例如，诸如包括铜（Cu）、镍（Ni）、钛（Ti）、钨（W）、钒（V）、铬（Cr）和金（Au）的组合的多层合金片。可利用例如电化学沉积处理或任意其他合适的技术来形成UBM118。
根据图1中所示的实施方式，第一有源芯片121和第二有源芯片122通过微凸点124电连接至中介片110。然而注意，更一般地，微凸点124可对应于适于将第二有源芯片122和/或第一有源芯片121耦接至中介片110的任意电接触体。因此，在其他实施方式中，各个微凸点124可被替换为导电柱体或立柱，例如，由铜形成的金属柱体或立柱。此外，在其他实施方式中，焊球104可对应于适于在中介片110的UBM118和封装件基板102之间形成稳定电连接的任意导体。
对比其中中介片一般包括中介片电介质层和中介片半导体基板的现有的半导体封装件，半导体封装件100被利用中介片110实现，在所述中介片中删去了中介片半导体基板。此外，进一步对比利用TSV在位于中介片之上的有源芯片和在中介片下面的封装件基板之间提供电连接的现有的封装件解决方案，半导体封装件100包括不具有TSV的中介片110。因此，半导体封装件100有利地避免了现有技术中不利地影响通过TSV的信号的半导体泄漏和TSV间的电耦接。此外，半导体封装件100方便实现小（超薄）型器件。
现参照图2，图2示出了具有无TSV的超薄中介片的半导体封装件的另一种实施方式的截面图。如图2所示，半导体封装件200包括第一有源芯片221、第二有源芯片222、中介片211以及封装件基板202。如图2进一步所示，中介片211包括具有中介片内布线214的中介片电介质212、具有厚度217的中介片半导体215、以及形成于中介片半导体215中以便接触中介片内布线214的连接垫219。仍如图2所示，焊球204电连接中介片211至封装件基板202，微凸点224将第一有源芯片221和第二有源芯片222连接至中介片211。
第一有源芯片221、第二有源芯片222、微凸点224、焊球204和封装件基板202分别对应于图1中的第一有源芯片121、第二有源芯片122、微凸点124、焊球104和封装件基板102，并享有上面这些对应部件所具有的特征。此外，在图2中，中介片电介质212和中介片内布线214分别对应于图1中的中介片电介质112和中介片内布线114，并还可享有这些对应部件之前享有的特征。例如，与中介片电介质112相似，在一种实施方式中，图2中的中介片电介质212可由ABFTM形成。
注意，尽管在图2中连接垫219中仅一个由附图标记具体指定，但图2中示出的延伸过中介片半导体215以便接触中介片内布线214的8个连接垫中的任意个或所有可被表征为连接垫219。此外，重复说明，尽管第一有源芯片221和第二有源芯片222被示出为倒装芯片配置，该表征仅仅是示例性的，在其他实施方式中，第一有源芯片221和第二有源芯片222中的一个或两个均可具有不同的配置。此外，应理解，尽管图2示出的实施方式示出了例如第一有源芯片221和第二有源芯片222的两个有源芯片通过中介片211耦接至封装件基板202，但在一种实施方式中，诸如有源芯片221的单个的有源芯片可通过中介片211被耦接至封装件基板202。而与图1中所示的表征相同，在图2中，多于两个的有源芯片可通过中介片211被耦接至封装件基板202。
根据图2中所示的实施方式，第一有源芯片221位于中介片211之上。如图2进一步所示，中介片211包括具有形成于其内的中介片内布线214的中介片电介质212、和在中介片电介质212下面的中介片半导体215。第一有源芯片221被配置为不利用TSV，而是利用中介片内布线214和连接垫219将电信号传输至位于中介片211下面的封装件基板202，所示TSV已从中介片211中省略。即是说，第一有源芯片221通过无TSV的中介片211利用微凸点224、中介片内布线214、连接垫219和焊球204将电信号传输至封装件基板202。
如图2中所示，半导体封装件200还包括第二有源芯片222，所示第二有源芯片222位于中介片211之上并被配置为不利用TSV，而利用中介片内布线214和连接垫219将电信号传输至位于中介片211下面的封装件基板202。即是说，与第一有源芯片221相似，第二有源芯片222被配置为通过中介片211利用微凸点224、中介片内布线214、连接垫219以及焊球204将电信号传输至封装件基板202。此外，如图2中进一步所示，根据本实施方式，半导体封装件200被配置为使第一有源芯片221和第二有源芯片222通过中介片211传输芯片间信号。
如上所述，根据本实施方式，中介片211包括具有厚度217的中介片半导体215，连接垫219延伸过所述中介片半导体215。中介片半导体215可以是IV族半导体，例如诸如硅。不过，与包括半导体基板、一般穿过其形成TSV的传统中介片相比，中介片半导体215可具有充分减少的厚度217。例如，与现有中介片实现方式中的一般半导体基板厚度——约100微米（100μm）或更多的厚度相比，减小后的厚度217仅约20微米（20μm）或更少。例如，在一种实施方式中，中介片半导体215可具有在约5微米到约20微米（5-20μm）范围内的厚度217。
连接垫219可由诸如铜的导电金属形成。例如，连接垫219可通过中介片半导体215经由首先在半导体晶片中蚀刻或钻出孔腔，通过电镀处理用铜填充孔腔，抛光半导体以暴露出连接垫219来实现。不同于TSV一般包括电介质隔断层和导电孔填充材料，连接垫219可被形成为延伸穿过中介片半导体215，而无需中间电介质层来隔离连接垫片219与中介片半导体215。此外，由于中介片半导体215的减小后的厚度217，半导体封装件200有利地避免或大体减少了在现有技术中已知的不利地影响通过TSV的信号的TSV间的电耦接和半导体泄漏（漏电）。
继续参考图3，图3示出了具有无TSV的超薄中介片的半导体封装件的再一种实施方式的截面图。如图3所示，半导体封装件300包括具有侧壁331的第一有源芯片321、具有侧壁332的第二有源芯片322、在第一有源芯片321和第二有源芯片322的各自的侧墙331和332之间的填充材料333、中介片310、和封装件基板302。如下面将进一步所述，填充材料333可以是在侧墙332和333之间提供电容耦接的电介质填充材料。
如图3所示，中介片310包括具有中介片内布线314的中介片电介质312、钝化层316、和形成在钝化层316中以接触中介片内布线314的UBM318。图3中还示出了将中介片310电连接至封装件基板302的焊球304、和将第一有源芯片321和第二有源芯片322电连接至中介片310的微凸点324。
第一有源芯片321、第二有源芯片322、微凸点324、焊球304和封装件基板302分别对应于图1中的第一有源芯片121、第二有源芯片122、微凸点124、焊球104和封装件基板102，并享有上面这些对应部件所具有的特征。此外，在图3中，包括中介片电介质312、中介片内布线314、钝化层316和UBM318的中介片310对应于图1中包括中介片电介质112、中介片内布线114、钝化层116和UBM118的中介片110，并还可享有这些对应部件之前享有的特征。例如，与中介片电介质112相似，在一种实施方式中，图3中的中介片电介质312可由ABFTM形成。
如图3所示，第一有源芯片321和第二有源芯片322位于中介片310之上。如图3所示，中介片310包括具有形成在其中的中介片内布线314的中介片电介质312。第一有源芯片321包括可形成为例如电容连接垫的侧壁331。相似地，第二有源芯片322包括也可形成为电容连接垫的侧壁332。根据图3的实施方式，第一有源芯片321被配置为通过填充材料333将AC信号（交流信号）传输至第二有源芯片322。例如，根据一种实施方式，第一有源芯片321的侧壁331可作为第一电容板，第二有源芯片322的侧壁333可作为第二电容板，而填充材料333被选择作为电容器电介质以用于调停各个侧壁331和332之间的AC耦接。
除如上所述的第一有源芯片321和第二有源芯片322通过填充材料333的AC耦接外，第一有源芯片321和第二有源芯片322进一步被配置为不利用TSV，而利用中介片内布线314将电信号传输至位于中介片310下面的封装件基板302。注意，在可选的实施方式中，图3中所示的布置可通过将中介片310替换为图2中的中介片211而被修改。在这种实施方式中，除了第一有源芯片321和第二有源芯片322通过填充材料333的AC耦接，第一有源芯片321和第二有源芯片322还进一步被配置为不利用TSV，而利用对应于中介片内布线214的中介片内布线和对应于连接垫219的连接垫将电信号传输至封装件基板302。即是说，第一有源芯片321和第二有源芯片322可通过对应于中介片211的中介片将电信号传输至封装件基板302，该中介片包括不具有TSV的中介片半导体。
因此，通过利用具有减少的中介片半导体或没有中介片半导体的中介片，本文所公开的思想的各个实施方式通过中介片有利地实现了泄漏的大体减少或消除。此外，所述实施方式有利地公开了不具有TSV的中介片的使用。从而，本文公开的思想和实施方式实现了对穿过具有TSV的现有中介片的信号的不利影响的避免。此外，可通过本文所公开的各个实施方式实现小（超薄）型器件。
综上所述，显而易见的是，在不背离本申请所述思想的前提下，可使用各种技术来实现这些思想。此外，尽管这些思想被具体参考某实施方式加以描述，但本领域技术人员应认识到，在不背离这些思想精神和范围的前提下可进行形式和细节上的改变。因此，应认为所述的实施方式在任何方面均是示例性的，并不具有限制性。还应理解，本申请并不局限于本文所述的特定的实施方式，而是可在不背离本实用新型范围的前提下进行重组、修改和替换。

Claims (10)

1.一种半导体封装件，包括：
第一有源芯片，位于中介片之上，所述中介片包括中介片电介质；
所述中介片电介质，具有中介片内布线，
所述第一有源芯片不利用半导体通孔而利用所述中介片内布线将电信号传输至位于所述中介片之下的封装件基板。
2.根据权利要求1所述的半导体封装件，进一步包括位于所述中介片之上的第二有源芯片，所述第二有源芯片不利用半导体通孔而利用所述中介片内布线将电信号传输至所述封装件基板。
3.根据权利要求1所述的半导体封装件，进一步包括位于所述中介片之上的第二有源芯片，所述第一有源芯片和所述第二有源芯片通过所述中介片传输芯片间信号。
4.根据权利要求1所述的半导体封装件，进一步包括位于所述中介片之上的第二有源芯片，并进一步包括在所述第一有源芯片和所述第二有源芯片的各自的侧壁之间的填充材料，所述第一有源芯片通过所述填充材料将AC信号传输至所述第二有源芯片。
5.一种半导体封装件，包括：
第一有源芯片，位于中介片之上，所述中介片包括中介片电介质，所述中介片电介质具有形成于其内的中介片内布线；
中介片半导体，在所述中介片电介质之下，所述中介片半导体包括连接垫，
所述第一有源芯片不利用半导体通孔而利用所述中介片内布线和所述连接垫将电信号传输至位于所述中介片之下的封装件基板。
6.根据权利要求5所述的半导体封装件，其中，所述连接垫延伸穿过所述中介片半导体以接触所述中介片内布线。
7.根据权利要求5所述的半导体封装件，进一步包括位于所述中介片之上的第二有源芯片，所述第二有源芯片不利用半导体通孔而利用所述中介片内布线和所述连接垫将电信号传输至所述封装件基板。
8.根据权利要求5所述的半导体封装件，进一步包括位于所述中介片之上的第二有源芯片，并进一步包括在所述第一有源芯片和所述第二有源芯片的各自的侧壁之间的填充材料，所述第一有源芯片通过所述填充材料将AC信号传输至所述第二有源芯片。
9.一种半导体封装件，包括：
第一有源芯片和第二有源芯片，位于包括中介片电介质的中介片之上，所述中介片电介质具有形成于其内的中介片内布线；
填充材料，在所述第一有源芯片和所述第二有源芯片的各自的侧壁之间，
所述第一有源芯片通过所述填充材料将AC信号传输至所述第二有源芯片。
10.根据权利要求9所述的半导体封装件，其中，所述第一有源芯片和所述第二有源芯片中的至少一个不利用半导体通孔而利用所述中介片内布线将电信号传输至位于所述中介片之下的封装件基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103187396A (zh) * 2011-12-28 2013-07-03 美国博通公司 具有无半导体通孔的超薄中介片的半导体封装件

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130242493A1 (en) * 2012-03-13 2013-09-19 Qualcomm Mems Technologies, Inc. Low cost interposer fabricated with additive processes
US10475732B2 (en) * 2013-07-12 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. 3DIC package integration for high-frequency RF system
US9508636B2 (en) 2013-10-16 2016-11-29 Intel Corporation Integrated circuit package substrate
US9275955B2 (en) * 2013-12-18 2016-03-01 Intel Corporation Integrated circuit package with embedded bridge
KR101622453B1 (ko) 2014-01-22 2016-05-31 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR20150135611A (ko) 2014-05-22 2015-12-03 에스케이하이닉스 주식회사 멀티 칩 패키지 및 제조 방법
US10211169B2 (en) 2014-05-27 2019-02-19 University Of Florida Research Foundation, Inc. Glass interposer integrated high quality electronic components and systems
CN104637909A (zh) * 2015-01-30 2015-05-20 华进半导体封装先导技术研发中心有限公司 一种三维芯片集成结构及其加工工艺
US10074630B2 (en) * 2015-04-14 2018-09-11 Amkor Technology, Inc. Semiconductor package with high routing density patch
US9735079B2 (en) * 2015-10-08 2017-08-15 Dyi-chung Hu Molding compound wrapped package substrate
US10163856B2 (en) 2015-10-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuit structure and method of forming
US10276403B2 (en) * 2016-06-15 2019-04-30 Avago Technologies International Sales Pe. Limited High density redistribution layer (RDL) interconnect bridge using a reconstituted wafer
US20180102776A1 (en) * 2016-10-07 2018-04-12 Altera Corporation Methods and apparatus for managing application-specific power gating on multichip packages
KR20180086804A (ko) * 2017-01-23 2018-08-01 앰코 테크놀로지 인코포레이티드 반도체 디바이스 및 그 제조 방법
US10057976B1 (en) * 2017-08-31 2018-08-21 Xilinx, Inc. Power-ground co-reference transceiver structure to deliver ultra-low crosstalk
US11282776B2 (en) * 2018-02-22 2022-03-22 Xilinx, Inc. High density routing for heterogeneous package integration
US20190312019A1 (en) * 2018-04-10 2019-10-10 Intel Corporation Techniques for die tiling

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6636416B2 (en) 2001-06-14 2003-10-21 Intel Corporation Electronic assembly with laterally connected capacitors and manufacturing method
JP3674780B2 (ja) 2001-11-29 2005-07-20 ユーディナデバイス株式会社 高周波半導体装置
US7317622B2 (en) 2002-12-31 2008-01-08 Intel Corporation Method and apparatus for supplying power to a semiconductor device using a capacitor DC shunt
US6819001B2 (en) * 2003-03-14 2004-11-16 General Electric Company Interposer, interposer package and device assembly employing the same
US7027289B2 (en) * 2004-03-25 2006-04-11 Intel Corporation Extended thin film capacitor (TFC)
US7486525B2 (en) * 2006-08-04 2009-02-03 International Business Machines Corporation Temporary chip attach carrier
US7576435B2 (en) * 2007-04-27 2009-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Low-cost and ultra-fine integrated circuit packaging technique
US20090014852A1 (en) 2007-07-11 2009-01-15 Hsin-Hui Lee Flip-Chip Packaging with Stud Bumps
US7619441B1 (en) * 2008-03-03 2009-11-17 Xilinx, Inc. Apparatus for interconnecting stacked dice on a programmable integrated circuit
US8138014B2 (en) 2010-01-29 2012-03-20 Stats Chippac, Ltd. Method of forming thin profile WLCSP with vertical interconnect over package footprint
US8951839B2 (en) 2010-03-15 2015-02-10 Stats Chippac, Ltd. Semiconductor device and method of forming conductive vias through interconnect structures and encapsulant of WLCSP
US9406738B2 (en) * 2011-07-20 2016-08-02 Xilinx, Inc. Inductive structure formed using through silicon vias
US9013041B2 (en) 2011-12-28 2015-04-21 Broadcom Corporation Semiconductor package with ultra-thin interposer without through-semiconductor vias

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103187396A (zh) * 2011-12-28 2013-07-03 美国博通公司 具有无半导体通孔的超薄中介片的半导体封装件
US9013041B2 (en) 2011-12-28 2015-04-21 Broadcom Corporation Semiconductor package with ultra-thin interposer without through-semiconductor vias

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