KR20130076748A - 반도체 관통 비아 없는 초박형 인터포저를 갖는 반도체 패키지 - Google Patents

반도체 관통 비아 없는 초박형 인터포저를 갖는 반도체 패키지 Download PDF

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KR20130076748A
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케빈 후
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샘 자오
레자우르 칸
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Abstract

반도체 관통 비아들이 없는 인터포저(interposer)를 포함하는 반도체 패키지들의 다양한 구현예들이 본원에서 개시된다. 일 대표적인 구현예는 인터포저(interposer) 위에 위치된 제 1 활성 다이(active die)를 포함한다. 인터포저는 인트라-인터포저 라우팅 트레이스들(intra-interposer routing traces)를 갖는 인터포저 유전체(interposer dielectric)를 포함한다. 제 1 활성 다이는 TSVs 이용없이 인트라-인터포저 라우팅 트레이스들을 이용하여 인터포저 아래 위치된 패키지 기판(package substrate)에 전기적 신호들을 전달한다. 일 구현예에서, 반도체 패키지는 인터포저 위에 위치된 제 2 활성 다이를 더 포함하되, 제 2 활성 다이는 TSVs 이용없이 인트라-인터포저 라우팅 트레이스들을 이용하여 패키지 기판에 전기적 신호들을 전달한다.또한, 일 구현예에서, 제 1 활성 다이 및 제 2 활성 다이는 인토포저를 통하여 칩 대 칩(chip-to-chip) 신호들을 전달한다.

Description

반도체 관통 비아 없는 초박형 인터포저를 갖는 반도체 패키지{SEMICONDUCTOR PACKAGE WITH ULTRA-THIN INTERPOSER WITHOUT THROUGH-SEMICONDUCTOR VIAS}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 반도체 관통 비아(through-semiconductor vias) 없는 초박형 인터포저(ultra-thin interposer)를 갖는 반도체 패키지에 관한 것이다.
예를 들어, 이동 통신 디바이스들과 같은 아주 폭넓게 사용되는 소비자 전자 디바이스들은 그들의 동작을 위해 집적 회로(IC : integrated circuits)에 의존한다. 이런 전자 디바이스들이 점점 더 복잡해짐에 따라 종종 동시에 사이즈, IC 밀도 및 패키징(packaging)에서 감소되는 것은 갈수록 중요한 설계 제약들이 된다. 이에 대응하여, 더 발전된 패키징 해결책들이 개발되었다. 한가지 이런 패키징 해결책은 단일 패키지 내에 다수의 활성 반도체 반도체 다이(die)들의 상호접속(interconnection)을 용이하게 하기 위해 하나이상의 인터포저(interposer)들을 사용한다.
종래의 인터포저는 상대적으로 두꺼운 반도체 기판상에 형성된 인터포저 유전체(interposer dielectric)를 포함한다. 반도체 관통 비아(TSVs : Through-semiconductor vias)들은 활성 반도체 다이들 사이의, 인터포저 위에 그리고 인터포저 아래에 패키지 기판이 위치될 수 있는, 전기적 연결들을 제공하기 위해서 종종 활용된다. 그러나, 반도체 기판을 통한 누출(leakage)은 TSVs을 통과하는 전기적 신호들에 역으로 영향을 줄 수 있다.
본 발명은 반도체 관통 비아(through-semiconductor vias) 없는 초박형 인터포저(ultra-thin interposer)를 갖는 반도체 패키지를 제공한다.
본 발명은 청구항들에서 더 완벽하게 개시된 바와 같이 실질적으로 적어도 하나의 도면들에 도시 및/또는 적어도 하나의 도면들과 연계하여 반도체 관통 비아(through-semiconductor vias) 없이 초박형 인터포저(ultra-thin interposer)를 갖는 반도체 패키지를 보여준다.
일 측면에 따라, 반도체 패키지는 인터포저(interposer) 위에 위치되는 제 1 활성 다이(active die)로서, 상기 인터포저는 인터포저 유전체(interposer dielectric)를 포함하는, 상기 제 1 활성 다이(active die);를 포함하되, 상기 인터포저 유전체는 인트라-인터포저 라우팅 트레이스들(intra-interposer routing traces)를 가지며; 상기 제 1 활성 다이는 반도체 관통 비아(TSVs : through semiconductor vias) 이용 없이 상기 인트라-인터포저 라우팅 트레이스들을 이용하여 상기 인터포저 아래 위치된 패키지 기판(package substrate)에 전기적 신호들을 전달한다.
바람직하게는, 상기 반도체 패키지는 상기 인터포저 위에 위치된 제 2 활성 다이를 더 포함하되, 상기 제 2 활성 다이는 TSVs 이용 없이 상기 인트라-인터포저 라우팅 트레이스들을 이용하여 상기 패키지 기판에 전기적 신호들을 전달한다.
바람직하게는, 상기 반도체 패키지는 상기 인터포저 위에 위치된 제 2 활성 다이를 더 포함하되, 상기 제 1 활성 다이 및 상기 제 2 활성 다이는 상기 인터포저를 통하여 칩 대 칩(chip-to-chip) 신호들을 전달한다.
바람직하게는, 상기 인터포저는 상기 인터포저 유전체 아래에 인터포저 반도체(interposer semiconductor)를 포함한다.
바람직하게는, 상기 인터포저 반도체는 연결 패드(connection pad)들을 포함하고 상기 제 1 활성 다이는 상기 인트라-인터포저 라우팅 트레이스들 및 상기 연결 패드들을 통하여 상기 패키지 기판에 전기적 신호들을 전달한다.
바람직하게는, 상기 반도체 패키지는 상기 인터포저 위에 위치된 제 2 활성 다이를 더 포함하되, 상기 제 2 활성 다이는 TSVs 이용없이 상기 인트라-인터포저 라우팅 트레이스들 및 상기 연결 패드들을 통하여 상기 패키지 기판에 전기적 신호들을 전달한다.
바람직하게는, 상기 반도체 패키지는 상기 인터포저 위에 위치된 제 2 활성 다이를 더 포함하고, 상기 제 1 활성 다이 및 상기 제 2 활성 다이의 개별 측별들(sidewall) 사이에 충진 재료(filler material)를 더 포함하되, 상기 제 1 활성 다이는 상기 충진 재료를 통하여 상기 제 2 활성 다이로 AC 신호들을 전달한다.
일 측면에 따라, 반도체 패키즈는 인터포저(interposer) 위에 위치되는 제 1 활성 다이로서, 상기 인터포저는 인터포저 유전체(interposer dielectric)내에 형성된 인트라-인터포저 라우팅 트레이스(intra-interposer routing trace)들을 갖는 상기 인터포저 유전체를 포함하는, 제 1 활성 다이(active die); 상기 인터포저 유전체 아래의 인터포저 반도체(interposer semiconductor)로서, 상기 인터포저 반도체는 연결 패드(connection pad)들을 포함하는 상기 인터포저 반도체; 를 포함하되, 상기 제 1 활성 다이는 반도체 관통 비아(TSVs : through semiconductor vias) 이용없이 상기 인트라-인터포저 라우팅 트레이스들 및 상기 연결 패드들을 이용하여 상기 인터포저 아래 위치된 패키지 기판(package substrate)에 전기적 신호들을 전달한다.
바람직하게는, 상기 연결 패드들은 상기 인터포저 반도체를 관통 연장하여 상기 인트라-인터포저 라우팅 트레이스들에 컨택(contact)한다.
바람직하게는, 상기 인터포저 유전체는 아지노모토 빌드-업 필름(ABF : AjinomotoTM Build-up Film)을 포함한다.
바람직하게는, 상기 연결 패드들은 구리(copper)를 포함한다.
바람직하게는, 상기 반도체 패키지는 상기 인터포저 위에 위치된 제 2 활성 다이를 더 포함하되, 상기 제 2 활성 다이는 TSVs 이용없이 상기 인트라-인터포저 라우팅 트레이스들 및 상기 연결 패드들을 이용하여 상기 패키지 기판에 전기적 신호들을 전달한다.
바람직하게는, 상기 반도체 패키지는 상기 인터포저 위에 위치된 제 2 활성 다이를 더 포함하되, 상기 제 1 활성 다이 및 상기 제 2 활성 다이는 상기 인터포저를 통하여 칩 대 칩(chip-to-chip) 신호들을 전달한다.
바람직하게는, 상기 반도체 패키지는 상기 인터포저 위에 위치된 제 2 활성 다이를 더 포함하고, 상기 제 1 활성 다이 및 상기 제 2 활성 다이의 개별 측별들(sidewall) 사이에 충진 재료(filler material)를 더 포함하되, 상기 제 1 활성 다이는 상기 충진 재료를 통하여 상기 제 2 활성 다이로 AC 신호들을 전달한다.
일 측면에 따라, 반도체 패키지는 인터포저(interposer) 위에 위치되는 제 1 활성 다이 및 제 2 활성 다이로서, 상기 인터포저는 인터포저 유전체(interposer dielectric)내에 형성된 인트라-인터포저 라우팅 트레이스(intra-interposer routing trace)들을 갖는 상기 인터포저 유전체를 포함하는, 제 1 활성 다이(active die) 및 제 2 활성 다이; 상기 제 1 활성 다이 및 상기 제 2 활성 다이의 개별 측별들 사이의 충진 재료(filler material);를 포함하되, 상기 제 1 활성 다이는 상기 충진 재료를 통하여 상기 제 2 활성 다이로 AC 신호들을 전달한다.
바람직하게는, 상기 제 1 활성 다이 및 상기 제 2 활성 다이 중 적어도 하나는 반도체 관통 비아(TSVs : through-semiconductor vias) 이용없이 상기 인트라-인터포저 라우팅 트레이스들을 이용하여 상기 패키지 기판에 전기적 신호들을 전달한다.
바람직하게는, 상기 인터포저 유전체는 아지노모토 빌드-업 필름(ABF : AjinomotoTM Build-up Film)을 포함한다.
바람직하게는, 상기 인터포저는 상기 인터포저 유전체 아래에 인터포저 반도체를 포함한다.
바람직하게는, 상기 반도체 패키지는 연결 패드들을 포함하되, 상기 제 1 활성 다이 및 상기 제 2 활성 다이 중 적어도 하나는 TSVs 이용없이 상기 인트라-인터포저 라우팅 트레이스들 및 상기 연결 패드들을 이용하여 상기 인터포저 아래의 상기 패키지 기판에 전기적 신호들을 전달한다.
바람직하게는, 상기 연결 패드들은 구리(copper)를 포함한다.
본 발명에 따른 반도체 관통 비아 없는 초박형 인터포저를 갖는 반도체 패키지에 의하면, TSVs들이 배제되어 초박형(ultra-thin) 인터포저의 구성이 가능한 효과가 있다.
본 발명에 따른 반도체 관통 비아 없는 초박형 인터포저를 갖는 반도체 패키지에 의하면, 반도체 누출(leakage)및 종래 기술에서 TSVs을 관통하는 신호들에 역으로 영향을 주는 TSVs 사이에서의 전기적 결합을 피할 수 있는 효과가 있다.
도 1 은 반도체 관통 비아들이 없는 초박형 인터포저(ultra-thin interposer)를 포함하는 반도체 패키지의 일 구현예의 측단면도를 도시한다.
도 2 은 TSVs이 없는 초박형 인터포저(ultra-thin interposer)를 포함하는 반도체 패키지의 다른 구현예의 측단면도를 도시한다.
도 3 은 TSVs이 없는 초박형 인터포저(ultra-thin interposer)를 포함하는 반도체 패키지의 또 다른 구현예의 측단면도를 도시한다.
이하의 설명은 본 발명에 구현예들에 관계되는 구체적인 정보를 함유한다. 당업자는 본 발명이 본원에서 구체적으로 논의된 것과 다른 방식으로 구현될 수 있는 것을 인식할 것이다. 본 출원에서의 도면들 그리고 그것의 수반되는 상세한 설명은 단지 대표적인 실시예들을 보여주는 것이다. 다르게 언급되지 않는 한, 도면들 중에서 같거나 또는 상응하는 엘리먼트(element)들은 같거나 또는 상응하는 참조 번호들에 의해 표시될 것이다. 또한, 본 출원에서의 도면들 및 예시들은 일반적으로 반드시 비율에 맞게 그려진 것이 아니고 정확하게 상대적 치수들에 부합하도록 의도되지 않는다.
도 1 은 반도체 관통 비아들이 없는 초박형 인터포저(ultra-thin interposer)를 포함하는 반도체 패키지의 일 구현예의 측단면도를 도시한다. 도 1 에 도시된 바와 같이, 반도체 패키지(100)는 제 1 활성 다이(121), 제 2 활성 다이(122), 인터포저(110) 및 패키지 기판(102)를 포함한다. 도1 에 추가로 도시된 바와 같이, 인터포저(110)는 인터포저 유전체내에 형성된 인트라-인터포저 라우팅 트레이스들(114)를 갖는 인터포저 유전체(112), 패시베이션 층(116) 그리고 인트라-인터포저 라우팅 트레이스들(114)에 컨택하기 위해서 패시베이션 층(116)내에 형성된 언더-범프 메탈라이제이션들(UEM)(118)를 포함한다. 패키지 기판(102)에 인터포저(110)를 전기적으로 연결하는 솔더 볼들(104) 그리고 인터포저(110)에 제 1 활성 다이(121) 및 제 2 활성 다이(122)를 전기적으로 연결하는 마이크로-범프들(124)이 도 1 에 또한 도시된다.
비록 도1 에서 단지 두개의 대표적인 인트라-인터포저 라우팅 트레이스들이 참조 번호(114)에 의해 명확하게 표시되었지만, 인터포저 유전체(112)내에 도시된 인트라-인터포저 라우팅 트레이스들의 임의의 것 또는 전부가 인트라-인터포저 라우팅 트레이스(들)(114)로서 간주될 수 있는 것으로 이해되는 것에 유의한다. 비록 도 1 에서 솔더 볼들(104), UBM들(118), 그리고 마이크로-범프들(124)의 단지 각각의 하나가 참조 번호들에 의해 명확하게 표시되었지만, 도 1에서 8개의 솔더 볼들, 8개 UBM들, 그리고 16개의 마이크로-범프들의 임의의 것 또는 전부가 솔더 볼(들)(104), UBM(들)(118) 그리고 마이크로-범프(들)(124)로 각각 간주될 수 있다는 것에 또한 유의한다.
예를 들어 제 1 활성 다이(121) 및 제 2 활성 다이(122)는 패키지 되거나 또는 패키지 되지 않은 다이들 일 수 있다. 비록 도 1 에서 제 1 활성 다이(121) 및 제 2 활성 다이(122)가 플립 칩(flip chip) 구성으로 도시되었지만, 그 표현은 단순히 예시적인 것이며, 그리고 다른 구현예들에서 제 1 활성 다이(121) 및 제 2 활성 다이(122)의 하나 또는 양자는 다른 구성으로 나타낼 수 있다. 또한, 비록 도 1 에서의 구현예는 두개의 활성 다이들, 예 제 1 활성 다이(121) 및 제 2 활성 다이(122),이 인터포저(110)를 통하여 패키지 기판(102)에 결합되는 것으로 묘사되고 있지만, 일 구현예에서, 제 1 활성 다이(121)과 같은 단일 활성 다이가 인터포저(110)를 통하여 패키지 기판(102)에 결합될 수 있다는 것이 이해될 것이다. 그러나, 다른 구현예에서, 두개이상의 활성 다이들이 인터포저(110)를 통하여 패키지 기판(102)에 결합될 수 있다.
도 1 에 의해 도시된 바와 같이, 반도체 패키지(100)에서 제 1 활성 다이(121)는 인터포저(110) 위에 위치되고 그리고 TSVs 이용 없이, 인터포저(110)에서 완전히 부재한, 인트라-인터포저 라우팅 트레이스들(114)을 이용하여 인터포저(110) 아래에 위치된 패키지 기판(102)으로 전기적 신호들을 전달(communicate)하도록 구성된다. 다시 말해서, 제 1 활성 다이(121)는 마이크로-범프들(124), 인트라-인터포저 라우팅 트레이스들(114), UBM들(118) 및 솔더 볼들(104)을 이용하여 TSVs을 가지지 않는 인터포저(110)를 통하여 패키지 기판(102)으로 전기적 신호들을 전달한다.
반도체 패키지(100)는 인터포저(110) 위에 위치된 제 2 활성 다이(122)를 또한 포함하고 그리고 TSVs 이용 없이 인트라-인터포저 라우팅 트레이스들(114)을 이용하여 인터포저(110) 아래에 위치된 패키지 기판(102)으로 전기적 신호들을 통신하도록 구성된다. 다시 말해서, 제 1 활성 다이(121)와 같이, 제 2 활성 다이(122)는 마이크로-범프들(124), 인트라-인터포저 라우팅 트레이스들(114), UBM들(118) 및 솔더 볼들(104)을 이용하여 인터포저(110)를 통하여 패키지 기판(102)으로 전기적 신호들을 전달하도록 구성된다. 또한, 도 1 에 추가로 도시된 바와 같이, 본 구현예에 따라, 반도체 패키지(100)는 제 1 활성 다이(121) 및 제 2 활성 다이(122)가 인터포저(110)를 통하여 예를 들어 마이크로-범프들(124) 및 인터포저 유전체(112)내에 인트라-인터포저 라우팅 트레이스들(114)를 이용함으로써 칩 대 칩(chip- to-chip) 신호들을 전달하는 것이 가능하도록 구성된다.
인터포저 유전체(112)는 예를 들어, 섬유 보강(fiber reinforced) BT(bismaleimide triazine), FR-4, 유리(glass) 또는 세라믹(ceramic)과 같은 단단한 유전체 재료로 형성될 수 있다. 대안적으로, 인터포저 유전체(112)는 폴리이미드 필름(polyimide film) 또는 다른 적합한 테이프 재료로 형성된 플렉서블(flexible)한 유전체일 수 있다. 일부 구현예들에서 인터포저 유전체(112)는 에폭시-페놀(epoxy-phenolic) 또는 시안산염 에스테르-에폭시 빌드-업 재료(cyanate ester-epoxy build-up material)으로 형성될 수 있다. 구체적인 예로서, 일 실시예에서, 인터포저 유전체(112)는 아지노모토 빌드-업 필름(ABF : AjinomotoTM Build-up Film)으로 형성될 수 있다. 그 대표적인 구현예에 따라, 인트라 인터포저 라우팅 트레이스들(114)은 기술분야에서 알려진 임의의 적절한 기술을 이용하여 인터포저 유전체(112)를 형성하는 빌드-업 프로세스(build-up process)동안에 형성될 수 있다.
상기에서 언급한 바와 같이, 본 구현예에 따른 인터포저(110)는 패시베이션 층(116)을 포함한다. 패시베이션 층(116)은 예를 들어 패시베이션 층(116)을 생성하기 위한 화학 증기 증착 프로세스(CVD : chemical vapor deposition process)를 이용하여 형성되는 실리콘 나이트라이드(Si3N4) 층과 같은 옥사이드(oxide) 또는 나이트라이드(nitride)층 일 수 있다. 일부 구현예들에서 패시베이션 층(116)은 생략될 수 있는 것에 유의한다. UBM들(118)은 인트라-인터포저 라우팅 트레이스들(114)와 솔더 볼들(104)사이의 전기적 연결성(electrical connectivity)을 제공한다. UBM들(118)은 금속(metal), 금속 합금(metal alloy), 멀티-메탈(multi-metal) 또는 예를 들어 구리(Cu), 니켈(Ni), 티타늄(Ti), 텅스텐(W), 바나듐(V), 크롬(Cr), 및 금(Au)의 조합을 포함하는 멀티-합금 스택과 같은 멀티-합금 스택(multi-alloy stack)으로 형성될 수 있다. UBM들(118)은 기술분야에서 주지된 예를 들어 전기화학적(electrochemical) 증착 프로세스들 또는 임의의 다른 적합한 기술을 이용하여 형성된다.
도 1 에 도시된 구현예에 따라, 제 1 활성 다이(121) 및 제 2 활성 다이(122)는 마이크로-범프들(124)에 의해 인터포저(110)에 전기적으로 연결된다. 그러나, 보다 일반적으로 마이크로-범프들(124)은 제 2 활성 다이(122) 및/또는 제 1 활성 다이(121)를 인터포저(110)로 결합 하기에 알맞은 임의의 전기 컨택 바디(electrical contact body)에 해당할 수 있다. 따라서, 다른 구현예들에서, 마이크로-범프들(124)은 예를 들어 금속 포스트(metal posts)들 또는 구리로 형성된 필라(pillar)들과 같은 개별적인 전도성(conductive) 포스트 또는 필라들에 의해 치환될 수 있다. 또한, 다른 구현예들에서,솔더 볼들(104)은 인터포저(110)의 UBM들(118)과 패키지 기판(102) 사이에서 안정한(stable) 전기적 연결을 형성에 알맞은 임의의 전도성 바디(conductive body)들에 해당한다.
종래의 반도체 패키지들, 인터포저가 전형적으로 인터포저 유전체 층 및 인터포저 반도체 기판을 포함하는, 들과 다르게 반도체 패키지(100)는 인터포저 반도체 기판이 배제된 인터포저(110)를 이용하여 구현된다. 또한, 인터포저 위에 위치된 활성 다이(active die)와 인터포저 아래에 있는 패키지 기판 사이에 전기적 연결을 제공하기 위해서 TSVs을 이용하는 종래의 패키징 해결책들과는 또 다르게, 반도체 패키지(100)는 TSVs을 가지지 않는 인터포저(110)를 포함한다. 결과적으로, 반도체 패키지(100)는 바람직하게 종래 기술에서 반도체 누출(leakage) 및 TSVs을 관통하는 신호들에 역으로 영향을 주는 TSVs 사이의 전기적 결합을 피한다. 또한, 반도체 패키지(100)는 바람직하게 아주 작은(초박형(ultra-thin)) 폼 팩터(form factor)를 달성한다.
이제 도 2 로 넘어가서, 도 2 은 TSVs이 없는 초박형 인터포저(ultra-thin interposer)를 포함하는 반도체 패키지의 다른 구현예의 측 단면도(cross-sectional view)를 도시한다. 도 2 에 도시된 바와 같이, 반도체 패키지(200)는 제 1 활성 다이(221),제 2 활성 다이(222),인터포저(211) 및 패키지 기판(202)를 포함한다. 도 2에 추가로 도시된 바와 같이, 인터포저(211)는 인트라-인터포저 라우팅 트레이스들(214)를 갖는 인터포저 유전체(212), 두께(217)를 갖는 인터포저 반도체(215) 및 인트라-인터포저 라우팅 트레이스들(214)에 컨택(contact)하기 위해서 인터포저 반도체(215)내에 형성된 연결 패드들(219)를 포함한다. 패키지 기판(202)에 인터포저(211)를 전기적으로 연결하는 솔더 볼들(204) 그리고 인터포저(211)에 제 1 활성 다이(221) 및 제 2 활성 다이(222)를 전기적으로 연결하는 마이크로-범프들(224)이 도 2 에 또한 도시된다.
제 1 활성 다이(221),제 2 활성 다이(222), 마이크로-범프들(224),솔더 볼들(204) 및 패키지 기판(202)은 도 1 에서의 제 1 활성 다이(121),제 2 활성 다이(122),마이크로-범프들(124), 솔더 볼들(104) 및 패키지 기판(102)에 각각 상응하고, 그리고 상기의 상응하는 특징부(feature)들에 있는 특징들을 공유할 수 있다. 또한, 도 2 에서의 인터포저 유전체(212) 및 인트라-인터포저 라우팅 트레이스들(214)는 도 1 에서의 인터포저 유전체(112) 및 인트라-인터포저 라우팅 트레이스들(114)에 각각 상응하고, 앞에서의 상응하는 특징부들에 있는 특징들을 또한 공유할 수 있다. 예를 들어, 일 실시예에서, 인터포저 유전체(112)와 같이 도 2 에서의 인터포저 유전체(212)는 ABFTM으로 형성될 수 있다.
비록 도 2 에서 연결 패드들(219) 중 단지 하나만이 참조번호에 의해 명확하게 표시되지만,인트라-인터포저 라우팅 트레이스들(214)에 컨택(contact)하기 위해서 인터포저 반도체(215)를 관통 연장하는 도 2 에서 도시된 8개의 연결 패드들의 임의의 것 또는 전부는 연결 패드(들)(219)로 간주될 수 있다는 것에 유의한다. 또한, 비록 제 1 활성 다이(221) 및 제 2 활성 다이(222)가 플립 칩(flip chip) 구성으로 도시되었지만, 그 표현은 단순히 예시적인 것이며, 그리고 다른 구현예들에서 제 1 활성 다이(221) 및 제 2 활성 다이(222)의 하나 또는 양자는 다른 구성으로 나타낼 수 있다는 것이 되풀이 된다. 더구나, 비록 도 2 에서 도시된 구현예는 두개의 활성 다이들,예 제 1 활성 다이(221) 및 제 2 활성 다이(222),이 인터포저(211)를 통하여 패키지 기판(202)에 결합되는 것으로 묘사되고 있지만, 일 구현예에서, 활성 다이(221)과 같은 단일 활성 다이가 인터포저(211) 통하여 패키지 기판(202)에 결합될 수 있다는 것이 이해될 것이다. 도 1 에 도시된 표현에 충실하지만, 그러나, 도 2에서의 반도체 패키지(200)의 다른 구현예들에서 두개이상의 활성 다이들이 인터포저(211)를 통하여 패키지 기판(202)에 결합될 수 있다.
도 2 에 도시된 구현예에 따라, 제 1 활성 다이(221)는 인터포저(211)위에 위치된다. 도 2에 추가로 도시된 바와 같이, 인터포저(211)는 인터포저 유전체(212) 내에 형성된 인트라-인터포저 라우팅 트레이스들(214)를 갖는 인터포저 유전체(212), 및 인터포저 유전체(212) 아래에 있는 인터포저 반도체(215)를 포함한다. 제 1 활성 다이(221)는 인트라-인터포저 라우팅 트레이스들(214) 및 TSVs, 인터포저(211)로부터 제거된, 을 이용하지 않는 연결 패드들(219)을 이용하여 인터포저(211)아래에 위치된 패키지 기판(202)으로 전기적 신호들을 전달하도록 구성된다. 다시 말해서, 제 1 활성 다이(221)는 마이크로-범프들(224), 인트라-인터포저 라우팅 트레이스들(214), 연결 패드들(219) 및 솔더 볼들(204)을 이용하여 TSVs을 가지지 않는 인터포저(211)를 통하여 패키지 기판(202)으로 전기적 신호들을 전달한다.
도 2에서 도시된 바와 같이, 반도체 패키지(200)는 인터포저(211) 위에 위치된 제 2 활성 다이(222)를 또한 포함하고 그리고 TSVs 이용 없이 인트라-인터포저 라우팅 트레이스들(214) 및 연결 패드들(219)을 이용하여 인터포저(211) 아래에 위치된 패키지 기판(202)으로 전기적 신호들을 통신하도록 구성된다. 다시 말해서, 제 1 활성 다이(221)와 같이 제 2 활성 다이(222)는 마이크로-범프들(224), 인트라-인터포저 라우팅 트레이스들(214),연결 패드들(219) 및 솔더 볼들(204)을 이용함으로써 인터포저(211)를 통하여 패키지 기판(202)으로 전기적 신호들을 전달하도록 구성된다. 또한, 도 2 에 추가로 도시된 바와 같이, 본 구현예에 따라, 반도체 패키지(200)는 제 1 활성 다이(221) 및 제 2 활성 다이(222)가 인터포저(211)를 통하여 칩 대 칩(chip- to-chip) 신호들을 전달하는 것이 가능하도록 구성된다.
상기에서 언급한 바와 같이, 본 구현예에 따라 인터포저(211)는 연결 패드들(219)가 확장되는 두께(217)를 갖는 인터포저 반도체(215)를 포함한다. 인터포저 반도체(215)는 예를 들어 실리콘과 같은 그룹 IV 반도체일 수 있다. 그러나, TSVs이 전형적으로 형성되는 반도체 기판을 포함하는 종래의 인터포저들과 다르게 인터포저 반도체(215)는 실질적으로 감소된 두께(217)를 가질 수 있다. 예를 들어, 종래의 인터포저 구현예들에서의 전형적인 반도체 기판의 두께인 약 100 마이크론(100㎛) 또는 그 이상의 두께보다는 감소된 두께(217)는 약 20 마이크론(20㎛) 또는 이하일 수 있다. 일 구현예에서, 예를 들어, 인터포저 반도체(215)는 약 5 마이크론으로부터 약 20 마이크론(5-20㎛) 범위의 두께(217)를 가질 수 있다.
연결 패드들(219)은 구리와 같은 전도성 금속으로 형성될 수 있다. 예를 들어,연결 패드들(219)은 처음에 반도체 웨이퍼내로 캐비티들 식각 또는 드릴링(drilling), 도금 공정(plating process)을 통하여 구리로 캐비티들을 충진(filling)하고, 그리고 연결 패드들(219)를 노출시키기 위해서 반도체를 이면연삭(backgrinding)함으로써 인터포저 반도체(215) 관통을 실현시킬 수 있다. 전형적으로 유전체 배리어 층(dielectric barrier layer) 및 전도성 비아 충진 재료(fill material)를 포함하는 TSVs과 달리, 연결 패드들(219)은 인터포저 반도체(215)와 연결 패드들(219)들을 분리하기 위해서 중재 유전체 층(intervening dielectric layer)의 존재 없이 인터포저 반도체(215)를 관통 연장하도록 형성될 수 있다. 또한, 인터포저 반도체(215)의 감소된 두께(217)때문에, 반도체 패키지(200)는 반도체 누출(semiconductor leakage) 및 종래 기술에서 TSVs을 관통하는 신호들에 역으로 영향을 주는 것으로 알려진 TSVs 사이의 전기적 결합을 바람직하게는 피하거나 또는 실질적으로는 감소시킨다.
도 3에 계속하여, 도 3 은 TSVs이 없는 초박형 인터포저(ultra-thin interposer)를 포함하는 반도체 패키지의 또 다른 구현예의 측단면도를 도시한다. 도 3 에 도시된 바와 같이, 반도체 패키지(300)은 측벽(331)을 갖는 제 1 활성 다이(321), 측벽(332)를 갖는 제 2 활성 다이(322), 제 1 활성 다이(321)및 제 2 활성 다이(322)의 개별 측벽들(331 및 332) 사이의 충진 재료(filler material)(333), 인터포저(310) 및 패키지 기판(302)를 포함한다. 아래에 더 설명될 것처럼, 충진 재료(333)는 측벽들(331 및 332) 사이에 용량성 결합(capacitive coupling)을 제공하는 유전체 충진 재료일 수 있다.
도3 에 추가로 도시된 바와 같이, 인터포저(310)는 인트라-인터포저 라우팅 트레이스들(314)를 갖는 인터포저 유전체(312), 패시베이션 층(316) 그리고 인트라-인터포저 라우팅 트레이스들(314)에 컨택하기 위해서 패시베이션 층(316)내에 형성된 UBM들(318)를 포함한다. 패키지 기판(302)에 인터포저(310)를 전기적으로 연결하는 솔더 볼들(304) 그리고 인터포저(310)에 제 1 활성 다이(321) 및 제 2 활성 다이(322)를 전기적으로 연결하는 마이크로-범프들(324)이 도 3 에 또한 도시된다.
제 1 활성 다이(321),제 2 활성 다이(322), 마이크로-범프들(324), 솔더 볼들(304) 및 패키지 기판(302)은 도 1 에서의 제 1 활성 다이(121),제 2 활성 다이(122),마이크로-범프들(124), 솔더 볼들(104) 및 패키지 기판(102)에 각각 상응하고, 그리고 상기의 상응하는 특징부(feature)들에 있는 특징들을 공유할 수 있다. 또한, 도 3에서의 인터포저 유전체(312), 인트라-인터포저 라우팅 트레이스들(314), 패시베이션 층(316) 및 UBM들(318)를 포함하는 인터포저(310)는 도 1 에서의 인터포저 유전체(112), 인트라-인터포저 라우팅 트레이스들(114), 패시베이션 층(116), 및 UBM들(118)을 포함하는 인터포저(110)에 상응하고 그리고 또한 앞에서의 그것들의 상응하는 특징부들에 있는 특징들을 공유할 수 있다. 예를 들어, 일 실시예에서, 인터포저 유전체(112)와 같이 도 3 에서의 인터포저 유전체(312)는 ABFTM으로 형성될 수 있다.
도 3 에 도시된 바와 같이, 제 1 활성 다이(321)및 제 2 활성 다이(322)는 인터포저(310)위에 위치된다. 도 3에 추가로 도시된 바와 같이, 인터포저(310)는 인터포저 유전체 내에 형성된 인트라-인터포저 라우팅 트레이스들(314)를 갖는 인터포저 유전체(312)를 포함한다. 제 1 활성 다이(321)는 예를 들어 용량성 연결 패드(capacitive connection pad)로서 형성될 수 있는 측벽(331)를 포함한다. 유사하게, 제 2 활성 다이(322) 예를 들어 용량성 연결 패드(capacitive connection pad)로서 또한 형성될 수 있는 측벽(332)를 포함한다. 도 3 의 구현예에 따라,제 1 활성 다이(321)는 충진 재료(333)를 통하여 제 2 활성 다이(322)로 AC(alternating-current) 신호들을 전달하도록 구성된다. 예를 들어, 일 구현예에 따라,제 1 활성 다이(321)의 측벽(331)은 제 1 커패시터 플레이트(capacitor plate)로 역할을 할 수 있고, 그리고 제 2 활성 다이(322)의 측벽(333)은 제 2 커패시터 플레이트(capacitor plate)로 역할을 할 수 있고, 충진 재료(333)가 개별 측벽들(331 및 332) 사이에서 AC 결합을 중개하기 위한 커패시터 유전체로서 역할을 할 수 있도록 선택된다.
상기에서 설명된 충진 재료(333)를 통하여 제 1 활성 다이(321) 및 제 2 활성 다이(322)의 AC 결합에 더하여, 제 1 활성 다이(321) 및 제 2 활성 다이(322)는 TSVs 이용 없이 인트라-인터포저 라우팅 트레이스들(314)들을 이용하여 인터포저(310) 아래에 위치된 패키지 기판(302)에 전기적 신호를 전달하도록 더 구성된다. 대안적인 구현예들에서, 도 3에서 도시된 배열은 인터포저(310)에 대하여 도 2에서의 인터포저(211)의 대체물(substition)을 관통하도록 개조될 수 있다. 그 구현예에서, 충진 재료(333)를 통하여 제 1 활성 다이(321) 및 제 2 활성 다이(322)의 AC 결합에 더하여, 제 1 활성 다이(321) 및 제 2 활성 다이(322)는 TSVs 이용 없이 인트라-인터포저 라우팅 트레이스들(214)들에 상응하는 인트라-인터포저 라우팅 트레이스들 및 연결 패드들(219)에 상응하는 연결 패드들을 이용하여 패키지 기판(302)에 전기적 신호를 전달하도록 더 구성된다. 다시 말해서, 제 1 활성 다이(321) 및 제 2 활성 다이(322)는 TSVs이 없는 인터포저 반도체를 포함하는 인터포저(211)에 상응하는 인터포저를 통하여 패키지 기판(302)에 전기적 신호를 전달할 수 있다.
따라서, 감소되거나 또는 배제된 인터포저 반도체를 갖는 인터포저를 이용함으로써, 본원에서 개시된 발명들의 다양한 구현예들이 바람직하게는 인터포저를 통한 누출(leakage)의 실질적인 감소 또는 배제를 가능하게 한다. 또한, 설명된 구현예들은 바람직하게는 TSVs을 갖지 않는 인터포저의 사용을 개시한다. 결과적으로, 본원에서 개시된 발명들 및 구현예들은 TSVs을 포함하는 종래의 인터포저들을 통하는 신호들 상에서의 반대 영향의 회피를 가능하게 한다. 또한, 매우 작은(초박형(ultra-thin)) 폼 팩터들(form factor)들 본원에서 개시된 다양한 구현예들에 의해 달성된다.
상기의 설명으로부터 다양한 기술들이 본 발명들의 범위 내에서 본 출원에 설명된 발명들 구현을 위해 사용될 수 있는 것은 명확하다. 또한, 발명들이 특정 구현예들에 구체적으로 관련하여 설명되었지만, 본 발명의 범위 내에서 변경들이 형태 및 세부사항들에서 이루어질 수 있는 것을 당업자는 인지할 것이다. 엄밀한 의미로, 설명된 구현예들은 모든 측면에서 한정적인 것이 아니라 예시적인 것으로 간주될 것이다. 본 출원은 본원에서 설명된 측정 구현예들에 한정되는 것이 아니라 많은 재배열, 개조들 및 대안들이 본 발명의 범위 내에서 가능한 것이 이해되어야 한다.

Claims (15)

  1. 인터포저(interposer) 위에 위치되는 제 1 활성 다이(active die)로서, 상기 인터포저는 인터포저 유전체(interposer dielectric)를 포함하는, 상기 제 1 활성 다이(active die);를 포함하되,
    상기 인터포저 유전체는 인트라-인터포저 라우팅 트레이스들(intra-interposer routing traces)를 가지며;
    상기 제 1 활성 다이는 반도체 관통 비아(TSVs : through semiconductor vias) 이용 없이 상기 인트라-인터포저 라우팅 트레이스들을 이용하여 상기 인터포저 아래 위치된 패키지 기판(package substrate)에 전기적 신호들을 전달하는, 반도체 패키지.
  2. 청구항 1 에 있어서,
    상기 인터포저 위에 위치된 제 2 활성 다이를 더 포함하되, 상기 제 2 활성 다이는 TSVs 이용 없이 상기 인트라-인터포저 라우팅 트레이스들을 이용하여 상기 패키지 기판에 전기적 신호들을 전달하는, 반도체 패키지.
  3. 청구항 1 에 있어서,
    상기 인터포저 위에 위치된 제 2 활성 다이를 더 포함하되, 상기 제 1 활성 다이 및 상기 제 2 활성 다이는 상기 인터포저를 통하여 칩 대 칩(chip-to-chip) 신호들을 전달하는, 반도체 패키지.
  4. 청구항 1 에 있어서,
    상기 인터포저는 상기 인터포저 유전체 아래에 인터포저 반도체(interposer semiconductor)를 포함하는, 반도체 패키지.
  5. 청구항 4 에 있어서,
    상기 인터포저 반도체는 연결 패드(connection pad)들을 포함하고 상기 제 1 활성 다이는 상기 인트라-인터포저 라우팅 트레이스들 및 상기 연결 패드들을 통하여 상기 패키지 기판에 전기적 신호들을 전달하는, 반도체 패키지.
  6. 청구항 5 에 있어서,
    상기 인터포저 위에 위치된 제 2 활성 다이를 더 포함하되, 상기 제 2 활성 다이는 TSVs 이용없이 상기 인트라-인터포저 라우팅 트레이스들 및 상기 연결 패드들을 통하여 상기 패키지 기판에 전기적 신호들을 전달하는, 반도체 패키지.
  7. 청구항 1 에 있어서,
    상기 인터포저 위에 위치된 제 2 활성 다이를 더 포함하고, 상기 제 1 활성 다이 및 상기 제 2 활성 다이의 개별 측별들(sidewall) 사이에 충진 재료(filler material)를 더 포함하되, 상기 제 1 활성 다이는 상기 충진 재료를 통하여 상기 제 2 활성 다이로 AC 신호들을 전달하는, 반도체 패키지.
  8. 인터포저(interposer) 위에 위치되는 제 1 활성 다이로서, 상기 인터포저는 인터포저 유전체(interposer dielectric)내에 형성된 인트라-인터포저 라우팅 트레이스(intra-interposer routing trace)들을 갖는 상기 인터포저 유전체를 포함하는, 제 1 활성 다이(active die);
    상기 인터포저 유전체 아래의 인터포저 반도체(interposer semiconductor)로서, 상기 인터포저 반도체는 연결 패드(connection pad)들을 포함하는, 상기 인터포저 반도체; 를 포함하되,
    상기 제 1 활성 다이는 반도체 관통 비아(TSVs : through semiconductor vias) 이용없이 상기 인트라-인터포저 라우팅 트레이스들 및 상기 연결 패드들을 이용하여 상기 인터포저 아래 위치된 패키지 기판(package substrate)에 전기적 신호들을 전달하는, 반도체 패키지.
  9. 청구항 8 에 있어서,
    상기 연결 패드들은 상기 인터포저 반도체를 관통 연장하여 상기 인트라-인터포저 라우팅 트레이스들에 컨택(contact)하는, 반도체 패키지.
  10. 청구항 8 에 있어서,
    상기 인터포저 유전체는 아지노모토 빌드-업 필름(ABF : AjinomotoTM Build-up Film)을 포함하는, 반도체 패키지.
  11. 청구항 8 에 있어서,
    상기 연결 패드들은 구리(copper)를 포함하는, 반도체 패키지
  12. 청구항 8 에 있어서,
    상기 인터포저 위에 위치된 제 2 활성 다이를 더 포함하되, 상기 제 2 활성 다이는 TSVs 이용없이 상기 인트라-인터포저 라우팅 트레이스들 및 상기 연결 패드들을 이용하여 상기 패키지 기판에 전기적 신호들을 전달하는, 반도체 패키지.
  13. 청구항 8 에 있어서,
    상기 인터포저 위에 위치된 제 2 활성 다이를 더 포함하되, 상기 제 1 활성 다이 및 상기 제 2 활성 다이는 상기 인터포저를 통하여 칩 대 칩(chip-to-chip) 신호들을 전달하는, 반도체 패키지.
  14. 청구항 8 에 있어서,
    상기 인터포저 위에 위치된 제 2 활성 다이를 더 포함하고, 상기 제 1 활성 다이 및 상기 제 2 활성 다이의 개별 측별들(sidewall) 사이에 충진 재료(filler material)를 더 포함하되, 상기 제 1 활성 다이는 상기 충진 재료를 통하여 상기 제 2 활성 다이로 AC 신호들을 전달하는, 반도체 패키지.
  15. 인터포저(interposer) 위에 위치되는 제 1 활성 다이 및 제 2 활성 다이로서, 상기 인터포저는 인터포저 유전체(interposer dielectric)내에 형성된 인트라-인터포저 라우팅 트레이스(intra-interposer routing trace)들을 갖는 상기 인터포저 유전체를 포함하는, 제 1 활성 다이(active die) 및 제 2 활성 다이;
    상기 제 1 활성 다이 및 상기 제 2 활성 다이의 개별 측별들 사이의 충진 재료(filler material);를 포함하되,
    상기 제 1 활성 다이는 상기 충진 재료를 통하여 상기 제 2 활성 다이로 AC 신호들을 전달하는, 반도체 패키지.
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