KR20180086804A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20180086804A
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low density
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배재훈
도원철
유민
김영래
장민화
김동현
조아라
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Abstract

본 발명의 다양한 실시예는 고밀도 패치를 갖는 반도체 디바이스 및 그 제조 방법을 제공한다. 일례로, 본 발명의 다양한 실시예는 저밀도 서브스트레이트와, 저밀도 서브스트레이트에 부착된 고밀도 패치와, 고밀도 범프와 저밀도 범프를 포함하는 제1반도체 다이와, 고밀도 범프와 저밀도 범프를 포함하는 제2반도체 다이를 포함하고, 제1반도체 다이의 고밀도 범프와 제2반도체 다이의 고밀도 범프에 고밀도 패치가 전기적으로 접속되고, 제1반도체 다이의 저밀도 범프와 제2반도체 다이의 저밀도 범프에 저밀도 서브스트레이트가 전기적으로 접속된 반도체 디바이스 및 그 제조 방법을 개시한다.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor device and manufacturing method thereof}
본 발명의 다양한 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 패키지는 물리적 충격 및 외부 스트레스로부터 집적 회로 또는 칩들을 보호한다. 또한, 예를 들어, 반도체 패키지는 칩에서 생성된 열을 효율적으로 제거하기 위한 열 전도 경로를 제공할 수 있고, 인쇄 회로 기판과 같은 다른 컴포넌트들에 대한 전기적 연결을 제공할 수 있다.
이러한 발명의 배경이 되는 기술에 개시된 상술한 정보는 본 발명의 배경에 대한 이해도를 향상시키기 위한 것뿐이며, 따라서 종래 기술을 구성하지 않는 정보를 포함할 수도 있다.
본 발명의 다양한 실시예는 고밀도 패치를 갖는 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 다양한 실시예에 따른 반도체 디바이스는 저밀도 서브스트레이트; 상기 저밀도 서브스트레이트에 부착된 고밀도 패치; 고밀도 범프와 저밀도 범프를 포함하는 제1반도체 다이; 및 고밀도 범프와 저밀도 범프를 포함하는 제2반도체 다이를 포함하고, 상기 제1반도체 다이의 고밀도 범프와 상기 제2반도체 다이의 고밀도 범프에 상기 고밀도 패치가 전기적으로 접속되고, 상기 제1반도체 다이의 저밀도 범프와 상기 제2반도체 다이의 저밀도 범프에 상기 저밀도 서브스트레이트가 전기적으로 접속된다.
상기 고밀도 패치는 고밀도 회로패턴을 포함할 수 있고, 상기 저밀도 서브스트레이트는 저밀도 회로패턴을 포함할 수 있다.
상기 고밀도 범프에 상기 고밀도 회로패턴이 전기적으로 접속될 수 있고, 상기 저밀도 범프에 상기 저밀도 회로패턴이 전기적으로 접속될 수 있다.
상기 고밀도 패치는 베이스 플레이트; 상기 베이스 플레이트에 형성된 유전층; 및 상기 유전층에 형성되고, 상기 제1,2반도체 다이의 고밀도 범프에 전기적으로 접속된 고밀도 회로패턴을 포함할 수 있다.
상기 고밀도 패치는 상기 고밀도 회로패턴과 상기 고밀도 범프의 사이에 개재된 고밀도 패드를 더 포함할 수 있다.
상기 고밀도 패드는 언더필로 감싸여질 수 있다.
상기 저밀도 서브스트레이트는 제1유전층; 상기 제1유전층에 형성된 저밀도 필라; 상기 제1유전층 및 저밀도 필라의 아래에 형성된 제2유전층; 및 상기 제2유전층에 형성된 저밀도 회로패턴을 포함하고, 상기 저밀도 필라는 상기 저밀도 회로패턴과 상기 저밀도 범프 사이에 개재될 수 있다.
상기 저밀도 서브스트레이트는 제1유전층; 상기 제1유전층에 형성된 저밀도 필라; 상기 제1유전층 및 저밀도 필라의 아래에 형성된 제2유전층; 및 상기 제2유전층에 형성된 저밀도 회로패턴을 포함할 수 있고, 상기 저밀도 필라는 상기 저밀도 회로패턴과 상기 저밀도 범프 사이에 개재될 수 있으며, 상기 고밀도 패드와 상기 저밀도 필라의 상면은 동일 평면을 이룰 수 있다.
상기 고밀도 패드, 저밀도 필라 및 제1유전층의 상면은 동일 평면을 이룰 수 있다.
상기 제1,2유전층은 수지를 포함할 수 있고, 상기 제1유전층은 상기 제2유전층에 비해 상대적으로 높은 함량의 무기 필러를 포함할 수 있다.
상기 제1유전층은 에폭시 몰딩 컴파운드를 포함할 수 있고, 상기 제2유전층은 수지를 포함할 수 있다.
상기 고밀도 패치의 하면은 상기 제2유전층의 상면에 밀착될 수 있다.
상기 고밀도 패치의 측면은 상기 제1유전층의 측면에 밀착될 수 있다.
상기 고밀도 패치는 상기 제1유전층에 구비된 캐비티의 내측에 위치될 수 있다.
본 발명의 다양한 실시예에 따른 반도체 디바이스의 제조 방법은 제1캐리어에 고밀도 패드 및 저밀도 필라를 형성하고; 상기 고밀도 패드에 고밀도 패치를 전기적으로 접속하고; 상기 저밀도 필라가 내장되도록 저밀도 서브스트레이트를 형성하고; 상기 제1캐리어를 제거하여 상기 고밀도 패치 및 저밀도 필라가 노출되도록 하고; 그리고, 상기 노출된 고밀도 패치 및 저밀도 필라에 제1반도체 다이 및 제2반도체 다이를 전기적으로 접속하되, 상기 고밀도 패치를 통하여 상기 제1,2반도체 다이가 상호간 전기적으로 접속되도록 한다.
상기 저밀도 서브스트레이트는 상기 저밀도 필라를 제1유전층으로 덮을 수 있고, 상기 제1유전층 위에 제2유전층을 형성하되, 제2유전층에 상기 저밀도 필라와 전기적으로 접속된 저밀도 회로패턴을 형성하여 제조될 수 있다.
상기 제2유전층 및 저밀도 회로패턴은 상기 고밀도 패치를 덮을 수 있다.
상기 저밀도 서브스트레이트에 도전성 범프를 형성할 수 있고, 상기 도전성 범프에 접착제를 개재하여 제2캐리어를 접착한 상태에서 상기 제1캐리어를 제거할 수 있다.
상기 제1반도체 다이는 고밀도 범프와 저밀도 범프를 포함할 수 있고, 상기 제2반도체 다이는 고밀도 범프와 저밀도 범프를 포함할 수 있으며, 상기 제1반도체 다이의 고밀도 범프와 상기 제2반도체 다이의 고밀도 범프가 상기 고밀도 패치에 전기적으로 접속될 수 있다.
상기 제1반도체 다이의 저밀도 범프와 상기 제2반도체 다이의 저밀도 범프가 상기 저밀도 서브스트레이트에 전기적으로 접속될 수 있다.
본 발명의 다양한 실시예는 고밀도 패치를 갖는 반도체 디바이스 및 그 제조 방법을 제공한다. 즉, 본 발명의 다양한 실시예에서, 제1반도체 다이의 고밀도 범프와 제2반도체 다이의 고밀도 범프가 고밀도 패치에 의해 상호간 전기적으로 연결되고, 제1반도체 다이의 저밀도 범프와 제2반도체 다이의 저밀도 범프가 저밀도 서브스트레이트에 전기적으로 연결됨으로써, 저밀도 서브스트레이트의 라우팅 밀도가 증가하지 않은 상태에서도 제1,2반도체 다이의 고밀도 범프가 고라우팅 밀도를 갖는 고밀도 패치에 의해 상호간 용이하게 전기적으로 접속될 수 있다. 더욱이, 본 발명의 다양한 실시예에서, 제1,2반도체 다이의 고밀도 범프와 대응되는 영역에만 라우팅 테스트가 완료된 고밀도 패치가 전기적으로 접속됨으로써, 제1,2반도체 다이의 상호간 전기적 접속 신뢰성이 향상될 뿐만 아니라, 반도체 패키징 비용이 저렴해진다.
도 1a 및 도 1b는 본 발명의 다양한 실시예에 따른 반도체 디바이스를 도시한 단면도 및 부분 확대 단면도이다.
도 2a 내지 도 2j는 본 발명의 다양한 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise, include)" 및/또는 "포함하는(comprising, including)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
"하부(beneath)", "아래(below)", "낮은(lower)", "상부(above)", "위(upper)"와 같은 공간에 관련된 용어가 도면에 도시된 한 요소 또는 특징과 다른 요소 또는 특징의 용이한 이해를 위해 이용될 수 있다. 이러한 공간에 관련된 용어는 본 발명의 다양한 공정 상태 또는 사용 상태에 따라 본 발명의 용이한 이해를 위한 것이며, 본 발명을 한정하기 위한 것은 아니다. 예를 들어, 도면의 요소 또는 특징이 뒤집어지면, "하부" 또는 "아래"로 설명된 요소 또는 특징은 "상부" 또는 "위에"로 된다. 따라서, "하부"는 "상부" 또는 "아래"를 포괄하는 개념이다.
명세서 중 "고밀도(high density)" 및 "저밀도(low density)"라는 표현이 자주 사용된다. "고밀도"는 "저밀도"에 비해 라우팅 피치가 상대적으로 조밀(fine)하거나 또는 "저밀도"에 비해 미리 정해진 면적에서 라우팅 밀도가 상대적으로 높다는 의미이다. "저밀도"는 "고밀도"에 비해 라우팅 피치가 상대적으로 크거나 또는 "고밀도"에 비해 미리 정해진 면적에서 라우팅 밀도가 상대적으로 낮다는 의미이다.
도 1a 및 도 1b를 참조하면, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)의 단면도 및 부분 확대 단면도가 도시되어 있다.
도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)는 저밀도 서브스트레이트(110)와 고밀도 패치(120)를 포함할 수 있다. 또한, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)는 저밀도 서브스트레이트(110)에 부착된 도전성 범프(130)를 더 포함할 수 있다. 또한, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)는 제1반도체 다이(141) 및/또는 제2반도체 다이(144)를 더 포함할 수 있다. 또한, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)는 제1반도체 다이(141) 및/또는 제2반도체 다이(144)를 인캡슐레이션하는 인캡슐란트(160)를 더 포함할 수 있다.
저밀도 서브스트레이트(110)는 다수의 저밀도 필라(111)와 제1유전층(112)을 포함할 수 있다. 여기서, 다수의 저밀도 필라(111)는 상호간 일정 거리 이격되어 수평 방향으로 배열될 수 있으며, 이러한 다수의 저밀도 필라(111)는 제1유전층(112)으로 덮일 수 있다.
구체적으로, 다수의 저밀도 필라(111)는 평평한 상면과 평평한 하면을 갖는 제1유전층(112)을 실질적으로 수직 방향으로 관통하는 형태일 수 있다. 즉, 저밀도 필라(111)의 상면은 제1유전층(112)의 상면과 동일한 평면을 이룰 수 있고, 저밀도 필라(111)의 하면은 제1유전층(112)의 하면과 동일한 평면을 이룰 수 있다. 또한, 제1유전층(112)에는 대략 중앙에 고밀도 패치(120)가 위치할 수 있도록, 미리 정해진 깊이 및 폭을 갖는 캐비티(112c)가 더 구비될 수 있다.
더불어, 저밀도 필라(111)는, 한정하는 것은 아니지만, 통상의 카파 도금 공정에 의해 형성된 카파 필라 또는 카파 포스트일 수 있으며, 제1유전층(112)은, 한정하는 것은 아니지만, 통상의 몰딩 또는 인캡슐레이션 공정에서 사용되는 에폭시 몰딩 컴파운드 또는 에폭시 몰딩 레진일 수 있다. 이러한 제1유전층(112)은 상대적으로 많은 함량의 무기 필러(filler)를 포함할 수 있음으로써, 상대적으로 경도가 높을 수 있다. 따라서, 이러한 제1유전층(112)은 저밀도 서브스트레이트(110)의 코어 역할을 할 수 있다. 여기서, 저밀도 필라(111)는, 한정하는 것은 아니지만, 카파 외에도, 골드, 실버, 니켈, 팔라듐 또는 이들의 합금으로 형성될 수 있다.
또한, 저밀도 서브스트레이트(110)는 다수의 저밀도 회로패턴(113)과 제2유전층(114)을 포함할 수 있다. 여기서, 다수의 저밀도 회로패턴(113)은 일정 거리 이격되어 수평 방향으로 배열될 수 있으며, 이러한 다수의 저밀도 회로패턴(113)은 제2유전층(114)으로 덮일 수 있다.
즉, 다수의 저밀도 회로패턴(113)은 평평한 상면과 평평한 하면을 갖는 제2유전층(114)을 대략 수직 방향으로 관통하는 형태일 수 있다. 다르게 설명하면, 저밀도 회로패턴(113)의 상면은 제2유전층(114)의 상면과 동일한 평면을 이루고, 저밀도 회로패턴(113)의 하면은 제2유전층(114)의 하면과 동일한 평면을 이룬다. 또한, 저밀도 회로패턴(113)과 제2유전층(114)은 캐비티(112c)의 하부 영역을 막는 형태를 한다. 여기서, 저밀도 회로패턴(113) 및 제2유전층(114)은 통상의 코어리스(core-less) 빌드업 공정에 의해 형성될 수 있다. 더욱이, 이러한 저밀도 회로패턴(113) 및 제2유전층(114)은 다층 구조 또는 라미네이팅 구조일 수도 있다. 특히, 상부의 저밀도 회로패턴과 하부의 저밀도 회로패턴은 필요에 따라 도전성 비아에 의해 상호간 전기적으로 연결될 수 있다.
더불어, 저밀도 회로패턴(113)은, 한정하는 것은 아니지만, 통상의 카파 도금 공정에 의해 형성된 카파 회로패턴 또는 트레이스일 수 있으며, 제2유전층(114)은, 한정하는 것은 아니지만, 폴리이미드(PI), 벤조사이클로 부탄(BCB), 폴리 벤조 옥사졸(PBO), 비스말레이미드 트리아진(BT), 페놀 수지 또는 에폭시 수지를 포함할 수 있다. 이러한 제2유전층(114)은 제1유전층(112)에 비해 무기 필러의 함량이 작음으로써, 상대적으로 경도가 낮을 수 있다. 여기서, 저밀도 회로패턴(113)은, 한정하는 것은 아니지만, 카파 외에도, 골드, 실버, 니켈, 팔라듐 또는 이들의 합금으로 형성될 수 있다.
더욱이, 저밀도 필라(111)는 저밀도 회로패턴(113)과 전기적으로 접속되며, 또한 제1유전층(112)과 제2유전층(114)은 상호간 접착될 수 있다. 상술한 바와 같이, 제2유전층(114)은 제1유전층(112)에 비해 무기 필러의 함량이 상대적으로 작거나 없을 수 있음으로써, 상대적으로 경도가 작고 소프트하여, 하기할 도전성 범프(130)의 크랙 현상을 예방할 수 있다.
한편, 저밀도 필라(111) 및 저밀도 회로패턴(113)(도전성 비아 포함)의 라인/스페이스/폭은, 한정하는 것은 아니지만, 대략 40 ㎛ 내지 100 ㎛일 수 있다.
고밀도 패치(120)는 저밀도 서브스트레이트(110)에 부착될 수 있다. 고밀도 패치(120)는, 예를 들면, 한정하는 것은 아니지만, 저밀도 서브스트레이트(110)에 구비된 캐비티(112c)에 위치될 수 있다. 고밀도 패치(120)의 두께는 대체로 캐비티(112c)의 깊이와 같거나 비슷할 수 있다.
또한, 고밀도 패치(120)는, 제1유전층(112)의 캐비티(112c)에 결합되는 동시에, 제2유전층(114)에 부착될 수 있다. 다르게 설명하면, 고밀도 패치(120)의 하면은 제2유전층(114)의 상면에 밀착될 수 있고, 고밀도 패치(120)의 측면은 제1유전층(112)의 측면에 밀착될 수 있다.
고밀도 패치(120)는, 한정하는 것은 아니지만, 베이스 플레이트(121), 고밀도 회로패턴(122) 및 유전층(123)을 포함할 수 있다.
베이스 플레이트(121)는, 예를 들면, 한정하는 것은 아니지만, 실리콘, 글래스 또는 세라믹으로 형성될 수 있다. 이러한 베이스 플레이트(121)의 하면은 실질적으로 제2유전층(114)의 상면에 부착될 수 있다.
더불어, 고밀도 회로패턴(122)은, 한정하는 것은 아니지만, 통상의 카파 도금 공정에 의해 형성된 카파 회로패턴 또는 트레이스일 수 있다.
여기서, 고밀도 회로패턴(122)은, 한정하는 것은 아니지만, 카파 외에도, 골드, 실버, 니켈, 팔라듐 또는 이들의 합금으로 형성될 수 있다.
또한, 유전층(123)은, 한정하는 것은 아니지만, 폴리이미드(PI), 벤조사이클로 부탄(BCB), 폴리 벤조 옥사졸(PBO), 비스말레이미드 트리아진(BT), 페놀 수지 또는 에폭시 수지를 포함할 수 있다. 더욱이, 유전층(123)은, 한정하는 것은 아니지만, 고유전율을 갖는 SiO2, Si3N4, Al2O3, Ta2O5, TiO2, ZrO2 또는 HFO2를 포함할 수도 있다.
이러한 고밀도 회로패턴(122) 및 유전층(123)은 통상의 코어리스(core-less) 빌드업 공정에 의해 형성될 수 있다. 또한, 고밀도 회로패턴(122) 및 유전층(123)은 다층 구조 또는 라미네이팅 구조일 수 있다. 이때, 상부의 고밀도 회로패턴과 하부의 고밀도 회로패턴은 도전성 비아에 의해 상호간 전기적으로 연결될 수 있다.
더불어, 고밀도 패치(120)는 고밀도 회로패턴(122)에 전기적으로 연결된 고밀도 패드(124)를 더 포함할 수 있다. 고밀도 패드(124)는, 한정하는 것은 아니지만, 통상의 카파, 골드, 실버, 니켈, 팔라듐 또는 이들 합금의 도금 공정에 의해 형성될 수 있다. 또한, 고밀도 패드(124)는 언더필(125)로 덮일 수 있다.
한편, 고밀도 회로패턴(122) 및 고밀도 패드(124)의 라인/스페이스/폭은, 한정하는 것은 아니지만, 대략 0.1 ㎛ 내지 40 ㎛일 수 있다. 이와 같이 하여, 고밀도 패치(120)는 저밀도 서브스트레이트(110)에 비해 훨씬 조밀한(fine) 라우팅 밀도를 갖게 된다.
또한, 저밀도 필라(111)와 고밀도 패드(124)의 상면은 동일한 평면을 이룰 수 있다. 구체적으로, 저밀도 필라(111), 제1유전층(112) 및 고밀도 패드(124)의 상면은 동일한 평면을 이룰 수 있다. 좀 더 구체적으로, 저밀도 필라(111), 제1유전층(112), 고밀도 패드(124) 및 언더필(125)의 상면은 동일한 평면을 이룰 수 있다.
따라서, 본 발명에서는 저밀도 서브스트레이트(110)의 두께(즉, 반도체 디바이스(100)의 두께)가 증가하지 않은 상태에서도, 고밀도 패치(120)가 탑재될 수 있다.
도전성 범프(130)는 저밀도 서브스트레이트(110)의 하면을 통해 노출된 저밀도 회로패턴(113)에 전기적으로 접속될 수 있다. 이러한 도전성 범프(130)는, 예를 들면, 공융점 솔더(eutectic solder: Sn37P```b), 고융점 솔더(High lead solder: Sn95Pb), 납이 없는 솔더(lead-free solder: SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다. 이러한 도전성 범프(130)는, 도 1a 및 도 1b에 도시된 바와 같이, 둥근 볼 형태이거나, 또는 도시되어 있지 않지만 납작한 랜드 형태일 수 있다.
제1반도체 다이(141) 및 제2반도체 다이(144)는 실질적으로 동일 또는 유사한 구조를 갖고 있으므로, 이들을 함께 설명한다.
제1,2반도체 다이(141,144)는 수평한 방향으로 배열될 수 있으며, 상술한 저밀도 서브스트레이트(110) 및 고밀도 패치(120)에 전기적으로 접속될 수 있다. 도 1a에서 비록 2개의 반도체 다이(141,144)가 고밀도 패치(120)를 중심으로 수평한 방향으로 배열된 형태로 도시되어 있으나, 평면에서 보았을 때 3개 또는 4개의 반도체 다이가 고밀도 패치(120)를 중심으로 수평한 방향으로 배열될 수도 있다. 물론, 이때 고밀도 범프는 각 반도체 다이의 한 코너에 형성될 수 있다.
제1,2반도체 다이(141,144)는 다수의 저밀도 범프(142,145)와 고밀도 범프(143,146)를 각각 포함할 수 있다. 제1,2반도체 다이(141,144)는 각각, 예를 들면, 일측 영역에 다수의 저밀도 범프(142,145)가 그룹을 이루며 형성되고, 타측 영역에 다수의 고밀도 범프(143,146)가 다른 그룹을 이루며 형성될 수 있다. 또한, 제1,2반도체 다이(141,144)의 저밀도 범프(142,145)는, 예를 들면, 고밀도 패치(120)를 중심으로 상대적으로 먼 영역에 형성되고, 제1,2반도체 다이(141,144)의 고밀도 범프(143,146)는, 예를 들면, 고밀도 패치(120)를 중심으로 상대적으로 가까운 영역에 형성될 수 있다. 또한, 제1,2반도체 다이(141,144)의 저밀도 범프(142,145)는, 예를 들면, 상호간 멀리 이격되어 형성될 수 있고, 제1,2반도체 다이(141,144)의 고밀도 범프(143,146)는, 예를 들면, 상호간 가깝게 마주보며 형성될 수 있다.
일례로, 저밀도 범프(142,145) 및 고밀도 범프(143,146)는, 한정하는 것은 아니지만, 솔더 캡을 갖는 카파 필라 또는 카파 포스트일 수 있다. 다른 예로, 저밀도 범프(142,145)는, 한정하는 것은 아니지만, 통상의 솔더 범프일 수 있고, 고밀도 범프(143,146)는, 파인 피치를 위해, 통상의 카파 필라일 수 있다. 또 다른 예로, 저밀도 범프(142,145) 및 고밀도 범프(143,146)는, 한정하는 것은 아니지만, 통상의 솔더 범프일 수 있다.
한편, 제1,2반도체 다이(141,144)의 저밀도 범프(142,145)는 저밀도 서브스트레이트(110)의 저밀도 회로패턴(113)에 전기적으로 접속될 수 있다. 즉, 저밀도 범프(142,145)는 저밀도 필라(111)를 통하여 저밀도 회로패턴(113)에 전기적으로 접속될 수 있다. 또한, 제1,2반도체 다이(141,144)의 고밀도 범프(143,146)는 고밀도 패치(120)의 고밀도 회로패턴(122)에 전기적으로 접속될 수 있다. 즉, 고밀도 범프(143,146)는 고밀도 패드(124)를 통하여 고밀도 회로패턴(122)에 전기적으로 접속될 수 있다.
따라서, 제1,2반도체 다이(141,144)의 저밀도 범프(142,145)는 각각 저밀도 서브스트레이트(110)에 전기적으로 접속될 수 있고, 이에 따라 저밀도 범프(142,145)는 저밀도 서브스트레이트(110)의 하면에 구비된 도전성 범프(130)에 전기적으로 접속될 수 있다. 또한, 제1,2반도체 다이(141,144)의 고밀도 범프(143,146)는, 저밀도 서브스트레이트(110)의 도움없이, 고밀도 패치(120)를 통해 상호간 전기적으로 접속될 수 있다. 만약, 저밀도 서브스트레이트(110)에 제1,2반도체 다이(141,144)의 고밀도 범프(143,146)를 상호간 전기적으로 연결하기 위해, 저밀도 회로패턴 외에 별도의 고밀도 회로패턴 또는 고밀도 트레이스가 형성된다면, 서브스트레이트의 제조 수율이 낮을 뿐만 아니라 패키징 비용이 훨씬 상승하게 될 것이다.
여기서, 제1,2반도체 다이(141,144)는 각각 반도체 웨이퍼로부터 분리된 집적 회로 다이를 포함할 수 있고, 예를 들어, 디지털 신호 프로레서(DSPs), 네트워크 프로세서, 파워 매니지먼트 유닛, 오디오 프로세서, RF 회로, 무선 베이스밴드 시스템-온-칩(COC) 프로세서, 센서 및 응용 주문형 집적 회로(application specific integrated circuits)와 같은 전기적 회로를 포함할 수 있다.
인캡슐란트(160)는 저밀도 서브스트레이트(110) 위의 제1,2반도체 다이(141,144)를 완전히 인캡슐레이션함으로써, 제1,2반도체 다이(141,144)가 외부 환경으로부터 보호되도록 할 수 있다. 물론, 인캡슐란트(160)를 통하여, 제1,2반도체 다이(141,144)의 상면이 외부로 노출됨으로써, 제1,2반도체 다이(141,144)의 방열 성능이 향상될 수도 있다. 경우에 따라, 제1,2반도체 다이(141,144)와 저밀도 서브스트레이트(110) 사이의 갭 또는 스페이스에는 언더필(150)이 더 충진될 수 있다. 따라서, 이때에는 인캡슐란트(160)가 제1,2반도체 다이(141,144)뿐만 아니라 언더필(150)도 덮을 수 있다. 이러한 인캡슐란트(160)는, 한정하는 것은 아니지만, 에폭시 몰딩 컴파운드, 에폭시 몰딩 레진 및 그 등가물 중에서 선택된 어느 하나일 수 있다. 더불어, 이러한 인캡슐란트(160)는 상술한 제1유전층(112)과 동일한 재료이거나 또는 다른 재료일 수 있다.
이와 같이 하여, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)는 저밀도 서브스트레이트(110)와 함께 고밀도 패치(120)를 제공한다.
즉, 본 발명의 다양한 실시예에서, 제1반도체 다이(141)의 고밀도 범프(143)와 제2반도체 다이(144)의 고밀도 범프(146)가 고밀도 패치(120)에 의해 상호간 전기적으로 연결되고, 제1반도체 다이(141)의 저밀도 범프(142)와 제2반도체 다이(144)의 저밀도 범프(145)가 저밀도 서브스트레이트(110)에 전기적으로 연결된다.
따라서, 저밀도 서브스트레이트(110)의 라우팅 밀도가 증가하지 않은 상태에서도 제1,2반도체 다이(141,144)의 고밀도 범프(143,146)가 라우팅 밀도가 높은 고밀도 패치(120)에 의해 상호간 용이하게 전기적으로 접속될 수 있다.
더욱이, 본 발명의 다양한 실시예에서, 제1,2반도체 다이(141,144)의 고밀도 범프(143,146)와 대응되는 영역에만 라우팅 테스트가 완료된 고밀도 패치(120)가 전기적으로 접속됨으로써, 제1,2반도체 다이(141,145) 상호간의 전기적 접속 신뢰성이 향상될 뿐만 아니라, 반도체 패키징 비용이 저렴해진다.
도 2a 내지 도 2j를 참조하면, 본 발명의 다양한 실시예에 따른 반도체 디바이스(100)의 제조 방법이 도시되어 있다.
도 2a에 도시된 바와 같이, 평평한 상면과 평평한 하면을 갖는 제1캐리어(171) 위에 저밀도 필라(111) 및 고밀도 패드(124)가 형성될 수 있다. 여기서, 제1캐리어(171)는, 예를 들면, 한정하는 것은 아니지만, 실리콘, 글래스, 세라믹 또는 금속일 수 있다.
저밀도 필라(111)는, 예를 들면, 제1캐리어(171)의 대략 주변 영역에 군집되어 형성될 수 있고, 고밀도 패드(124)는, 예를 들면, 제1캐리어(171)의 대략 중앙 영역에 군집되어 형성될 수 있다. 또한, 저밀도 필라(111)는 상대적으로 큰 라인/스페이스/폭을 가질 수 있고, 고밀도 패드(124)는 상대적으로 작은 라인/스페이스/폭을 가질 수 있다.
이러한 저밀도 필라(111) 및/또는 고밀도 패드(124)는, 예를 들면, 한정하는 것은 아니지만, 전해 도금, 무전해 도금, 스퍼터링, 물리적 기상 증착(PVD) 또는 화학적 기상 증착(CVD) 등의 방법으로 형성될 수 있다. 특히, 전해 도금 방법에 의해, 저렴하게 종횡비가 상대적으로 큰 저밀도 필라(111)가 제공될 수 있다. 또한, 전해 도금 방법에 의해, 저렴하게 파인 피치를 갖는 고밀도 패드(124)가 제공될 수 있다.
도 2b에 도시된 바와 같이, 고밀도 패드(124)에 고밀도 패치(120)가 전기적으로 접속될 수 있다. 즉, 고밀도 패치(120)는 베이스 플레이트(121), 유전층(123) 및 고밀도 회로패턴(122)을 포함하는데, 고밀도 회로패턴(122)이 고밀도 패드(124)에 전기적으로 접속될 수 있다. 이러한 고밀도 패치(120)는, 일례로, 열압착 본딩 방식에 의해 고밀도 회로패턴(122)이 고밀도 패드(124)에 전기적으로 접속될 수 있다. 고밀도 패치(120)는, 다른 예로, 솔더와 같은 도전성 페이스트, 이방성 도전 필름 또는 이방성 도전 페이스트에 의해 고밀도 패드(124)에 전기적으로 접속될 수 있다. 더불어, 고밀도 패치(120)와 제1캐리어(171) 사이의 갭에 언더필(125)이 더 충진됨으로써, 언더필(125)이 고밀도 패드(124)를 감싸면서, 고밀도 패치(120)를 제1캐리어(171)에 안정적으로 고정시킬 수 있다.
도 2c에 도시된 바와 같이, 저밀도 필라(111)가 제1유전층(112)으로 덮일 수 있다. 제1유전층(112)은, 예를 들면, 한정하는 것은 아니지만, 에폭시 몰딩 컴파운드 또는 에폭시 몰딩 레진일 수 있다. 따라서, 통상의 디펜싱 몰딩, 컴프레션 몰딩, 트랜스퍼 몰딩 등의 방식으로 제1캐리어(171) 위의 저밀도 필라(111)가 제1유전층(112)으로 감싸여질 수 있다. 이때, 제1유전층(112)은 저밀도 필라(111)의 측면 뿐만 아니라 상면, 그리고 고밀도 패치(120)의 측면뿐만 아니라 상면까지 덮을 정도의 두께로 형성될 수 있다. 이러한 경우, 기계적 그라인딩 방식이나 화학적 식각 방식에 의해, 제1유전층(112)의 상면이 제거될 수 있다. 경우에 따라, 제1유전층(112)의 상면뿐만 아니라, 고밀도 패치(120)의 상면 및 저밀도 필라(111)의 상면도 그라인딩 및/또는 식각될 수 있다.
따라서, 이러한 그라인딩이나 식각 이후에, 저밀도 필라(111)의 상면, 고밀도 패치(120)의 상면(즉, 베이스 플레이트(121)의 상면) 및 제2유전층(114)의 상면이 동일한 평면을 이룰 수 있다.
도 2d에 도시된 바와 같이, 저밀도 필라(111), 제1유전층(112) 및 고밀도 패치(120) 위에 저밀도 회로패턴(113) 및 제2유전층(114)이 형성됨으로써, 저밀도 서브스트레이트(110)가 완성될 수 있다. 즉, 저밀도 필라(111), 제1유전층(112) 및 고밀도 패치(120) 위에 통상의 코어리스 빌드업 공정에 의해 저밀도 회로패턴(113) 및 제2유전층(114)이 형성될 수 있다. 여기서, 저밀도 회로패턴(113)은 경우에 따라 재배선층으로 지칭될 수도 있다.
물론, 이러한 공정에 의해 제2유전층(114)은 제1유전층(112)에 접착되고, 저밀도 회로패턴(113)은 저밀도 필라(111)에 전기적으로 접속될 수 있다. 제2유전층(114)은 통상의 스핀 코팅, 프린팅, 분무 코팅, 소성, 열산화, 물리적 기상 증착, 화학적 기상 증착 또는 원자층 증착 등의 방법으로 형성될 수 있고, 저밀도 회로패턴(113)은 통상의 전해 도금, 무전해 도금, 스퍼터링, 물리적 기상 증착(PVD) 또는 화학적 기상 증착(CVD) 등의 방법으로 형성될 수 있다.
이때, 상술한 바와 같이, 저밀도 필라(111), 제1유전층(112) 및 고밀도 패치(120)의 상면이 모두 동일한 평면을 이룸으로써, 상술한 제2유전층(114) 및 저밀도 회로패턴(113)의 상면 역시 모두 동일한 평면을 이루도록 형성될 수 있고, 또한 저밀도 회로패턴(113)의 상면은 제2유전층(114)의 상면을 통해 외부로 노출될 수 있다.
특히, 저밀도 회로패턴(113) 및 제2유전층(114)은 고밀도 패치(120)의 상면을 덮고 있음을 유의해야 한다. 다르게 설명하면, 고밀도 패치(120)는 실질적으로 저밀도 서브스트레이트(110)의 내측에 임베디드된 형태를 하게 됨으로써, 실질적으로 고밀도 패치(120)에 의해 저밀도 서브스트레이트(110)의 두께가 증가하지 않게 된다.
도 2e에 도시된 바와 같이, 저밀도 서브스트레이트(110)의 상면에 도전성 범프(130)가 형성될 수 있다. 예를 들면, 저밀도 서브스트레이트(110)의 저밀도 회로패턴(113)에 도전성 범프(130)가 전기적으로 접속될 수 있다. 이러한 도전성 범프(130)는, 한정하는 것은 아니지만, 통상의 매스 리플로우 방식이나 레이저 어시스트 본딩 방식에 의해 저밀도 회로패턴(113)에 전기적으로 접속될 수 있다. 더불어, 도전성 범프(130)는, 도 2e에 도시된 바와 같이, 둥근 볼 형태로 형성될 수 있으나, 납작한 랜드 형태로 형성될 수도 있다.
도 2f에 도시된 바와 같이, 임시 접착제(172)를 통하여 제2캐리어(173)가 저밀도 서브스트레이트(110)에 접착될 수 있다. 여기서, 임시 접착제(172)는 도전성 범프(130)를 덮으며 저밀도 서브스트레이트(110)에 접착되고, 그 위에 제2캐리어(173)가 접착될 수 있다.
임시 접착제(172)는, 한정하는 것은 아니지만, 열이나 빛에 의해 접착력을 잃거나, 또는 화학 용액에 의해 접착력을 잃는, 당업자에게 공지된 임의의 재료일 수 있다. 또한, 제2캐리어(173)는, 한정하는 것은 아니지만, 실리콘, 글래스, 세라믹 또는 금속과 같은 당업자에게 공지된 임의의 재료일 수 있다.
도 2g에 도시된 바와 같이, 제1캐리어(171)가 제거됨으로써, 저밀도 서브스트레이트(110)의 하면 및 고밀도 패치(120)의 하면이 외부로 직접 노출될 수 있다. 즉, 제1캐리어(171)가 통상의 기계적 그라인딩, 화학적 식각 또는 물리적 박리에 의해 제거될 수 있다. 이에 따라, 저밀도 서브스트레이트(110) 중에서 저밀도 필라(111)의 하면 및 제1유전층(112)의 하면이 외부로 노출될 수 있다. 또한, 고밀도 패치(120) 중에서 고밀도 패드(124)의 하면 및 언더필(125)의 하면이 외부로 노출될 수 있다.
여기서, 저밀도 필라(111)의 하면, 제1유전층(112)의 하면, 고밀도 패드(124)의 하면 및/또는 언더필(125)의 하면은 모두 동일한 평면을 이룰 수 있다.
도 2h에 도시된 바와 같이, 제1,2반도체 다이(141,144)가 저밀도 서브스트레이트(110) 및 고밀도 패치(120)에 전기적으로 접속될 수 있다. 여기서, 제1,2반도체 다이(141,144)는 각각 저밀도 범프(142,145) 및 고밀도 범프(143,146)를 포함할 수 있고, 저밀도 범프(142,145)가 저밀도 서브스트레이트(110)의 저밀도 회로패턴(113)에 전기적으로 접속되고, 고밀도 범프(143,146)가 고밀도 패치(120)의 고밀도 회로패턴(122)에 전기적으로 접속될 수 있다. 다르게 설명하면, 저밀도 범프(142,145)가 저밀도 필라(111)를 통하여 저밀도 회로패턴(113)에 전기적으로 접속되고, 고밀도 범프(143,146)가 고밀도 패드(124)를 통하여 고밀도 회로패턴(122)에 전기적으로 접속된다.
여기서, 저밀도 필라(111)의 상면, 제1유전층(112)의 상면, 고밀도 패드(124)의 상면 및/또는 언더필(125)의 상면은 모두 동일한 평면을 이루기 때문에, 제1,2반도체 다이(141,144)의 저밀도 범프(142,145) 및 고밀도 범프(143,146)의 높이 또는 두께는 모두 같을 수 있다. 다르게 설명하면, 저밀도 범프(142,145)의 하면 및 고밀도 범프(143,146)의 하면이 동일한 평면을 이룰 수 있다. 또 다르게 설명하면, 저밀도 범프(142,145) 및 고밀도 범프(143,146)의 라인/스페이스/폭이 다를 뿐, 높이 또는 두께가 같을 수 있고, 이에 따라 제1,2반도체 다이(141,144)의 취급이 용이하다. 특히, 제1,2반도체 다이의 열압착 공정이나 매스 리플로우 공정에서, 제1,2반도체 다이가 임시로 저밀도 서브스트레이트 및 고밀도 패치 위에 일정 시간 동안 안정적으로 위치될 수 있다.
상술한 바와 같이, 제1,2반도체 다이(141,144)는, 예를 들면, 한정하는 것은 아니지만, 통상의 열압착 본딩이나 매스 리플로우 방식에 의해 저밀도 서브스트레이트(110) 및 고밀도 패치(120)에 전기적으로 접속되어 고정될 수 있다.
도 2i에 도시된 바와 같이, 제1,2반도체 다이(141,144), 저밀도 서브스트레이트(110) 및 고밀도 패치(120)의 사이에 언더필(150)이 더 충진될 수 있다. 이에 따라, 언더필(150)은 제1,2반도체 다이(141,144)와 저밀도 서브스트레이트(110)의 사이, 제1,2반도체 다이(141,144)와 고밀도 패치(120)의 사이, 그리고 제1,2반도체 다이(141,144)의 사이에 충진됨으로써, 이들이 상호간 기계적으로 결합되도록 한다. 경우에 따라, 이러한 언더필(150) 충진 공정은 생략될 수도 있다.
도 2j에 도시된 바와 같이, 제1,2반도체 다이(141,144)가 인캡슐란트(160)에 의해 인캡슐레이션될 수 있다. 인캡슐란트(160)는 저밀도 서브스트레이트(110) 위의 제1,2반도체 다이(141,144)의 측면과 상면을 덮을 수 있다. 경우에 따라, 인캡슐란트(160)는 제1,2반도체 다이(141,144)의 측면만을 덮음으로써, 제1,2반도체 다이(141,144)의 상면이 외부로 노출되도록 할 수도 있다. 또한, 인캡슐란트(160)의 무기 필러 사이즈가 제1,2반도체 다이(141,144)와 저밀도 서브스트레이트(110) 사이의 갭 사이즈보다 충분히 작을 경우, 상술한 언더필(150)없이 인캡슐란트(160)가 제1,2반도체 다이(141,144)와 저밀도 서브스트레이트(110) 사이의 갭에 직접 충진될 수도 있다. 물론, 이때 언더필(150)은 제1,2반도체 다이(141,144)와 고밀도 패치(120) 사이의 갭에 충진됨은 당연하다.
한편, 이러한 제조 공정 이후, 제2캐리어(173) 및 임시 접착제(172)가 제거됨으로써, 저밀도 서브스트레이트(110)에 부착된 다수의 도전성 범프(130)가 외부로 직접 노출될 수 있다.
더불어, 이러한 제조 공정은, 평면에서 보았을 때 반도체 디바이스(100)가 가로 방향 및/또는 세로 방향으로 어레이된 채 수행되므로, 제조 공정의 말미에서 각 반도체 디바이스(100)로 소잉 또는 싱귤레이션되는 공정이 뒤따른다. 이러한 공정은 통상 저밀도 서브스트레이트(110) 및 인캡슐란트(160)가 다이아몬드 블레이드나 레이저 빔에 의해 소잉되거나 싱귤레이션되어 이루어짐으로써, 결국 저밀도 서브스트레이트(110)의 측면과 인캡슐란트(160)의 측면이 동일한 평면을 이루게 된다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 반도체 디바이스 110; 저밀도 서브스트레이트
111; 저밀도 필라 112; 제1유전층
113; 저밀도 회로패턴 114; 제2유전층
120; 고밀도 패치 121; 베이스 플레이트
122; 고밀도 회로패턴 123; 유전층
124; 고밀도 패드 125; 언더필
130; 도전성 범프 141; 제1반도체 다이
142; 저밀도 범프 143; 고밀도 범프
144; 제2반도체 다이 145; 저밀도 범프
146; 고밀도 범프 150; 언더필
160; 인캡슐란트 171; 제1캐리어
172; 임시 접착제 173; 제2캐리어

Claims (20)

  1. 저밀도 서브스트레이트;
    상기 저밀도 서브스트레이트에 부착된 고밀도 패치;
    고밀도 범프와 저밀도 범프를 포함하는 제1반도체 다이; 및
    고밀도 범프와 저밀도 범프를 포함하는 제2반도체 다이를 포함하고,
    상기 제1반도체 다이의 고밀도 범프와 상기 제2반도체 다이의 고밀도 범프에 상기 고밀도 패치가 전기적으로 접속되고, 상기 제1반도체 다이의 저밀도 범프와 상기 제2반도체 다이의 저밀도 범프에 상기 저밀도 서브스트레이트가 전기적으로 접속된 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 고밀도 패치는 고밀도 회로패턴을 포함하고,
    상기 저밀도 서브스트레이트는 저밀도 회로패턴을 포함하는 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 고밀도 범프에 상기 고밀도 회로패턴이 전기적으로 접속되고,
    상기 저밀도 범프에 상기 저밀도 회로패턴이 전기적으로 접속되는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 고밀도 패치는
    베이스 플레이트;
    상기 베이스 플레이트에 형성된 유전층; 및
    상기 유전층에 형성되고, 상기 제1,2반도체 다이의 고밀도 범프에 전기적으로 접속된 고밀도 회로패턴을 포함하는 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 고밀도 패치는 상기 고밀도 회로패턴과 상기 고밀도 범프의 사이에 개재된 고밀도 패드를 더 포함하는 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 고밀도 패드는 언더필로 감싸여진 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 저밀도 서브스트레이트는
    제1유전층;
    상기 제1유전층에 형성된 저밀도 필라;
    상기 제1유전층 및 저밀도 필라의 아래에 형성된 제2유전층; 및
    상기 제2유전층에 형성된 저밀도 회로패턴을 포함하고,
    상기 저밀도 필라는 상기 저밀도 회로패턴과 상기 저밀도 범프 사이에 개재된 반도체 디바이스.
  8. 제 5 항에 있어서,
    상기 저밀도 서브스트레이트는
    제1유전층;
    상기 제1유전층에 형성된 저밀도 필라;
    상기 제1유전층 및 저밀도 필라의 아래에 형성된 제2유전층; 및
    상기 제2유전층에 형성된 저밀도 회로패턴을 포함하고,
    상기 저밀도 필라는 상기 저밀도 회로패턴과 상기 저밀도 범프 사이에 개재되며,
    상기 고밀도 패드와 상기 저밀도 필라의 상면은 동일 평면인 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 고밀도 패드, 저밀도 필라 및 제1유전층의 상면은 동일 평면인 반도체 디바이스.
  10. 제 7 항에 있어서,
    상기 제1,2유전층은 수지를 포함하고,
    상기 제1유전층은 상기 제2유전층에 비해 상대적으로 높은 함량의 무기 필러를 포함하는 반도체 디바이스.
  11. 제 7 항에 있어서,
    상기 제1유전층은 에폭시 몰딩 컴파운드를 포함하고,
    상기 제2유전층은 수지를 포함하는 반도체 디바이스.
  12. 제 7 항에 있어서,
    상기 고밀도 패치의 하면은 상기 제2유전층의 상면에 밀착된 반도체 디바이스.
  13. 제 7 항에 있어서,
    상기 고밀도 패치의 측면은 상기 제1유전층의 측면에 밀착된 반도체 디바이스.
  14. 제 7 항에 있어서,
    상기 고밀도 패치는 상기 제1유전층에 구비된 캐비티의 내측에 위치된 반도체 디바이스.
  15. 제1캐리어에 고밀도 패드 및 저밀도 필라를 형성하고;
    상기 고밀도 패드에 고밀도 패치를 전기적으로 접속하고;
    상기 저밀도 필라가 내장되도록 저밀도 서브스트레이트를 형성하고;
    상기 제1캐리어를 제거하여 상기 고밀도 패치 및 저밀도 필라가 노출되도록 하고; 그리고,
    상기 노출된 고밀도 패치 및 저밀도 필라에 제1반도체 다이 및 제2반도체 다이를 전기적으로 접속하되, 상기 고밀도 패치를 통하여 상기 제1,2반도체 다이가 상호간 전기적으로 접속되도록 하는 반도체 디바이스의 제조 방법..
  16. 제 15 항에 있어서,
    상기 저밀도 서브스트레이트는
    상기 저밀도 필라를 제1유전층으로 덮고,
    상기 제1유전층 위에 제2유전층을 형성하되, 제2유전층에 상기 저밀도 필라와 전기적으로 접속된 저밀도 회로패턴을 형성하여 제조된 반도체 디바이스의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제2유전층 및 저밀도 회로패턴은 상기 고밀도 패치를 덮는 반도체 디바이스의 제조 방법.
  18. 제 15 항에 있어서,
    상기 저밀도 서브스트레이트에 도전성 범프를 형성하고, 상기 도전성 범프에 접착제를 개재하여 제2캐리어를 접착한 상태에서 상기 제1캐리어를 제거하는 반도체 디바이스의 제조 방법.
  19. 제 15 항에 있어서,
    상기 제1반도체 다이는 고밀도 범프와 저밀도 범프를 포함하고,
    상기 제2반도체 다이는 고밀도 범프와 저밀도 범프를 포함하며,
    상기 제1반도체 다이의 고밀도 범프와 상기 제2반도체 다이의 고밀도 범프가 상기 고밀도 패치에 전기적으로 접속되는 반도체 디바이스의 제조 방법.
  20. 제 15 항에 있어서,
    상기 제1반도체 다이의 저밀도 범프와 상기 제2반도체 다이의 저밀도 범프가 상기 저밀도 서브스트레이트에 전기적으로 접속되는 반도체 디바이스의 제조 방법.
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