KR102595896B1 - 인쇄회로기판 및 이를 가지는 반도체 패키지 - Google Patents

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Abstract

복수의 반도체 칩 사이의 연결의 신뢰성을 제공할 수 있는 인쇄회로기판, 및 복수의 반도체 칩을 가지며, 이들 사이의 연결의 신뢰성을 가지는 반도체 패키지를 제공한다. 본 발명에 따른 인쇄회로기판은, 서로 이격되는 적어도 2개의 칩 부착 영역을 가지는 기판 베이스, 기판 베이스의 상면의 칩 부착 영역에 배치되는 복수의 상면 패드, 2개의 칩 부착 영역 각각의 일부분과 중첩되며 기판 베이스의 상면으로부터 리세스되는 수용 캐비티부, 및 수용 캐비티부와 연통되도록 기판 베이스의 상면으로부터 리세스되며, 2개의 칩 부착 영역 사이의 영역 내를 따라서 연장되는 적어도 하나의 유격홈부를 포함한다.

Description

인쇄회로기판 및 이를 가지는 반도체 패키지{Printed Circuit Board, and semiconductor package having the same}
본 발명은 인쇄회로기판 및 이를 가지는 반도체 패키지에 관한 것으로, 더욱 상세하게는 복수의 반도체 칩을 장착하기 위한 인쇄회로기판 및 복수의 반도체 칩 및 인쇄회로기판을 가지는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 다기능화 및 대용량화되고 있다. 대용량을 가지는 반도체 칩 및 다기능을 가지는 반도체 칩이 요구되며, 이들 사이의 연결(interconnection)의 신뢰성을 위하여, 복수의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있다.
본 발명의 기술적 과제는, 복수의 반도체 칩 사이의 연결의 신뢰성을 제공할 수 있는 인쇄회로기판을 제공하는 데에 있다. 또한 복수의 반도체 칩을 포함하며, 이들 사이의 연결의 신뢰성을 가지는 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 인쇄회로기판 및 이를 가지는 반도체 패키지를 제공한다. 본 발명에 따른 인쇄회로기판은, 서로 이격되는 적어도 2개의 칩 부착 영역을 가지는 기판 베이스, 상기 기판 베이스의 상면의 상기 칩 부착 영역에 배치되는 복수의 상면 패드, 2개의 상기 칩 부착 영역 각각의 일부분과 중첩되며 상기 기판 베이스의 상면으로부터 리세스되는 수용 캐비티부, 및 상기 수용 캐비티부와 연통되도록 상기 기판 베이스의 상면으로부터 리세스되며, 2개의 상기 칩 부착 영역 사이의 영역 내를 따라서 연장되는 적어도 하나의 유격홈부를 포함한다.
본 발명에 따른 반도체 패키지는, 기판 베이스, 상기 기판 베이스의 상면의 배치되는 복수의 상면 패드, 상기 기판 베이스의 상면으로부터 리세스되는 수용 캐비티부, 및 상기 기판 베이스의 상면으로부터 리세스되며 상기 수용 캐비티부와 연통되며 연장되는 적어도 하나의 유격홈부를 가지는 인쇄회로기판; 상기 수용 캐비티부에 수용되며, 인터포저 기판 및 상기 인터포저 기판 상에 형성되는 복수의 연결 패드를 가지는 배선 인터포저; 상기 복수의 상면 패드 및 상기 복수의 연결 패드와 접속하는 연결 단자를 가지며 상기 인쇄회로기판 상에 서로 이격되도록 부착되는 제1 반도체 칩, 및 제2 반도체 칩; 및 상기 수용 캐비티부, 및 상기 적어도 하나의 유격홈부의 적어도 일부분를 채우며, 상기 배선 인터포저의 측면 및 저면을 감싸는 접착 물질층;을 포함하며, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각의 하측에서, 상기 기판 베이스의 상면, 상기 인터포저 기판의 상면, 및 상기 접착 물질층의 상면은 동일 레벨을 가진다.
본 발명에 따른 반도체 패키지는, 기판 베이스, 상기 기판 베이스의 상면의 배치되는 복수의 상면 패드, 상기 기판 베이스의 상면으로부터 리세스되는 복수의 수용 캐비티부, 및 상기 기판 베이스의 상면으로부터 리세스되며 상기 수용 캐비티부와 연통되며 연장되는 적어도 하나의 유격홈부를 가지는 인쇄회로기판; 상기 복수의 수용 캐비티부에 각각 수용되며, 인터포저 기판 및 상기 인터포저 기판 상에 형성되는 복수의 연결 패드를 각각 가지는 복수의 배선 인터포저; 상기 복수의 상면 패드 및 상기 복수의 연결 패드와 접속하는 연결 단자를 가지며 상기 인쇄회로기판 상에 서로 이격되도록 부착되는 제1 반도체 칩, 및 복수의 제2 반도체 칩; 및 상기 수용 캐비티부, 및 상기 적어도 하나의 유격홈부의 적어도 일부분를 채우며, 상기 배선 인터포저의 측면 및 저면을 감싸는 접착 물질층;을 포함하며, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각의 하측에서, 상기 기판 베이스의 상면, 상기 인터포저 기판의 상면, 및 상기 접착 물질층의 상면은 동일 레벨이며, 상기 복수의 제2 반도체 칩 중 적어도 2개는 상기 제1 반도체 칩의 일측에 서로 이격되어 배치된다.
본 발명에 따른 반도체 패키지는 인쇄회로기판의 수용 캐비티부에 수용된 배선 인터포저 및 복수의 반도체 칩을 포함한다. 인쇄회로기판의 패드와 배선 인터포저의 패드가 동일한 레벨의 상면을 가지므로, 복수의 반도체 칩 각각은 인쇄회로기판 및 배선 인터포저와의 전기적 연결의 신뢰성이 확보될 수 있다. 따라서 배선 인터포터를 통하여 연결되는 복수의 반도체 칩 사이의 전기적 연결의 신뢰성 또한 확보될 수 있다.
또한 반도체 칩의 하면의 공간이 균일한 높이를 가지므로, 해당 공간을 언더필층으로 원활히 채울 수 있다. 이를 통하여 반도체 패키지의 신뢰성을 높일 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 평면도 및 단면도들이다.
도 2a 내지 도 2d는 각각, 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 평면도이다.
도 3a 및 3b는 각각, 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 평면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 평면 배치도 및 단면도들이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 평면 배치도이다.
도 6a 내지 도 6c는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 평면 배치도들 및 단면도이다.
도 7a 및 도 7b는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 평면 배치도 및 단면도이다.
도 8 내지 도 14는 각각, 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 평면 배치도이다.
도 15는 본 발명의 일 실시 예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 평면도 및 단면도들이다. 도 1b 및 도 1c는 각각 도 1a의 X-X' 선 및 Y-Y' 선을 따라서 절단한 단면도이고, 도 1c는 인쇄회로기판의 상측 일부분의 단면만을 도시하였다.
도 1a 내지 도 1c를 함께 참조하면, 인쇄회로기판(100)은 기판 베이스(110), 및 배선 패턴(120) 및 도전 비아(130)를 포함한다.
일부 실시 예에서, 인쇄회로기판(100)은 복수의 베이스층(112, 114, 116)이 적층되어 이루어지는 기판 베이스(110)를 가지는 다층 인쇄회로기판일 수 있다. 일부 실시 예에서, 기판 베이스(110)를 이루는 복수의 베이스층(112, 114, 116) 각각은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 기판 베이스(110)를 이루는 복수의 베이스층(112, 114, 116) 각각은 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
일부 실시 예에서, 기판 베이스(110)를 이루는 복수의 베이스층(112, 114, 116)은 코어 베이스층(112) 및 코어 베이스층(112)의 상면과 하면에 각각 적층된 적어도 하나의 서브 베이스층(114, 116)으로 이루어질 수 있다. 코어 베이스층(112)의 상면에는 적어도 하나의 상부 서브 베이스층(114)이 적층될 수 있고, 코어 베이스층(114)의 하면에는 적어도 하나의 하부 서브 베이스층(116)이 적층될 수 있다. 도 1b에는 1개의 코어층(112)이 도시되었으나, 이에 한정되지 않으며, 기판 베이스(110)는 복수의 코어층으로 이루어지고, 복수의 코어층 각각의 사이에 배치되는 적어도 하나의 서브 베이스층을 더 포함할 수 있다.
배선 패턴(120)은 복수의 베이스층(112, 114, 116) 각각의 상면과 하면 상에 배치될 수 있다. 배선 패턴(120)은 예를 들면, 예를 들면, ED(electrolytically deposited) 구리 호일(copper foil), RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys) 등으로 이루어질 수 있다.
도전 비아(130)는 도전 비아(130)는 배선 패턴(120) 사이를 전기적으로 연결할 수 있다. 도전 비아(130)는 복수의 베이스층(112, 114, 116) 중 적어도 하나를 관통하도록 형성될 수 있다. 일부 실시 예에서, 도전 비아(130)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다.
기판 베이스(110)의 상면과 하면에는 각각 상면 솔더 레지스트층(142) 및 하면 솔더 레지스트층(144)이 형성될 수 있다.
일부 실시 예에서, 상면 솔더 레지스트층(142) 및 하면 솔더 레지스트층(144) 각각은 예를 들면, 솔더 마스크(solder mask) 절연 잉크를 스크린 인쇄 방법 또는 잉크젯 인쇄에 의하여 기판 베이스(110)의 상면 및 하면 상에 도포한 후 열, UV 또는 IR로 경화하여 형성할 수 있다.
일부 실시 예에서, 상면 솔더 레지스트층(142) 및 하면 솔더 레지스트층(144) 각각은 기판 베이스(110)의 상면 및 하면 상에 감광성 솔더 레지스트(Photo-Imageable Solder Resist)를 스크린 인쇄 방법 또는 스프레이 코팅 방법으로 전체 도포하거나 필름형 솔더 레지스트 물질을 라미네이팅(laminating) 방법으로 접착한 후, 불필요한 부분을 노광 및 현상으로 제거하고, 열, UV 또는 IR로 경화하여 형성할 수 있다.
기판 베이스(110)의 상면 및 하면에는 각각 복수의 상면 패드(122) 및 복수의 하면 패드(124)가 배치될 수 있다. 기판 베이스(110)의 상면과 하면에 각각 형성된 배선 패턴(120) 중, 상면 솔더 레지스트층(142) 및 하면 솔더 레지스트층(144) 각각에 의하여 덮이지 않고 노출되는 부분은 각각 인쇄회로기판(100)의 상면 패드(122) 및 하면 패드(124)일 수 있다. 상면 패드(122) 및 하면 패드(124) 각각의 상에는 금속층(도시 생략)이 더 형성될 수 있다. 상기 금속층은 상면 패드(122) 및 하면 패드(124) 각각의 접착력을 향상시키고, 접촉 저항을 감소시키기 위하여 형성될 수 있다. 예를 들면, 상기 금속층은 H.A.S.L.(Hot Air Solder Leveling), Ni/Au 도금 등으로 형성할 수 있다.
기판 베이스(110)의 상면 중 반도체 칩이 부착될 영역인 복수의 칩 부착 영역(CR1, CR2)에는 상면 솔더 레지스트층(142)이 형성되지 않을 수 있다. 복수의 칩 부착 영역(CR1, CR2)은 제1 방향(X-X'선 방향)을 따라서 서로 이격된 제1 칩 부착 영역(CR1) 및 제2 칩 부착 영역(CR2)을 포함할 수 있다. 제1 칩 부착 영역(CR1) 및 제2 칩 부착 영역(CR2)에는 각각 제1 반도체 칩 및 제2 반도체 칩이 부착될 수 있다. 제1 칩 부착 영역(CR1) 및 제2 칩 부착 영역(CR2)은 제1 방향(X-X' 방향)에 수직인 제2 방향(Y-Y' 선 방향)으로 제1 폭(W1) 및 제2 폭(W2)을 가질 수 있다. 즉, 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 각각 제1 폭(W1) 및 제2 폭(W2)을 가질 수 있다. 일부 실시 예에서, 제1 폭(W1)과 제2 폭(W2)은 동일한 값을 가질 수 있으나, 이에 한정되지 않으며, 제1 폭(W1)은 제2 폭(W2)보다 큰 값을 가질 수 있다.
일부 실시 예에서, 상면 솔더 레지스트층(142)은 칩 부착 영역(CR1, CR2)에 인접하는 기판 베이스(110)의 상면의 일부 영역 상에도 형성되지 않을 수 있다.
기판 베이스(110)의 상면의 칩 부착 영역(CR1, CR2)에는 복수의 상면 패드(122)가 배치될 수 있다. 일부 실시 예에서, 상면 솔더 레지스트층(142)이 형성되지 않은 기판 베이스(110)의 상면의 칩 부착 영역(CR1, CR2) 및 이에 인접하는 일부 영역에는 상면 패드(122)와 전기적으로 연결되는 배선 패턴(120)의 일부분(도시 생략)이 형성될 수 있다. 일부 실시 예에서, 상면 솔더 레지스트층(142)이 형성되지 않은 기판 베이스(110)의 상면의 칩 부착 영역(CR1, CR2) 및 이에 인접하는 일부 영역에는 복수의 상면 패드(122) 이외의 배선 패턴(120)이 형성되지 않을 수 있다. 이 경우, 복수의 상면 패드(122)는 배선 패턴(120)의 다른 부분과 도전 비아(130)를 통하여 전기적으로 연결될 수 있다.
기판 베이스(110)의 상측 일부분에는 기판 베이스(110)의 최상면으로부터 소정의 깊이를 가지며 리세스된 수용 캐비티부(150)가 형성될 수 있다. 수용 캐비티부(150)는 제1 칩 부착 영역(CR1)의 일부분 및 제2 칩 부착 영역(CR2)의 일부분과 중첩되도록 형성될 수 있다. 본 명세서에서 중첩된다는 것은, 특별한 언급이 없는 한 기판 베이스(110)의 상면에 대하여 수직 방향으로 중첩(overlap)된다는 것을 의미한다.
수용 캐비티부(150)는 제2 방향(Y-Y' 선 방향)을 따라서 제3 폭(W3)을 가질 수 있다. 제3 폭(W3)은 제1 폭(W1) 및 제2 폭(W2)보다 작은 값을 가질 수 있다.
수용 캐비티부(150)는 제1 칩 부착 영역(CR1)의 일부분 및 제2 칩 부착 영역(CR2)의 일부분에 걸쳐서 형성될 수 있다. 즉 수용 캐비티부(150)는 서로 마주보는 제1 칩 부착 영역(CR1)과 제2 칩 부착 영역(CR2) 각각의 일변에 접하는 일부분들과 제1 칩 부착 영역(CR1)의 일부분과 제2 칩 부착 영역(CR2)의 일부분 사이의 이격된 영역에 형성될 수 있다.
수용 캐비티부(150) 내에는 인터포저 부착 영역(IR)을 가질 수 있다. 수용 캐비티부(150) 내의 인터포저 부착 영역(IR)에는 배선 인터포저가 부착될 수 있다. 인터포저 부착 영역(IR)은 제1 칩 부착 영역(CR1)의 일부분 및 제2 칩 부착 영역(CR2)의 일부분과 중첩될 수 있다. 칩 부착 영역(CR1, CR2)에 부착되는 상기 제1 반도체 칩과 상기 제2 반도체 칩은 상기 배선 인터포저에 의하여 전기적으로 연결될 수 있다. 기판 베이스(110)의 상면으로부터 수용 캐비티부(150)의 저면까지의 깊이는 상기 배선 인터포저의 두께보다 큰 값을 가질 수 있다.
인터포저 부착 영역(IR)은 제2 방향(Y-Y' 선 방향)을 따라서 제4 폭(W4)을 가질 수 있다. 즉, 상기 배선 인터포저는 제4 폭(W4)을 가질 수 있다. 제4 폭(W4)은 제3 폭(W3)보다 작은 값을 가질 수 있다. 따라서 제4 폭(W4)은 제1 폭(W1) 및 제2 폭(W2)보다 작은 값을 가질 수 있다. 즉, 제2 방향(Y-Y' 선 방향)으로의 상기 배선 인터포저의 폭은 상기 제1 반도체 칩의 폭 및 상기 제2 반도체 칩의 폭보다 작은 값을 가질 수 있다.
수용 캐비티부(150)의 제2 방향(Y-Y' 선 방향)으로의 적어도 일측에는 수용 캐비티부(150)와 연통되는 유격홈부(160, 170)가 형성될 수 있다. 유격홈부(160, 170)는 기판 베이스(110)의 상측 일부분에서 기판 베이스(110)의 최상면으로부터 소정의 깊이를 가지며 리세스되며, 수용 캐비티부(150)와 연통될 수 있다. 유격홈부(160, 170)는 수용 캐비티부(150)의 적어도 일측으로부터 제2 방향(Y-Y' 선 방향)을 따라서 연장될 수 있다.
일부 실시 예에서, 수용 캐비티부(150)와 유격홈부(160, 170)는 기판 베이스(110)의 최상면으로부터 동일한 깊이를 가지며 리세스될 수 있다. 유격홈부(160, 170)는 기판 베이스(110)에서, 제1 칩 부착 영역(CR1)과 제2 칩 부착 영역(CR2) 사이의 영역 내에 형성될 수 있다. 일부 실시 예에서, 유격홈부(160, 170)는 제1 칩 부착 영역(CR1) 및 제2 칩 부착 영역(CR2)과 이격되도록 형성될 수 있다.
유격홈부(160, 170)는 수용 캐비티부(150)의 제2 방향(Y-Y' 선 방향)으로의 양측으로부터 각각 연장되는 제1 유격홈부(160) 및 제2 유격홈부(170)를 포함할 수 있다. 일부 실시 예에서, 제1 유격홈부(160) 및 제2 유격홈부(170)는 수용 캐비티부(150)의 제2 방향(Y-Y' 선 방향)으로의 양측으로부터 각각 동일한 길이만큼 연장될 수 있다. 일부 실시 예에서, 제1 유격홈부(160) 및 제2 유격홈부(170)는 각각, 제1 칩 부착 영역(CR1)과 제2 칩 부착 영역(CR2) 사이의 영역 내를 벗어나지 않는 길이를 가지며, 수용 캐비티부(150)로부터 제2 방향(Y-Y' 선 방향)으로 연장될 수 있다.
수용 캐비티부(150), 제1 유격홈부(160) 및 제2 유격홈부(170) 각각의 저면에는 식각 정지 패턴(126)이 배치될 수 있다. 식각 정지 패턴(126)은 배선 패턴(120)의 일부분일 수 있다. 일부 실시 예에서, 식각 정지 패턴(126)은 배선 패턴(120)의 나머지 부분들과 전기적으로 절연될 수 있다.
인쇄회로기판(100)을 형성하기 위하여, 기판 베이스(110), 및 배선 패턴(120) 및 도전 비아(130)를 포함하며, 수용 캐비티부(150), 제1 유격홈부(160) 및 제2 유격홈부(170)가 형성되지 않은 예비 인쇄회로기판을 준비한다. 이후, 식각 정지 패턴(126)을 식각 정지막으로 기판 베이스(110)를 상측으로부터 일부분을 제거하여 수용 캐비티부(150), 제1 유격홈부(160) 및 제2 유격홈부(170)를 형성한다. 또한 기판 베이스(110)의 상면과 하면의 일부분에 각각 상면 솔더 레지스트층(142) 및 하면 솔더 레지스트층(144)을 형성하여 인쇄회로기판(100)을 형성할 수 있다.
도 1b 및 도 1c에서는 기판 베이스(110)를 이루는 복수의 베이스층(112, 114, 116) 중 하나의 상부 서브 베이스층(114)의 부분을 제거하여, 수용 캐비티부(150), 제1 유격홈부(160) 및 제2 유격홈부(170)가 형성된 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 수용 캐비티부(150)에 수용하고자 하는 상기 배선 인터포저의 두께를 고려하여, 2개 이상의 상부 서브 베이스층(114)의 부분을 제거하여, 수용 캐비티부(150), 제1 유격홈부(160) 및 제2 유격홈부(170)를 형성할 수 있다.
일부 실시 예에서, 수용 캐비티부(150), 제1 유격홈부(160) 및 제2 유격홈부(170)을 형성한 후, 그 저면에 배치된 식각 정지 패턴(126)을 제거할 수 있다.
수용 캐비티부(150), 제1 유격홈부(160) 및 제2 유격홈부(170)는 예를 들면, 레이저 드릴링 방법 또는 습식 식각 공정에 의하여 형성할 수 있다.
도 2a 내지 도 2d는 각각, 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 평면도이다. 도 2a 내지 도 2d에 대한 내용 중 도 1a 내지 도 1c와 중복되는 설명은 생략될 수 있다.
도 2a를 참조하면, 인쇄회로기판(100a)은 기판 베이스(110), 및 배선 패턴(120) 및 도전 비아(130)를 포함한다. 기판 베이스(110)의 상측 일부분에는 기판 베이스(110)의 최상면으로부터 소정의 깊이를 가지며 리세스된 수용 캐비티부(150)가 형성될 수 있다. 수용 캐비티부(150)의 적어도 일측에는 수용 캐비티부(150)와 연통되는 유격홈부(160a, 170a)가 형성될 수 있다. 유격홈부(160a, 170a)는 수용 캐비티부(150)의 양측으로부터 각각 연장되는 제1 유격홈부(160a) 및 제2 유격홈부(170a)를 포함할 수 있다. 일부 실시 예에서, 제1 유격홈부(160a) 및 제2 유격홈부(170a)는 수용 캐비티부(150)의 양측으로부터 각각 동일한 길이만큼 연장될 수 있다. 일부 실시 예에서, 제1 유격홈부(160a) 및 제2 유격홈부(170a)는 각각, 제1 칩 부착 영역(CR1)과 제2 칩 부착 영역(CR2) 사이의 영역 내를 거쳐서, 그 외측으로까지 연장될 수 있다.
도 2a에 보인 인쇄회로기판(100a)은 도 1a 내지 도 1c에 보인 인쇄회로기판(100)의 제1 유격홈부(160) 및 제2 유격홈부(170)보다 연장 길이가 상대적으로 긴 제1 유격홈부(160a) 및 제2 유격홈부(170a)를 가질 수 있다. 제1 유격홈부(160a) 및 제2 유격홈부(170a)는 수용 캐비티부(150)의 양측으로부터 실질적으로 동일한 폭을 가지며 연장될 수 있다.
도 2b를 참조하면, 인쇄회로기판(100b)은 기판 베이스(110), 및 배선 패턴(120) 및 도전 비아(130)를 포함한다. 기판 베이스(110)의 상측 일부분에는 기판 베이스(110)의 최상면으로부터 소정의 깊이를 가지며 리세스된 수용 캐비티부(150)가 형성될 수 있다. 수용 캐비티부(150)의 적어도 일측에는 수용 캐비티부(150)와 연통되는 유격홈부(160b, 170b)가 형성될 수 있다. 유격홈부(160b, 170b)는 수용 캐비티부(150)의 양측으로부터 각각 연장되는 제1 유격홈부(160b) 및 제2 유격홈부(170b)를 포함할 수 있다. 일부 실시 예에서, 제1 유격홈부(160b) 및 제2 유격홈부(170b)는 수용 캐비티부(150)의 양측으로부터 각각 동일한 길이만큼 연장될 수 있다. 일부 실시 예에서, 제1 유격홈부(160b) 및 제2 유격홈부(170b)는 각각, 제1 칩 부착 영역(CR1)과 제2 칩 부착 영역(CR2) 사이의 영역 내를 거쳐서, 그 외측으로까지 연장될 수 있다.
제1 유격홈부(160b) 및 제2 유격홈부(170b)는 각각, 상대적으로 좁은 폭을 가지고 수용 캐비티부(150)의 양측으로부터 연장되는 제1 연장부(162b) 및 제2 연장부(172b), 그리고 제1 유격홈부(160b) 및 제2 유격홈부(170b)의 단부에서 상대적으로 넓은 폭을 가지는 제1 말단부(164b) 및 제2 말단부(174b)를 포함할 수 있다. 제1 말단부(164b) 및 제2 말단부(174b)는 제1 칩 부착 영역(CR1)과 제2 칩 부착 영역(CR2) 사이의 영역의 외측에 위치할 수 있다.
일부 실시 예에서, 제1 말단부(164b) 및 제2 말단부(174b)는 기판 베이스(110)의 상면에서 각각 직사각형 형상을 가질 수 있다.
즉, 제1 유격홈부(160b) 및 제2 유격홈부(170b)는 각각, 수용 캐비티부(150)의 양측으로부터 실질적으로 동일한 폭을 가지고 연장되는 부분인 제1 연장부(162b) 및 제2 연장부(172b), 그리고 제1 연장부(162b) 및 제2 연장부(172b)로부터 상대적으로 넓은 폭을 가지고 연장되는 단부인 제1 말단부(164b) 및 제2 말단부(174b)를 포함할 수 있다.
도 2c를 참조하면, 인쇄회로기판(100c)은 기판 베이스(110), 및 배선 패턴(120) 및 도전 비아(130)를 포함한다. 기판 베이스(110)의 상측 일부분에는 기판 베이스(110)의 최상면으로부터 소정의 깊이를 가지며 리세스된 수용 캐비티부(150)가 형성될 수 있다. 수용 캐비티부(150)의 적어도 일측에는 수용 캐비티부(150)와 연통되는 유격홈부(160c, 170c)가 형성될 수 있다. 유격홈부(160c, 170c)는 수용 캐비티부(150)의 양측으로부터 각각 연장되는 제1 유격홈부(160c) 및 제2 유격홈부(170c)를 포함할 수 있다. 일부 실시 예에서, 제1 유격홈부(160c) 및 제2 유격홈부(170c)는 수용 캐비티부(150)의 양측으로부터 각각 동일한 길이만큼 연장될 수 있다. 일부 실시 예에서, 제1 유격홈부(160c) 및 제2 유격홈부(170c)는 각각, 제1 칩 부착 영역(CR1)과 제2 칩 부착 영역(CR2) 사이의 영역 내를 거쳐서, 그 외측으로까지 연장될 수 있다.
제1 유격홈부(160c) 및 제2 유격홈부(170c)는 각각, 상대적으로 좁은 폭을 가지고 수용 캐비티부(150)의 양측으로부터 연장되는 제1 연장부(162c) 및 제2 연장부(172c), 그리고 제1 유격홈부(160c) 및 제2 유격홈부(170c)의 단부에서 상대적으로 넓은 폭을 가지는 제1 말단부(164c) 및 제2 말단부(174c)를 포함할 수 있다. 일부 실시 예에서, 제1 말단부(164c) 및 제2 말단부(174c)는 기판 베이스(110)의 상면에서 각각 원 형상을 가질 수 있다.
도 2d를 참조하면, 인쇄회로기판(100d)은 기판 베이스(110), 및 배선 패턴(120) 및 도전 비아(130)를 포함한다. 기판 베이스(110)의 상측 일부분에는 기판 베이스(110)의 최상면으로부터 소정의 깊이를 가지며 리세스된 수용 캐비티부(150)가 형성될 수 있다. 수용 캐비티부(150)의 적어도 일측에는 수용 캐비티부(150)와 연통되는 유격홈부(160d, 170d)가 형성될 수 있다. 유격홈부(160d, 170d)는 수용 캐비티부(150)의 양측으로부터 각각 연장되는 제1 유격홈부(160d) 및 제2 유격홈부(170d)를 포함할 수 있다. 일부 실시 예에서, 제1 유격홈부(160d) 및 제2 유격홈부(170d)는 수용 캐비티부(150)의 양측으로부터 각각 동일한 길이만큼 연장될 수 있다. 일부 실시 예에서, 제1 유격홈부(160d) 및 제2 유격홈부(170d)는 각각, 제1 칩 부착 영역(CR1)과 제2 칩 부착 영역(CR2) 사이의 영역 내를 거쳐서, 그 외측으로까지 연장될 수 있다.
제1 유격홈부(160d) 및 제2 유격홈부(170d)는 각각, 상대적으로 좁은 폭을 가지고 수용 캐비티부(150)의 양측으로부터 연장되는 제1 연장부(162d) 및 제2 연장부(172d), 그리고 제1 유격홈부(160d) 및 제2 유격홈부(170d)의 단부에서 상대적으로 넓은 폭을 가지는 제1 말단부(164d) 및 제2 말단부(174d)를 포함할 수 있다. 일부 실시 예에서, 제1 말단부(164d) 및 제2 말단부(174d)는 제1 연장부(162b) 및 제2 연장부(172b)로부터 점진적으로 폭이 넓어지며 연장될 수 있다. 일부 실시 예에서, 제1 말단부(164d) 및 제2 말단부(174d)는 기판 베이스(110)의 상면에서 각각 사다리꼴 형상을 가질 수 있다.
도 2a 내지 도 2d에 보인 인쇄회로기판(100a, 100b, 100c, 100d) 각각의 단면은, 제1 유격홈부(160a, 160b, 160c, 160d) 및 제2 유격홈부(170a, 170b, 170c, 170d)의 연장 길이가, 도 1b 및 도 1c에 보인 인쇄회로기판(100)의 제1 유격홈부(160) 및 제2 유격홈부(170)보다 상대적으로 길다는 점을 제외하고는 동일한 바, 별도의 도시는 생략한다.
도 3a 및 3b는 각각, 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 평면도이다. 도 3a 및 도 3b에 대한 내용 중 도 1a 내지 도 2d와 중복되는 설명은 생략될 수 있다.
도 3a를 참조하면, 인쇄회로기판(100e)은 기판 베이스(110), 및 배선 패턴(120) 및 도전 비아(130)를 포함한다. 기판 베이스(110)의 상측 일부분에는 기판 베이스(110)의 최상면으로부터 소정의 깊이를 가지며 리세스된 수용 캐비티부(150)가 형성될 수 있다. 수용 캐비티부(150)의 적어도 일측에는 수용 캐비티부(150)와 연통되는 유격홈부(160e, 170e)가 형성될 수 있다. 유격홈부(160e, 170e)는 수용 캐비티부(150)의 양측으로부터 각각 연장되는 제1 유격홈부(160e) 및 제2 유격홈부(170e)를 포함할 수 있다. 일부 실시 예에서, 제1 유격홈부(160e) 및 제2 유격홈부(170e)는 수용 캐비티부(150)의 양측으로부터 각각 동일한 길이만큼 연장될 수 있다. 일부 실시 예에서, 제1 유격홈부(160e) 및 제2 유격홈부(170e)는 각각, 제1 칩 부착 영역(CR1)과 제2 칩 부착 영역(CR2) 사이의 영역 내를 거쳐서, 그 외측으로까지 연장될 수 있다.
제1 유격홈부(160e) 및 제2 유격홈부(170e)는 각각, 수용 캐비티부(150)의 양측으로부터 연장되는 제1 연장부(162e) 및 제2 연장부(172e), 그리고 제1 유격홈부(160e) 및 제2 유격홈부(170e)의 단부에서 상대적으로 좁은 폭을 가지는 제1 말단부(164e) 및 제2 말단부(174e)를 포함할 수 있다. 제1 말단부(164b) 및 제2 말단부(174b) 각각의 적어도 일부분은 제1 칩 부착 영역(CR1)과 제2 칩 부착 영역(CR2) 사이의 영역의 외측에 위치할 수 있다.
즉, 제1 유격홈부(160e) 및 제2 유격홈부(170e)는 각각, 수용 캐비티부(150)의 양측으로부터 실질적으로 동일한 폭을 가지고 연장되는 부분인 제1 연장부(162e) 및 제2 연장부(172e), 그리고 제1 연장부(162e) 및 제2 연장부(172e)로부터 상대적으로 좁은 폭을 가지고 연장되는 단부인 제1 말단부(164e) 및 제2 말단부(174e)를 포함할 수 있다.
도 3b를 참조하면, 인쇄회로기판(100f)은 기판 베이스(110), 및 배선 패턴(120) 및 도전 비아(130)를 포함한다. 기판 베이스(110)의 상측 일부분에는 기판 베이스(110)의 최상면으로부터 소정의 깊이를 가지며 리세스된 수용 캐비티부(150)가 형성될 수 있다. 수용 캐비티부(150)의 적어도 일측에는 수용 캐비티부(150)와 연통되는 유격홈부(160f, 170f)가 형성될 수 있다. 유격홈부(160f, 170f)는 수용 캐비티부(150)의 양측으로부터 각각 연장되는 제1 유격홈부(160f) 및 제2 유격홈부(170f)를 포함할 수 있다. 일부 실시 예에서, 제1 유격홈부(160f) 및 제2 유격홈부(170f)는 수용 캐비티부(150)의 양측으로부터 각각 동일한 길이만큼 연장될 수 있다. 일부 실시 예에서, 제1 유격홈부(160f) 및 제2 유격홈부(170f)는 각각, 제1 칩 부착 영역(CR1)과 제2 칩 부착 영역(CR2) 사이의 영역 내를 거쳐서, 그 외측으로까지 연장될 수 있다.
제1 유격홈부(160f) 및 제2 유격홈부(170f)는 각각, 수용 캐비티부(150)의 양측으로부터 연장되는 제1 연장부(162f) 및 제2 연장부(172f), 그리고 제1 유격홈부(160f) 및 제2 유격홈부(170f)의 단부에서 상대적으로 좁은 폭을 가지는 복수의 제1 말단부(164f) 및 복수의 제2 말단부(174f)를 포함할 수 있다.
즉, 제1 유격홈부(160f) 및 제2 유격홈부(170f)는 각각, 수용 캐비티부(150)의 양측으로부터 실질적으로 동일한 폭을 가지고 연장되는 부분인 제1 연장부(162f) 및 제2 연장부(172f), 그리고 제1 연장부(162f) 및 제2 연장부(172f)로부터 상대적으로 좁은 폭을 가지고 분기되어 연장되는 단부인 복수의 제1 말단부(164f) 및 제2 말단부(174f)를 포함할 수 있다. 도 3b에서 복수의 제1 말단부(164f) 및 복수의 제2 말단부(174f)는 각각 2개로 이루어진 것으로 도시되었으나, 이에 한정되지 않으며, 3개 이상으로 이루어질 수도 있다. 또한 도 3b에서 복수의 제1 말단부(164f) 및 복수의 제2 말단부(174f)는 각각 동일한 방향으로 연장되는 것으로 도시되었으나, 이에 한정되지 않으며, 복수의 제1 말단부(164f) 중 일부는 분기되어 나머지와 다른 방향으로 연장되거나, 모두가 분기되어 서로 다른 방향으로 연장될 수 있고, 마찬가지로 복수의 제2 말단부(174f) 중 일부는 분기되어 나머지와 다른 방향으로 연장되거나, 모두가 분기되어 서로 다른 방향으로 연장될 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 평면 배치도 및 단면도들이다. 도 4a 내지 도 4c에 대한 내용 중 도 1a 내지 도 1c와 중복되는 설명은 생략될 수 있다.
도 4a 내지 도 4c를 도 1a 내지 도 1c와 함께 참조하면, 반도체 패키지(1)는 인쇄회로기판(100), 복수의 반도체 칩(200) 및 배선 인터포저(300)를 포함한다.
복수의 반도체 칩(200)은 인쇄회로기판(100)의 복수의 칩 부착 영역(CR1, CR2)에 부착될 수 있다. 배선 인터포저(300)는 인쇄회로기판(100)의 수용 캐비티부(150) 내의 인터포저 부착 영역(IR)에 부착될 수 있다. 복수의 반도체 칩(200)은 예를 들면, 제1 반도체 칩(210)과 제2 반도체 칩(220)을 포함할 수 있다. 제1 반도체 칩(210) 및 제2 반도체 칩(220)은 각각 인쇄회로기판(100)의 제1 칩 부착 영역(CR1) 및 제2 칩 부착 영역(CR2)에 부착될 수 있다.
복수의 반도체 칩(200)은 예를 들면, 메모리 반도체 칩일 수 있다. 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다. 복수의 반도체 칩(200)은 예를 들면, 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 반도체 칩일 수 있다.
일부 실시 예에서, 복수의 반도체 칩(200) 중 적어도 하나는 로직 반도체 칩이고, 나머지는 메모리 반도체 칩일 수 있다. 예를 들면, 제1 반도체 칩(210)은 로직 반도체 칩이고, 제2 반도체 칩(220)은 메모리 반도체 칩일 수 있다. 일부 실시 예에서, 제2 반도체 칩(220)은 복수의 메모리 반도체 칩의 스택(Stack : All memory chips in the memory system taken together in one assembly, JEDEC Standard Definition)일 수 있다. 즉, 제2 반도체 칩(220)은 복수의 슬라이스(Slice : One memory chip in the stack of memory chips, JEDEC Standard Definition)로 이루어질 수 있으며, 복수의 슬라이스는 TSV(Through-Silicon Via)와 같은 관통 전극에 의하여 연결될 수 있다. 일부 실시 예에서, 제2 반도체 칩(220)은 HBM(High Bandwidth Memory) DRAM일 수 있다.
배선 인터포저(300)는 인터포저 기판(310), 인터포저 기판(310) 상에 형성되는 복수의 연결 패드(320) 및 복수의 연결 패드(320) 사이를 전기적으로 연결하도록 인터포저 기판(310)에 형성된 연결 배선(330)을 포함할 수 있다. 인터포저 기판(310)은 반도체 기판일 수 있다. 예를 들면, 인터포저 기판(310)은 실리콘(Si, silicon)을 포함할 수 있다. 복수의 연결 패드(320) 및 연결 배선(330)은 인터포저 기판(310)에 통상의 반도체 소자의 배선 공정을 통하여 형성할 수 있다. 예를 들면, 연결 배선(330)은 라인 배선 및 비아 플러그를 포함할 수 있다. 또한 상기 라인 배선 및 상기 비아 플러그 사이에는 배선간 절연층(IMD, inter-metal dielectrics layer)이 형성될 수 있다. 즉, 배선 인터포저(300)는 반도체 기판에 개별 전자 소자를 형성하지 않고, 배선 공정만을 수행하여 형성할 수 있다.
배선 인터포저(300)와 인쇄회로기판(100)은 동일한 레벨의 상면을 가질 수 있다. 구체적으로, 인터포저 기판(310)의 상면과 기판 베이스(110)의 상면은 서로 동일한 레벨을 가질 수 있다. 일부 실시 예에서, 기판 베이스(110)의 상면으로부터 상면 패드(122)의 상면까지 높이와, 인터포저 기판(310)의 상면으로부터 연결 패드(320)의 상면까지의 높이는 동일한 값을 가질 수 있다. 인쇄회로기판(100)의 상면 패드(122)의 상면과 배선 인터포저(300)의 연결 패드(320)의 상면은 서로 동일한 레벨을 가질 수 있다.
배선 인터포저(300)는 접착 물질층(400)에 의하여 수용 캐비티부(150)에 수용될 수 있다. 배선 인터포저(300)는 인터포저 기판(310)의 상면이 기판 베이스(110)의 상면과 동일 레벨을 가지며, 상면 패드(122) 만이 인터포저 기판(310)의 상면으로부터 돌출되도록 수용 캐비티부(150)에 수용될 수 있다. 배선 인터포저(300) 이외의 수용 캐비티부(150)의 공간들은 접착 물질층(400)에 의하여 채워질 수 있다. 또한 접착 물질층(400)은 수용 캐비티부(150)와 연통되는 유격홈부(160, 170)도 함께 채울 수 있다. 일부 실시 예에서, 접착 물질층(400)은 유격홈부(160, 170)의 일부분만을 채울 수 있다.
제1 칩 부착 영역(CR1) 및 제2 칩 부착 영역(CR2)에서, 즉 제1 반도체 칩(210) 및 제2 반도체 칩(220)의 하측에서, 기판 베이스(110), 인터포저 기판(310) 및 접착 물질층(400)은 동일 레벨의 상면을 가질 수 있다. 일부 실시 예에서, 수용 캐비티부(150)를 채우는 접착 물질층(400)의 상면은, 기판 베이스(110)의 상면, 및 인터포저 기판(310)의 상면과 동일 레벨을 가지고, 유격홈부(160, 170)를 채우는 접착 물질층(400)의 적어도 일부분의 상면은 기판 베이스(110)의 상면, 및 인터포저 기판(310)의 상면보다 낮은 레벨을 가질 수 있다.
배선 인터포저(300)를 수용 캐비티부(150)에 수용하는 과정은 다음과 같다.
우선, 배선 인터포저(300)의 하면에 접착 필름을 부착한 후, 배선 인터포저(300)를 수용 캐비티부(150)에 배치시킨다. 또는 수용 캐비티부(150)의 일부분에 접착 물질을 주입한 후, 배선 인터포저(300)를 수용 캐비티부(150)에 배치시킨다. 이 단계에서, 인터포저 기판(310)의 상측 일부분은 기판 베이스(100)의 상면보다 돌출될 수 있다.
이후, 완충 필름이 부착된 압력 플레이트에 의하여 가압하여, 배선 인터포저(300)를 수용 캐비티부(150)에 수용시킬 수 있다. 이때, 압력 플레이트에 의한 가압 과정에서 가열을 하여 수용 캐비티부(150)에 의하여 한정되는 공간 중, 배선 인터포저(300)가 수용되는 부분을 제외한 부분을 상기 접착 필름 또는 상기 접착 물질이 모두 채워서 접착 물질층(400)이 형성될 수 있다. 상기 완충 필름 내에 인쇄회로기판(100)의 상면 패드(122)와 배선 인터포저(300)의 연결 패드(320)가 매립될 수 있으므로, 기판 베이스(110)의 상면, 인터포저 기판(310)의 상면 및 수용 캐비티부(150)를 채우는 접착 물질층(400)의 상면은 동일 레벨을 가질 수 있다.
기판 베이스(110)의 상면으로부터 수용 캐비티부(150)의 저면까지의 깊이는 인터포저 기판(310)의 두께보다 큰 값을 가질 수 있다. 또한 수용 캐비티부(150)의 면적은 배선 인터포저(300)의 면적보다 큰 값을 가질 수 있다. 따라서, 수용 캐비티부(150)의 측벽 및 저면과 배선 인터포저(300)는 이격될 수 있으며, 수용 캐비티부(150)의 측벽 및 저면과 배선 인터포저(300) 사이의 이격되는 공간은 접착 물질층(400)에 의하여 채워질 수 있다. 즉, 접착 물질층(400)은 배선 인터포저(300)의 저면 및 측면을 완전히 감쌀 수 있다. 따라서 배선 인터포저(300)는 접착 물질층(400)을 사이에 두고 수용 캐비티부(150)의 측벽 및 저면과 이격될 수 있다. 따라서 식각 정지 패턴(126)과 배선 인터포저(300)의 저면 사이에는 접착 물질층(400)의 일부분이 배치될 수 있다. 상기 접착 필름 또는 상기 접착 물질 중 수용 캐비티부(150)를 완전히 채우고 남는 부분은 유격홈부(160, 170)를 채울 수 있다. 따라서 접착 물질층(400)은 수용 캐비티부(150)와 함께 유격홈부(160, 170)도 채울 수 있다. 제1 유격홈부(160) 및 제2 유격홈부(170)는 각각, 제1 반도체 칩(210)과 제2 반도체 칩(220) 사이의 영역 내를 벗어나지 않는 길이를 가지므로, 접착 물질층(400)은 제1 반도체 칩(210)의 하측, 제2 반도체 칩(220)의 하측, 및 제1 반도체 칩(210)과 제2 반도체 칩(220) 사이의 영역 내에 형성될 수 있다.
인터포저 기판(310)의 부피 및 상기 접착 필름 또는 상기 접착 물질의 부피가 수용 캐비티부(150) 및 유격 홈부(160, 170)가 한정하는 공간의 부피와 동일할 경우, 접착 물질층(400)은 수용 캐비티부(150) 및 유격홈부(160, 170) 모두에서 기판 베이스(110)와 동일한 상면을 가질 수 있다.
일부 실시 예에서, 상기 접착 필름 또는 상기 접착 물질이 접착 물질층(400)을 형성하는 과정에서 발생할 수 있는 부피의 변화를 고려하여, 수용 캐비티부(150) 및 유격홈부(160, 170)가 한정하는 공간의 부피를 인터포저 기판(310)의 부피 및 상기 접착 필름 또는 상기 접착 물질의 부피보다 크게 할 수 있다. 이 경우, 접착 물질층(400)은 수용 캐비티부(150)를 모두 채울 수 있으나, 유격홈부(160, 170)는 일부분만 채울 수 있다.
수용 캐비티부(150)에 배선 인터포저(300)가 수용된 후, 인쇄회로기판(100) 상에 제1 반도체 칩(210) 및 제2 반도체 칩(220)을 부착한다. 제1 반도체 칩(210) 및 제2 반도체 칩(220)은 각각 제1 연결 단자(212, 214) 및 제2 연결 단자(222, 224)를 가진다. 제1 연결 단자(212, 214)는 제1 PCB 연결 단자(212) 및 제1 인터포저 연결 단자(214)로 이루어질 수 있다. 제2 연결 단자(222, 224)는 제2 PCB 연결 단자(222) 및 제2 인터포저 연결 단자(224)로 이루어질 수 있다.
제1 반도체 칩(210)은 제1 PCB 연결 단자(212)가 인쇄회로기판(100)의 상면 패드(122)와 접속하고, 제1 인터포저 연결 단자(214)가 배선 인터포저(300)의 연결 패드(320)와 접속하도록 인쇄회로기판(100) 상에 부착될 수 있다. 또한 제2 반도체 칩(220)은 제2 PCB 연결 단자(222)가 인쇄회로기판(100)의 상면 패드(122)와 접속하고, 제2 인터포저 연결 단자(224)가 배선 인터포저(300)의 연결 패드(320)와 접속하도록 인쇄회로기판(100) 상에 부착될 수 있다. 따라서 제1 반도체 칩(210) 및 제2 반도체 칩(220) 각각의 일부분은 배선 인터포저(300)와 중첩되도록, 인쇄회로기판(100) 상에 부착될 수 있다.
제1 반도체 칩(210)은 제1 PCB 연결 단자(212)를 통하여 인쇄회로기판(100)과 전기적으로 연결되고, 제1 인터포저 연결 단자(214)를 통하여 제2 반도체 칩(220)과 전기적으로 연결될 수 있다. 마찬가지로, 제2 반도체 칩(220)은 제2 PCB 연결 단자(222)를 통하여 인쇄회로기판(100)과 전기적으로 연결되고, 제2 인터포저 연결 단자(224)를 통하여 제1 반도체 칩(210)과 전기적으로 연결될 수 있다.
구체적으로 제1 반도체 칩(210)과 제2 반도체 칩(220)은 제1 인터포저 연결 단자(214), 제1 인터포저 연결 단자(214)가 접속된 연결 패드(320), 연결 배선(330), 제2 인터포저 연결 단자(224)가 접속된 연결 패드(320), 및 제2 인터포저 연결 단자(214)를 통하여 서로 신호를 전달할 수 있다.
제1 PCB 연결 단자(212) 및 제2 PCB 연결 단자(222) 중 적어도 일부는 전원 또는 그라운드가 전달될 수 있다. 제1 인터포저 연결 단자(214) 및 제2 인터포저 연결 단자(224) 중 적어도 일부는 데이터 신호가 전달될 수 있다.
일부 실시 예에서, 제1 반도체 칩(210)이 로직 반도체 칩이고, 제2 반도체 칩(220)이 메모리 반도체 칩인 경우, 제1 PCB 연결 단자(212)는 전원, 그라운드, 데이터 신호 및 제어 신호가 모두 전달될 수 있고, 제1 인터포저 연결 단자(214) 및 제2 인터포저 연결 단자(224)는 데이터 신호 및 제어 신호가 전달될 수 있고, 제2 PCB 연결 단자(214)는 전원 및 그라운드가 전달될 수 있다.
제1 반도체 칩(210) 및 제2 반도체 칩(220)과 배선 인터포저(300)가 수용된 인쇄회로기판(100)의 사이에는 언더필층(500)이 형성될 수 있다. 언더필층(500)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 의하여 형성될 수 있다. 언더필층(500)은 예를 들면, 에폭시 수지로 이루어질 수 있다. 언더필층(500)은 제1 연결 단자(212, 214) 및 제2 연결 단자(222, 224)를 감쌀 수 있다. 일부 실시 예에서, 언더필층(500)은 상면 솔더 레지스트층(142)이 형성되지 않아서 노출되는 기판 베이스(110)의 상면을 함께 덮을 수 있다.
이후, 인쇄회로기판(100)의 상면 및 제1 반도체 칩(210)과 제2 반도체 칩(220)을 덮는 몰딩층(600)을 형성하고, 인쇄회로기판(100)의 하면 패드(124) 상에 외부 연결 단자(700)를 부착하여, 반도체 패키지(1)를 형성할 수 있다. 몰딩층(600)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다.
일부 실시 예에서 몰딩층(600)은 인쇄회로기판(100)의 상면 및 제1 반도체 칩(210)과 제2 반도체 칩(220) 각각의 측면을 덮되, 제1 반도체 칩(210)과 제2 반도체 칩(220)의 상면을 덮지 않을 수 있다. 이 경우, 반도체 패키지(1)는 제1 반도체 칩(210) 및 제2 반도체 칩(220)의 상면을 덮는 방열 부재를 더 포함할 수 있다. 상기 방열 부재는 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)와 같은 방열판을 포함할 수 있다. 또한 상기 방열 부재는 상기 방열판과 제1 반도체 칩(210) 및 제2 반도체 칩(220) 사이에 배치되는 열전도 소재(TIM, thermal interface material)를 더 포함할 수 있다. 상기 열전도 소재는 페이스트 또는 필름 등으로 이루어질 수 있다.
본 발명의 일 실시 예에 따른 반도체 패키지(1)는 인쇄회로기판(100)의 상면 패드(122)의 상면과 배선 인터포저(300)의 연결 패드(320)의 상면이 동일한 레벨을 가지므로, 제1 반도체 칩(210)과 배선 인터포저(300) 사이의 전기적 연결 및 제2 반도체 칩(220)과 배선 인터포저(300) 사이의 전기적 연결의 신뢰성이 확보될 수 있다. 따라서 배선 인터포저(300)를 통한 제1 반도체 칩(210)과 제2 반도체 칩(220) 사이의 전기적 연결의 신뢰성 또한 확보될 수 있다.
유격홈부(160, 170)를 가지므로, 기판 베이스(110)의 상면, 인터포저 기판(310)의 상면, 및 수용 캐비티부(150)를 채우는 접착 물질층(400)의 부분의 상면이 동일 레벨을 가질 수 있다. 따라서 기판 베이스(110), 인터포저 기판(310), 및 수용 캐비티부(150)를 채우는 접착 물질층(400)과 제1 반도체 칩(220)과의 사이 공간 및 제2 반도체 칩(220)과의 사이 공간이 균일한 높이를 가지므로, 언더필층(500)이 해당 공간을 원활하게 채울 수 있다. 따라서 반도체 패키지(1)의 신뢰성을 높일 수 있다.
도 5는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 평면 배치도이다. 도 5에 대한 내용 중 도 2a, 및 도 4a 내지 도 4c와 중복되는 설명은 생략될 수 있다.
도 5를 도 2a와 함께 참조하면, 반도체 패키지(1a)는 인쇄회로기판(100), 복수의 반도체 칩(200) 및 배선 인터포저(300)를 포함한다. 배선 인터포저(300)와 인쇄회로기판(100)은 동일한 레벨의 상면을 가질 수 있다. 구체적으로, 인터포저 기판(310)의 상면과 기판 베이스(110)의 상면은 서로 동일한 레벨을 가질 수 있다. 인쇄회로기판(100)의 상면 패드(122)의 상면과 배선 인터포저(300)의 연결 패드(320)의 상면은 서로 동일한 레벨을 가질 수 있다.
배선 인터포저(300)는 접착 물질층(400a)에 의하여 수용 캐비티부(150)에 수용될 수 있다. 배선 인터포저(300) 이외의 수용 캐비티부(150)의 공간들은 접착 물질층(400a)에 의하여 채워질 수 있다. 또한 접착 물질층(400a)은 수용 캐비티부(150)와 연통되는 유격홈부(160a, 170a)도 함께 채울 수 있다. 일부 실시 예에서, 접착 물질층(400)은 유격홈부(160a, 170a)의 일부분만을 채울 수 있다. 제1 반도체 칩(210) 및 제2 반도체 칩(220)의 하측에서, 기판 베이스(110), 인터포저 기판(310) 및 접착 물질층(400a)은 동일 레벨의 상면을 가질 수 있다.
제1 유격홈부(160) 및 제2 유격홈부(170)는 각각, 제1 반도체 칩(210)과 제2 반도체 칩(220) 사이의 영역 내를 거쳐서, 그 외측으로까지 연장되는 길이를 가지므로, 접착 물질층(400a)은 제1 반도체 칩(210)의 하측, 제2 반도체 칩(220)의 하측, 그리고 제1 반도체 칩(210)과 제2 반도체 칩(220) 사이의 영역의 일부 및 그 외측에 형성될 수 있다.
일부 실시 예에서, 접착 물질층(400a)은 수용 캐비티부(150)를 모두 채울 수 있으나, 유격홈부(160a, 170a)는 일부분만 채울 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 평면 배치도들 및 단면도이다. 도 6c는 도 6a의 Y-Y' 선 또는 도 6b의 Y-Y' 선을 따라서 절단한 단면도이다. 도 6a 내지 도 6c에 대한 내용 중 도 2a, 도 2b 및 도 5와 중복되는 설명은 생략될 수 있다.
도 6a 및 도 6c를 도 2a와 함께 참조하면, 반도체 패키지(1b)는 인쇄회로기판(100a), 복수의 반도체 칩(200) 및 배선 인터포저(300)를 포함한다.
배선 인터포저(300)는 접착 물질층(400b)에 의하여 수용 캐비티부(150)에 수용될 수 있다. 배선 인터포저(300) 이외의 수용 캐비티부(150)의 공간들은 접착 물질층(400b)에 의하여 채워질 수 있다. 또한 접착 물질층(400b)은 수용 캐비티부(150)을 모두 채우고, 유격홈부(160a, 170a)의 일부분만을 채울 수 있다. 유격홈부(160a, 170a) 중 접착 물질층(400b)이 채워지지 않은 공간(166a, 176a)은 몰딩층(600)에 의하여 채워질 수 있다.
도 6b 및 도 6c를 도 2b와 함께 참조하면, 반도체 패키지(1c)는 인쇄회로기판(100b), 복수의 반도체 칩(200) 및 배선 인터포저(300)를 포함한다.
배선 인터포저(300)는 접착 물질층(400c)에 의하여 수용 캐비티부(150)에 수용될 수 있다. 배선 인터포저(300) 이외의 수용 캐비티부(150)의 공간들은 접착 물질층(400c)에 의하여 채워질 수 있다. 또한 접착 물질층(400c)은 수용 캐비티부(150)을 모두 채우고, 유격홈부(160b, 170b)의 일부분만을 채울 수 있다. 예를 들면, 접착 물질층(400c)은 제1 연장부(162b) 및 제2 연장부(172b)를 모두 채우고, 제1 말단부(164b) 및 제2 말단부(174b)의 일부분만을 채울 수 있다. 제1 말단부(164b) 및 제2 말단부(174b) 중 접착 물질층(400c)이 채워지지 않은 공간(166b, 176b)은 몰딩층(600)에 의하여 채워질 수 있다.
도 6a 내지 도 6c에 보인 반도체 패키지(1b, 1c)는 수용 캐비티부(150) 및 유격홈부(160a, 170a 또는 160b, 170b)에 의하여 한정되는 공간의 부피가 접착 물질층(400b, 400c)의 부피보다 크기 때문에, 유격홈부(160a, 170a 또는 160b, 170b)에 접착 물질층(400b, 400c)이 채워지지 않는 공간(166a, 176a 또는 166b, 176b)이 형성될 수 있다. 따라서, 접착 물질층(400b, 400c)을 형성하는 과정에서, 접착 물질층(400b, 400c)의 일부분이 기판 베이스(110)의 상면 위로 넘쳐흐르는 것을 방지할 수 있다.
따라서 접착 물질층(400b, 400c)에 의하여 제1 반도체 칩(210)과 배선 인터포저(300) 사이의 전기적 연결 또는 제2 반도체 칩(220)과 배선 인터포저(300) 사이의 전기적 연결이 제대로 되지 않거나, 언더필층(500)이 원활하게 형성되지 않는 현상이 발생하지 않으므로, 반도체 패키지(1b, 1c)의 신뢰성을 높일 수 있다.
또한 도 2a 또는 도 2b에 보인 인쇄회로기판(100a, 100b) 대신에 도 2c 또는 도 2d에 보인 인쇄회로기판(100c, 100d)을 채용하여 반도체 패키지를 형성할 수 있음은 당업자에게 자명한 바, 별도의 도시 및 설명은 생략하도록 한다.
도 7a 및 도 7b는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 평면 배치도 및 단면도이다. 도 7b는 도 7a의 Y-Y'을 따라서 절단한 단면도이다. 도 7a 및 도 7b에 대한 내용 중 도 4a 내지 도 6c와 중복되는 설명은 생략될 수 있다.
도 7a 및 도 7b를 도 3a와 함께 참조하면, 반도체 패키지(1d)는 인쇄회로기판(100a), 복수의 반도체 칩(200) 및 배선 인터포저(300)를 포함한다.
배선 인터포저(300)는 접착 물질층(400d)에 의하여 수용 캐비티부(150)에 수용될 수 있다. 배선 인터포저(300) 이외의 수용 캐비티부(150)의 공간들은 접착 물질층(400d)에 의하여 채워질 수 있다. 또한 접착 물질층(400d)은 수용 캐비티부(150)와 연통되는 유격홈부(160e, 170e)도 함께 채울 수 있다.
제1 유격홈부(160e) 및 제2 유격홈부(170e)는 각각, 수용 캐비티부(150)의 양측으로부터 연장되는 제1 연장부(162e) 및 제2 연장부(172e), 그리고 제1 유격홈부(160e) 및 제2 유격홈부(170e)의 단부에서 상대적으로 좁은 폭을 가지는 제1 말단부(164e) 및 제2 말단부(174e)를 포함할 수 있다.
제1 말단부(164e) 및 제2 말단부(174e)가 상대적으로 좁은 폭을 가지므로, 접착 물질층(400d)은 모세관 현상에 의하여 제1 말단부(164e) 및 제2 말단부(174e)를 채울 수 있다. 따라서 접착 물질층(400d)을 형성하는 과정에서, 접착 물질층(400d)이 제1 말단부(164e) 및 제2 말단부(174e)로 빠르게 이동하므로, 접착 물질층(400d)의 일부분이 기판 베이스(110)의 상면 위로 넘쳐흐르는 것을 방지할 수 있다.
일부 실시 예에서, 접착 물질층(400d)은 제1 말단부(164e) 및 제2 말단부(174e) 각각의 하측 일부분만을 채울 수 있다. 일부 실시 예에서, 접착 물질층(400d)은 제1 연장부(162e) 및 제2 연장부(172e)로부터 제1 말단부(164e) 및 제2 말단부(174e) 각각의 단부로 연장되며 상면이 점차로 낮아질 수 있다. 제1 말단부(164e)의 단부 및 제2 말단부(174e) 중 접착 물질층(400d)이 채워지지 않은 상측 공간(166e, 176e)은 몰딩층(600)에 의하여 채워질 수 있다.
도 8 내지 도 14는 각각, 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 평면 배치도이다. 도 8 내지 도 14에 대한 내용 중 도 1a 내지 도 7b와 중복되는 설명은 생략될 수 있다.
도 8을 참조하면, 반도체 패키지(2)는 인쇄회로기판(102), 제1 반도체 칩(230), 복수의 제2 반도체 칩(240) 및 복수의 배선 인터포저(302)를 포함한다.
제2 반도체 칩(240)은 제1 반도체 칩(230)의 서로 반대되는 양측에 인접하여 각각 2개가 배치될 수 있으나, 이에 한정되는 것은 아니다. 일부 실시 예에서, 제2 반도체 칩(240)은 제1 반도체 칩(230)의 일측에 인접하여 2개가 서로 이격되어 배치될 수 있다. 일부 실시 예에서, 제2 반도체 칩(240)은 제1 반도체 칩(230)의 네 측에 인접하여 각각 2개씩이 서로 이격되어 배치될 수 있다. 또는 일부 실시 예에서, 제2 반도체 칩(240)은 제1 반도체 칩(230)의 적어도 하나의 일측에 인접하여 3개 이상이 서로 이격되어 배치될 수도 있다.
제1 반도체 칩(230)의 일측은 적어도 2개의 배선 인터포저(302)의 일부분 상에 배치될 수 있으며, 제2 반도체 칩(240)은 각 배선 인터포저(302)의 일부분 상에 배치될 수 있다.
반도체 패키지(2) 중 제1 반도체 칩(230)과 하나의 제2 반도체 칩(240)을 포함하는 부분은 도 4a 내지 도 4c에 보인 반도체 패키지(1)와 실질적으로 유사한 바, 자세한 설명은 생략하도록 한다. 즉, 반도체 패키지(2)의 제1 반도체 칩(230)과 하나의 제2 반도체 칩(240), 및 제1 반도체 칩(230)과 하나의 제2 반도체 칩(240) 사이에 배치되는 배선 인터포저(302)는 도 4a 내지 도 4c에 보인 반도체 패키지(1)의 제1 반도체 칩(210)과 제2 반도체 칩(220), 배선 인터포저(300)에 대응될 수 있다. 또한 제1 반도체 칩(230)과 하나의 제2 반도체 칩(240) 사이에 형성되는 접착 물질층(410)은 도 4a 내지 도 4c에 보인 접착 물질층(400)에 대응될 수 있다.
일부 실시 예에서, 반도체 패키지(2)가 가지는 배선 인터포저(302)의 개수와 제2 반도체 칩(240)의 개수는 동일할 수 있으나, 이에 한정되지 않는다. 예를 들면, 제1 반도체 칩(230)의 일측에 인접하여 배치되는 2개 이상의 제2 반도체 칩(240)의 사이에 1개의 배선 인터포저(302)가 배치되거나, 제1 반도체 칩(230)과 1개의 제2 반도체 칩(240)의 사이에 2개 이상의 배선 인터포저(302)가 배치될 수도 있다.
접착 물질층(410)은 수용 캐비티부(150)를 채우며, 배선 인터포저(302)의 저면 및 측면을 감쌀 수 있다. 제1 반도체 칩(230)의 일부분과 하나의 제2 반도체 칩(240)의 일부분은 대응되는 하나의 배선 인터포저(302)와 중첩될 수 있다. 접착 물질층(410) 중 제1 반도체 칩(230)과 하나의 제2 반도체 칩(240) 사이의 영역을 따라서 배선 인터포저(302)의 양측으로부터 연장되도록 배치되는 제1 연장 접착층(412)과 제2 연장 접착층(414)은 배선 인터포저(302)를 중심으로 서로 대칭 형상을 가질 수 있다. 제1 연장 접착층(412) 및 제2 연장 접착층(414)은 각각 제1 유격홈부(160) 및 제2 유격홈부(170)에 형성된 접착 물질층(410)의 부분일 수 있다. 제1 연장 접착층(412)은 다른 제2 반도체 칩(240)이 배치되지 않은 방향을 향하여 연장될 수 있고, 제2 연장 접착층(414)은 다른 제2 반도체 칩(240)이 배치된 방향을 향하여 연장될 수 있다.
도 9를 참조하면, 반도체 패키지(2a)는 인쇄회로기판(102a), 제1 반도체 칩(230), 복수의 제2 반도체 칩(240) 및 복수의 배선 인터포저(302)를 포함한다. 제1 반도체 칩(230)과 하나의 제2 반도체 칩(240) 사이에는 접착 물질층(410a)이 형성될 수 있다.
접착 물질층(410a)은 제1 유격홈부(160a)에 형성된 부분인 제1 연장 접착층(412a)과 제2 유격홈부(170)에 형성된 부분인 제2 연장 접착층(414a)을 포함할 수 있다. 제1 유격홈부(160a)와 제2 유격홈부(170)는 수용 캐비티부(150)를 중심으로 비대칭 형상을 가질 수 있다. 예를 들면, 제1 유격홈부(160a)는 제2 유격홈부(170)보다 상대적으로 긴 연장 길이를 가질 수 있다.
따라서 반도체 패키지(2a)에 형성된 접착 물질층(410a) 중 제1 연장 접착층(412a)과 제2 연장 접착층(414a)은 배선 인터포저(302)를 중심으로 비대칭 형상을 가질 수 있다. 즉, 제1 연장 접착층(412a)은 제2 연장 접착층(414a)보다 배선 인터포저(302)로부터 연장되는 길이가 큰 값을 가질 수 있다. 다른 제2 반도체 칩(240)이 배치되지 않은 방향을 향하여 연장되는 제1 연장 접착층(412a)의 연장 길이는, 다른 제2 반도체 칩(240)이 배치된 방향을 향하여 연장되는 제2 연장 접착층(414a)의 연장 길이보다 큰 값을 가질 수 있다.
도 10을 참조하면, 반도체 패키지(2b)는 인쇄회로기판(102b), 제1 반도체 칩(230), 복수의 제2 반도체 칩(240) 및 복수의 배선 인터포저(302)를 포함한다. 제1 반도체 칩(230)과 하나의 제2 반도체 칩(240) 사이에는 접착 물질층(410b)이 형성될 수 있다.
접착 물질층(410b)은 제1 유격홈부(160a)에 형성된 부분인 제1 연장 접착층(412b)과 제2 유격홈부(170a)에 형성된 부분인 제2 연장 접착층(414b)을 포함할 수 있다.
제1 반도체 칩(230)의 일측에서 서로 이격되어 배치된 2개의 제2 반도체 칩(240) 각각과 중첩되는 2개의 배선 인터포저(302)이 수용된 수용 캐비티부(150)로부터 다른 제2 반도체 칩(240)이 배치된 방향을 향하여 서로 마주보게 연장되도록 형성된 제2 유격홈부(170a)들은 서로 연통될 수 있다. 따라서 다른 제2 반도체 칩(240)이 배치되지 않은 방향을 향하여 연장되는 제1 연장 접착층(412a)은 단부를 가지나, 다른 제2 반도체 칩(240)이 배치된 방향을 향하여 연장되는 제2 연장 접착층(414a)은 제1 반도체 칩(230)과 다른 제2 반도체 칩(240) 사이에 배치된 다른 제2 연장 접착층(414a)과 연결되도록 형성될 수 있다.
도 11을 참조하면, 반도체 패키지(2c)는 인쇄회로기판(102c), 제1 반도체 칩(230), 복수의 제2 반도체 칩(240) 및 복수의 배선 인터포저(302)를 포함한다. 제1 반도체 칩(230)과 하나의 제2 반도체 칩(240) 사이에는 접착 물질층(410c)이 형성될 수 있다.
제1 유격홈부(160a)에 형성된 접착 물질층(410c)의 부분인 제1 연장 접착층(412c)은 제1 유격홈부(160a)를 모두 채우지 않을 수 있다. 제1 유격홈부(160a) 중 제1 연장 접착층(412c)이 채워지지 않은 공간(166c)은 도 6c에 보인 것과 같이 몰딩층(600)에 의하여 채워질 수 있다.
도 12를 참조하면, 반도체 패키지(2d)는 인쇄회로기판(102d), 제1 반도체 칩(230), 복수의 제2 반도체 칩(240) 및 복수의 배선 인터포저(302)를 포함한다. 제1 반도체 칩(230)과 하나의 제2 반도체 칩(240) 사이에는 접착 물질층(410d)이 형성될 수 있다.
제1 유격홈부(160b)에 형성된 접착 물질층(410d)의 부분인 제1 연장 접착층(412d)은 제1 유격홈부(160b)를 모두 채우지 않을 수 있다. 제1 유격홈부(160b) 중 제1 연장 접착층(412d)이 채워지지 않은 공간(166d)은 도 6c에 보인 것과 같이 몰딩층(600)에 의하여 채워질 수 있다.
도 13을 참조하면, 반도체 패키지(2e)는 인쇄회로기판(102e), 제1 반도체 칩(230), 복수의 제2 반도체 칩(240) 및 복수의 배선 인터포저(302)를 포함한다. 제1 반도체 칩(230)과 하나의 제2 반도체 칩(240) 사이에는 접착 물질층(410e)이 형성될 수 있다.
접착 물질층(410e)은 제1 유격홈부(160e)에 형성된 부분인 제1 연장 접착층(412e)과 제2 유격홈부(170)에 형성된 부분인 제2 연장 접착층(414e)을 포함할 수 있다.
반도체 패키지(2e)에 형성된 접착 물질층(410e) 중 제1 연장 접착층(412e)과 제2 연장 접착층(414e)은 배선 인터포저(302)를 중심으로 비대칭 형상을 가질 수 있다.
제1 연장 접착층(412e)은 제2 연장 접착층(414e)보다 배선 인터포저(302)로부터 연장되는 길이가 큰 값을 가질 수 있다. 다른 제2 반도체 칩(240)이 배치되지 않은 방향을 향하여 연장되는 제1 연장 접착층(412e)의 연장 길이는, 다른 제2 반도체 칩(240)이 배치된 방향을 향하여 연장되는 제2 연장 접착층(414e)의 연장 길이보다 큰 값을 가질 수 있다. 제1 연장 접착층(412e)은 배선 인터포저(302)에 인접한 부분보다 단부에서 상대적으로 좁은 폭을 가질 수 있다.
일부 실시 예에서, 상대적으로 좁은 폭을 가지는 제1 연장 접착층(412e)의 단부는 제1 유격홈부(160e)의 하측 일부분만을 채울 수 있다. 도 7b에 보인 상측 공간(166e)과 유사하게, 제1 유격홈부(160e) 중 제1 연장 접착층(412e)이 채워지지 않은 상측 공간은 도 7b에 보인 것과 같이 몰딩층(600)에 의하여 채워질 수 있다.
도 14를 참조하면, 반도체 패키지(2f)는 인쇄회로기판(102f), 제1 반도체 칩(230), 복수의 제2 반도체 칩(240) 및 복수의 배선 인터포저(302)를 포함한다. 제1 반도체 칩(230)과 하나의 제2 반도체 칩(240) 사이에는 접착 물질층(410f)이 형성될 수 있다.
접착 물질층(410f)은 제1 유격홈부(160e)에 형성된 부분인 제1 연장 접착층(412f)과 제2 유격홈부(170e)에 형성된 부분인 제2 연장 접착층(414f)을 포함할 수 있다. 제1 연장 접착층(412f) 및 제2 연장 접착층(414f)은 각각 배선 인터포저(302)에 인접한 부분보다 단부에서 상대적으로 좁은 폭을 가질 수 있다.
다른 제2 반도체 칩(240)이 배치되지 않은 방향을 향하여 연장되는 제1 연장 접착층(412f)은 단부를 가지나, 다른 제2 반도체 칩(240)이 배치된 방향을 향하여 연장되는 제2 연장 접착층(414f)은 제1 반도체 칩(230)과 다른 제2 반도체 칩(240) 사이에 배치된 다른 제2 연장 접착층(414f)과 연결되도록 형성될 수 있다.
일부 실시 예에서, 상대적으로 좁은 폭을 가지는 제1 연장 접착층(412f) 및 제2 연장 접착층(414f)의 부분은 각각, 제1 유격홈부(160e) 및 제2 유격홈부(170e)의 하측 일부분만을 채울 수 있다. 도 7b에 보인 상측 공간(166e, 176e)과 유사하게, 제1 유격홈부(160e) 및 제2 유격홈부(170e) 중 제1 연장 접착층(412f) 및 제2 연장 접착층(414f)이 채워지지 않은 상측 공간은 도 7b에 보인 것과 같이 몰딩층(600)에 의하여 채워질 수 있다.
도 15는 본 발명의 일 실시 예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 15를 참조하면, 반도체 패키지(1100)는 마이크로 처리 유닛(1110), 메모리(1120), 인터페이스(1130), 그래픽 처리 유닛(1140), 기능 블록들(1150) 및 이를 연결하는 버스(1160)을 포함할 수 있다. 반도체 패키지(1100)는 마이크로 처리 유닛(1110) 및 그래픽 처리 유닛(1140)을 모두 포함할 수도 있으나, 그 중 하나만을 포함할 수도 있다.
마이크로 처리 유닛(1110)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한 멀티-코어의 각 코어는 동시에 활성화되거나 서로 활성화되는 시점을 달리할 수 있다. 메모리(1120)는 마이크로 처리 유닛(1110)의 제어에 의해 기능 블록들(1150)에서 처리한 결과 등 저장할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)은 의 L2 캐시에 저장된 내용이 플러시(flush)됨에 따라 메모리(1120)에 저장될 수 있다. 인터페이스(1130)는 외부의 장치들과의 인터페이스를 수행할 수 있다. 예를 들어, 인터페이스(1130)는 카메라, LCD 및 스피커 등과의 인터페이스를 수행할 수 있다.
그래픽 처리 유닛(1140)은 그래픽 기능들을 수행할 수 있다. 예를 들면, 그래픽 처리 유닛(1140)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다.
기능 블록들(1150)은 다양한 기능들을 수행할 수 있다. 예를 들어, 반도체 패키지(1100)가 모바일 장치에 사용되는 AP인 경우, 기능 블록들(1150) 중 일부는 통신 기능을 수행할 수 있다.
반도체 패키지(1100)는 도 1a 내지 도 14를 통하여 예시한 반도체 패키지(1, 1a, 1b, 1c, 1d, 2, 2a, 2b, 2c, 2d, 2e, 2f)일 수 있다. 마이크로 처리 유닛(1110) 및/또는 그래픽 처리 유닛(1140)은 도 1a 내지 도 14에 예시한 제1 반도체 칩(210, 230)일 수 있다. 메모리(1120)는 도 1a 내지 도 14에서 예시한 제1 반도체 칩(220, 240)일 수 있다.
인터페이스(1130) 및 기능 블록들(1150)은 도 1a 내지 도 14에 예시한 제1 반도체 칩(210, 230)의 일부분에 해당될 수 있다.
반도체 패키지(1100)는 마이크로 처리 유닛(1110) 및/또는 그래픽 처리 유닛(1140)과 메모리(1120)를 함께 포함하며, 마이크로 처리 유닛(1110) 및/또는 그래픽 처리 유닛(1140)과 메모리(1120) 사이의 전기적 연결의 신뢰성이 확보될 수 있으므로, 반도체 패키지(1100)는 고용량, 고성능 및 고신뢰성을 가질 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 1b, 1c, 1d, 2, 2a, 2b, 2c, 2d, 2e, 2f : 반도체 패키지,

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  9. 기판 베이스, 상기 기판 베이스의 상면의 배치되는 복수의 상면 패드, 상기 기판 베이스의 상면으로부터 리세스되는 수용 캐비티부, 및 상기 기판 베이스의 상면으로부터 리세스되며 상기 수용 캐비티부와 연통되며 연장되는 적어도 하나의 유격홈부를 가지는 인쇄회로기판;
    상기 수용 캐비티부에 수용되며, 인터포저 기판 및 상기 인터포저 기판 상에 형성되는 복수의 연결 패드를 가지는 배선 인터포저;
    상기 복수의 상면 패드 및 상기 복수의 연결 패드와 접속하는 복수의 연결 단자를 가지며 상기 인쇄회로기판 상에 서로 이격되도록 부착되는 제1 반도체 칩, 및 제2 반도체 칩; 및
    상기 수용 캐비티부, 및 상기 적어도 하나의 유격홈부의 적어도 일부분를 채우며, 상기 배선 인터포저의 측면 및 저면을 감싸는 접착 물질층;을 포함하며,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각의 하측에서, 상기 기판 베이스의 상면, 상기 인터포저 기판의 상면, 및 상기 접착 물질층의 상면은 동일 레벨을 가지고,
    상기 복수의 연결 단자는, 상기 복수의 상면 패드 중 일부개와 접속하여 상기 제1 반도체 칩과 상기 인쇄회로 기판을 전기적으로 연결하는 복수의 제1 PCB 연결 단자, 상기 복수의 연결 패드 중 일부개와 접속하여 상기 제1 반도체 칩과 상기 배선 인터포저를 전기적으로 연결하는 복수의 제1 인터포저 연결 단자, 상기 복수의 상면 패드 중 다른 일부개와 접속하여 상기 제2 반도체 칩과 상기 인쇄회로 기판을 전기적으로 연결하는 복수의 제2 PCB 연결 단자, 및 상기 복수의 연결 패드 중 다른 일부개와 접속하여 상기 제2 반도체 칩과 상기 배선 인터포저를 전기적으로 연결하는 복수의 제2 인터포저 연결 단자를 포함하고,
    상기 복수의 제1 PCB 연결 단자와 상기 복수의 제2 PCB 연결 단자가 접속하는 상기 복수의 상면 패드 각각의 상면, 및 상기 복수의 제1 인터포저 연결 단자와 상기 복수의 제2 인터포저 연결 단자가 접속하는 상기 복수의 연결 패드 각각의 상면은 서로 동일한 레벨을 가지는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩은 제1 방향을 따라서 서로 이격되며, 상기 적어도 하나의 유격홈부는 상기 제1 방향에 수직인 제2 방향으로 연장되는 것을 특징으로 하는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 적어도 하나의 유격홈부는, 상기 수용 캐비티부의 상기 제2 방향으로의 양측으로부터 각각 연장되는 제1 유격홈부 및 제2 유격홈부를 포함하며,
    상기 수용 캐비티부와 상기 제1 유격홈부 및 상기 제2 유격홈부는 상기 기판 베이스의 상면으로부터 동일한 깊이로 리세스된 것을 특징으로 하는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 제1 유격홈부와 상기 제2 유격홈부는 상기 수용 캐비티부를 중심으로 비대칭 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  13. 제10 항에 있어서,
    상기 인쇄회로기판의 상면, 및 상기 제1 반도체 칩과 제2 반도체 칩을 덮는 몰딩층을 더 포함하며,
    상기 적어도 하나의 유격홈부의 단부의 일부분은 상기 몰딩층에 의하여 채워지는 것을 특징으로 하는 반도체 패키지.
  14. 제10 항에 있어서,
    상기 인쇄회로기판은, 상기 수용 캐비티부, 및 상기 적어도 하나의 유격홈부의 저면에 배치되는 식각 정지 패턴을 더 포함하며,
    상기 배선 인터포저의 저면과 상기 식각 정지 패턴은, 상기 접착 물질층을 사이에 두고 이격되는 것을 특징으로 하는 반도체 패키지.
  15. 제9 항에 있어서,
    상기 적어도 하나의 유격홈부는 상기 수용 캐비티부로부터 동일한 폭을 가지고 연장되는 연장부와 상기 연장부와는 다른 폭을 가지는 말단부로 이루어지는 것을 특징으로 하는 반도체 패키지.
  16. 제15 항에 있어서,
    상기 연장부는, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 사이 영역에서 상기 기판 베이스의 상면으로부터 리세스된 것을 특징으로 하는 반도체 패키지.
  17. 제15 항에 있어서,
    상기 말단부의 적어도 일부분은, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 사이 영역의 외측에 위치하는 것을 특징으로 하는 반도체 패키지.
  18. 기판 베이스, 상기 기판 베이스의 상면의 배치되는 복수의 상면 패드, 상기 기판 베이스의 상면으로부터 리세스되는 복수의 수용 캐비티부, 및 상기 기판 베이스의 상면으로부터 리세스되며 상기 수용 캐비티부와 연통되며 연장되는 적어도 하나의 유격홈부를 가지는 인쇄회로기판;
    상기 복수의 수용 캐비티부에 각각 수용되며, 인터포저 기판 및 상기 인터포저 기판 상에 형성되는 복수의 연결 패드를 각각 가지는 복수의 배선 인터포저;
    상기 복수의 상면 패드 및 상기 복수의 연결 패드와 접속하는 복수의 연결 단자를 가지며 상기 인쇄회로기판 상에 서로 이격되도록 부착되는 제1 반도체 칩, 및 복수의 제2 반도체 칩; 및
    상기 수용 캐비티부, 및 상기 적어도 하나의 유격홈부의 적어도 일부분를 채우며, 상기 배선 인터포저의 측면 및 저면을 감싸는 접착 물질층;을 포함하며,
    상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩 각각의 하측에서, 상기 기판 베이스의 상면, 상기 인터포저 기판의 상면, 및 상기 접착 물질층의 상면은 동일 레벨이며,
    상기 복수의 제2 반도체 칩 중 적어도 2개는 상기 제1 반도체 칩의 일측에 서로 이격되어 배치되고,
    상기 복수의 연결 단자는, 상기 복수의 상면 패드 중 일부개와 접속하여 상기 제1 반도체 칩과 상기 인쇄회로 기판을 전기적으로 연결하는 복수의 제1 PCB 연결 단자, 상기 복수의 연결 패드 중 일부개와 접속하여 상기 제1 반도체 칩과 상기 배선 인터포저를 전기적으로 연결하는 복수의 제1 인터포저 연결 단자, 상기 복수의 상면 패드 중 다른 일부개와 접속하여 상기 제2 반도체 칩과 상기 인쇄회로 기판을 전기적으로 연결하는 복수의 제2 PCB 연결 단자, 및 상기 복수의 연결 패드 중 다른 일부개와 접속하여 상기 제2 반도체 칩과 상기 배선 인터포저를 전기적으로 연결하는 복수의 제2 인터포저 연결 단자를 포함하고,
    상기 복수의 제1 PCB 연결 단자와 상기 복수의 제2 PCB 연결 단자가 접속하는 상기 복수의 상면 패드 각각의 상면, 및 상기 복수의 제1 인터포저 연결 단자와 상기 복수의 제2 인터포저 연결 단자가 접속하는 상기 복수의 연결 패드 각각의 상면은 서로 동일한 레벨을 가지는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 복수의 배선 인터포저 각각은, 상기 제1 반도체 칩의 일부분 및 상기 복수의 제2 반도체 칩 중 하나의 일부분과 중첩되는 것을 특징으로 하는 반도체 패키지.
  20. 제19 항에 있어서,
    상기 제1 반도체 칩의 일측에 서로 이격되어 배치되는 2개의 상기 제2 반도체 칩 각각과 중첩되는 상기 배선 인터포저가 수용된 2개의 상기 수용 캐비티부로부터 서로 마주보게 연장되도 유격홈부들은 서로 연통된 것을 특징으로 하는 반도체 패키지.
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