JP2006261311A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 安価で且つ信号伝送の遅延も抑制できる半導体装置及びその製造方法を提供すること。
【解決手段】 複数の半導体チップ２ａ、２ｂと、半導体チップ２ａ、２ｂ間を電気的に接続するためのチップ間接続配線４とこのチップ間接続配線４に接続されたチップ接続用パッド５とが同じ面側に形成された半導体基板３と、ランド６を有する配線基板７とを備え、半導体チップ２ａ、２ｂはその主面が第１接続端子８、９を介してチップ接続用パッド５に接続されて半導体基板３に搭載されており、半導体チップ２ａ、２ｂの主面において半導体基板３に向き合わされない部分には外部接続用パッド１３が形成され、この外部接続用パッド１３は第２接続端子１２を介して配線基板７のランド６と接続されている。
【選択図】 図１

Description

本発明は、複数の半導体チップを搭載して一つのパッケージ形態を構成するいわゆるシステムインパッケージと呼ばれる半導体装置及びその製造方法に関し、詳しくは、複数の半導体チップ間の電気的接続を半導体基板を用いて行った構造の半導体装置及びその製造方法に関する。
近年、電子機器の高機能化に伴ってこれに使われる半導体チップにも高機能化が要求されている。しかし、１チップに大規模な機能システムを形成したシステムオンチップ（ＳｏＣ：System on Chip）で高機能化を実現しようとすると大規模なチップ開発が必要になり、開発期間が長くなったり、コストが高くなったりなどの問題がある。そこで、複数の半導体チップをインターポーザ基板上に搭載し、これを一つのパッケージ部品としたシステムインパッケージ（ＳｉＰ：System in Package）が提案されている。
例えば、特許文献１には、シリコンインターポーザ基板を用いて複数チップをフリップチップ接続させて平置きに搭載した構造のＳｉＰが開示されている。
特開２００４−７９７４５号公報
これについて図１６を参照して説明すると、シリコンインターポーザ基板５３は、表層配線層５０と貫通ビア部５６を有する。表層配線層５０は複数のチップ間接続のための微細配線（例えばサブミクロンオーダーのラインアンドスペースの配線）と、チップ接続用の狭ピッチ（例えば６０μｍピッチ以下）のパッドを有する。貫通ビア部５６は、シリコンインターポーザ基板５３の厚さ方向を貫通して形成された貫通ビアの内壁面に絶縁膜を介して、例えばめっき法にてその貫通ビアを充填するように形成された導体部であり、有機インターポーザ基板５７に接続するための比較的ラフなピッチ（例えば１００μｍピッチ以上）に変換（再配置）されたパッド４９を、シリコンインターポーザ基板５３下面（チップ搭載面の反対面）に引き出す役割を担う。
シリコンインターポーザ基板５３の表層配線層５０には、複数の半導体チップ２ａ、２ｂが、はんだバンプ５１、５１を介してフリップチップ接続されてシリコンインターポーザ基板５３上に搭載されており、半導体チップ２ａ、２ｂとシリコンインターポーザ基板５３との間にはアンダーフィル樹脂材５４が充填されている。
シリコンインターポーザ基板５３は、下面側に引き出されたパッド４９、はんだバンプ５８、および有機インターポーザ基板５７のランド５９を介して、有機インターポーザ基板５７と電気的に接続されて搭載されており、シリコンインターポーザ基板５３と有機インターポーザ基板５７との間にはアンダーフィル樹脂材５５が充填されている。
また、特許文献２には貫通ビア部を有さないシリコンインターポーザ基板を用いたＳｉＰが開示されている。これは、図１７に示すように、複数の半導体チップ６２ａ、６２ｂは、はんだバンプ６４を介してシリコンインターポーザ基板６１に接続され、シリコンインターポーザ基板６１は半導体チップ６２ａ、６２ｂ搭載面と同じ面側が、はんだバンプ６５を介して有機インターポーザ基板６３と接続されている。
特開平８−２５０６５３号公報
上記特許文献１では、シリコンインターポーザ基板５３の表裏を貫通する貫通ビアの形成及びその貫通ビアに充填される導体５６の形成が必要であり、その貫通ビア形成のためのシリコンエッチングや貫通ビア内にめっきにて導体５６を析出させるのにコストや時間を要し、結果として半導体装置全体の製造コストが高くなるという問題がある。
また、シリコンインターポーザ基板５３には、半導体チップ２ａ、２ｂのデザインルールに合わせた微細デザインルールのチップ間接続配線層５０の他に、有機インターポーザ基板５７のデザインルールに合わせた比較的ラフなピッチのパッド４９を下面側に引き出しており、シリコンインターポーザ基板５３の平面方向サイズが大きくなりがちであり、このこともコスト高の要因となる。
また、特許文献２では、シリコンインターポーザ基板６１において半導体チップ６２ａ、６２ｂ搭載面と同じ面側に、有機インターポーザ基板６３との接続用のパッドを引き出しており、半導体チップ６２ａ、６２ｂは、シリコンインターポーザ基板６１に形成された配線を経由してから有機インターポーザ基板６３に接続される構成となっている。そのため、半導体チップ６２ａ、６２ｂと有機インターポーザ基板６３間の配線長が長くなりがちであり、半導体チップ６２ａ、６２ｂと有機インターポーザ基板６３間の信号伝送遅延をまねきやすい。
さらに、シリコンインターポーザ基板６１には、半導体チップ６２ａ、６２ｂ間を接続する配線に加えて、半導体チップ６２ａ、６２ｂを外部（この場合有機インターポーザ基板６３）に接続させるための配線も形成されているため、その外部引き出し用の配線によってチップ間接続配線の引き回しレイアウトの自由度が小さくなり、チップ間接続の配線長も長くなりやすく、半導体チップ６２ａ、６２ｂ間の信号伝送遅延もまねきやすい。
本発明は上述の問題に鑑みてなされ、その目的とするところは、安価で且つ信号伝送の遅延も抑制できる半導体装置及びその製造方法を提供することにある。
本発明は前記課題を解決するため以下の構成を採用した。
すなわち、本発明の半導体装置は、複数の半導体チップと、これら複数の半導体チップ間を電気的に接続するためのチップ間接続配線とこのチップ間接続配線に接続された複数のチップ接続用パッドとが同じ面側に形成された半導体基板と、チップ接続用パッドより大きいピッチで配置された複数のランドを有する配線基板と、を備え、複数の半導体チップはその主面が第１接続端子を介してチップ接続用パッドに接続されて半導体基板に搭載されており、半導体チップの主面において半導体基板に向き合わされない部分には外部接続用パッドが形成され、この外部接続用パッドは第２接続端子を介して配線基板のランドと接続されている。
また、本発明の半導体装置は、複数の半導体チップと、これら複数の半導体チップ間を電気的に接続するためのチップ間接続配線とこのチップ間接続配線に接続された複数のチップ接続用パッドとが同じ面側に形成された半導体基板と、を備え、複数の半導体チップはその主面が接続端子を介してチップ接続用パッドに接続されて半導体基板に搭載されており、半導体チップの主面において半導体基板に向き合わされない部分には、チップ接続用パッドより大きいピッチで配置された複数の外部接続用パッドが形成されている。
また、本発明の半導体装置の製造方法は、半導体基板に、チップ間接続配線及びこのチップ間接続配線と接続された複数のチップ接続用パッドを同じ面側に形成する工程と、半導体チップの主面において半導体基板に向き合わされない部分に、チップ接続用パッドより大きいピッチで配置された複数の外部接続用パッドを形成する工程と、配線基板に外部接続用パッドと等ピッチなランドを形成する工程と、半導体基板のチップ接続用パッドに、第１接続端子を介して複数の半導体チップの主面を接続させ複数の半導体チップを半導体基板に搭載する工程と、半導体チップの外部接続用パッドと、配線基板のランドとを第２接続端子を介して接続させる工程と、を有する。
上記複数の半導体チップは、半導体基板に形成されたチップ間接続配線を介して相互に電気的に接続され、さらに半導体チップは、配線基板に対して半導体基板を経由せずに直接接続されている。
上記半導体基板は複数の半導体チップ間の接続を担う機能のみを有する。上記配線基板において半導体チップと接続されるランドの形成面の反対面側には、いわゆるマザーボードと呼ばれる配線板の設計ルールに合わせたランドが形成され、配線基板は半導体チップとそのマザーボートとの間の接続を担うインターポーザとして機能する。
半導体チップ主面に形成された微細且つ狭ピッチな電極パッドは、マザーボードの設計ルールに合わせたサイズ及びピッチの外部接続用パッドとして引き出されている（再配置されている）。
半導体基板には、配線基板との接続用にその配線基板のデザインルールに合わせた比較的ラフなサイズ及びピッチのパッドを形成する必要がなく、すなわち半導体基板には半導体チップとの接続用のより微細なサイズ及びピッチのチップ接続用パッドだけを形成すればよいので、半導体基板の平面方向サイズの小型化を図れ、半導体基板に要するコスト低減を図れる。
半導体チップは、半導体基板を経由せずに、半導体チップから直接引き出された外部接続用パッドを介して外部（配線基板）と接続される構成となっているので、半導体基板を経由して半導体チップが配線基板に接続される上記特許文献２に比べて、半導体チップと配線基板間の配線長を短くでき、半導体チップと配線基板間の信号伝送遅延を低減できる。
さらに、半導体基板にはチップ間接続配線のみが形成され、半導体チップと配線基板とを接続するための配線は形成されていないので、半導体チップと配線基板とを接続するための配線に邪魔されずに、ある領域に集約してチップ間接続配線を半導体基板に形成でき、このチップ間接続配線の配線長を短くでき、よって半導体チップ間の信号伝送遅延も低減できる。
また、半導体基板を、配線基板中に形成された凹所内に配置すれば半導体装置全体の厚さの増大を抑えられる。さらに、その凹所内に樹脂材を供給して半導体基板を配線基板に固定させれば、上記第１接続端子、第２接続端子を介した接合部にかかる応力を分散でき、その接合部の接合信頼性を高くできる。
また、半導体チップと半導体基板とを接合する前に、先に半導体基板を配線基板中に形成された凹所内に配置させてしまえば、既存の実装装置、例えば真空吸着具を用いて、半導体チップを１個ずつピックアップして半導体基板に搭載するという既存の搭載方法と同じ方法を採用でき、コスト高や実装効率の低下をまねかない。
本発明によれば、半導体基板は、複数の半導体チップ間を電気的に接続する機能だけを有し、半導体チップの電極パッドを外部と接続させるために拡大して引き出すための機能は有しない。したがって、半導体基板の表裏を貫通する貫通孔の形成及びその貫通孔に充填される導体の形成が不要であり、それらの加工コスト及び要する時間の削減が図れれる。結果として、半導体装置全体に要するコストを低減できる。さらに、半導体チップは、半導体基板を経由せずに、半導体チップから直接引き出された外部接続用パッドを介して外部（配線基板）と接続される構成となっているので、半導体チップと配線基板間の配線長を短くでき、半導体チップと配線基板間の信号伝送遅延を低減できる。さらに、半導体基板にはチップ間接続配線のみが形成され、半導体チップと配線基板とを接続するための配線は形成されていないので、半導体チップと配線基板とを接続するための配線に邪魔されずに、ある領域に集約してチップ間接続配線を半導体基板に形成でき、このチップ間接続配線の配線長を短くでき、よって半導体チップ間の信号伝送遅延も低減できる。
以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。なお、本発明は以下の実施形態に限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
［第１の実施形態］
図１は本発明の第１の実施形態に係る半導体装置１の一部断面斜視図を示し、図２はその半導体装置１の断面図を示す。
半導体装置１は、半導体基板３と、この半導体基板３に搭載された複数の半導体チップ２ａ、２ｂと、半導体チップ２ａ、２ｂと接続された配線基板７を備える。
半導体基板３には、半導体チップ２ａ、２ｂ間を電気的に接続するためのチップ間接続配線４とこのチップ間接続配線４に接続された複数のチップ接続用パッド５が同じ面側に形成されている。
半導体チップ２ａ、２ｂはその主面（集積回路形成面）が、第１接続端子８、９を介して半導体基板３のチップ接続用パッド５に接続されている。これにより、半導体チップ２ａ、２ｂは、半導体基板３に形成されたチップ間接続配線４を介して互いに電気的に接続されている。この半導体チップ２ａ、２ｂと、半導体基板３との接合部にはアンダーフィル樹脂材１４が充填されその接合部を保護している。
半導体チップ２ａ、２ｂの主面において半導体基板３に向き合わされない部分には複数の外部接続用パッド１３が形成されている。配線基板７には、複数のランド６が形成されている。それら外部接続用パッド１３間ピッチ及びランド６間ピッチは、半導体基板３のチップ接続用パッド５間ピッチ（第１接続端子８、９間ピッチ）より大きい。外部接続用パッド１３とランド６とは第２接続端子１２を介して接続され、これにより半導体チップ２ａ、２ｂと配線基板７とが電気的に接続されている。この半導体チップ２ａ、２ｂと配線基板７との接合部にはアンダーフィル樹脂材１５が充填されその接合部を保護している。
次に、その半導体装置１の製造方法の一例について説明する。
半導体基板３は例えばシリコン基板であり、その一面側には図３に示すようにチップ間接続配線４及びこれに接続された複数のチップ接続用パッド５が形成される。これらチップ間接続配線４及びチップ接続用パッド５は一般的な半導体ウェーハプロセスの技術及び設備を用いて形成される。チップ間接続配線４は例えば多層であり、各層間には絶縁層が介在される。チップ間接続配線４及びチップ接続用パッド５の材料としては例えば銅、アルミニウム等が挙げられ、絶縁層の材料としては例えば半導体基板３がシリコンである場合には酸化シリコン、窒化シリコンで形成でき、あるいはポリイミドのような樹脂材料を用いてもよい。なお、チップ間接続配線４は単層であってもよい。チップ間接続配線４のラインアンドスペース（最小線幅）はサブミクロン（０.１μｍ〜１μｍ）程であり、チップ接続用パッド５間のピッチは数μｍ〜６０μｍほどである。このようなデザインルールの配線及びパッドは一般的な半導体プロセスにてシリコン基板である半導体基板３に容易に形成できる。
なお、半導体基板３はシリコン基板に限らず、ゲルマニウム、化合物半導体等の半導体基板であってもよい。本実施形態では、半導体基板３に搭載する半導体チップ２ａ、２ｂをシリコンチップとしているため、これと線膨張係数をマッチングさせるために半導体基板３としてシリコン基板を用いた。半導体基板３とこれに搭載される半導体チップ２ａ、２ｂとの線膨張係数が同じあるいは近ければ、両者が温度サイクルを受けたときに両者の接合部に作用する応力を抑えて接合信頼性を高くできる。したがって、半導体基板３と半導体チップ２ａ、２ｂとは同じ材料あるいは線膨張係数が近い材料を用いることが好ましい。
次に、図４に示すように、チップ接続用パッド５の上に第１接続端子９を形成する。第１接続端子９は、例えばめっき法や印刷法等で形成される半球状のはんだバンプである。第１接続端子９としては、はんだ以外の金属や合金を用いてもよく、さらにその形状も柱状であってもよい。
第１接続端子９が形成された後、半導体基板３の裏面（チップ間接続配線４、チップ接続用パッド５、および第１接続端子９の形成面の反対面）をバックグラインダーを用いて裏面研削して薄型化する。さらにダイシングソーやレーザなどの手段を用いて厚さ方向に沿って切断して個片化する。
次に、上記半導体基板３に対して複数（本実施形態では例えば２つ）の半導体チップ２ａ、２ｂを、図５に示すように第１接続端子８、９を介して接合する。
各半導体チップ２ａ、２ａにおいて主面（集積回路形成面）側にはそれぞれ配線１０及びこの配線１０に接続する複数のパッド１１が形成され、半導体チップ２ａ、２ｂの電極パッド（図示せず）は、配線１０を介してより拡大されたピッチのパッド１１に再配置されている。これら配線１０及びパッド１１は、半導体基板３に形成されたチップ間接続配線４及びチップ接続用パッド５と同様の工程にて形成され、半導体チップ２ａ、２ｂ側のパッド１１と半導体基板３側のパッド５とはそれぞれ同じピッチで同じ数配置されている。
半導体チップ２ａ、２ｂのパッド１１上には、上記半導体基板３のチップ接続用パッド５上に形成された第１接続端子９と同様な第１接続端子（例えばはんだバンプ）８が形成され、これら互いの接続端子８、９どうしを合わせた状態でそれら接続端子８、９が加熱溶融されることで接続端子８、９どうしが接合され、これにより半導体チップ２ａ、２ｂの配線１０と半導体基板３のチップ間接続配線４とが電気的に接続される。したがって、半導体基板３のチップ間接続配線４を通じて２つの半導体チップ２ａ、２ｂ間が電気的に接続される。
半導体基板３と各半導体チップ２ａ、２ｂとの間には、第１接続端子８、９を介した接合部分を覆うようにアンダーフィル樹脂材１４が充填され、その接合部分が応力やゴミ、水分等から保護される。アンダーフィル樹脂材１４は、例えば、液状またはペースト状の熱硬化性樹脂が、半導体基板３を下に、半導体チップ２ａ、２ｂを上にした状態で半導体基板３と各半導体チップ２ａ、２ｂとの間に供給された後、熱硬化されることで形成される。
また、各半導体チップ２ａ、２ｂには、半導体基板３との接続用のパッド１１以外にもこのパッド１１と同じ面側に、複数の外部接続用パッド１３が形成されている。外部接続用パッド１３は上記パッド１１と同時に作り込まれ、配線１０と接続される。外部接続用パッド１３は、半導体チップ２ａ、２ｂにおいて半導体基板３に向き合わされていない部分、具体的には半導体チップ２ａ、２ｂの外縁部寄りの部分に、パッド１１よりも大きなサイズ及びピッチ（例えば１００μｍ以上のピッチ）で配置されている。この外部接続用パッド１３は、図６に示す配線基板７と第２接続端子１２を介して接合される。
配線基板７は、例えばガラスエポキシ配線基板などの有機配線基板である。配線基板７の一方の表面には複数のランド６が形成されている。ランド６は、半導体チップ２ａ、２ｂに形成された外部接続用パッド１３同じピッチで同じ数配置されている。配線基板７においてそのランド形成面の反対面には、ランド６よりも大きなピッチで複数のランド１７が形成されている。ランド６とランド１７とは、配線基板７中に形成されたビアを充填する導電体１８及び配線１９を介して電気的に接続されている。ランド１７は、ランド６のピッチをより拡大して再配置したランドである。ランド６、１７、導電体１８、配線１９は、例えば銅などの金属材料からなる。配線１９は多層構造であり、各層間には絶縁層が介在されている。
配線１９のラインアンドスペースやランド６、１７のピッチは、一般的な有機配線基板において採用されている設計ルールである。例えば、ランド６、１７のピッチは１００μｍ以上である。なお、配線基板７としては、その他、アルミナなどのセラミック配線基板を用いてもよい。
配線基板７の中央部分には、半導体基板３の平面寸法よりも大きな平面寸法の凹所１６が配線基板７の厚さ方向を貫通する貫通孔として形成されている。この凹所１６は、例えば、工作機械、レーザ、エッチング等の手段にて形成することができる。
配線基板７のランド６上には第２接続端子１２として例えばはんだバンプが形成される。例えばボール搭載機を用いた転写法等でランド６上にはんだボールが搭載された後リフローにて半球状にされる。その他、第２接続端子１２としてはめっき法や印刷法等で形成される柱状の金属バンプであってもよい。
配線基板７の凹所１６内に半導体基板３を位置させ、且つ第２接続端子１２と半導体チップ２ａ、２ｂの外部接続用パッド１３とを合わせた状態で第２接続端子１２が加熱溶融されることで第２接続端子１２を介して半導体チップ２ａ、２ｂの外部接続用パッド１３と配線基板７のランド６とが接合される。これにより、図１、２に示す半導体装置１が得られる。
２つの半導体チップ２ａ、２ｂは、半導体基板３に形成されたチップ間接続配線４を介して相互に電気的に接続され、さらに半導体チップ２ａ、２ｂは、配線基板７に対して半導体基板３を経由せずに直接接続されている。
配線基板７において半導体チップ２ａ、２ｂと接合された面の反対面側には、いわゆるマザーボードと呼ばれる配線板の設計ルールに合わせたランド１７が形成され、配線基板７は半導体チップ２ａ、２ｂとそのマザーボートとの間の接続を担うインターポーザとして機能する。半導体基板３は２つの半導体チップ２ａ、２ｂ間の接続を担う機能のみを有する。
半導体チップ２ａ、２ｂの主面に形成された微細且つ狭ピッチな電極パッドは、配線１０を介して、マザーボードの設計ルールに合わせたサイズ及びピッチのパッド１３として引き出されている（再配置されている）。
配線基板７のランド１７には、例えばはんだボール、金属バンプ等の接続端子が形成され、その接続端子を介してマザーボードに形成されたランド及び配線と接続される。マザーボードには、この半導体装置１以外にもその他多くの部品（半導体装置、抵抗、コンデンサ、コネクタ等）が搭載され、それら部品と半導体装置１とがマザーボードに形成された配線を通じて電気的に接続される。
なお、半導体装置の構成としては、図１５に示すように配線基板７がない構成であってもよい。すなわち、半導体チップ２ａ、２ｂの外部接続用パッド１３がはんだボールや金属バンプ等の接続端子を介して直接マザーボードに搭載されるようにしてもよい。ただし、半導体チップ２ａ、２ｂに形成される外部接続用パッド１３は半導体チップサイズの制約からそれほどサイズ及びピッチを大きくできないので、デザインルールが比較的ラフなマザーボードには対応できない可能性がある。したがって、半導体チップ２ａ、２ｂの外部接続用パッド１３を、配線基板７を介してより拡大されたピッチ１７に再配置する構成が、マザーボード側に特別なコストのかかる微細加工を行うことを回避でき好ましい。
なお、上記製造例に限らず、図７に示すように、第１接続端子８及び第２接続端子１２をすべて半導体チップ２ａ、２ｂのパッド１１、１３上にそれぞれ形成した上で、第１接続端子８を介した半導体チップ２ａ、２ｂと半導体基板３との接合（図８）、および、第２接続端子１２を介した半導体チップ２ａ、２ｂと配線基板７との接合を行うようにしてもよい。
以上述べたように本実施形態の半導体装置１では、半導体基板３は、複数の半導体チップ２ａ、２ｂ間を電気的に接続する機能だけを有し、半導体チップ２ａ、２ｂの電極パッドを外部と接続させるために拡大して引き出すための機能は有しない。したがって、図１６に示す従来例のように、半導体基板３の表裏を貫通する貫通孔の形成及びその貫通孔に充填される導体の形成が不要であり、それらの加工コスト及び要する時間の削減が図れれる。結果として、半導体装置１全体のコストを低減できる。
また、配線基板７との接続用にその配線基板７のデザインルールに合わせた、より拡大されたサイズ及びピッチのパッドを半導体基板３には形成する必要がなく、すなわち半導体基板３には半導体チップ２ａ、２ｂとの接続用のより微細なサイズ及びピッチのパッド５だけを形成すればよいので、半導体基板３の平面方向サイズの小型化を図れる。このことは、半導体基板３に要するコスト低減になる。
さらに、半導体チップ２ａ、２ｂは、半導体基板３に形成された配線を経由せずに、半導体チップ２ａ、２ｂから直接引き出された外部接続用パッド１３を介して配線基板７と接続される構成となっているので、図１７に示すように半導体基板６１を経由して半導体チップ６２ａ、６２ｂが配線基板６３に接続される従来例に比べて、半導体チップ２ａ、２ｂと配線基板７間の配線長を短くでき、半導体チップ２ａ、２ｂと配線基板７間の信号伝送遅延を低減できる。
さらに、上述したように本実施形態の半導体基板３には、チップ間接続配線４のみが形成され、半導体チップ２ａ、２ｂと配線基板７とを接続するための配線は形成されていないので、半導体チップ２ａ、２ｂと配線基板７とを接続するための配線に邪魔されずに、ある領域に集約してチップ間接続配線４を形成でき、このチップ間接続配線４の配線長を短くでき、よって半導体チップ２ａ、２ｂ間の信号伝送遅延も低減できる。
［第２の実施形態］
次に、図９は本発明の第２の実施形態に係る半導体装置２１の一部断面斜視図を示し、図１０はその半導体装置２１の断面図を示す。なお、上記第１の実施形態と同じ構成部分には同一の符号を付しその詳細な説明は省略する。
本実施形態に係る半導体装置２１は、半導体基板３と、この半導体基板３に搭載された複数の半導体チップ２ａ、２ｂと、半導体チップ２ａ、２ｂと接続された配線基板２７を備える。
半導体基板３には、半導体チップ２ａ、２ｂ間を電気的に接続するためのチップ間接続配線４とこのチップ間接続配線４に接続された複数のチップ接続用パッド５が同じ面側に形成されている。
半導体チップ２ａ、２ｂはその主面（集積回路形成面）が、第１接続端子８、９を介して半導体基板３のチップ接続用パッド５に接続されている。これにより、半導体チップ２ａ、２ｂは、半導体基板３に形成されたチップ間接続配線４を介して互いに電気的に接続されている。
半導体チップ２ａ、２ｂの主面において半導体基板３に向き合わされない部分には複数の外部接続用パッド１３が形成されている。配線基板２７には、複数のランド６が形成されている。それら外部接続用パッド１３間ピッチ及びランド６間ピッチは、半導体基板３のチップ接続用パッド５間ピッチ（第１接続端子８、９間ピッチ）より大きい。外部接続用パッド１３とランド６とは第２接続端子１２を介して接続され、これにより半導体チップ２ａ、２ｂと配線基板２７とが電気的に接続されている。
半導体チップ２ａ、２ｂと半導体基板３との間、および半導体チップ２ａ、２ｂと配線基板２７との間にはアンダーフィル樹脂材２４が充填され、半導体チップ２ａ、２ｂと半導体基板３との接合部、および半導体チップ２ａ、２ｂと配線基板２７との接合部を保護している。
半導体基板３は、チップ接続用パッド５及びこれに形成された第１接続端子９を配線基板２７に形成された凹所２６から露出させて、その凹所２６内に配置されている。凹所２６は有底のくぼみとして形成されている。凹所２６の内壁面と、半導体基板３の底面及び側面との間には樹脂材が充填され、その樹脂材を介して半導体基板３は凹所２６に固定されている。その樹脂材は、上記アンダーフィル樹脂材２４を、半導体チップ２ａ、２ｂと半導体基板３との間及び半導体チップ２ａ、２ｂと配線基板２７との間に流し込むときに、併せて凹所２６内に供給するようにしてもよいし、アンダーフィル樹脂材２４の充填前に凹所２６供給用の樹脂材を別途凹所２６に供給してもよい。
このように本実施形態では、半導体基板３は、配線基板２７内に埋め込まれて配線基板２７と一体化された構造となっている。このため、半導体チップ２ａ、２ｂ及び半導体基板３が、第２接続端子１２を介した接合部でのみ配線基板７に支えられている構造の上記第１の実施形態に比べて、第２接続端子１２を介した接合部にかかる応力（特に、線膨張係数の大きい有機配線基板２７が受ける温度サイクルによる収縮により発生する応力）を分散でき、その接合部の接合信頼性を高くできる。さらに、半導体基板３が配線基板２７の凹所２６内に支えられることで、微細サイズの第１接続端子８、９を介した半導体チップ２ａ、２ｂと半導体基板３との接合部にも過剰な応力が作用することを回避でき、その接合部の接合信頼性を高くする。結果として、半導体チップ２ａ、２ｂ、半導体基板３、および配線基板２７相互の接合信頼性を第１の実施形態よりも高くできる。
その他得られる効果は上記第１の実施形態と同様である。
この第２の実施形態に係る半導体装置２１の製造例を図１１、図１２を参照して説明する。
図１１に示すように、配線基板２７の中央部分には、半導体基板３の平面寸法よりも若干大きな平面寸法の凹所２６が有底のくぼみとして形成される。この凹所２６は、例えば、工作機械、レーザ、エッチング等の手段にて形成することができる。
その凹所２６の底面及び内壁面に液状またはペースト状の樹脂材を供給した後、図１２に示すように半導体基板３を凹所２６内に配置し、樹脂材を例えば熱硬化させて半導体基板３を配線基板２７に対して固定させる。あるいは、先に半導体基板３を凹所２６内に配置した後に、半導体基板３と凹所２６との隙間に樹脂材を供給して硬化させてもよい。
その状態で、半導体基板３のチップ接続用パッド５は、配線基板２７におけるランド６形成面よりもわずかに上に位置され、第１接続端子８、９を介して、そのチップ接続用パッド５に半導体チップ２ａ、２ｂが接合される。また、これと同時に、第２接続端子１２を介して、半導体チップ２ａ、２ｂの外部接続用パッド１３と配線基板２７のランド６とが接合される。なお、第１、第２接続端子８、９、１２の高さを適切に設定すれば、半導体基板３のチップ接続用パッド５は、配線基板２７におけるランド６形成面と面一または凹所２６内に少し入り込んでいてもよい。
このように、半導体チップ２ａ、２ｂと半導体基板３とを接合する前に、先に半導体基板３を配線基板２７に埋め込んで固定させれば、既存の実装装置、例えば真空吸着具を用いて、１個ずつ半導体チップ２ａ、２ｂをピックアップして半導体基板３に搭載することができる。
先に半導体チップ２ａ、２ｂと半導体基板３とを接合してから、その接合体を配線基板２７に対して接合させるとなると、複数の半導体チップ２ａ、２ｂ側を真空吸着するに際して、チップ間の間隙からのエア漏れによる吸着不具合や、吸着した状態での傾きを防ぐために複数の半導体チップ２ａ、２ｂ間で厚さを揃えなければならないといった問題がある。
上述したように先に半導体基板３を配線基板２７に埋め込んでおけば、その半導体基板３に対して、既存の真空吸着具を用いて半導体チップ２ａ、２ｂを１個ずつピックアップして既存のやり方で搭載することができる。
［第３の実施形態］
次に、図１３は本発明の第３の実施形態に係る半導体装置３１を示す。なお、上記第１、第２の実施形態と同じ構成部分には同一の符号を付しその詳細な説明は省略する。
本実施形態に係る半導体装置３１は、半導体基板３と、この半導体基板３に搭載された複数の半導体チップ２ａ、２ｂと、半導体チップ２ａ、２ｂと接続された配線基板３７を備える。
半導体基板３には、半導体チップ２ａ、２ｂ間を電気的に接続するためのチップ間接続配線４とこのチップ間接続配線４に接続された複数のチップ接続用パッド５が同じ面側に形成されている。
半導体チップ２ａ、２ｂはその主面（集積回路形成面）が、第１接続端子８、９を介して半導体基板３のチップ接続用パッド５に接続されている。これにより、半導体チップ２ａ、２ｂは、半導体基板３に形成されたチップ間接続配線４を介して互いに電気的に接続されている。
半導体チップ２ａ、２ｂの主面において半導体基板３に向き合わされない部分には複数の外部接続用パッド１３が形成されている。配線基板３７には、複数のランド６が形成されている。それら外部接続用パッド１３間ピッチ及びランド６間ピッチは、半導体基板３のチップ接続用パッド５間ピッチ（第１接続端子８、９間ピッチ）より大きい。外部接続用パッド１３とランド６とは第２接続端子３８を介して接続され、これにより半導体チップ２ａ、２ｂと配線基板３７とが電気的に接続されている。
半導体チップ２ａ、２ｂと半導体基板３との間、および半導体チップ２ａ、２ｂと配線基板３７との間にはアンダーフィル樹脂材３６が充填され、半導体チップ２ａ、２ｂと半導体基板３との接合部、および半導体チップ２ａ、２ｂと配線基板３７との接合部を保護している。
本実施形態では、半導体基板３は配線基板３７内に配置されずに、配線基板３７におけるランド６形成面上に搭載されている。したがって、上記第１、第２実施形態のように配線基板１７、２７に凹所１６、２６を形成する必要がなく、そのための加工コスト及び加工時間を削減できる。ただし、配線基板７、２７内に半導体基板３が配置される上記第１、第２の実施形態に比べて半導体装置全体の薄型化には不利である。
また、半導体チップ２ａ、２ｂの外部接続用パッド１３と、配線基板３７のランド６との間の距離が大きめになる分、それらを接続する第２接続端子３８のサイズも大きめにならざるを得ず、これに合わせて外部接続用パッド１３及びランド６のサイズ及びピッチが大きめになってしまう。逆に言えば、第３の実施形態より第２接続端子１２、外部接続用パッド１３及びランド６のサイズ及びピッチを小さくできる第１、第２実施形態の方が、平面方向における寸法増大を抑えられる。
半導体基板３に搭載される半導体チップは２つに限らず、３つ以上であってもよい。例えば、図１４には、４つの半導体チップ７０ａ〜７０ｄが半導体基板３に搭載された例を示す。複数の半導体チップ７０ａ〜７０ｄのうち、例えば、ある半導体チップはメモリ素子として機能し、別の半導体チップはロジック素子として機能する。それら複数の半導体チップ７０ａ〜７０ｄには、外部の配線基板とは直接接続されない半導体チップ７０ｂを含んでいてもよい。少なくとも１つの半導体チップが外部の配線基板と接続されればよい。
本発明の第１の実施形態に係る半導体装置の一部断面斜視図である。 同第１の実施形態に係る半導体装置の断面図である。 同第１の実施形態に係る半導体装置の製造工程断面図（その１）である。 同第１の実施形態に係る半導体装置の製造工程断面図（その２）である。 同第１の実施形態に係る半導体装置の製造工程断面図（その３）である。 同第１の実施形態に係る半導体装置の製造工程断面図（その４）である。 同第１の実施形態に係る半導体装置の製造工程断面図（その５）である。 同第１の実施形態に係る半導体装置の製造工程断面図（その６）である。 本発明の第２の実施形態に係る半導体装置の一部断面斜視図である。 同第２の実施形態に係る半導体装置の断面図である。 同第２の実施形態に係る半導体装置の製造工程断面図（その１）である。 同第２の実施形態に係る半導体装置の製造工程断面図（その２）である。 本発明の第３の実施形態に係る半導体装置の断面図である。 半導体基板上に複数の半導体チップが搭載された変形例を示す平面図である。 本発明の変形例による半導体装置の断面図である。 第１従来例の半導体装置の断面図である。 第２従来例の半導体装置の断面図である。
符号の説明
１…半導体装置、２ａ，２ｂ…半導体チップ、３…半導体基板、４…チップ間接続配線、５…チップ接続用パッド、６…ランド、７…配線基板、８…第１接続端子、９…第１接続端子、１２…第２接続端子、１３…外部接続用パッド、１６…凹所、２１…半導体装置、２６…凹所、３１…半導体装置。

Claims (6)

  1. 複数の半導体チップと、
    前記複数の半導体チップ間を電気的に接続するためのチップ間接続配線とこのチップ間接続配線に接続された複数のチップ接続用パッドとが同じ面側に形成された半導体基板と、
    前記チップ接続用パッドより大きいピッチで配置された複数のランドを有する配線基板と、を備え、
    前記複数の半導体チップはその主面が、第１接続端子を介して前記チップ接続用パッドに接続されて前記半導体基板に搭載されており、
    前記半導体チップの前記主面において前記半導体基板に向き合わされない部分には外部接続用パッドが形成され、前記外部接続用パッドは第２接続端子を介して前記配線基板の前記ランドと接続されている
    ことを特徴とする半導体装置。
  2. 前記半導体基板は、前記配線基板に形成された凹所内に位置している
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板を囲むように前記凹所内に樹脂材が充填され前記樹脂材を介して前記半導体基板と前記配線基板とが接合されている
    ことを特徴とする請求項２に記載の半導体装置。
  4. 複数の半導体チップと、
    前記複数の半導体チップ間を電気的に接続するためのチップ間接続配線とこのチップ間接続配線に接続された複数のチップ接続用パッドとが同じ面側に形成された半導体基板と、を備え、
    前記複数の半導体チップはその主面が、接続端子を介して前記チップ接続用パッドに接続されて前記半導体基板に搭載されており、
    前記半導体チップの前記主面において前記半導体基板に向き合わされない部分には、前記チップ接続用パッドより大きいピッチで配置された複数の外部接続用パッドが形成されている
    ことを特徴とする半導体装置。
  5. 半導体基板に、チップ間接続配線及びこのチップ間接続配線と接続された複数のチップ接続用パッドを同じ面側に形成する工程と、
    半導体チップの主面において前記半導体基板に向き合わされない部分に、前記チップ接続用パッドより大きいピッチで配置された複数の外部接続用パッドを形成する工程と、
    配線基板に前記外部接続用パッドと等ピッチなランドを形成する工程と、
    前記半導体基板の前記チップ接続用パッドに、第１接続端子を介して複数の前記半導体チップの前記主面を接続させ複数の前記半導体チップを前記半導体基板に搭載する工程と、
    前記半導体チップの前記外部接続用パッドと、前記配線基板の前記ランドとを第２接続端子を介して接続させる工程と、
    を有することを特徴とする半導体装置の製造方法。
  6. 前記半導体基板に前記半導体チップが搭載される前に、前記チップ接続用パッドを前記配線基板における前記ランドの形成面側に露出させて前記半導体基板を前記配線基板上に搭載または前記配線基板中に配置してから、前記チップ接続用パッドに前記複数の半導体チップを接続させる
    ことを特徴とする請求項５に記載の半導体装置の製造方法。
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