KR20180109850A - 반도체 장치 - Google Patents

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KR20180109850A
KR20180109850A KR1020187015776A KR20187015776A KR20180109850A KR 20180109850 A KR20180109850 A KR 20180109850A KR 1020187015776 A KR1020187015776 A KR 1020187015776A KR 20187015776 A KR20187015776 A KR 20187015776A KR 20180109850 A KR20180109850 A KR 20180109850A
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semiconductor component
terminal
wiring
semiconductor
interposer
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가즈유끼 나까가와
가쯔시 데라지마
게이따 즈찌야
요시아끼 사또
히로유끼 우찌다
유지 가야시마
슈우이찌 가리야자끼
신지 바바
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

일 실시 형태에 의한 반도체 장치는, 배선 기판에 탑재되는 제1 반도체 부품 및 제2 반도체 부품을 갖고 있다. 상기 제1 반도체 부품은, 외부와의 사이에서 제1 신호를 전송하는 제1 단자, 및 상기 제2 반도체 부품과의 사이에서 제2 신호를 전송하는 제2 단자를 갖는다. 또한 상기 제2 반도체 부품은, 상기 제1 반도체 부품과의 사이에서 상기 제2 신호를 전송하는 제3 단자를 갖는다. 또한 상기 제1 신호는 상기 제2 신호보다 높은 주파수로 전송된다. 또한 상기 제1 반도체 부품의 상기 제2 단자와 상기 제2 반도체 부품의 상기 제3 단자는 상기 제1 배선 부재를 통하여 전기적으로 접속되어 있다. 또한 상기 제1 반도체 부품의 상기 제1 단자는 상기 제1 배선 부재를 통하지 않고 또한 제1 범프 전극을 통하여 상기 배선 기판과 전기적으로 접속되는 것이다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것이며, 예를 들어 반도체 칩 등의 복수의 반도체 부품이 배선 부재를 통하여 서로 전기적으로 접속된 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
일본 특허 공개 제2014-99591호 공보(특허문헌 1)이나 일본 특허 공개 제2014-179613호 공보(특허문헌 2)에는, 2개의 반도체 칩이 브리징 블록 또는 브리지라 칭해지는 부재를 통하여 전기적으로 접속된 구조가 기재되어 있다. 또한 일본 특허 공개 제2003-345480호 공보(특허문헌 3)에는, 2개의 반도체 칩이 배선 기판을 통하여 전기적으로 접속된 구조가 기재되어 있다.
일본 특허 공개 제2014-99591호 공보 일본 특허 공개 제2014-179613호 공보 일본 특허 공개 제2003-345480호 공보
배선 기판 상에 탑재된 복수의 반도체 부품을 인터포저 등의 배선 부재를 통하여 서로 전기적으로 접속하고, 반도체 부품 사이에서 신호 전송을 행하는 기술이 있다. 그러나 상기 기술을 이용한 반도체 장치의 성능을 향상시키는 데 있어서 개선의 여지가 있다.
그 외의 과제와 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에 의한 반도체 장치는, 배선 기판에 탑재되는 제1 반도체 부품 및 제2 반도체 부품을 갖고 있다. 상기 제1 반도체 부품은, 외부와의 사이에서 제1 신호를 전송하는 제1 단자, 및 상기 제2 반도체 부품과의 사이에서 제2 신호를 전송하는 제2 단자를 갖는다. 또한 상기 제2 반도체 부품은, 상기 제1 반도체 부품과의 사이에서 상기 제2 신호를 전송하는 제3 단자를 갖는다. 또한 상기 제1 신호는 상기 제2 신호보다 높은 주파수로 전송된다. 또한 상기 제1 반도체 부품의 상기 제2 단자와 상기 제2 반도체 부품의 상기 제3 단자는 상기 제1 배선 부재를 통하여 전기적으로 접속되어 있다. 또한 상기 제1 반도체 부품의 상기 제1 단자는 상기 제1 배선 부재를 통하지 않고 또한 제1 범프 전극을 통하여 상기 배선 기판과 전기적으로 접속되는 것이다.
상기 일 실시 형태에 의하면 반도체 장치의 성능을 향상시킬 수 있다.
도 1은 일 실시 형태인 반도체 장치의 구성예를 모식적으로 도시하는 설명도이다.
도 2는 도 1에 도시하는 반도체 장치의 상면도이다.
도 3은 도 2에 도시하는 반도체 장치의 하면도이다.
도 4는 도 2의 A-A 선을 따른 단면도이다.
도 5는 도 4에 도시하는 반도체 부품과 인터포저의 접속 부분의 주변을 도시하는 확대 단면도이다.
도 6은 도 4에 도시하는 복수의 반도체 부품 중, 도 5에 도시하는 반도체 부품과는 다른 반도체 부품과 인터포저의 접속 부분의 주변을 도시하는 확대 단면도이다.
도 7은 도 4에 도시하는 배선 기판이 구비하는 복수의 배선층 중 하나의 층의 배선 레이아웃의 예를 도시하는 확대 평면도이다.
도 8은 도 2에 도시하는 복수의 반도체 부품의 각각의 주면측의 단자 배열의 예를 도시하는 평면도이다.
도 9는 도 4 내지 도 6에 도시하는 인터포저의 상면측의 예를 도시하는 평면도이다.
도 10은 도 5 및 도 6에 도시하는 반도체 부품과 인터포저를 전기적으로 접속하는 범프 전극의 확대 단면도이다.
도 11은 도 5 및 도 6에 도시하는 반도체 부품과 배선 기판을 전기적으로 접속하는 범프 전극의 확대 단면도이다.
도 12는 도 1에 대한 변형예인 반도체 장치의 구성예를 모식적으로 도시하는 설명도이다.
도 13은 도 1에 대한 다른 변형예인 반도체 장치의 구성예를 모식적으로 도시하는 설명도이다.
도 14는 도 13에 도시하는 메모리 패키지에 접속된 인터포저의 주변을 확대하여 도시하는 설명도이다.
도 15는 도 1에 도시하는 인터포저의 주변을 확대하여 도시하는 설명도이다.
도 16은 도 15에 대한 변형예인 인터포저의 주변을 확대하여 도시하는 설명도이다.
도 17은 도 5에 대한 변형예인 반도체 장치의 반도체 부품과 인터포저의 접속 부분의 주변을 도시하는 확대 단면도이다.
도 18은 도 5에 대한 다른 변형예인 반도체 장치의 반도체 부품과 인터포저의 접속 부분의 주변을 도시하는 확대 단면도이다.
도 19는 도 5에 대한 다른 변형예인 반도체 장치의 반도체 부품과 인터포저의 접속 부분의 주변을 도시하는 확대 단면도이다.
도 20은 도 1에 대한 다른 변형예인 반도체 장치의 구성예를 모식적으로 도시하는 설명도이다.
도 21은 도 1에 대한 다른 변형예인 반도체 장치의 구성예를 모식적으로 도시하는 설명도이다.
도 22는 도 1에 대한 다른 변형예인 반도체 장치의 구성예를 모식적으로 도시하는 설명도이다.
도 23은 도 22에 대한 변형예인 반도체 장치의 구성예를 모식적으로 도시하는 설명도이다.
도 24는 도 4에 대한 변형예인 반도체 장치의 구성예를 모식적으로 도시하는 설명도이다.
도 25는 도 11에 도시하는 반도체 부품과 배선 기판을 전기적으로 접속하는 범프 전극에 대한 변형예를 도시하는 확대 단면도이다.
도 26은 도 11에 도시하는 반도체 부품과 배선 기판을 전기적으로 접속하는 범프 전극에 대한 다른 변형예를 도시하는 확대 단면도이다.
도 27은 도 14에 도시하는 메모리 패키지에 대한 변형예를 도시하는 설명도이다.
도 28은 도 1에 대한 검토예인 반도체 장치의 구성을 모식적으로 도시하는 설명도이다.
(본원에 있어서의 기재 형식·기본적 용어·용법의 설명)
본원에 있어서, 실시 형태의 기재는 필요에 따라 편의상 복수의 섹션 등으로 나누어 기재하지만, 특별히 그렇지 않다는 취지를 명시한 경우를 제외하면, 이들은 서로 독립된 별개의 것은 아니며, 기재의 전후를 불문하고 단일예의 각 부분, 한쪽이 다른 쪽의 일부 상세, 또는 일부 혹은 전부의 변형예 등이다. 또한 원칙적으로 마찬가지의 부분은 반복된 설명을 생략한다. 또한 실시 형태에 있어서의 각 구성 요소는, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백히 그렇지 않은 경우를 제외하면, 필수적인 것은 아니다.
마찬가지로 실시 형태 등의 기재에 있어서, 재료, 조성 등에 대하여 「A를 포함하는 X」 등이라 하더라도, 특별히 그렇지 않다는 취지를 명시한 경우 및 문맥으로부터 명백히 그렇지 않은 경우를 제외하면, A 이외의 요소를 포함하는 것을 배제하는 것은 아니다. 예를 들어 성분에 대하여 말하자면 「A를 주요한 성분으로서 포함하는 X」 등의 의미이다. 예를 들어 「실리콘 부재」 등이라 하더라도 순수한 실리콘에 한정되는 것은 아니며, SiGe(실리콘·게르마늄) 합금이나 그 외 실리콘을 주요한 성분으로 하는 다원 합금, 그 외의 첨가물 등을 포함하는 부재도 포함하는 것임은 물론이다. 또한 금 도금, Cu층, 니켈·도금 등이라 하더라도, 그렇지 않다는 취지, 특별히 명시한 경우를 제외하면, 순수한 것뿐 아니라 각각 금, Cu, 니켈 등을 주요한 성분으로 하는 부재를 포함하는 것으로 한다.
또한 특정한 수치, 수량을 언급했을 때도, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백히 그렇지 않은 경우를 제외하면, 그 특정한 수치를 초과하는 수치여도 되고 그 특정한 수치 미만의 수치여도 된다.
또한 실시 형태의 각 도면 중에 있어서, 동일하거나 또는 마찬가지의 부분은 동일하거나 또는 유사한 기호 또는 참조 번호로 나타내며, 설명은 원칙적으로 반복하지 않는다.
또한 첨부 도면에 있어서는, 되려 번잡해지는 경우 또는 공극과의 구별이 명백한 경우에는, 단면이더라도 해칭 등을 생략하는 경우가 있다. 이와 관련하여, 설명 등으로부터 명백한 경우 등에는, 평면적으로 폐쇄된 구멍이더라도 배경의 윤곽선을 생략하는 경우가 있다. 또한 단면이 아니더라도 공극이 아닌 것을 명시하기 위하여 또는 영역의 경계를 명시하기 위하여, 해칭이나 도트 패턴을 부가하는 경우가 있다.
또한 본원에서는, 예를 들어 실리콘(Si) 등의 반도체 재료를 포함하는 반도체 기판에 집적 회로를 형성한 후, 복수의 개편으로 분할함으로써 얻어지는 반도체 부품을 반도체 칩이라 칭한다. 또한 상기 반도체 칩, 상기 반도체 칩이 탑재된 기재(예를 들어 배선 기판이나 리드 프레임), 및 상기 반도체 칩과 전기적으로 접속된 복수의 외부 단자를 갖는 반도체 부품을 반도체 패키지라 칭한다. 또한 반도체 칩 및 반도체 패키지를 반도체 부품 또는 반도체 장치라 칭하는 경우가 있다. 반도체 부품 또는 반도체 장치는 반도체 칩 및 반도체 패키지의 총칭이다. 또한 반도체 부품 또는 반도체 장치에는, 복수의 반도체 부품이 배선 기판 등의 기재에 탑재된 것도 포함된다. 예를 들어 이하의 실시 형태에서는, 복수의 반도체 부품이 배선 기판에 탑재된 것을 반도체 장치라 칭한다. 따라서 이하의 실시 형태에 있어서 반도체 부품이란, 반도체 칩 또는 반도체 패키지인 것을 의미한다.
<복수의 반도체 부품이 탑재된 반도체 장치에 대하여>
반도체 장치의 성능 향상을 도모하는 대처에는, 예를 들어 데이터 처리 속도의 향상이나 데이터 처리 기능의 다양화, 또는 통신 속도의 향상 등의 대처가 포함된다. 또한 반도체 장치에 대해서는 소형화가 요구되므로, 성능 향상을 도모할 때는 성능 향상에 수반하는 장치의 대형화를 억제할 필요가 있다.
여기서, 예를 들어 하나의 반도체 칩에 많은 기능을 내장시키는 경우, 반도체 칩의 실장 면적이 증대됨으로써 반도체 장치의 대형화의 원인으로 된다. 또한 하나의 반도체 칩에 많은 기능(예를 들어 다종류의 회로나 많은 회로)을 내장시키는 경우, 반도체 칩의 복수의 기능 중 일부의 성능을 향상시킬 때 반도체 칩 전체의 설계를 재검토할 필요가 있으므로 개발에 시간을 요한다.
한편, 하나의 반도체 패키지에 복수의 반도체 부품이 탑재되어 있는 구조의 경우, 복수의 반도체 부품의 각각이 갖는 기능(회로 블록)은 단순화할 수 있다. 이 때문에, 복수의 반도체 부품을 내장시킨 경우에도 결과적으로 반도체 장치의 대형화를 억제할 수 있다. 또한 반도체 장치의 복수의 기능 중 일부의 성능을 향상시킬 때는, 성능 향상의 대상으로 되는 기능을 갖는 반도체 부품의 설계를 재검토하면 되므로 개발 기간을 단축할 수 있다.
또한 복수의 반도체 부품의 각각이 구비하는 회로(기능)을 전기적으로 접속하는 경우, 복수의 반도체 부품을 서로 전기적으로 접속하고 복수의 반도체 부품 사이에서 신호를 전송할 필요가 있다. 그래서, 예를 들어 후술하는 도 1에 도시하는 인터포저(40) 등의 배선 부재를 통하여 복수의 반도체 부품을 전기적으로 접속하면, 배선 부재를 통하여 신호를 전송할 수 있다.
인터포저(40) 등의 배선 부재는, 반도체 패키지의 기재로 되는 배선 기판(패키지 기판)과 비교하여 다수의 배선을 고밀도로 형성할 수 있다. 이 때문에, 복수의 반도체 부품이 인터포저를 통하여 서로 전기적으로 접속되어 있는 경우, 인터포저를 개재시키는 것에 의한 반도체 장치의 대형화를 억제할 수 있다.
그런데 인터포저 등의 배선 부재는, 다수의 배선 경로를 고밀도로 실장할 수 있지만 복수의 배선 경로의 각각의 임피던스 특성이 저하된다. 예를 들어 복수의 배선 경로의 각각의 단면적은 작으므로 배선 저항이 크다. 또한 예를 들어 복수의 배선 경로의 각각의 임피던스값이 배선 구조에 의한 영향을 받기 쉬워지므로, 신호 전송 경로의 도중에 임피던스 불연속점이 발생하기 쉽다. 따라서 인터포저가 구비하는 배선 경로를 통해 고주파 신호를 전송하는 경우에는, 배선 경로의 임피던스 특성에 기인하여 신호 전송할 수 없는 경우가 있다.
이하, 도 1에 도시하는 본 실시 형태의 반도체 장치 PKG1과, 도 1에 대한 검토예인 도 28에 도시하는 반도체 장치 PKGh1에 대하여 설명한다. 도 1은, 본 실시 형태의 반도체 장치의 구성예를 모식적으로 도시하는 설명도이다. 또한 도 28은, 도 1에 대한 검토예인 반도체 장치의 구성을 모식적으로 도시하는 설명도이다.
도 1 및 도 28에서는, 반도체 장치의 구성예 및 회로 구성예를 알기 쉽게 나타내기 위하여 단면도이더라도 해칭을 생략하고 있다. 또한 반도체 부품(20) 및 반도체 부품(30)이 갖는 회로를 2점 쇄선으로 모식적으로 나타내고, 각 회로에 접속되는 신호 전송 경로는 실선으로 나타내고 있다.
또한 도 1 및 도 28에서는, 반도체 장치가 실장 기판(마더 보드) MB1에 탑재되고, 실장 기판 MB1을 통하여 외부 기기 EX1이나 전위 공급부 PS1과 접속된 상태를 모식적으로 도시하고 있다. 달리 말하면, 도 1에 도시하는 구성은, 반도체 장치 PKG1이 실장 기판 MB1에 탑재되고, 실장 기판 MB1을 통하여 외부 기기 EX1과 전기적으로 접속된 전자 장치이다.
또한 도 1 및 도 28에서는, 반도체 장치 PKG1(도 28에서는 반도체 장치 PKGh1)이 갖는 다수의 배선 경로 중 일부를 대표적으로 도시하고 있다. 따라서 반도체 장치 PKG1(도 28에서는 반도체 장치 PKGh1)이 갖는 배선 경로의 수는, 도 1이나 도 28에 나타내는 수 이상이어도 된다.
도 1에 도시하는 반도체 장치 PKG1 및 반도체 장치 PKGh1(도 28 참조)의 각각은, 패키지 기판인 배선 기판(10)과, 배선 기판(10)의 상면(10t) 상에 탑재되는 반도체 부품(20) 및 반도체 부품(30)과, 반도체 부품(20)과 반도체 부품(30) 사이를 전기적으로 접속하는 배선 부재인 인터포저(40)(도 28에서는 인터포저(40h))를 갖고 있다. 인터포저(브리지 칩)(40)는, 배선 기판(10)을 통하지 않고 반도체 부품(20)과 반도체 부품(30)을 전기적으로 접속하는 복수의 배선 경로를 구비한 배선 부재이다.
또한 반도체 장치 PKG1 및 반도체 장치 PKGh1(도 28 참조)의 각각은, 외부 기기 EX1와의 사이에서 신호 전송을 행하는 외부 인터페이스 회로(외부 입출력 회로) SIF1과, 코어 회로(주회로) SCR1을 구비하고 있다. 코어 회로 SCR1에는, 데이터 신호에 대하여 연산 처리를 실시하는 연산 처리 회로(연산 처리부)가 포함된다. 또한 코어 회로 SCR1에는 연산 처리 회로 이외의 회로가 포함되어 있어도 된다.
도 1 및 도 28에 도시하는 예에서는, 반도체 부품(30)이 코어 회로 SCR1을 구비하고, 반도체 부품(20)이 외부 인터페이스 회로 SIF1을 구비하고 있다. 또한 반도체 부품(20) 및 반도체 부품(30)의 각각은, 인터포저(40)를 통하여 전기적으로 접속되는 내부 인터페이스 회로 SIF2를 갖고 있다. 반도체 부품(30)의 내부 인터페이스 회로 SIF2는 코어 회로 SCR1의 연산 처리 회로와 전기적으로 접속되어 있다. 또한 반도체 부품(20)의 내부 인터페이스 회로 SIF2는 외부 인터페이스 회로 SIF1과 전기적으로 접속되어 있다. 달리 말하면, 반도체 부품(30)이 구비하는 코어 회로 SCR1의 연산 처리 회로는, 내부 인터페이스 회로 SIF2 및 반도체 부품(30)이 구비하는 외부 인터페이스 회로 SIF1을 통하여 외부 기기 EX1과 전기적으로 접속되어 있다.
또한 반도체 부품(20)과 외부 기기 EX1 사이를 전기적으로 접속하는 신호 전송 경로 Lsg1에서는, 시리얼 통신 방식으로 신호 SG1이 전송된다. 달리 말하면, 신호 SG1은 시리얼 통신 방식용으로 구성된 시리얼 신호이다. 한편, 반도체 부품(20)과 반도체 부품(30) 사이를 전기적으로 접속하는 신호 전송 경로 Lsg2에서는, 패러렐 통신 방식으로 신호 SG2가 전송된다. 달리 말하면, 신호 SG2는 패러렐 통신 방식용으로 구성된 패러렐 신호이다.
시리얼 통신 방식이란, 신호 전송 경로에 있어서, 복수의 비트로 구성되는 데이터가 1비트씩 순차적으로 전송되는 통신 방식이다. 한편, 패러렐 통신 방식이란, 복수의 구성되는 데이터가 복수의 신호 전송 경로를 통하여 비트 군으로서 동시 병행적으로 전송되는 통신 방식이다.
반도체 장치 PKG1에 요구되는 데이터 전송 속도를 고정하여 고려한 경우, 패러렐 통신 방식은 복수의 신호 전송 경로를 통하여 데이터를 전송하므로, 시리얼 통신 방식과 비교하여 복수의 신호 전송 경로의 각각의 전송 속도(전송 주파수, 동작 클럭)를 낮게 설정할 수 있다. 또한 패러렐 통신 방식은 시리얼 통신 방식과 비교하여 입출력 회로의 구조를 단순화할 수 있다. 이 때문에, 도 1에 도시하는 신호 SG2를 패러렐 통신 방식으로 전송하는 경우, 내부 인터페이스 회로 SIF2의 구조를 단순화할 수 있다. 이 경우, 내부 인터페이스 회로 SIF2의 전유 면적을 저감시킬 수 있으므로 반도체 장치 PKG1을 소형화할 수 있다.
단, 패러렐 통신 방식은 시리얼 통신 방식과 비교하여 일반적으로 신호 전송 거리의 상한이 짧아진다. 예를 들어 패러렐 통신 방식은 복수의 신호 전송 경로를 통하여 데이터를 동시에 전송하므로, 고속 신호 전송에서 거리가 길어짐으로써 스큐가 커지면 동기가 곤란해진다. 또한 예를 들어 패러렐 통신 방식에서는, 데이터 전송 속도를 규정하는 요인으로서 버스 폭(신호 전송 경로의 수)이 있다. 이 때문에 패러렐 통신 방식의 경우, 다수의 신호 전송 경로를 고밀도로 설치하게 된다. 이와 같이, 다수의 신호 전송 경로가 고밀도로 설치된 상태에서 신호 전송 거리를 길게 하면, 병주하는 신호 전송 경로 사이에서의 크로스 토크 노이즈의 문제가 발생한다.
한편, 시리얼 통신 방식의 경우, 입출력 회로에는, 시리얼 통신 방식과 패러렐 통신 방식을 변환하는 변환 회로가 필요해져, 회로 구조는 패러렐 통신 방식보다도 복잡해진다. 예를 들어 도 1에 도시하는 반도체 부품(20)을 평면에서 보아, 외부 인터페이스 회로 SIF1의 전유 면적은 내부 인터페이스 회로 SIF2의 전유 면적보다 크다. 변환 회로에서는, 시리얼 통신 방식으로 입력된 신호가 패러렐 통신 방식으로 변환되어 출력되고, 패러렐 통신 방식으로 입력된 신호가 시리얼 통신 방식으로 변환되어 출력된다. 이 변환 회로는 SerDes(Serializer/Deserializer)라 칭해진다.
그러나 시리얼 통신 방식의 경우, 복수의 비트로 구성되는 데이터가 1비트씩 순차적으로 전송되므로, 신호 전송 거리가 길어지더라도 스큐에 의한 동기의 문제는 발생하기 어렵다. 또한 시리얼 통신 방식의 경우, 복수의 신호 전송 경로의 각각의 전송 속도(전송 주파수, 동작 클럭)를 높게 함으로써 데이터 전송 속도를 향상시키므로, 패러렐 통신 방식과 비교하여 신호 전송 경로의 수를 저감시킬 수 있다. 이 때문에, 인접하는 신호 전송 경로 사이에서의 크로스 토크 노이즈의 영향을 저감시키기 위한 대책을 실시하기 쉽다. 예를 들어 신호 전송 경로의 주위에, 고정 전위를 공급 가능한 실드 도체층을 배치하면, 인접하는 신호 전송 경로 사이에서의 크로스 토크 노이즈의 영향을 저감시킬 수 있다.
상기와 같이 패러렐 통신 방식과 시리얼 통신 방식에는 각각 장점이 있으며, 도 1에 도시하는 신호 전송 경로 Lsg2 등 신호 전송 거리가 짧은 부분에서는, 패러렐 통신 방식을 이용함으로써 반도체 장치 PKG1을 소형화할 수 있다. 한편, 신호 전송 경로 Lsg1과 같이 반도체 장치 PKG1의 외부와의 사이에서 신호를 전송하는 부분에서는, 신호 전송 거리가 상대적으로 길어진다. 이 때문에, 신호 전송 경로 Lsg1에는 시리얼 통신 방식을 적용함으로써 안정적으로 신호 전송하는 것이 가능해진다.
예를 들어 반도체 장치 PKG1과 외부 기기 EX1 사이의 데이터 전송 속도를 1.05TB/s(테라비트 매초)로 한 경우에 대하여 생각한다. 도 1에서는, 대표적으로 차동 쌍의 신호 전송 경로 Lsg1, 및 1개의 신호 전송 경로 Lsg2를 도시하고 있다. 차동 쌍의 신호 전송 경로 Lsg1의 전송 속도를 56Gbps(기가비트 매초)로 한 경우, 150쌍의 신호 전송 경로 Lsg1을 설치함으로써 1.05TB/s의 데이터 전송 속도를 실현할 수 있다. 차동 쌍의 신호 전송 경로 Lsg1의 각각은, 쌍으로 되는 2개의 배선 경로에 의하여 구성된다. 따라서 송신용의 신호 전송 경로와 수신용의 신호 전송 경로를 고려하면, 1.05TB/s를 실현하기 위하여 필요한 단자의 수는 150×2×2=600이다. 또한 하나의 신호 전송 경로 Lsg2의 전송 속도를 2Gbps로 한 경우, 4200개의 신호 전송 경로 Lsg2를 설치함으로써 1.05TB/s의 데이터 전송 속도를 실현할 수 있다.
또한 예를 들어 신호 파형의 1파장으로 2비트 분의 데이터를 전송하는 경우, 전송 속도와 주파수의 관계는 2대1로 된다. 따라서 상기 예를 주파수로 환산하면, 신호 전송 경로 Lsg1의 전송 속도가 56Gbps인 경우, 신호 SG1의 신호 파형의 주파수는 28㎓(기가헤르츠)로 된다. 또한 신호 전송 경로 Lsg2의 전송 속도가 2Gbps인 경우, 신호 SG1의 신호 파형의 주파수는 1㎓(기가헤르츠)으로 된다.
상기와 같이 많은 신호 전송 경로 Lsg1을 외부 인터페이스 회로 SIF1에 접속하는 경우, 외부 인터페이스 회로 SIF1의 전유 면적이 증대된다. 이 때문에, 반도체 부품(30)에 모든 신호 전송 경로 Lsg1을 접속하는 경우, 코어 회로 SCR1과 외부 인터페이스 회로 SIF1의 레이아웃상의 제약이 커져, 반도체 부품(30)의 평면적(주면(30t)의 면적)이 커진다. 그러나 본 실시 형태와 같이, 반도체 부품(20)에 다수의 신호 전송 경로 Lsg1 중의 적어도 일부를 접속하고, 반도체 부품(30)의 코어 회로 SCR1이 반도체 부품(20)을 통하여 외부와 신호 전송하는 구조로 하면, 반도체 부품(20) 및 반도체 부품(30)의 각각의 레이아웃을 단순화할 수 있다.
여기서, 반도체 부품(20)과 반도체 부품(30)을 전기적으로 접속하는 방법으로서, 도 28에 도시하는 반도체 장치 PKGh1과 같이, 배선 기판(10) 상에 인터포저(40h)를 탑재하고, 인터포저(40h) 상에 반도체 부품(20)과 반도체 부품(30)을 탑재하는 방법이 생각된다. 반도체 장치 PKGh1의 경우, 반도체 부품(20) 및 반도체 부품(30)의 전체가 인터포저(40h)에 탑재되어 있다. 달리 말하면, 반도체 장치 PKGh1이 갖는 반도체 부품(20) 및 반도체 부품(30)의 각각은 인터포저(40h)를 통하여 배선 기판(10)과 전기적으로 접속되어 있다.
이 때문에, 반도체 장치 PKGh1의 경우, 시리얼 통신 방식으로 신호 SG1이 전송되는 신호 전송 경로 Lsg1의 일부분은 인터포저(40h)를 통과한다. 인터포저(40h)는, 패러렐 통신 방식으로 신호 SG2가 전송되는 신호 전송 경로 Lsg2가 형성되는 배선 부재이다. 이 때문에, 인터포저(40h)에서는, 배선 기판(10)과 비교하여 단면적이 작은 미세한 배선이 고밀도로 배치되어 있다. 달리 말하면, 인터포저(40h)의 배선 설계에 있어서 적용되는 설계 룰은, 배선 기판(10)의 배선 설계에 있어서 적용되는 설계 룰과 비교하여 배선의 두께, 배선 폭, 및 인접하는 배선 간 거리의 설계 기준값이 작다. 예를 들어 도 28에 도시하는 예에서는, 신호 전송 경로 Lsg1의 일부를 구성하는 반도체 부품(20)의 단자 PD1에 접속되는 범프 전극 BPh1의 체적은, 도 1에 도시하는 범프 전극(도전성 부재) BP1의 체적보다 작고 범프 전극(도전성 부재) BP2나 범프 전극(도전성 부재) BP3과 동일한 정도의 체적이다.
이 때문에, 인터포저(40h)가 구비하는 배선 경로의 배선 저항은, 배선 기판(10)이 구비하는 배선 경로의 배선 저항과 비교하여 상대적으로 높다. 이 때문에, 인터포저(40h)에서는 배선 기판(10)과 비교하여 배선 저항에 의한 신호의 손실이 발생하기 쉽다. 또한 복수의 배선 경로의 각각의 임피던스값이 배선 구조에 의한 영향을 받기 쉬워지므로, 신호 전송 경로의 도중에 임피던스 불연속점이 발생하기 쉽다. 그리고 임피던스 불연속점에서는, 신호의 반사에 기인한 전송 손실이 발생한다.
또한 배선 경로의 단면적이 작은 미세한 배선 경로를 이용하여 신호 전송을 행하는 경우의 신호의 손실의 정도는, 전송되는 신호의 파장, 달리 말하면 주파수에 대응하여 변화된다. 즉, 신호 파장이 긴 저주파 신호의 경우, 미세한 배선 경로를 통과할 때 발생하는 손실은 적다. 한편, 신호 파장이 짧은 고주파 신호의 경우, 배선 저항에 의한 손실이나 임피던스 불연속점에서의 반사의 영향을 받기 쉽기 때문에 신호 손실이 커진다. 즉, 도 28에 도시하는 예에서는, 상대적으로 전송 속도가 빠른(달리 말하면 주파수가 높은) 신호 SG1을 전송하는 신호 전송 경로 Lsg1이 인터포저(40h)를 통과할 때 발생하는 신호 손실은, 신호 SG2를 전송하는 신호 전송 경로 Lsg2가 인터포저(40h)를 통과할 때 발생하는 신호 손실보다 크다.
신호 손실이 증대되면 신호 파형의 진폭이 작아진다. 또한 신호 손실이 증대되면 신호 파형에 왜곡이 발생한다. 이 때문에, 신호를 수신하는 측에서의 신호 파형이 흐트러져 통신의 신뢰성이 저하되는 원인으로 된다.
그래서, 본 실시 형태에서는, 도 1에 도시한 바와 같이, 신호 SG1을 전송하는 신호 전송 경로 Lsg1이, 인터포저(40)를 통하지 않고 반도체 부품(20)의 외부 인터페이스 회로 SIF1과 외부 기기 EX1 사이를 전기적으로 접속하도록 구성하였다.
즉, 도 1에 도시한 바와 같이 반도체 장치 PKG1이 갖는 반도체 부품(20)은, 외부(외부 기기 EX1)와의 사이에서 신호를 전송하는 단자 PD1, 및 반도체 부품(30)과의 사이에서 신호 SG2를 전송하는 단자 PD2가 배치된 주면(20t)을 구비한다. 또한 반도체 장치 PKG1이 갖는 반도체 부품(30)은, 반도체 부품(20)과의 사이에서 신호 SG2를 전송하는 단자 PD3이 배치된 주면(30t)을 구비한다. 또한 신호 SG1은 신호 SG2보다 높은 주파수(높은 전송 속도)로 전송된다. 또한 반도체 부품(20)의 단자 PD1은 인터포저(40)를 통하지 않고 또한 범프 전극 BP1을 통하여 배선 기판(10)과 전기적으로 접속된다. 또한 반도체 부품(20)의 단자 PD2와 반도체 부품(30)의 단자 PD3은 인터포저(40)를 통하여 전기적으로 접속되어 있다.
본 실시 형태에 의하면, 시리얼 통신 방식을 이용하여 고속(고주파)으로 신호 SG1을 전송하는 신호 전송 경로 Lsg1이 인터포저(40)를 경유하지 않고 범프 전극 BP1을 통하여 배선 기판(10)에 접속되므로, 고속 전송 경로의 신호 손실을 저감시킬 수 있다. 한편, 반도체 부품(20)과 반도체 부품(30) 사이에서 신호 SG2를 전송하는 신호 전송 경로 Lsg2는, 복수의 배선이 고밀도로 배치되는 인터포저(40)를 경유한다. 이 때문에, 패러렐 통신 방식을 적용하여 신호 전송 경로 Lsg2의 수가 증가하는 경우에도 반도체 장치 PKG1의 평면적의 증가를 억제할 수 있다.
상술한 바와 같이 신호 전송 경로 Lsg2의 전송 속도는, 예를 들어 2Gbps 정도이고, 신호 SG2의 신호 파형의 주파수는 1㎓ 정도이다. 반도체 부품(20)과 반도체 부품(30) 사이를 접속할 정도의 전송 거리로 1㎓ 정도의 주파수의 신호 파형에 의한 신호 전송을 행하는 경우, 인터포저(40)를 경유시키더라도 신호 전송의 파형 품질에 미치는 영향은 적다. 그러나 전송 속도가 10㎓ 이상으로 되면, 고주파 대역의 전송 손실이 증가하고 또한 신호 주기도 짧아진다. 이 때문에 타이밍 마진이 없어지므로, 파형 품질의 열화를 억제할 필요가 있다. 예를 들어 시리얼 통신 방식이더라도 주파수가 1㎓ 정도이면 인터포저(40)를 통하여 신호를 전송할 수 있다. 한편, 10㎓ 이상의 주파수로 신호 전송하는 신호 전송 경로의 경우에는, 도 1에 도시한 바와 같이 인터포저(40)를 경유하지 않는 신호 전송 경로 Lsg1의 구조로 함으로써, 신호 손실을 대폭 저감시킬 수 있고 임피던스 부정합도 억제한 양호한 파형 품질이 얻어진다.
또한 도 1에 도시한 바와 같이, 반도체 부품(20)의 단자 PD2와 반도체 부품(30)의 단자 PD3의 이격 거리는 반도체 부품(20)의 단자 PD1과 반도체 부품(30)의 단자 PD3의 이격 거리보다 작다. 달리 말하면, 평면에서 보아 반도체 부품(20)의 단자 PD2는 반도체 부품(20)의 단자 PD1과 반도체 부품(30)의 단자 PD3 사이에 배치되어 있다. 이 경우, 인터포저(40)를 통하여 신호 SG2가 전송되는 신호 전송 경로 Lsg2의 양 단부인 단자 PD2와 단자 PD3 사이의 전송 거리를 짧게 할 수 있다. 상술한 바와 같이 패러렐 통신 방식의 경우, 전송 거리가 길어지면 스큐에 의한 동기의 문제, 전송 손실 증가의 문제, 또는 크로스 토크 노이즈의 문제가 현재화된다. 따라서 패러렐 통신 방식에 따른 이들 과제를 저감시키는 관점에서는, 단자 PD2와 단자 PD3의 이격 거리를 작게 하여 신호 전송 경로 Lsg2의 전송 거리를 짧게 하는 것이 바람직하다.
또한 신호 전송 경로 Lsg2의 전송 거리를 짧게 하는 관점에서는 이하의 구성이 바람직하다. 즉, 도 1에 도시한 바와 같이, 반도체 부품(20)의 단자 PD2와 반도체 부품(30)의 단자 PD3의 이격 거리는 반도체 부품(20)의 단자 PD1과 단자 PD2의 이격 거리보다 작다. 달리 말하면, 평면에서 보아 반도체 부품(20)의 단자 PD2는 반도체 부품(20)의 단자 PD1보다 반도체 부품(30)의 단자 PD3에 가까운 위치에 배치되어 있다. 이와 같이, 반도체 부품(20)의 단자 PD2와 반도체 부품(30)의 단자 PD3의 이격 거리는 반도체 부품(20)의 단자 PD1과 단자 PD2의 이격 거리보다 작아질 정도까지 신호 전송 경로 Lsg2의 전송 거리를 짧게 하면, 패러렐 통신 방식에 따른 상기 과제를 대폭 저감시킬 수 있다.
또한 도 1에 도시하는 예에서는, 반도체 부품(20) 및 반도체 부품(30)의 각각과 인터포저는 범프 전극을 통하여 전기적으로 접속되어 있다. 상세하게는, 반도체 부품(20)의 단자 PD2는 범프 전극 BP2를 통하여 인터포저(40)와 전기적으로 접속되어 있다. 또한 반도체 부품(30)의 단자 PD3은 범프 전극 BP3을 통하여 인터포저(40)와 전기적으로 접속되어 있다. 범프 전극 BP2 및 범프 전극 BP3의 각각은 후술하는 바와 같이, 예를 들어 땜납 볼, 또는 주상으로 형성된 도전성 부재이다. 이와 같이 범프 전극을 통하여 배선 부재와 반도체 부품을 전기적으로 접속하는 경우, 반도체 부품과 배선 부재 사이의 전송 거리를 짧게 할 수 있는 점에서 바람직하다.
또한 반도체 부품(20)에 접속되는 배선 경로는, 상술한 신호 전송 경로 Lsg1이나 신호 전송 경로 Lsg2 이외의 전송 경로가 접속되어 있어도 된다. 예를 들어 도 1에 도시하는 예에서는, 반도체 부품(20)에는, 접지 전위 VG1을 공급 가능한 단자 PD4 및 단자 PD5가 배치되어 있다. 반도체 부품(20)에는, 외부(도 1에 도시하는 예에서는 전위 공급부 PS1)로부터 접지 전위 VG1을 공급 가능한 배선 경로 Lvg1, 및 반도체 부품(20)과 반도체 부품(30) 사이에서 접지 전위 VG1을 전송 가능한 배선 경로 Lvg2가 접속되어 있다. 도 1에 도시하는 예에서는, 전위 공급부 PS1로부터 단자 PD4를 통하여 외부 인터페이스 회로 SIF1 및 내부 인터페이스 회로 SIF2에 접지 전위 VG1을 공급 가능하다. 또한 단자 PD5는 내부 인터페이스 회로 SIF2에 접속되어 있으며, 접지 전위 VG1은 내부 인터페이스 회로 SIF2를 통하여 단자 PD5에 공급된다.
접지 전위 VG1을 공급 가능한 배선 경로 Lvg1은, 신호 전송 경로 Lsg1의 신호 파형에 대한 참조 전위가 전송되는 레퍼런스 경로로서 이용할 수 있다. 또한 신호 전송 경로 Lsg1의 주위에 접지 전위가 공급되는 배선 경로 Lvg1이 배치되어 있는 경우, 신호 전송 경로 Lsg1로부터 발생하는 노이즈, 또는 신호 전송 경로 Lsg1에 대한 노이즈의 전반을 억제하는 실드 도체로서 이용할 수 있다.
마찬가지로, 반도체 부품(30)과의 사이에서 접지 전위 VG1을 전송 가능한 배선 경로 Lvg2는, 신호 전송 경로 Lsg2의 신호 파형에 대한 참조 전위가 전송되는 레퍼런스 경로로서 이용할 수 있다. 또한 배선 경로 Lvg2는, 신호 전송 경로 Lsg2로부터 발생하는 노이즈, 또는 신호 전송 경로 Lsg2에 대한 노이즈의 전반을 억제하는 실드 도체로서 이용할 수 있다.
또한 반도체 부품(20)의 단자 PD4는 인터포저(40)를 통하지 않고 또한 범프 전극 BP4를 통하여 배선 기판(10)과 전기적으로 접속된다. 또한 반도체 부품(20)의 단자 PD5는 범프 전극 BP5를 통하여 인터포저(40)와 전기적으로 접속되어 있다. 도 1에 도시하는 예에서는, 인터포저(40)의 배선 경로 Lvg2는 반도체 부품(20)을 통하여 배선 기판(10)과 접속되어 있고, 배선 기판(10)과는 직접적으로는 접속되어 있지 않다. 이 경우, 인터포저(40)의 하면(40b)(후술하는 도 5 참조)측에 단자를 설치하지 않아도 된다.
단, 인터포저(40)의 배선 경로 Lvg2에 접지 전위 VG1을 공급하는 방법의 변형예로서, 인터포저(40)와 배선 기판(10) 사이, 즉, 인터포저(40)의 하면(40b)측에 단자를 설치하고, 해당 단자를 통하여 배선 기판(10)과 배선 경로 Lvg2를 직접적으로 접속해도 된다. 배선 기판(10)과 접속된 단자로부터 접지 전위 VG1을 공급하면, 접지 전위 VG1의 공급 경로가 증가하므로 배선 경로 Lvg2의 전위를 안정화시킬 수 있다.
또한 도 1에 도시하는 예에서는, 주면(20t)에 있어서, 반도체 부품(20)의 단자 PD4는 단자 PD1과 단자 PD2 사이에 배치되어 있다. 달리 말하면, 외부와의 사이에서 신호 SG1을 전송하는 단자 PD1은, 단자 PD2 및 단자 PD4와 비교하여 인터포저(40)로부터 떨어진 위치에 배치되어 있다. 도 1에 도시하는 예에서는, 신호 전송 경로 Lsg1은 반도체 부품(30)으로부터 떨어지는 방향을 향하여 인출되어 있다. 이것에 의하여, 다수의 신호 전송 경로 Lsg1을 배치할 공간을 확보할 수 있다.
한편, 반도체 부품(20)에 접지 전위 VG1을 공급하는 단자 PD4가 단자 PD5의 근처에 배치되어 있는 경우, 단자 PD4를 경유하여 단자 PD5에 접지 전위 VG1을 공급할 때 접지 전위 VG1의 공급 경로 거리가 짧아진다. 이것에 의하여 배선 경로 Lvg2의 전위를 안정시킬 수 있다.
단, 배선 경로 Lvg1이, 신호 전송 경로 Lsg1의 신호 파형에 대한 참조 전위가 전송되는 레퍼런스 경로로서 이용되는 경우, 신호 전송 경로 Lsg1과 레퍼런스 경로로서의 배선 경로 Lvg1의 이격 거리가 일정한 것이 바람직하다. 따라서 복수의 단자 PD4 중 일부가 복수의 단자 PD2의 근방에 설치되어 있어도 된다. 예를 들어 반도체 부품(20)의 주면(20t)에 복수의 단자 PD1이 설치되어 있는 경우, 복수의 단자 PD1 사이에 복수의 단자 PD4 중 일부가 설치되어 있어도 된다.
또한 도 1에 도시하는 예에서는, 반도체 부품(20)의 주면(20t)에는, 외부(도 1에 도시하는 예에서는 전위 공급부 PS1)로부터 전원 전위 VD1을 공급 가능한 단자 PD6이 배치되어 있다. 반도체 부품(20)에는, 외부로부터 전원 전위 VD1을 공급 가능한 배선 경로 Lvd1이 접속되어 있다. 반도체 부품(20)의 단자 PD6은 인터포저(40)를 통하지 않고 또한 범프 전극 BP6을 통하여 배선 기판(10)과 전기적으로 접속된다.
전원 전위 VD1은, 예를 들어 반도체 부품(20)의 외부 인터페이스 회로 SIF1 혹은 반도체 부품(20)의 내부 인터페이스 회로 SIF2, 또는 이들 양쪽을 구동하는 구동 전원용의 전위이다. 도 1에 도시한 바와 같이, 인터포저(40)를 통하지 않고 배선 기판(10)으로부터 직접적으로 전원 전위 VD1을 공급함으로써 배선 경로 Lvd1의 임피던스를 저감시킬 수 있으므로, 전원 전위 VD1을 안정화시킬 수 있다.
또한 도 1에 도시하는 예에서는, 주면(20t)에 있어서, 반도체 부품(20)의 단자 PD6은 단자 PD1과 단자 PD2 사이에 배치되어 있다. 달리 말하면, 외부와의 사이에서 신호 SG1을 전송하는 단자 PD1은, 단자 PD2 및 단자 PD6과 비교하여 인터포저(40)로부터 떨어진 위치에 배치되어 있다. 도 1에 도시하는 예에서는, 신호 전송 경로 Lsg1은 반도체 부품(30)으로부터 떨어지는 방향을 향하여 인출되어 있다. 이것에 의하여, 다수의 신호 전송 경로 Lsg1을 배치할 공간을 확보할 수 있다.
또한 도 1에 도시하는 예에서는, 주면(20t)에 있어서, 반도체 부품(20)의 단자 PD6은 단자 PD1과 단자 PD4 사이에 배치되어 있다. 달리 말하면, 반도체 부품(20)에 접지 전위 VG1을 공급하는 단자 PD4는, 단자 PD1 및 단자 PD6과 비교하여 인터포저(40)에 접속되는 단자 PD5에 가까운 위치에 배치되어 있다. 이와 같이 반도체 부품(20)에 전원 전위 VD1을 공급하는 단자 PD4가 단자 PD5의 근처에 배치되어 있는 경우, 단자 PD4를 경유하여 단자 PD5에 접지 전위 VG1을 공급할 때 접지 전위 VG1의 공급 경로 거리가 짧아진다. 이것에 의하여 배선 경로 Lvg2의 전위를 안정시킬 수 있다.
또한 반도체 부품(30)의 코어 회로 SCR1은, 상술한 바와 같이 반도체 부품(20)의 외부 인터페이스 회로 SIF1을 통하여 외부와 통신하므로, 반도체 부품(30)이 인터포저(40)를 통하지 않고 배선 기판(10)과 전기적으로 접속되어 있는지의 여부는 한정되지 않는다. 예를 들어 도 1에 도시하는 예에서는, 반도체 부품(30)에는, 외부(도 1에 도시하는 예에서는 전위 공급부 PS1)로부터 접지 전위 VG1을 공급 가능한 단자 PD7, 및 전원 전위 VD2를 공급 가능한 단자 PD8이 배치되어 있다. 반도체 부품(30)에는, 외부로부터 전원 전위 VD1을 공급 가능한 배선 경로 Lvd2, 및 외부로부터 전원 전위 VD2를 공급 가능한 배선 경로 Lvd2가 접속되어 있다. 반도체 부품(30)의 단자 PD7은 인터포저(40)를 통하지 않고 또한 범프 전극 BP7을 통하여 배선 기판(10)과 전기적으로 접속된다. 또한 반도체 부품(30)의 단자 PD8은 인터포저(40)를 통하지 않고 또한 범프 전극 BP8을 통하여 배선 기판(10)과 전기적으로 접속된다. 전원 전위 VD2는, 예를 들어 반도체 부품(30)의 코어 회로 SCR1 혹은 반도체 부품(30)의 내부 인터페이스 회로 SIF2, 또는 이들 양쪽을 구동하는 구동 전원용의 전위이다. 도 1에 도시한 바와 같이, 인터포저(40)를 통하지 않고 배선 기판(10)으로부터 전원 전위 VD2를 직접적으로 공급함으로써 배선 경로 Lvd2의 임피던스를 저감시킬 수 있으므로, 전원 전위 VD2를 안정화시킬 수 있다.
또한 예를 들어 도 1에 대한 변형예로서, 반도체 부품(30)과 배선 기판(10)을 직접적으로 접속하지 않고, 전원 전위 VD2나 접지 전위 VG1이 인터포저(40)를 통하여 공급되고 있어도 된다.
또한 도 1에 도시하는 예에서는, 반도체 부품은 인터포저(40)에 접속되고, 또한 접지 전위 VG1을 공급 가능한 단자 PD9가 배치되어 있다. 단자 PD9는, 반도체 부품(20)과 반도체 부품(30) 사이에서 접지 전위 VG1을 전송 가능한 배선 경로 Lvg2의 일부를 구성한다. 반도체 부품(20)과 반도체 부품(30) 사이에서 접지 전위 VG1을 전송 가능한 배선 경로 Lvg2는, 신호 전송 경로 Lsg2의 신호 파형에 대한 참조 전위가 전송되는 레퍼런스 경로로서 이용할 수 있다. 또한 배선 경로 Lvg2는, 신호 전송 경로 Lsg2로부터 발생하는 노이즈, 또는 신호 전송 경로 Lsg2에 대한 노이즈의 전반을 억제하는 실드 도체로서 이용할 수 있다.
<반도체 장치의 구조>
다음으로, 도 1에 도시하는 반도체 장치 PKG1의 구조예에 대하여 설명한다. 도 2는, 도 1에 도시하는 반도체 장치의 상면도, 도 3은, 도 2에 도시하는 반도체 장치의 하면도이다. 또한 도 4는, 도 2의 A-A 선을 따른 단면도이다. 또한 도 5는, 도 4에 도시하는 반도체 부품과 인터포저의 접속 부분의 주변을 도시하는 확대 단면도이다. 도 6은, 도 4에 도시하는 복수의 반도체 부품 중, 도 5에 도시하는 반도체 부품과는 다른 반도체 부품과 인터포저의 접속 부분의 주변을 도시하는 확대 단면도이다.
도 3 이후의 각 평면도 및 단면도에서는, 보기 쉽게 하기 위하여 단자 수를 적게 하여 도시하고 있다. 그러나 단자의 수는, 도 3 이후의 각 도면에 도시하는 형태 외에 다양한 변형예가 있다. 예를 들어 도 3에 도시하는 땜납 볼(11)의 수는 도 3에 나타내는 수보다 많아도 된다. 또한 예를 들어 도 1을 이용하여 설명한 바와 같이, 반도체 부품(20)에 150쌍의 차동 쌍의 신호 전송 경로 Lsg1을 설치하는 경우, 신호 SG1을 전송하는 단자 PD1 및 땜납 볼(11)은 600개 이상 필요해진다. 또한 4200개의 신호 전송 경로 Lsg2를 설치하는 경우, 신호 SG2를 전송하는 단자 PD2는 4200개 이상 필요해진다. 또한 상기에 추가하여, 접지 전위 VG1을 공급 가능한 단자 PD4나 전원 전위 VD1을 공급 가능한 단자 PD5를 각각 복수 개씩 설치해도 된다. 또한 도 4에서는, 배선 기판(10) 및 인터포저(40)의 각각이 갖는 복수의 배선 중 일부를 대표적으로 도시하고 있다.
도 2에 도시한 바와 같이, 본 실시 형태의 반도체 장치 PKG1이 갖는 반도체 부품(20) 및 반도체 부품(30)은 각각 배선 기판(10)의 상면(10t) 상에 탑재되어 있다. 도 2에 도시하는 예에서는, 반도체 부품(20)과 반도체 부품(30)은 각각 사각형을 이루며, 평면에서 보아 서로 대향하도록 나란히 배치되어 있다. 또한 도 2에 도시하는 예에서는, 배선 기판(10)은 평면에서 보아 사각형을 이룬다.
도 2나 도 4에 도시하는 예에서는, 반도체 부품(20) 및 반도체 부품(30)은, 예를 들어 실리콘 등의 반도체 재료를 포함하는 반도체 기판, 반도체 기판의 주면에 형성된 복수의 반도체 소자, 반도체 기판의 주면 상에 적층된 배선층, 및 배선 층을 통하여 복수의 반도체 소자와 전기적으로 접속되어 있는 복수의 단자를 구비하는 반도체 칩이다. 그러나 반도체 부품(20) 및 반도체 부품(30)은 반도체 칩에 한정되지는 않으며, 다양한 변형예가 있다. 예를 들어 복수의 반도체 칩이 적층된 반도체 칩 적층체, 또는 반도체 칩이 배선 기판 등의 배선재에 탑재된 반도체 패키지를, 도 2나 도 4에 도시하는 반도체 부품(20) 또는 반도체 부품(30)으로서 사용해도 된다. 또한 변형예로서 후술하는 도 13에 도시하는 반도체 장치 PKG3과 같이, 반도체 부품(20) 및 반도체 부품(30B)에 추가하여 반도체 부품(60)을 더 갖고 있어도 된다.
또한 평면에서 보아 반도체 부품(20)과 반도체 부품(30) 사이에는 인터포저(40)가 배치되어 있다. 상세하게는, 반도체 부품(20)과 반도체 부품(30) 사이에는 인터포저(40) 중 일부분이 배치되어 있고, 인터포저(40)의 다른 일부분은 반도체 부품(20)과 중첩되고, 인터포저(40)의 또 다른 일부분은 반도체 부품(30)과 중첩되어 있다. 인터포저(40)와 반도체 부품(20)이 중첩되어 있는 부분에 있어서, 인터포저(40)와 반도체 부품(20)이 전기적으로 접속되고 인터포저(40)와 반도체 부품(30)이 중첩되어 있는 부분에 있어서, 인터포저(40)와 반도체 부품(30)이 전기적으로 접속되어 있다.
또한 도 2에 도시하는 예에서는, 반도체 부품(20)의 평면적(이면(20b)의 면적)은 반도체 부품(30)의 평면적(이면(30b)의 면적)보다 작다. 도 1을 이용하여 설명한 바와 같이, 반도체 부품(30)은, 연산 처리 회로를 포함하는 코어 회로 SCR1을 구비하고 있다. 코어 회로 SCR1에는 연산 처리 회로 외에, 반도체 장치 PKG1이 구비하는 기능을 실행하기 위하여 필요한 다양한 회로가 포함된다. 예를 들어 수신한 데이터나 송신 전의 데이터를 일시적으로 기억하는 기억 회로 등을 갖고 있어도 된다. 또는 반도체 부품(20)의 외부 인터페이스 회로 SIF1과는 별도로, 반도체 부품(20)을 통하지 않고 외부와의 사이에서 신호를 전송하는 외부 인터페이스 회로를 갖고 있어도 된다. 또한 다양한 회로를 구동하기 위한 전력을 공급하는 회로를 갖고 있어도 된다. 이와 같이, 어떤 장치나 시스템의 동작에 필요한 회로가 하나의 반도체 칩에 집약되어 형성된 반도체 장치를 SoC(System on a Chip)라 칭한다. 반도체 부품(30)의 코어 회로 SCR1에는 복수의 회로가 포함되어 있으므로, 회로의 전유 면적이 커진다. 이 때문에, 도 2에 도시하는 예에서는, 반도체 부품(30)의 평면적이 크게 되어 있다.
한편, 반도체 부품(20)에는, 외부 인터페이스 회로 SIF1이 형성되어 있으며, 주로 외부 기기 EX1과 반도체 부품(20)과의 사이의 신호 전송을 중계하는 중계 부품으로서 기능한다. 접속되는 신호 전송 경로 Lsg1의 수에 따라 상이하지만, 외부 인터페이스 회로 SIF1의 전유 면적은 반도체 부품(30)의 코어 회로 SCR1의 전유 면적보다 작다. 이 때문에, 도 2에 도시하는 예에서는, 반도체 부품(20)의 평면적은 반도체 부품(30)의 평면적보다 작게 되어 있다.
단, 반도체 부품(20) 및 반도체 부품(30)의 평면적에는 다양한 변형예가 있다. 예를 들어 반도체 부품(20)에 코어 회로 SCR1을 형성해도 된다. 이 경우, 반도체 부품(20)의 평면적이 커진다. 또한 반도체 부품(30)에 필요한 회로의 종류가 적은 경우, 반도체 부품(30)의 평면적을 작게 할 수 있다. 이와 같은 경우, 반도체 부품(20) 및 반도체 부품(30)의 각각의 평면적이 동일해지는 경우도 있다. 또는 반도체 부품(20)의 평면적 쪽이 반도체 부품(30)의 평면적보다 커지는 경우도 있다.
또한 도 2에 도시하는 예에서는, 인터포저(40)의 평면적은 반도체 부품(20)의 평면적 및 반도체 부품(30)의 평면적보다 작다. 상술한 바와 같이 패러렐 통신 방식의 경우, 반도체 부품(20)과 반도체 부품(30)을 접속하는 신호 전송 경로 Lsg2(도 1 참조)의 전송 경로 거리를 짧게 하는 것이 바람직하다. 도 2에 도시한 바와 같이 인터포저(40)의 평면적이 작은 경우, 반도체 부품(20)과 반도체 부품(30)을 접속하는 배선 경로의 경로 거리가 짧아진다. 따라서 신호 전송 거리를 짧게 하는 관점에서는, 인터포저(40)의 평면적은 반도체 부품(20)의 평면적 및 반도체 부품(30)의 평면적보다 작은 것이 바람직하다.
단, 인터포저(40)의 평면적에는, 인터포저(40)에 형성되는 신호 전송 경로의 수나 레이아웃에 따라 다양한 변형예가 있다. 예를 들어 배선을 배설할 공간이 증대되면 인터포저(40)의 평면적이 커지는 경우도 있다. 이 경우, 인터포저(40)의 평면적이 반도체 부품(20)이나 반도체 장치(30)의 평면적보다도 커지는 경우도 있다. 인터포저(40)의 평면적이 반도체 부품(20)이나 반도체 장치(30)의 평면적보다도 큰 경우에도, 반도체 부품(20)이, 평면에서 보아 인터포저(40)와 중첩되지 않는 부분을 갖고 있는 것이 바람직하다.
또한 도 4에 도시한 바와 같이, 반도체 부품(20)과 배선 기판(10)은 복수의 범프 전극(도전성 부재)(51)을 통하여 전기적으로 접속되어 있다. 복수의 범프 전극(51)의 각각은, 반도체 부품(20)과 배선 기판(10)을 전기적으로 접속하는 도전성 부재이며, 반도체 부품(20)과 배선 기판(10) 사이에 배치되어 있다. 복수의 범프 전극(51)에는, 도 1에 도시하는 단자 PD1에 접속되는 범프 전극 BP1이 포함된다. 또한 복수의 범프 전극(51)에는, 도 1에 도시하는 단자 PD4에 접속되는 범프 전극 BP4가 포함된다. 또한 복수의 범프 전극(51)에는, 도 1에 도시하는 단자 PD6에 접속되는 범프 전극 BP6이 포함된다.
또한 반도체 부품(30)과 배선 기판(10)은 복수의 범프 전극(도전성 부재)(52)을 통하여 전기적으로 접속되어 있다. 복수의 범프 전극(52)의 각각은, 반도체 부품(30)과 배선 기판(10)을 전기적으로 접속하는 도전성 부재이며, 반도체 부품(30)과 배선 기판(10) 사이에 배치되어 있다. 또한 복수의 범프 전극(52)에는, 도 1에 도시하는 단자 PD7에 접속되는 범프 전극 BP7이 포함된다. 또한 복수의 범프 전극(53)에는, 도 1에 도시하는 단자 PD8에 접속되는 범프 전극 BP8이 포함된다.
본 실시 형태에서는, 반도체 부품(20)은, 반도체 부품(20)의 주면(20t)과 배선 기판(10)의 상면(10t)이 대향한 상태에서, 소위 페이스다운 실장 방식에 의하여 배선 기판(10) 상에 탑재되어 있다. 또한 반도체 부품(30)은, 반도체 부품(30)의 주면(30t)과 배선 기판(10)의 상면(10t)이 대향한 상태에서, 소위 페이스다운 실장 방식에 의하여 배선 기판(10) 상에 탑재되어 있다. 또한 도 4에 도시하는 범프 전극(51) 및 범프 전극(52)의 각각은, 예를 들어 땜납 볼, 또는 주상으로 형성된 금속 부재이다. 범프 전극(51)이나 범프 전극(52)은 반도체 부품(20, 30)과 배선 기판(10) 사이의 좁은 간극(예를 들어 100㎛ 정도)에 협소 피치(예를 들어 중심 간 거리가 150㎛ 내지 200㎛ 정도)로 배열할 수 있다.
도 4에 도시하는 예에서는, 서로 대향하도록 배치되어 있는 반도체 부품(20)의 단자(21)와 배선 기판(10)의 본딩 패드(16)는, 범프 전극(51)을 통하여 전기적으로 접속되어 있다. 또한 서로 대향하도록 배치되어 있는 반도체 부품의 단자(31)와 배선 기판(10)의 본딩 패드(16)는 범프 전극(52)을 통하여 전기적으로 접속되어 있다. 이와 같이 서로 대향한 단자 사이를 범프 전극을 통하여 전기적으로 접속하는 방법을 플립 칩 접속 방식이라 칭한다.
또한 도 4에 도시한 바와 같이 반도체 부품(20)과 인터포저(40), 및 반도체 부품(30)과 인터포저(40)의 각각은 복수의 범프 전극(도전성 부재)(53)을 통하여 전기적으로 접속되어 있다. 복수의 범프 전극(53)의 각각은, 인터포저(40)와 반도체 부품(20) 또는 반도체 부품(30)을 전기적으로 접속하는 도전성 부재이며, 인터포저(40)와 반도체 부품(20) 사이, 및 인터포저(40)와 반도체 부품(30) 사이에 각각 배치되어 있다. 복수의 범프 전극(53)에는, 도 1에 도시하는 단자 PD2에 접속되는 범프 전극 BP2가 포함된다. 또한 복수의 범프 전극(53)에는, 도 1에 도시하는 단자 PD3에 접속되는 범프 전극 BP3이 포함된다. 또한 복수의 범프 전극(53)에는, 도 1에 도시하는 단자 PD5에 접속되는 범프 전극 BP5가 포함된다. 또한 범프 전극(53)은 땜납 볼, 또는 주상으로 형성된 금속 부재이다.
본 실시 형태에서는, 반도체 부품(20)과 인터포저(40), 및 반도체 부품(30)과 인터포저(40)는 각각 플립 칩 접속 방식에 의하여 전기적으로 접속되어 있다. 즉, 도 5에 도시한 바와 같이, 서로 대향하도록 배치되어 있는 반도체 부품(20)의 단자(22)와, 인터포저(40)의 본딩 패드(단자, 중계 기판 단자)(41)는, 범프 전극(53)을 통하여 전기적으로 접속되어 있다. 또한 도 6에 도시한 바와 같이, 서로 대향하도록 배치되어 있는 반도체 부품의 단자(32)와, 인터포저(40)의 본딩 패드(단자, 중계 기판 단자)(42)는, 범프 전극(53)을 통하여 전기적으로 접속되어 있다. 또한 인터포저(40)가 갖는 복수의 본딩 패드(단자, 중계 기판 단자) 중, 도 5에 도시한 바와 같이 반도체 부품(20)과 두께 방향으로 중첩되는 위치에 배치되는 것을 본딩 패드(41)라 칭하고, 도 6에 도시한 바와 같이, 반도체 부품(30)과 두께 방향으로 중첩되는 위치에 배치되는 것을 본딩 패드(42)라 칭한다.
또한 도 5에 도시하는 본딩 패드(41)와 도 6에 도시하는 본딩 패드(42)는, 인터포저(40)가 갖는 배선(43)을 통하여 서로 전기적으로 접속되어 있다. 즉, 도 4에 도시하는 반도체 부품(20)과 반도체 부품(30)은 인터포저(40)의 배선(43)을 통하여 전기적으로 접속되어 있다.
또한 본 실시 형태에서는, 두께 방향(즉, 배선 기판(10)의 상면(10t)에 직교하는 Z 방향)에 있어서, 인터포저(40)는, 반도체 부품(20)과 배선 기판(10) 사이에 위치하는 부분, 및 반도체 부품(30)과 배선 기판(10) 사이에 위치하는 부분을 갖고 있다. 또한 도 5에 도시한 바와 같이, 인터포저(40)의 하면(40b)과 배선 기판(10)의 상면(10t) 사이에는 간극이 띄워져 있으며, 간극에는 수지체(55)가 배치되어 있다. 이와 같이, 반도체 부품(20, 30)과 배선 기판(10) 사이에 인터포저(40)의 일부분이 배치되어 있는 경우, 범프 전극(53)의 높이(도 4에 도시하는 Z 방향의 길이)는 범프 전극(51) 및 범프 전극(52)의 높이(도 4에 도시하는 Z 방향의 길이)보다 작다. 예를 들어 범프 전극(51) 및 범프 전극(52)의 각각의 높이(두께)는 100㎛ 정도이다. 한편, 복수의 범프 전극(53)의 각각의 높이(두께)는 30㎛ 정도이다.
또한 복수의 범프 전극(53)의 각각은, 도 1을 이용하여 설명한 신호 전송 경로 Lsg2의 일부를 구성하므로, 다수의 범프 전극(53)이 고밀도로 배치된다. 복수의 범프 전극(53)의 각각은, 예를 들어 중심 간 거리가 10㎛ 내지 30㎛ 정도의 피치로 배열되어 있다. 이 때문에, 범프 전극(53)의 폭, 즉, 도 5 및 도 6에 나타내는 Z 방향에 직교하는 X 방향에 있어서의 길이는 5㎛ 내지 20㎛ 정도이다. 이 때문에, 범프 전극(53)의 체적은 범프 전극(51)(도 5 참조) 및 범프 전극(52)(도 6 참조)의 체적보다 작다.
또한 도 4에 도시한 바와 같이, 복수의 범프 전극(51), 복수의 범프 전극(52) 및 복수의 범프 전극(53)의 각각은 수지체에 의하여 밀봉되어 있다. 상세하게는, 본 실시 형태에서는, 복수의 범프 전극(51) 및 복수의 범프 전극(52)의 각각은 수지체(55)에 의하여 밀봉되어 있다. 또한 복수의 범프 전극(53)의 각각은 수지체(55)와는 다른 수지체(56)에 의하여 밀봉되어 있다. 수지체(55) 및 수지체(56)의 각각은 범프 전극(51), 범프 전극(52) 및 범프 전극(53)보다 탄성이 낮다.
이 때문에, 예를 들어 반도체 장치 PKG1에 온도 사이클 부하가 인가된 경우에 범프 전극(51), 범프 전극(52), 또는 범프 전극(53)의 근방에 발생하는 응력이 수지체(55) 또는 수지체(56)에 의하여 완화된다. 달리 말하면, 수지체(55) 및 수지체(56)는, 범프 전극(51), 범프 전극(52) 및 범프 전극(53) 중 어느 것에 대하여 응력 집중이 발생하는 것을 억제하는 응력 완화층으로서 기능한다. 그리고 범프 전극(51), 범프 전극(52) 및 범프 전극(53) 중 어느 것에 대하여 응력 집중이 발생하는 것을 억제함으로써, 도 1을 이용하여 설명한 신호 전송 경로 Lsg1이나 신호 전송 경로 Lsg2의 특성 열화 또는 단선을 억제할 수 있다. 즉, 본 실시 형태에 의하면, 신호 전송 경로를 구성하는 복수의 범프 전극의 각각을 수지로 밀봉함으로써 신호 전송 경로의 신뢰성을 향상시킬 수 있다.
또한 본 실시 형태에서는, 범프 전극(51) 및 범프 전극(52)을 밀봉하는 수지체(55)와는 다른 수지체(56)에 의하여 범프 전극(53)을 밀봉하고 있다. 수지체(55) 및 수지체(56)는, 예를 들어 구성 성분이 서로 상이하다. 또는 수지체(55) 및 수지체(56)는, 예를 들어 성분의 혼합 비율이 서로 상이하다. 또는 수지체(55) 및 수지체(56)는, 예를 들어 형성된 타이밍이 상이하며, 수지체(55)와 수지체(56) 사이에, 도 5이나 도 6에 도시한 바와 같은 경계면(56s)이 형성되어 있다. 또는 수지체(55) 및 수지체(56)는 상술한 상위점 중 복수의 상위점을 갖고 있어도 된다. 또한 본 실시 형태에 대한 변형예로서는, 수지체(55와 56)는 동일한 수지 재료여도 된다.
도 4에 도시한 바와 같이, 범프 전극(53)은, 높이나 체적이 범프 전극(51) 및 범프 전극(52)과는 상이하다. 이 때문에, 범프 전극(53)을 수지 밀봉하기 위한 조건과 범프 전극(51) 및 범프 전극(52)을 수지 밀봉하기 위한 조건이 상이하다. 이 때문에, 본 실시 형태와 같이 범프 전극(51) 및 범프 전극(52)을 밀봉하는 수지체(55)와는 다른 수지체(56)에 의하여 범프 전극(53)이 밀봉되어 있으면, 수지체(55) 및 수지체(56)의 상술한 응력 완화 기능을 최적화할 수 있다.
<각 부품의 구성>
다음으로, 반도체 장치 PKG1을 구성하는 주된 부품의 상세한 구조에 대하여 순서대로 설명한다. 도 7은, 도 4에 도시하는 배선 기판이 구비하는 복수의 배선층 중 하나의 층의 배선 레이아웃의 예를 도시하는 확대 평면도이다. 도 8은, 도 2에 도시하는 복수의 반도체 부품의 각각의 주면측의 단자 배열의 예를 도시하는 평면도이다. 도 8에서는, 반도체 부품(20) 및 반도체 부품(30)과 인터포저(40)와의 위치 관계를 나타내기 위하여 인터포저(40)의 윤곽을 2점 쇄선으로 나타내고 있다. 또한 도 9는, 도 4 내지 도 6에 도시하는 인터포저의 상면측의 예를 도시하는 평면도이다. 도 9에서는, 도 5 및 도 6에 도시하는 배선층 M2나 배선층 M3에 배치되어 있는 복수의 배선(43)을 2점 쇄선으로 나타내고 있다.
<배선 기판>
도 4에 도시한 바와 같이 반도체 장치 PKG1의 배선 기판(10)은, 상면(면, 칩 탑재면)(10t)의 반대측에 위치하는 하면(면, 실장면)(10b)을 구비한다. 도 3에 도시한 바와 같이, 반도체 장치 PKG1의 실장면인 배선 기판(10)의 하면(10b)에는, 반도체 장치 PKG1의 외부 단자인 복수의 땜납 볼(외부 단자)(11)이 행렬 형상(어레이 형상, 매트릭스 형상)으로 배치되어 있다. 복수의 땜납 볼(11)의 각각은 랜드(외부 단자)(12)(도 4 참조)에 접속되어 있다.
반도체 장치 PKG1과 같이, 실장면측에 복수의 외부 단자(땜납 볼(11), 랜드(12))가 행렬 형상으로 배치된 반도체 장치를 에어리어 어레이형의 반도체 장치라 칭한다. 에어리어 어레이형의 반도체 장치 PKG1은, 배선 기판(10)의 실장면(하면(10b))측을 외부 단자의 배치 공간으로서 유효 활용할 수 있으므로, 외부 단자 수가 증대되더라도 반도체 장치 PKG1의 실장 면적의 증대를 억제할 수 있는 점에서 바람직하다. 즉, 고기능화, 고집적화에 수반하여 외부 단자 수가 증대되는 반도체 장치 PKG1을 공간을 절약하여 실장할 수 있다.
또한 도 4에 도시한 바와 같이 배선 기판(10)은, 상면(10t)과 하면(10b) 사이에 배치된 측면(10s)을 갖는다. 배선 기판(10)은, 반도체 장치 PKG1과 실장 기판 MB1(도 1 참조) 사이에서 전기 신호나 전위(전원 전위, 기준 전위, 또는 접지 전위)를 전송하는 복수의 배선 경로를 구비하는 기판이다. 배선 기판(10)은, 상면(10t)측과 하면(10b)측을 전기적으로 접속하는 복수의 배선층(도 4에 도시하는 예에서는 8층)을 갖는다. 각 배선층에 설치된 복수의 배선(13)은, 복수의 배선(13) 사이 및 인접하는 배선층 사이를 절연하는 절연층(14)에 덮여 있다.
도 4에 도시하는 배선 기판(10)은, 적층된 복수의 배선층을 구비하는, 소위 다층 배선 기판이다. 도 4에 도시하는 예에서는, 배선 기판(10)은 상면(10t)측으로부터 순서대로 배선층 L1, L2, L3, L4, L5, L6, L7 및 배선층 L8의, 합계 8층의 배선층을 구비한다. 복수의 배선층의 각각은 배선(13) 등의 도체 패턴을 가지며, 인접하는 도체 패턴은 절연층(14)에 의하여 덮여 있다. 단, 배선 기판(10)이 구비하는 배선층의 수는, 도 4에 도시하는 예에 한정되지 않으며, 예를 들어 8층보다도 적어도 되고 8층보다도 많아도 된다.
또한 도 4에 도시하는 예에서는, 배선 기판(10)은, 코어층(코어재, 코어 절연층, 절연층)(14c)를 기재로 하여 코어층(14c)의 상면 및 하면에 각각 복수의 배선층이 적층된 구조로 되어 있다. 코어층(14c)은, 배선 기판(10)의 기재로 되는 절연층이며, 예를 들어 유리 섬유 등의 섬유재에 에폭시 수지 등의 수지재를 함침시킨 절연 재료를 포함한다. 또한 코어층(14c)의 상면 및 하면의 각각에 적층되는 절연층(14)은, 예를 들어 열경화성 수지 등의 유기 절연 재료를 포함한다. 또한 코어층(14c)의 상면 및 하면에 적층되는 복수의 배선층은, 예를 들어 빌드업 공법에 의하여 형성된다. 단, 도 4에 대한 변형예로서, 코어층(14c)을 갖고 있지 않은, 소위 코어리스 기판을 사용해도 된다.
또한 배선 기판(10)은, 각 배선층 사이에 설치되어, 적층된 배선층을 두께 방향으로 접속하는 층간 도전로인 비아 배선(15VW), 및 코어층(14c)을 두께 방향으로 관통하는 도전로인 스루홀 배선(15TW)을 갖는다. 변형예로서 상술한 바와 같이 코어리스 기판을 사용하는 경우에는, 스루홀 배선(15TW)은 갖고 있지 않아도 된다. 또한 배선 기판(10)의 상면(10t)에는 복수의 본딩 패드(기판 단자, 반도체 부품 접속용 단자)(16)가 형성되어 있다.
배선 기판(10)이 갖는 복수의 배선층 중, 최상층의 배선층(가장 상면(10t)측의 배선층 L1)에 설치된 배선(13)은 본딩 패드(16)와 일체로 형성되어 있다. 달리 말하면, 본딩 패드(16)는 배선(13)의 일부로 생각할 수 있다. 또한 본딩 패드(16)와 배선(13)을 구별하여 생각하는 경우에는, 배선 기판(10)의 상면(10t)에 있어서, 절연막(17)으로부터 노출되는 부분을 본딩 패드(16), 절연막(17)에 덮이는 부분을 배선(13)으로서 정의할 수 있다.
또한 배선 기판(10)의 하면(10b)에는 복수의 랜드(외부 단자, 땜납 볼 접속용 패드)(12)가 형성되어 있다. 복수의 랜드(12)의 각각에는 땜납 볼(11)이 접속되어 있으며, 도 1에 도시하는 실장 기판 MB1과 반도체 장치 PKG1는, 도 4에 도시하는 땜납 볼(11)을 통하여 전기적으로 접속된다. 즉, 복수의 땜납 볼(11)은 반도체 장치 PKG1의 외부 접속 단자로서 기능한다.
이들 복수의 땜납 볼(11) 및 복수의 랜드(12)는 배선 기판(10)의 복수의 배선(13)을 통하여 상면(10t)측의 복수의 본딩 패드(16)와 전기적으로 접속되어 있다. 또한 배선 기판(10)이 갖는 복수의 배선층 중, 최하층의 배선층(가장 하면(10b)측의 배선층)에 설치된 배선(13)은 랜드(12)와 일체로 형성되어 있다. 달리 말하면, 랜드(12)는 배선(13)의 일부로 생각할 수 있다. 또한 랜드(12)와 배선(13)을 구별하여 생각하는 경우에는, 배선 기판(10)의 하면(10b)에 있어서, 절연막(17)으로부터 노출되는 부분을 랜드(12), 절연막(17)에 덮이는 부분을 배선(13)으로서 정의할 수 있다.
또한 도 4에 대한 변형예로서, 랜드(12) 자신을 외부 접속 단자로서 기능시키는 경우도 있다. 이 경우, 랜드(12)에 땜납 볼(11)은 접속되지 않으며, 복수의 랜드(12)의 각각은, 배선 기판(10)의 하면(10b)에 있어서, 절연막(17)으로부터 노출된다. 또한 도 4에 대한 다른 변형예로서, 볼 형상의 땜납 볼(11) 대신, 얇은 땜납 막을 접속하고 이 땜납 막을 외부 접속 단자로서 기능시키는 경우도 있다. 또는 노출면에, 예를 들어 도금법에 의하여 형성된 금(Au)막을 형성하고, 이 금막을 외부 접속 단자로 하는 경우도 있다. 또한 외부 접속 단자를 핀 형상(막대 형상)으로 형성하는 경우도 있다.
또한 배선 기판(10)의 상면(10t) 및 하면(10b)은 절연막(솔더 레지스트막)(17)에 의하여 덮여 있다. 배선 기판(10)의 상면(10t)에 형성된 배선(13)은 절연막(17)에 덮여 있다. 절연막(17)에는 개구부가 형성되며, 이 개구부에 있어서, 복수의 본딩 패드(16)의 적어도 일부(본딩 영역)가 절연막(17)으로부터 노출되어 있다. 또한 배선 기판(10)의 하면(10b)에 형성된 배선(13)은 절연막(17)에 덮여 있다. 절연막(17)에는 개구부가 형성되며, 이 개구부에 있어서, 복수의 랜드(12)의 적어도 일부(땜납 볼(11)과의 접합부)가 절연막(17)으로부터 노출되어 있다.
또한 본 실시 형태에서는, 도 1에 도시하는 신호 전송 경로 Lsg1에는 차동 신호가 전송된다. 차동 신호는, 쌍을 이루는 2개의 배선 경로에 서로 반대의 위상의 신호가 전송된다. 도 7에 도시한 바와 같이 신호 전송 경로 Lsg1은, 차동 쌍을 이루는 차동 신호 전송 경로 DSp 및 차동 신호 전송 경로 DSn에 의하여 구성된다. 차동 쌍을 구성하는 차동 신호 전송 경로 DSp 및 차동 신호 전송 경로 DSn은 가능한 한 등간격인 것이 바람직하다. 이 때문에, 차동 신호 전송 경로 DSp 및 차동 신호 전송 경로 DSn의 각각을 구성하는 배선(13)은 서로 따르도록 연장되어 있다. 또한 차동 쌍을 구성하는 차동 신호 전송 경로 DSp 및 차동 신호 전송 경로 DSn의 배선 경로 거리는 등장화되는 것이 바람직하다. 이 때문에, 차동 신호 전송 경로 DSp 및 차동 신호 전송 경로 DSn의 각각을 구성하는 비아 배선(15VW) 및 배선(13)의 각각은, 차동 신호 전송 경로 DSp와 차동 신호 전송 경로 DSn의 경로 거리가 등거리로 되도록 레이아웃되어 있다.
또한 도 7에 도시하는 예에서는, 신호 전송 경로 Lsg1을 구성하는 도체 패턴(배선(13) 및 비아 배선(15VW))의 주위는, 평면에서 보아, 접지 전위 VG1을 공급 가능한 배선 경로 Lvg1에 둘러싸여 있다. 배선 경로 Lvg1은, 배선(13)보다도 면적이 큰 도체 패턴인 도체 플레인(13P)에 의하여 구성되어 있다. 이와 같이, 신호 전송 경로 Lsg1의 주위에 접지 전위가 공급되는 배선 경로 Lvg1의 일부인 도체 플레인(13P)은, 신호 전송 경로 Lsg1로부터 발생하는 노이즈, 또는 신호 전송 경로 Lsg1에 대한 노이즈의 전반을 억제하는 실드 도체로서 이용할 수 있다. 또한 신호 전송 경로 Lsg1의 배선 경로를 따라 신호 전송 경로 Lsg1의 주위에, 접지 전위가 공급되는 배선 경로 Lvg1이 설치되어 있다. 이 때문에, 신호 전송 경로 Lsg1의 주위에 접지 전위가 공급되는 배선 경로 Lvg1의 일부인 도체 플레인(13P)은, 신호 전송 경로 Lsg1의 신호 파형에 대한 참조 전위가 전송되는 레퍼런스 경로로서 이용할 수 있다.
<반도체 부품>
도 5에 도시한 바와 같이 반도체 부품(20)은, 주면(23t)을 갖는 반도체 기판(기재)(23)과, 주면(23t)와 주면(20t) 사이에 배치된 배선층(24)을 갖는다. 또한 도 6에 도시한 바와 같이 반도체 부품(30)은, 주면(33t)을 갖는 반도체 기판(기재)(33)과, 주면(33t)과 주면(30t) 사이에 배치된 배선층(34)을 갖는다. 또한 도 5 및 도 6에서는, 보기 쉽게 하기 위하여 하나의 층의 배선층(24, 34)을 도시하고 있지만, 배선층(24, 34)에는, 인터포저(40)의 배선층 M1, M2, M3과 동일한 정도 이하의 두께를 구비하는 복수의 배선층이 적층되어 있다. 또한 보기 쉽게 하기 위하여 도시는 생략하지만, 복수의 배선층(24, 34)의 각각에는 복수의 배선이 형성되어 있다. 또한 복수의 배선은, 복수의 배선 사이 및 인접하는 배선층 사이를 절연하는 절연층에 덮여 있다. 절연층은, 예를 들어 산화규소(SiO) 등의 반도체 재료의 산화물을 포함하는 무기 절연층이다.
또한 복수의 반도체 부품(20, 30)의 각각이 구비하는 반도체 기판(23, 33)의 주면(23t, 33t)에는, 예를 들어 트랜지스터 소자 또는 다이오드 소자 등의 복수의 반도체 소자가 형성되어 있다. 도 5에 도시하는 반도체 부품(20)에서는, 복수의 반도체 소자는, 배선층(24)의 복수의 배선을 통하여, 주면(20t)측에 형성된 복수의 단자(21) 및 복수의 단자(22)와 전기적으로 접속되어 있다. 또한 도 6에 도시하는 반도체 부품(30)에서는, 복수의 반도체 소자는, 배선층(34)의 복수의 배선을 통하여, 주면(30t)측에 형성된 복수의 단자(31) 및 복수의 단자(32)와 전기적으로 접속되어 있다.
또한 도 5에 도시하는 반도체 부품(20)의 배선층(24) 상에는 복수의 단자(전극, 부품 전극, 패드)(21) 및 복수의 단자(전극, 부품 전극, 패드)(22)가 형성되어 있다. 복수의 단자(21)의 각각은 범프 전극(51)을 통하여 배선 기판(10)의 본딩 패드(16)와 전기적으로 접속되는 단자이다. 또한 복수의 단자(22)의 각각은 범프 전극(53)을 통하여 인터포저(40)의 본딩 패드(41)와 전기적으로 접속되는 단자이다. 복수의 단자(21) 및 복수의 단자(22)의 각각의 일부분은, 반도체 부품(20)의 주면(20t)에 있어서, 보호 절연막인 패시베이션막(25)으로부터 노출되어 있다. 범프 전극(51)은 단자(21) 중, 패시베이션막(25)으로부터 노출되는 부분에 접합되어 있다.
또한 도 6에 도시하는 반도체 부품(30)의 배선층(34) 상에는 복수의 단자(전극, 부품 전극, 패드)(31) 및 복수의 단자(전극, 부품 전극, 패드)(32)가 형성되어 있다. 복수의 단자(31)의 각각은 범프 전극(52)을 통하여 배선 기판(10)의 본딩 패드(16)와 전기적으로 접속되는 단자이다. 또한 복수의 단자(32)의 각각은 범프 전극(53)을 통하여 인터포저(40)의 본딩 패드(42)와 전기적으로 접속되는 단자이다. 복수의 단자(31) 및 복수의 단자(32)의 각각의 일부분은, 반도체 부품(30)의 주면(30t)에 있어서, 보호 절연막인 패시베이션막(35)으로부터 노출되어 있다. 범프 전극(52)은 단자(31) 중, 패시베이션막(35)으로부터 노출되는 부분에 접합되어 있다.
도 8에 도시한 바와 같이, 복수의 단자(22)의 각각은 복수의 단자(21)보다 반도체 부품(30)의 단자(32)에 가까운 위치에 배치되어 있다. 또한 복수의 단자(32)의 각각은 복수의 단자(31)보다 반도체 부품(20)의 단자(22)에 가까운 위치에 배치되어 있다. 인터포저(40)를 통하여 전기적으로 접속되는 단자(22)와 단자(32)의 이격 거리를 작게 함으로써, 인터포저(40) 내에서의 전송 경로 거리를 저감시킬 수 있다.
도 8에 도시하는 예에서는, 반도체 부품(20)이 갖는 복수의 단자(21)에는, 도 1을 이용하여 설명한 단자 PD1, 단자 PD4 및 단자 PD6이 각각 복수 개씩 포함된다. 또한 반도체 부품(20)이 갖는 복수의 단자(22)에는, 도 1을 이용하여 설명한 단자 PD2 및 단자 PD5가 각각 복수 개씩 포함된다. 또한 반도체 부품(30)이 갖는 복수의 단자(31)에는, 도 1을 이용하여 설명한 단자 PD7 및 단자 PD8이 각각 복수 개씩 포함된다. 또한 반도체 부품(30)이 갖는 복수의 단자(32)에는, 도 1을 이용하여 설명한 복수의 단자 PD2가 포함된다.
단자 PD1은, 외부(도 1에 도시하는 외부 기기 EX1)와의 사이에서 신호를 전송하는 단자이다. 복수의 단자 PD1은 도 8에 도시한 바와 같이, 반도체 부품(20)의 주면(20t)에 있어서, 반도체 부품(30) 또는 인터포저(40)까지의 거리가, 다른 단자와 비교하여 상대적으로 멀어지는 위치에 배치되어 있다. 달리 말하면, 반도체 부품(20)의 주면(20t)은, 반도체 부품(30)과 대향하는 변(20s1) 및 변(20s1)의 반대측 변(20s2)을 가지며, 복수의 단자 PD1의 각각은 변(20s1)보다 변(20s2)의 근처에 배치되어 있다. 이것에 의하여, 도 1을 이용하여 설명한 바와 같이, 복수의 단자 PD1의 각각에 접속되는 신호 전송 경로 Lsg1을 배치할 공간이 확보되므로, 신호 전송 경로 Lsg1의 배선 레이아웃이 용이해진다.
또한 단자 PD2는, 반도체 부품(30)과의 사이에서 신호를 전송하는 단자이다. 복수의 단자 PD2는 도 8에 도시한 바와 같이, 반도체 부품(20)의 주면(20t)에 있어서, 반도체 부품(30)까지의 거리가, 다른 단자와 비교하여 상대적으로 가까워지는 위치에 배치되어 있다. 달리 말하면, 복수의 단자 PD1의 각각은, 반도체 부품(20)의 주면(20t)의 변(20s2)보다 변(20s1)의 근처에 배치되어 있다. 도 8에 도시하는 예에서는, 평면에서 보아 복수의 단자 PD2의 각각은 반도체 부품(20)의 복수의 단자 PD1과 반도체 부품(30)의 복수의 단자 PD3 사이에 배치되어 있다. 이것에 의하여, 도 1을 이용하여 설명한 바와 같이, 복수의 단자 PD2의 각각에 접속되는 신호 전송 경로 Lsg2의 전송 거리를 짧게 할 수 있다. 그리고 패러렐 통신 방식으로 신호가 전송되는 신호 전송 경로 Lsg2의 전송 거리를 짧게 함으로써, 스큐에 의한 동기의 문제, 전송 손실 증가의 문제, 또는 크로스 토크 노이즈의 문제 등을 억제할 수 있다.
또한 도 8에 도시하는 예에서는, 평면에서 보아 반도체 부품(20)의 복수의 단자 PD2의 각각은 반도체 부품(20)의 복수의 단자 PD1보다 반도체 부품(20)의 복수의 단자 PD3에 가까운 위치에 배치되어 있다. 반도체 부품(20)의 단자 PD2와 반도체 부품(30)의 단자 PD3의 이격 거리가 작아질수록, 도 1에 도시하는 신호 전송 경로 Lsg2의 전송 거리를 짧게 할 수 있다. 그리고 신호 전송 경로 Lsg2의 전송 거리를 짧게 함으로써, 스큐에 의한 동기의 문제, 전송 손실 증가의 문제, 또는 크로스 토크 노이즈의 문제 등을 억제할 수 있다.
또한 단자 PD4 및 단자 PD5의 각각은 접지 전위 VG1을 공급 가능한 단자이다. 도 8에 도시하는 예에서는, 평면에서 보아 복수의 단자 PD4의 각각은 복수의 단자 PD1과 복수의 단자 PD5 사이에 배치되어 있다. 도 1을 이용하여 설명한 바와 같이, 반도체 부품(20)에 접지 전위 VG1을 공급하는 단자 PD4가 단자 PD5의 근처에 배치되어 있는 경우, 단자 PD4를 경유하여 단자 PD5에 접지 전위 VG1을 공급할 때 접지 전위 VG1의 공급 경로 거리가 짧아진다. 이것에 의하여 배선 경로 Lvg2의 전위를 안정시킬 수 있다.
단, 도 1을 이용하여 설명한 바와 같이 배선 경로 Lvg1이, 신호 전송 경로 Lsg1의 신호 파형에 대한 참조 전위가 전송되는 레퍼런스 경로로서 이용되는 경우, 신호 전송 경로 Lsg1과 레퍼런스 경로로서의 배선 경로 Lvg1의 이격 거리가 일정한 것이 바람직하다. 따라서 복수의 단자 PD4 중 일부가 복수의 단자 PD2의 근방에 설치되어 있어도 된다. 예를 들어 반도체 부품(20)의 주면(20t)에 복수의 단자 PD1이 설치되어 있는 경우, 복수의 단자 PD1 사이에 복수의 단자 PD4 중 일부가 설치되어 있어도 된다.
또한 도 8에 도시하는 예에서는, 반도체 부품(20)의 주면(20t)에 있어서, 변(20s2)측으로부터 X 방향을 따라 순서대로 복수의 단자 PD5 및 복수의 단자 PD2가 배치되어 있다. 이 경우, 복수의 단자 PD2를 변(20s1)에 근접시켜 배치할 수 있으므로, 도 1에 도시하는 신호 전송 경로 Lsg2의 전송 거리를 짧게 할 수 있다.
단, 도 1에 도시하는 배선 경로 Lvg2가, 신호 전송 경로 Lsg2의 신호 파형에 대한 참조 전위가 전송되는 레퍼런스 경로로서 이용되는 경우, 신호 전송 경로 Lsg2과 레퍼런스 경로로서의 배선 경로 Lvg2의 이격 거리가 일정한 것이 바람직하다. 따라서 복수의 단자 PD5 중 일부가 복수의 단자 PD2의 근방에 설치되어 있어도 된다. 예를 들어 반도체 부품(20)의 주면(20t)에 복수의 단자 PD2가 설치되어 있는 경우, 복수의 단자 PD2 사이에 복수의 단자 PD5 중 일부가 설치되어 있어도 된다.
또한 단자 PD6은 전원 전위 VD1을 공급 가능한 단자이다. 도 8에 도시하는 예에서는, 평면에서 보아 반도체 부품(20)의 복수의 단자 PD6은 복수의 단자 PD1과 복수의 단자 PD2 사이에 배치되어 있다. 이와 같이 복수의 단자 PD6이 복수의 단자 PD1과 복수의 단자 PD2 사이에 배치되어 있는 경우, 주면(20t)의 변(20s2)측에는 단자 PD1을 우선적으로 배치할 수 있고, 주면(20t)의 변(20s1)측에는 단자 PD2를 우선적으로 배치할 수 있다.
또한 도 8에 도시하는 예에서는, 평면에서 보아 반도체 부품(20)의 복수의 단자 PD6은 복수의 단자 PD1과 복수의 단자 PD4 사이에 배치되어 있다. 도 1을 이용하여 설명한 바와 같이, 반도체 부품(20)에 전원 전위 VD1을 공급하는 단자 PD4가 단자 PD5의 근처에 배치되어 있는 경우, 단자 PD4를 경유하여 단자 PD5에 접지 전위 VG1을 공급할 때 접지 전위 VG1의 공급 경로 거리가 짧아진다. 이것에 의하여 배선 경로 Lvg2의 전위를 안정시킬 수 있다.
또한 도 8에서는, 단자(21), 단자(22), 단자(31) 및 단자(32)의 각각의 배열에 대하여 예시적으로 도시하고 있다. 도 4에 도시한 바와 같이 범프 전극(51)은 단자(21)와 대향하는 위치에 접속된다. 또한 범프 전극(52)은 단자(31)와 대향하는 위치에 접속된다. 또한 범프 전극(53)은 단자(22)(도 5 참조) 또는 단자(32)(도 6 참조)와 대향하는 위치에 접속된다. 따라서 도 8에 도시하는 단자(21), 단자(22), 단자(31) 및 단자(32)의 레이아웃은, 도 4에 도시하는 범프 전극(51), 범프 전극(52) 및 범프 전극(53)의, 평면에서 본 레이아웃으로 간주할 수 있다.
<인터포저>
도 4에 도시한 바와 같이 인터포저(40)는, 반도체 부품(20)에 접속되는 복수의 본딩 패드(41)(도 5 참조) 및 반도체 부품(30)에 접속되는 복수의 본딩 패드(42)(도 6 참조)가 배치된 상면(면, 중계 단자 배치면)(40t), 상면(40t)과는 반대측의 하면(면, 이면)(40b), 및 상면(40t)과 하면(40b) 사이에 배치된 측면(40s)(도 5 및 도 6 참조)을 갖는다. 또한 인터포저(40)는 도 2 및 도 8에 도시한 바와 같이, 평면에서 보아 사각형의 외형 형상을 이룬다.
도 5 및 도 6에 도시한 바와 같이 인터포저(40)는, 주면(44t)를 갖는 반도체 기판(기재)(44)과, 주면(44t)과 상면(40t) 사이에 배치된 복수의 배선층을 갖는다. 도 5 및 도 6에 도시하는 예에서는, 인터포저(40)는 상면(40t)측으로부터 순서대로 배선층 M1, M2 및 배선층 M3의, 합계 3층의 배선층을 구비한다. 단, 인터포저(40)가 구비하는 배선층의 수는, 도 5에 도시하는 예에 한정되지 않으며, 예를 들어 3층보다도 적어도 되고 3층보다 많아도 된다.
복수의 배선층의 각각은 배선(43) 등의 복수의 도체 패턴을 가지며, 도체 패턴의 각각은, 복수의 배선 사이 및 인접하는 배선층 사이를 절연하는 절연층(45)에 의하여 덮여 있다. 절연층(45)은, 예를 들어 산화규소(SiO) 등의 반도체 재료의 산화물을 포함하는 무기 절연층이다. 또한 복수의 배선층 중, 최상층(상면(40t)에 가장 가까운 층)에 형성된 배선층 M1에는 복수의 본딩 패드(41)(도 5 참조) 및 복수의 본딩 패드(42)(도 6 참조)가 배치되어 있다. 배선층 M1은 절연층(45) 상에 형성되며, 보호 절연막인 패시베이션막(46)에 덮여 있다.
도 9에 도시한 바와 같이, 복수의 본딩 패드(41) 및 복수의 본딩 패드(42)의 각각의 일부분은, 패시베이션막(46)에 형성된 개구부에 있어서 패시베이션막(46)으로부터 노출되어 있다. 도 5 및 도 6에 도시하는 범프 전극(52)은, 본딩 패드(41)(도 5 참조) 및 본딩 패드(42)(도 6 참조)의 각각에 있어서, 패시베이션막(46)으로부터 노출되는 부분에 접합되어 있다.
또한 복수의 본딩 패드(41)와 복수의 본딩 패드(42)는 복수의 배선(43)을 통하여 각각 전기적으로 접속되어 있다. 복수의 본딩 패드(41), 복수의 본딩 패드(42), 및 이들을 전기적으로 접속하는 복수의 배선(43)에 의하여 구성되는, 복수의 배선 경로에는, 도 1을 이용하여 설명한 복수의 신호 전송 경로 Lsg2가 포함된다. 또한 복수의 본딩 패드(41), 복수의 본딩 패드(42), 및 이들을 전기적으로 접속하는 복수의 배선(43)에 의하여 구성되는, 복수의 배선 경로에는, 도 1을 이용하여 설명한 배선 경로 Lvg2가 포함된다.
본 실시 형태와 같이, 반도체 기판(44)의 주면(44t) 상에 설치한 배선층에 복수의 도체 패턴을 형성하는 기술은, 반도체 웨이퍼에 집적 회로를 형성하는 기술을 이용할 수 있으므로, 복수의 배선(43)의 배선 폭이나 배치 간격을 용이하게 작게 할 수 있다. 또한 반도체 웨이퍼를 이용하여 인터포저(40)를 형성하면 다수의 인터포저(40)를 일괄하여 제조할 수 있으므로 제조 효율이 좋다.
<범프 전극>
도 10은, 도 5 및 도 6에 도시하는 반도체 부품과 인터포저를 전기적으로 접속하는 범프 전극의 확대 단면도이다. 또한 도 11은, 도 5 및 도 6에 도시하는 반도체 부품과 배선 기판을 전기적으로 접속하는 범프 전극의 확대 단면도이다.
본 실시 형태의 예에서는, 도 4에 도시하는 범프 전극(51), 범프 전극(52) 및 범프 전극(53) 중, 반도체 부품(20) 또는 반도체 부품(30)과 인터포저(40)를 전기적으로 접속하는 범프 전극(53)은, 예를 들어 도 10에 도시한 바와 같이 도체 기둥(53A)과 땜납층(53B)을 갖고 있다. 도체 기둥(53A)은, 예를 들어 구리(Cu)나 니켈(Ni) 등의 금속 재료를 주성분으로 하는 범프 전극(53)의 일부분이며, 필러 범프라 칭해진다. 도체 기둥(53A)의 폭(주면(20t) 또는 주면(30t)의 연장 방향을 따른 평면 방향(도 10에서는 X 방향)에 있어서의 길이)은, 도체 기둥(53A)의 높이(평면 방향에 직교하는 두께 방향(도 10에서는 Z 방향)의 길이)보다 작다. 도체 기둥(53A)은, 예를 들어 도시하지 않은 마스크에 형성된 개구부 내에 도체를 성막, 도금, 또는 인쇄 등의 방법에 의하여 형성된다. 이 때문에, 예를 들어 반도체 웨이퍼에 집적 회로를 형성할 때 이용하는 포토리소그래피 기술을 이용하면, 좁은 배치 간격으로 다수의 도체 기둥(53A)를 형성할 수 있다.
또한 땜납층(53B)은, 도체 기둥(53A)과 접속 대상의 단자(도 10에서는 단자(22) 또는 단자(23))를 전기적으로 접속하는 도전성의 접속 부재이며, 도체 기둥(53A)의 상면(53t) 및 하면(53b) 중 적어도 한쪽에 접속되어 있다. 도 10에 도시하는 예에서는, 땜납층(53B)은 도체 기둥(53A)의 상면(53t)에 접합되고, 도체 기둥(53A)의 하면(53b)은 본딩 패드(41)(또는 본딩 패드(42))에 접합되어 있다. 인터포저(40)에 범프 전극(53)을 형성한 후, 인터포저(40)에 형성된 범프 전극(53)과 반도체 부품(20)(또는 반도체 부품(30))을 접속하면, 도 10에 도시하는 형상으로 된다.
또한 범프 전극(53)의 구조에는 다양한 변형예를 적용 가능하다. 예를 들어 땜납층(53B)이 도체 기둥(53A)의 하면(53b)에 접합되고, 도체 기둥(53A)의 상면(53t)이 단자(22)(또는 단자(32))에 접합되어 있어도 된다. 또한 예를 들어 도 11에 도시하는 범프 전극(51, 52)과 같이 범프 전극(53)이 땜납 재료에 의하여 형성되어 있어도 된다.
또한 본 실시 형태의 예에서는, 도 4에 도시하는 범프 전극(51), 범프 전극(52) 및 범프 전극(53) 중, 반도체 부품(20) 또는 반도체 부품(30)과 배선 기판(10)을 전기적으로 접속하는 범프 전극(51) 및 범프 전극(52)은, 예를 들어 도 11에 도시한 바와 같이, 볼 형상으로 형성된 땜납 재료을 포함한다. 땜납 재료를 포함하는 범프 전극(51) 및 범프 전극(52)은 땜납 볼이라 칭해진다.
땜납 볼로 형성된 범프 전극(51) 및 범프 전극(52)은, 도체 기둥(53A)과 비교하여 가열했을 때 변형되기 쉬운 특성을 구비하고 있다. 이 때문에, 복수의 단자(21)와 복수의 본딩 패드(16)의 이격 거리에 변동이 있더라도, 땜납 볼이 변형됨으로써 복수의 단자(21)와 복수의 본딩 패드(16)의 각각을 접속시킬 수 있다. 달리 말하면, 땜납 볼을 포함하는 범프 전극은, 도체 기둥을 포함하는 범프 전극과 비교하여 복수의 단자 사이 거리에 변동에 대한 허용 마진이 크다. 본 실시 형태에서는, 도 5 및 도 6에 도시한 바와 같이, 두께 방향에 있어서, 반도체 부품(20)과 배선 기판(10) 사이, 및 반도체 부품(30)과 배선 기판(10) 사이의 각각에 인터포저(40)의 일부분이 배치되어 있다. 이 때문에, 도 11에 도시하는 단자(21)와 본딩 패드(16)의 이격 거리, 또는 단자(31)와 본딩 패드(16)의 이격 거리는 인터포저(40)의 두께보다는 크다. 그리고 단자 사이의 이격 거리가 커지면 복수의 단자 사이 거리에 변동이 발생하기 쉬우므로, 땜납 볼을 포함하는 범프 전극(51) 및 범프 전극(52)을 통하여 반도체 부품(20) 또는 반도체 부품(30)과 배선 기판(10)을 전기적으로 접속하는 방법이 유효하다.
단, 범프 전극(51) 및 범프 전극(52)의 구조에는 다양한 변형예를 적용 가능하다. 예를 들어 도 10에 도시하는 범프 전극(53)과 마찬가지로 도체 기둥(53A)과 땜납층(53B)을 구비한 구조로 해도 된다. 이 경우, 땜납 볼을 이용하는 경우와 비교하여, 다수의 범프 전극(51, 52)을 작은 배치 간격으로 배열할 수 있다. 이 때문에, 범프 전극(51) 및 범프 전극(52)의 수를 증가시키더라도 반도체 장치 PKG1(도 4 참조)의 대형화를 억제할 수 있다.
<변형예>
본 실시 형태에서는 실시 형태의 설명 중에도 복수의 변형예에 대하여 설명했는데, 이하에서는 상기 이외의 변형예에 대하여 설명한다.
<변형예 1>
도 12는, 도 1에 대한 변형예인 반도체 장치의 구성예를 모식적으로 도시하는 설명도이다. 도 12에 도시하는 반도체 장치 PKG2는, 도 1에 도시하는 반도체 부품(30)에 대한 변형예인 반도체 부품(30A)이 코어 회로 SCR1에 추가하여 외부 인터페이스 회로 SIF3을 갖고 있는 점에서, 도 1에 도시하는 반도체 장치 PKG1과 상이하다.
도 1에서는, 반도체 부품(30)의 코어 회로 SCR1에 포함되는 연산 처리 회로가 반도체 부품(20)의 외부 인터페이스 회로 SIF1을 통하여 외부와 통신하는 예에 대하여 설명하였다. 그러나 도 12에 도시하는 반도체 장치 PKG2와 같이, 반도체 부품(30A)이 외부 인터페이스 회로 SIF3을 구비하고 있어도 된다. 예를 들어 코어 회로 SCR1에는, 연산 처리 회로를 포함하는 복수의 회로가 포함되어 있으므로, 복수의 연산 처리 회로를 구비하고 있어도 된다. 이 경우, 도 12에 도시한 바와 같이, 복수의 코어 회로 SCR1이 구비하는 복수의 연산 처리 회로 중 일부는, 반도체 부품(30A)의 주면(30t)에 배치된 단자 PD9를 통하여 외부(도 1에 도시하는 예에서는 외부 기기 EX2)와의 사이에서 신호 SG3을 전송해도 된다.
신호 전송 경로 Lsg3을 이용하여 외부 기기 EX2와 외부 인터페이스 회로 SIF3 사이에서 신호 SG3을 전송하는 방식은, 신호 전송 경로 Lsg1과 마찬가지로 시리얼 통신 방식이 바람직하다. 이 경우, 신호 SG3은 신호 SG2보다 높은 주파수(높은 전송 속도)로 전송된다. 따라서 또한 반도체 부품(30A)의 단자 PD9는 인터포저(40)를 통하지 않고 또한 범프 전극 BP9를 통하여 배선 기판(10)과 전기적으로 접속되는 것이 바람직하다. 이것에 의하여 고속 전송 경로인 신호 전송 경로 Lsg3에서의 신호 손실을 저감시킬 수 있다.
또한 신호 전송 경로 Lsg3의 수가 증가하면, 외부 인터페이스 회로 SIF3의 전유 면적이 증가하게 되어 반도체 부품(30)의 면적이 증대된다. 따라서 반도체 장치 PKG2에 복수의 신호 전송 경로 Lsg1과 복수의 신호 전송 경로 Lsg3이 접속되어 있는 경우, 신호 전송 경로 Lsg3의 수는 신호 전송 경로 Lsg1의 수보다 적은 것이 바람직하다. 달리 말하면, 반도체 부품(20)의 주면(20t)에 복수의 단자 PD1이 배치되고, 반도체 부품(30A)의 주면(30t)에 복수의 단자 PD9가 배치되어 있는 경우, 단자 PD9의 수는 단자 PD1의 수보다 적은 것이 바람직하다. 이것에 의하여 반도체 장치 PKG2의 대형화를 억제할 수 있다.
도 12에 도시하는 반도체 장치 PKG2는, 상술한 상위점 이외에는 도 1 내지 도 11을 이용하여 설명한 반도체 장치 PKG1과 마찬가지이다. 또한 도 12에 도시하는 반도체 부품(30A)은, 상술한 상위점을 제외하면 도 1 내지 도 11을 이용하여 설명한 반도체 부품(30)과 마찬가지이다. 이 때문에, 상기 상위점 이외에는 상기 반도체 부품(30)을 반도체 부품(30A)으로 치환하여 적용 가능하고, 상기 반도체 장치 PKG1을 반도체 장치 PKG2으로 치환하여 적용 가능하므로, 중복되는 설명은 생략한다.
<변형예 2>
또한 도 1에서는, 배선 기판(10)에 탑재되는 반도체 부품의 수가 2개인 경우의 실시 형태에 대하여 설명했지만, 배선 기판(10) 상에 탑재되는 반도체 부품의 수는 3개 이상이어도 된다. 예를 들어 도 13에 도시하는 반도체 장치 PKG3은, 배선 기판(10)의 상면(10t) 상에는 반도체 부품(20), 반도체 부품(30B) 및 반도체 부품(60)이 탑재되어 있다. 도 13은, 도 1에 대한 다른 변형예인 반도체 장치의 구성예를 모식적으로 도시하는 설명도이다. 또한 도 14는, 도 13에 도시하는 메모리 패키지에 접속된 인터포저의 주변을 확대하여 도시하는 설명도이다.
도 13에 도시하는 예에서는, 반도체 부품(60)은, 메모리 회로(주기억 회로)를 구비하는 메모리 패키지이며, 반도체 부품(30B)은, 상기 메모리 회로를 제어하는 제어 회로를 구비하고 있다. 제어 회로는, 예를 들어 도 13에 도시하는 코어 회로 SCR1에 포함되어 있다.
또한 본 실시 형태의 예에서는, 반도체 부품(60) 및 반도체 부품(30B)의 각각은, 인터포저(40)와 마찬가지의 배선 부재인 인터포저(40A)를 통하여 전기적으로 접속되어 있다. 달리 말하면, 반도체 장치 PKG3은, 반도체 부품(30B)과 반도체 부품(60) 사이에서 신호를 전송함으로써 동작하는 시스템을 구비하고 있다.
반도체 부품(60)은, 반도체 부품(30B)과의 사이에서 통신하는 데이터를 기억하는 메모리 회로(주기억 회로, 기억 회로) SME1을 구비하고 있다. 또한 반도체 부품(30B)에는, 반도체 부품(60)의 주기억 회로의 동작을 제어하는 제어 회로를 구비하고 있다. 또한 반도체 부품(30B)은, 입력된 데이터 신호에 대하여 연산 처리를 행하는 연산 처리 회로를 구비하고 있다. 도 13에서는, 일례로서 연산 처리 회로나 제어 회로 등이 주요한 회로를 코어 회로 SCR1로서 나타내고 있다. 단, 코어 회로 SCR1에 포함되는 회로는 상기 이외의 회로가 포함되어 있어도 된다. 예를 들어 반도체 부품(30B)에는, 예를 들어 1차적으로 데이터를 기억하는 캐시 메모리 등, 반도체 부품(60)의 주기억 회로보다도 기억 용량이 작은 보조 기억 회로(기억 회로)가 형성되어 있어도 된다.
또한 반도체 부품(30B)은, 반도체 부품(20)과의 사이에서 신호 SG2를 전송하는 내부 인터페이스 회로 SIF2 외에, 반도체 부품(60)과의 사이에서 신호 SG4를 전송하는 내부 인터페이스 회로 SIF4를 구비하고 있다. 또한 반도체 부품(60)은 메모리 회로 SME1 외에, 반도체 부품(30B)과의 사이에서 신호 SG4를 전송하는 내부 인터페이스 회로 SIF4를 구비하고 있다. 반도체 부품(30B)의 제어 회로는, 내부 인터페이스 회로 SIF4, 및 내부 인터페이스 회로 SIF4에 접속되는 인터포저(40A)(상세하게는 인터포저(40A)가 구비하는 복수의 신호 전송 경로 Lsg4)를 통하여 반도체 부품(60)과의 사이에서 신호를 전송할 수 있다.
도 13에 도시하는 메모리 회로 SME1을 반도체 부품(30B)의 코어 회로 SCR1에 형성할 수도 있지만, 메모리 회로 SME1을 반도체 부품(30B)과는 다른 반도체 부품(60)에 형성하면 이하의 점에서 바람직하다. 즉, 메모리 회로 SME1은 기억 용량에 비례하여 전유 면적이 커진다. 이 때문에, 반도체 부품(30B)에 메모리 회로 SME1을 형성하는 경우, 필요한 기억 용량에 따라 반도체 부품(30B)의 평면적(주면(30t)의 면적)이 크게 변화된다. 한편, 반도체 장치 PKG3과 같이, 반도체 부품(60)에 메모리 회로 SME1이 형성된 구성의 경우, 반도체 부품(30B)의 평면적은, 시스템에 필요한 기억 용량에 의존하지 않고 거의 일정하게 할 수 있다. 또한 메모리 회로 SME1이 형성된 반도체 부품(60)은, 메모리 회로 SME1, 내부 인터페이스 회로 SIF4, 전원 회로 외에는, 예를 들어 연산 처리 회로와 같은 복잡한 회로를 갖고 있지 않다. 이 경우, 메모리 회로 SME1의 레이아웃의 자유도가 높으므로, 기억 용량에 비례한 반도체 부품(60)의 평면적(주면(60t)의 면적)의 증대를 억제할 수 있다. 예를 들어 도 27에 도시하는 반도체 부품(61)과 같이, 메모리 회로 SME1을 각각 갖는 메모리 칩 MC가 복수 매 적층된 구조의 경우, 반도체 부품(61)의 평면적의 증대를 억제하면서 또한 기억 용량을 크게 할 수 있다. 도 27은, 도 14에 도시하는 메모리 패키지에 대한 변형예를 도시하는 설명도이다.
신호 전송 경로 Lsg4는 신호 전송 경로 Lsg2와 마찬가지로, 예를 들어 패러렐 통신 방식에 의하여 신호 SG4를 전송하는 배선 경로이다. 이 때문에, 인터포저(40A)는 인터포저(40)와 마찬가지의 구조로 할 수 있다. 도 13 및 도 14에 도시하는 예에서는, 반도체 부품(30B)의 주면(30t)에는, 반도체 부품(20)(도 13 참조)과의 사이에서 신호 SG2(도 13 참조)를 전송하는 단자 PD3(도 13 참조) 외에, 반도체 부품(60)과의 사이에서 신호 SG4를 전송하는 단자 PD10(도 14 참조)이 배치되어 있다. 또한 도 14에 도시한 바와 같이 반도체 부품(60)은, 반도체 부품(30B)과의 사이에서 신호 SG4를 전송하는 단자 PD11이 배치된 주면(60t)을 갖고 있다.
또한 반도체 부품(60)에 접속되는 배선 경로는 신호 전송 경로 Lsg4 이외의 전송 경로가 접속되어 있어도 된다. 예를 들어 도 14에 도시하는 예에서는, 반도체 부품(60)의 주면(60t)에는, 접지 전위 VG1을 공급 가능한 단자 PD12 및 단자 PD13이 배치되어 있다. 반도체 부품(60)에는, 외부(도 14에 도시하는 예에서는 전위 공급부 PS1)로부터 접지 전위 VG1을 공급 가능한 배선 경로 Lvg4, 및 반도체 부품(60)과 반도체 부품(30B) 사이에서 접지 전위 VG1을 전송 가능한 배선 경로 Lvg5가 접속되어 있다. 도 14에 도시하는 예에서는, 전위 공급부 PS1로부터 단자 PD12를 통하여 메모리 회로 SME1 및 내부 인터페이스 회로 SIF4에 접지 전위 VG1을 공급 가능하다. 또한 단자 PD13은 내부 인터페이스 회로 SIF4에 접속되어 있으며, 접지 전위 VG1은 내부 인터페이스 회로 SIF4를 통하여 단자 PD13에 공급된다.
접지 전위 VG1을 공급 가능한 배선 경로 Lvg5는, 신호 전송 경로 Lsg4의 신호 파형에 대한 참조 전위가 전송되는 레퍼런스 경로로서 이용할 수 있다. 또한 신호 전송 경로 Lsg4의 주위에 접지 전위가 공급되는 배선 경로 Lvg5가 배치되어 있는 경우, 신호 전송 경로 Lsg4로부터 발생하는 노이즈, 또는 신호 전송 경로 Lsg4에 대한 노이즈의 전반을 억제하는 실드 도체로서 이용할 수 있다.
또한 반도체 부품(60)의 단자 PD12는 인터포저(40A)를 통하지 않고 또한 범프 전극 BP12를 통하여 배선 기판(10)과 전기적으로 접속된다. 또한 반도체 부품(60)의 단자 PD13은 범프 전극 BP13을 통하여 인터포저(40A)와 전기적으로 접속되어 있다. 도 14에 도시하는 예에서는, 인터포저(40A)의 배선 경로 Lvg5는 반도체 부품(30B) 및 반도체 부품(60)을 통하여 배선 기판(10)과 접속되어 있고, 배선 기판(10)과는 직접적으로는 접속되어 있지 않다. 이 경우, 인터포저(40A)의 하면(40b)측에 단자를 설치하지 않아도 된다.
단, 인터포저(40A)의 배선 경로 Lvg5에 접지 전위 VG1을 공급하는 방법의 변형예로서, 인터포저(40A)와 배선 기판(10) 사이, 즉, 인터포저(40A)의 하면(40b)측에 단자를 설치하고, 해당 단자를 통하여 배선 기판(10)과 배선 경로 Lvg5를 직접적으로 접속해도 된다. 배선 기판(10)과 접속된 단자로부터 접지 전위 VG1을 공급하면 접지 전위 VG1의 공급 경로가 증가하므로, 배선 경로 Lvg5의 전위를 안정화시킬 수 있다.
또한 도 14에 도시하는 예에서는, 반도체 부품(60)의 주면(60t)에는, 외부(도 13에 도시하는 예에서는 전위 공급부 PS1)로부터 전원 전위 VD1을 공급 가능한 단자 PD14가 배치되어 있다. 반도체 부품(60)에는, 외부로부터 전원 전위 VD3을 공급 가능한 배선 경로 Lvd3이 접속되어 있다. 반도체 부품(60)의 단자 PD14는 인터포저(40A)를 통하지 않고 또한 범프 전극 BP14를 통하여 배선 기판(10)과 전기적으로 접속된다. 전원 전위 VD3은, 예를 들어 반도체 부품(60)의 메모리 회로 SME1 혹은 반도체 부품(60)의 내부 인터페이스 회로 SIF4, 또는 이들 양쪽을 구동하는 구동 전원용의 전위이다. 도 14에 도시한 바와 같이, 인터포저(40A)를 통하지 않고 배선 기판(10)으로부터 직접적으로 전원 전위 VD3을 공급함으로써 배선 경로 Lvd3의 임피던스를 저감시킬 수 있으므로, 전원 전위 VD3을 안정화시킬 수 있다.
또한 도 14에 도시하는 예에서는, 주면(20t)에 있어서, 반도체 부품(60)의 단자 PD12는 단자 PD14와 단자 PD13 사이에 배치되어 있다. 반도체 부품(60)에 접지 전위 VG1을 공급하는 단자 PD12가 단자 PD13의 근처에 배치되어 있는 경우, 단자 PD12를 경유하여 단자 PD13에 접지 전위 VG1을 공급할 때 접지 전위 VG1의 공급 경로 거리가 짧아진다. 이것에 의하여 배선 경로 Lvg5의 전위를 안정시킬 수 있다.
도 13에 도시하는 반도체 장치 PKG3은, 상술한 상위점 이외에는 도 1 내지 도 11을 이용하여 설명한 반도체 장치 PKG1과 마찬가지이다. 또한 도 13에 도시하는 반도체 부품(30B)은, 상술한 상위점을 제외하면 도 1 내지 도 11을 이용하여 설명한 반도체 부품(30)과 마찬가지이다. 또한 도 13에 도시하는 인터포저(40A)는, 상술한 상위점을 제외하면 도 1 내지 도 11을 이용하여 설명한 인터포저(40)와 마찬가지이다. 이 때문에, 상기 상위점 이외에는 상기 반도체 부품(30)을 반도체 부품(30A)으로, 인터포저(40)를 인터포저(40A)로, 상기 반도체 장치 PKG1을 반도체 장치 PKG3로 각각 치환하여 적용 가능하므로, 중복되는 설명은 생략한다.
<변형예 3>
또한 도 1에 대한 변형예로서, 신호 전송 경로 Lsg2의 배선 경로 거리를 더 짧게 해도 된다. 도 15는, 도 1에 도시하는 인터포저의 주변을 확대하여 도시하는 설명도이다. 도 16은, 도 15에 대한 변형예인 인터포저의 주변을 확대하여 도시하는 설명도이다.
도 15에 도시한 바와 같이, 반도체 부품(20)의 단자 PD2와 반도체 부품(30)의 단자 PD3의 이격 거리 D1은 반도체 부품(20)의 단자 PD2와 단자 PD4의 이격 거리 D2 이상이다. 반도체 부품(20)의 단자 PD2와 반도체 부품(30)의 단자 PD3의 이격 거리 D1을 길게 하면, 신호 전송 경로 Lsg2를 구성하는 배선을 배설할 공간을 증대시킬 수 있다.
한편, 도 16에 도시하는 반도체 장치 PKG4의 경우, 반도체 부품(20)의 단자 PD2와 반도체 부품(30)의 단자 PD3의 이격 거리 D1은 반도체 부품(20)의 단자 PD2와 단자 PD4의 이격 거리 D2보다 작다. 달리 말하면, 도 16에 도시하는 반도체 장치 PKG4가 갖는 인터포저(40B)의 신호 전송 경로 Lsg2의 전송 경로 거리는, 도 15에 도시하는 반도체 장치 PKG1이 갖는 인터포저(40)의 신호 전송 경로 Lsg2의 전송 경로 거리보다 짧다. 그리고 패러렐 통신 방식으로 신호가 전송되는 신호 전송 경로 Lsg2의 전송 거리를 짧게 함으로써, 스큐에 의한 동기의 문제, 전송 손실 증가의 문제, 또는 크로스 토크 노이즈의 문제 등을 억제할 수 있다.
도 16에 도시하는 반도체 장치 PKG4는, 상술한 상위점 이외에는 도 1 내지 도 11을 이용하여 설명한 반도체 장치 PKG1과 마찬가지이다. 또한 도 16에 도시하는 인터포저(40B)는, 상술한 상위점을 제외하면 도 1 내지 도 11을 이용하여 설명한 인터포저(40)와 마찬가지이다. 이 때문에, 상기 상위점 이외에는 인터포저(40)를 인터포저(40B)로, 상기 반도체 장치 PKG1을 반도체 장치 PKG4로 각각 치환하여 적용 가능하므로, 중복되는 설명은 생략한다.
<변형예 4>
또한 도 5에 도시하는 예에서는, 인터포저(40)의 하면(40b)과 배선 기판(10)의 상면(10t) 사이에 간극이 있으며, 이 간극에 수지체(55)가 배치되어 있는 실시 형태에 대하여 설명하였다. 그러나 인터포저(40)의 두께, 또는 범프 전극(53)의 높이에 따라서는, 반도체 부품(20)과 배선 기판(10)의 간극에 인터포저(40)의 일부분을 배치하는 것이 어려운 경우도 있다. 그 경우에는, 도 17에 도시하는 반도체 장치 PKG5와 같이, 배선 기판(10)의 상면(10t)측의 일부분에 캐비티(개구부, 단차부)(10c)가 설치되고, 캐비티(10c) 내에 인터포저(40C)의 일부분이 배치되어 있어도 된다. 도 17은, 도 5에 대한 변형예인 반도체 장치의 반도체 부품과 인터포저의 접속 부분의 주변을 도시하는 확대 단면도이다.
도 17에 도시하는 반도체 장치 PKG5는, 배선 기판(10A)의 상면(10t)측의 일부에 캐비티(10c)가 형성되어 있는 점에서, 도 5에 도시하는 반도체 장치 PKG1과 상이하다. 또한 도 17에 도시하는 인터포저(40C)가 갖는 반도체 기판(44)의 두께는, 도 5에 도시하는 인터포저(40)가 갖는 반도체 기판(44)의 두께보다 두껍다. 이 경우, 인터포저(40C)의 강도는 인터포저(40)의 강도보다 높다. 이 때문에, 인터포저(40C)의 두께 및 범프 전극(53)의 높이의 합계값은 배선 기판(10)의 상면(10t)과 반도체 부품(20)의 주면(20t)의 이격 거리보다 크다. 그러나 배선 기판(10A)과 같이, 캐비티(10c)가 설치되어 있으면, 인터포저(40C)의 일부분(적어도 하면(40b)를 포함하는 일부분)을 캐비티(10c) 내에 배치함으로써 인터포저(40C)와 반도체 부품(20)을 접속할 수 있다.
도 17에 도시한 바와 같이 인터포저(40C)의 두께 및 범프 전극(53)의 높이의 합계값이 배선 기판(10)의 상면(10t)과 반도체 부품(20)의 주면(20t)의 이격 거리보다 커지는 요인은, 반도체 기판(44)의 두께에 한정되지는 않는다. 예를 들어 인터포저(40)의 배선층 수가 증가한 것에 의하여 인터포저(40)의 두께가 두꺼워지는 경우도 있다. 또한 예를 들어 범프 전극(53)의 높이가 도 5에 도시하는 예보다 높아지는 경우도 있다. 또한 배선 기판(10)의 상면(10t)과 반도체 부품(20)의 주면(20t)과의 이격 거리가 도 5에 도시하는 예보다 작아진 경우에도, 인터포저(40)의 두께 및 범프 전극(53)의 높이의 합계값이 배선 기판(10)의 상면(10t)과 반도체 부품(20)의 주면(20t)의 이격 거리보다 커진다. 이들 경우 중 어느 것에 있어서도, 도 17에 도시하는 반도체 장치 PKG5와 마찬가지로, 배선 기판(10A)의 상면(10t)측의 일부에 캐비티(10c)가 설치되어 있으면, 인터포저(40)의 일부분이 배선 기판(10)과 반도체 부품(20) 사이에 배치된 구조로 할 수 있다.
또한 도 17은 도 5에 대한 변형예로서 설명했지만, 도 6에 도시하는 반도체 부품(30)과의 관계에 있어서도 마찬가지이다. 즉, 본 변형예에 있어서, 반도체 부품(20)으로서 설명한 부분을 반도체 부품(30)으로 대체하여 적용하면 된다.
또한 도 17에 도시하는 반도체 장치 PKG5는, 상술한 상위점 이외에는 도 1 내지 도 11을 이용하여 설명한 반도체 장치 PKG1과 마찬가지이다. 또한 도 17에 도시하는 인터포저(40C)는, 상술한 상위점을 제외하면 도 1 내지 도 11을 이용하여 설명한 인터포저(40)와 마찬가지이다. 이 때문에, 상기 상위점 이외에는 인터포저(40)를 인터포저(40C)로, 상기 반도체 장치 PKG1을 반도체 장치 PKG5로 각각 치환하여 적용 가능하므로, 중복되는 설명은 생략한다.
<변형예 5>
도 5 및 도 6에 도시하는 예에서는, 인터포저(40)의 하면(40b)에는 단자나 전극 등은 설치되어 있지 않다. 인터포저(40)의 단자는 모두 상면(40t)측에 배치되어 있다. 그러나 도 5 및 도 6에 대한 변형예로서, 도 18에 도시하는 반도체 장치 PKG6이 갖는 인터포저(40D)와 같이 하면(40b)측에 단자(47)를 설치해도 된다. 도 18은, 도 5에 대한 다른 변형예인 반도체 장치의 반도체 부품과 인터포저의 접속 부분의 주변을 도시하는 확대 단면도이다.
인터포저(40D)는, 반도체 기판(44)을 두께 방향(주면(44t) 및 하면(40b) 중, 한쪽 면으로부터 다른 쪽의 면을 향하는 방향)으로 관통하는 복수의 관통 전극(48)을 구비하고 있다. 복수의 관통 전극(48)은, 반도체 기판(44)을 두께 방향으로 관통하도록 형성된 관통 구멍에, 예를 들어 구리(Cu) 등의 도체를 매립함으로써 형성된 도전 경로이다. 관통 전극(48)은, 한쪽 단부가 하면(40b)에 형성된 단자(47)에 접속되고, 다른 쪽 단부가 배선층 M3의 배선(43)에 접속되어 있다. 인터포저(40D)의 경우, 하면(40b)에 배치된 단자(47), 및 단자(47)에 접속되는 범프 전극(54)을 통하여, 예를 들어 도 1에 도시하는 전원 전위 VD1, VD2 또는 접지 전위 VG1 등을 공급할 수 있다. 이 경우, 단자(47)를 통하여 공급되는 전원 전위 VD1, VD2 또는 접지 전위 VG1을 안정화시킬 수 있다. 범프 전극(54)은, 예를 들어 도 11을 이용하여 설명한 땜납 볼, 또는 도 10을 이용하여 설명한 도체 기둥이다.
단, 이 경우에도, 도 1에 도시하는 신호 전송 경로 Lsg1은 단자 PD1에 접속된다. 즉, 인터포저(40D)를 통하지 않고 반도체 부품(20)에 접속되어 있는 것이 바람직하다. 시리얼 통신 방식을 이용하여 고속(고주파)으로 신호 SG1을 전송하는 신호 전송 경로 Lsg1이 인터포저(40D)를 경유하지 않고, 범프 전극 BP1을 통하여 배선 기판(10)에 접속되어 있으면, 고속 전송 경로의 신호 손실을 저감시킬 수 있다.
또한 도 18은, 도 5에 대한 변형예로서 설명했지만, 도 6에 도시하는 반도체 부품(30)과의 관계에 있어서도 마찬가지이다. 즉, 본 변형예에 있어서, 반도체 부품(20)으로서 설명한 부분을 반도체 부품(30)으로 대체하여 적용하면 된다.
또한 도 18에 도시하는 반도체 장치 PKG6은, 상술한 상위점 이외에는 도 1 내지 도 11을 이용하여 설명한 반도체 장치 PKG1과 마찬가지이다. 또한 도 18에 도시하는 인터포저(40D)는, 상술한 상위점을 제외하면 도 1 내지 도 11을 이용하여 설명한 인터포저(40)와 마찬가지이다. 이 때문에, 상기 상위점 이외에는 인터포저(40)를 인터포저(40D)로, 상기 반도체 장치 PKG1을 반도체 장치 PKG6로 각각 치환하여 적용 가능하므로, 중복되는 설명은 생략한다.
<변형예 6>
또한 인터포저의 하면측에 단자가 설치되어 있는 실시 형태에는, 도 18을 이용하여 설명한 인터포저(40D)의 다른 변형예가 있다. 도 19는, 도 5에 대한 다른 변형예인 반도체 장치의 반도체 부품과 인터포저의 접속 부분의 주변을 도시하는 확대 단면도이다.
도 19에 도시하는 반도체 장치 PKG7이 갖는 인터포저(40E)는, 적층된 복수의 배선층을 구비하는, 소위 다층 배선 기판이다. 도 19에 도시하는 예에서는, 인터포저(40E)는 상면(40t)측으로부터 순서대로 배선층 M1, M2, M3, M4 및 배선층 M5의, 합계 5층의 배선층을 구비한다. 복수의 배선층의 각각은 배선(43) 등의 도체 패턴을 가지며, 인접하는 도체 패턴은 절연층(45)에 의하여 덮여 있다. 단, 인터포저(40E)가 구비하는 배선층의 수는, 도 4에 도시하는 예에 한정되지 않으며, 예를 들어 5층보다도 적어도 되고 5층보다도 많아도 된다. 또한 인터포저(40E)가 구비하는 복수의 배선층은 층간 도전로인 비아 배선을 통하여 전기적으로 접속되어 있다.
절연층(45)은, 예를 들어 열경화성 수지 등의 유기 절연 재료를 포함한다. 또는 절연층(45)은, 예를 들어 이산화규소(SiO2) 등의 유리 재료(무기 절연 재료)로 형성되어 있어도 된다. 무기 절연 재료로 절연층(45)을 형성한 경우, 각 배선층의 하지를 구성하는 절연층(45)의 평탄성을 향상시킬 수 있으므로, 복수의 배선(43)의 배선 폭을 작게 하거나 복수의 배선(43)의 배치 밀도를 배선 기판(10)의 배선(13)의 배치 밀도보다 높게 하거나 할 수 있다.
또한 인터포저(40E)의 상면(40t)에는 복수의 본딩 패드(41)가 형성되어 있다. 도 19에서는 도시를 생략하지만, 인터포저(40)의 상면(40t)에는, 도 6 및 도 9를 이용하여 설명한 본딩 패드(42)도 형성되어 있다. 그리고 복수의 본딩 패드(41)(및 본딩 패드(42))의 각각은 범프 전극(53)을 통하여 반도체 부품(20)과 전기적으로 접속되어 있다. 또한 인터포저(40E)의 하면(40b)에는 복수의 단자(47)가 형성되어 있다. 그리고 복수의 단자(47)의 각각은 범프 전극(54)을 통하여 배선 기판(10)과 전기적으로 접속되어 있다. 본딩 패드(41)(및 본딩 패드(42))와 단자(47)는 인터포저(40E)의 복수의 배선 층을 통하여 서로 전기적으로 접속되어 있다. 즉, 반도체 장치 PKG7은, 배선 기판(10)과 반도체 부품(20)이 인터포저(40E)를 통하여 전기적으로 접속되는 배선 경로를 갖고 있다.
인터포저(40E)의 경우, 하면(40b)에 배치된 단자(47), 및 단자(47)에 접속되는 범프 전극(54)을 통하여, 예를 들어 도 1에 도시하는 전원 전위 VD1, VD2 또는 접지 전위 VG1 등을 공급할 수 있다. 이 경우, 단자(47)를 통하여 공급되는 전원 전위 VD1, VD2 또는 접지 전위 VG1을 안정화시킬 수 있다.
단, 상술한 변형예 5과 마찬가지로, 도 1에 도시하는 신호 전송 경로 Lsg1은 단자 PD1에 접속된다. 즉, 인터포저(40D)를 통하지 않고 반도체 부품(20)에 접속되어 있는 것이 바람직하다. 시리얼 통신 방식을 이용하여 고속(고주파)으로 신호 SG1을 전송하는 신호 전송 경로 Lsg1이 인터포저(40D)를 경유하지 않고 범프 전극 BP1을 통하여 배선 기판(10)에 접속되어 있으면, 고속 전송 경로의 신호 손실을 저감시킬 수 있다.
또한 도시는 생략하지만, 도 19에 도시하는 반도체 장치 PKG7에 대해서는 다양한 변형예가 있다. 예를 들어 도 19에 도시하는 복수의 배선층 사이에, 예를 들어 유리 섬유 등의 섬유재에 에폭시 수지 등의 수지재를 함침시킨 절연 재료를 포함하는 코어 절연층이 배치되어 있어도 된다. 이 경우, 인터포저(40E)의 강도를 향상시킬 수 있다. 또한 코어 절연층이 배치되어 있는 경우, 본딩 패드(41)와 단자(47)는 코어 절연층을 관통하는 스루홀 배선을 통하여 전기적으로 접속된다.
또한 도 19는 도 5에 대한 변형예로서 설명했지만, 도 6에 도시하는 반도체 부품(30)과의 관계에 있어서도 마찬가지이다. 즉, 본 변형예에 있어서, 반도체 부품(20)으로서 설명한 부분을 반도체 부품(30)으로 대체하여 적용하면 된다.
또한 도 19에 도시하는 반도체 장치 PKG7은, 상술한 상위점 이외에는 도 1 내지 도 11을 이용하여 설명한 반도체 장치 PKG1과 마찬가지이다. 또한 도 19에 도시하는 인터포저(40E)는, 상술한 상위점을 제외하면 도 1 내지 도 11을 이용하여 설명한 인터포저(40)와 마찬가지이다. 이 때문에, 상기 상위점 이외에는 인터포저(40)를 인터포저(40E)로, 상기 반도체 장치 PKG1을 반도체 장치 PKG7로 각각 치환하여 적용 가능하므로, 중복되는 설명은 생략한다.
<변형예 7>
또한 상기 변형예 5에서 설명한 인터포저(40D)나 상기 변형예 6에서 설명한 인터포저(40E)와 같이, 인터포저의 하면(40b)측에 단자(47)를 배치하는 기술을 이용하면, 도 20에 도시하는 반도체 장치 PKG8과 같이, 반도체 부품(30)에 접속되는 모든 배선 경로가 인터포저(40F)를 통하여 접속된 구조로 할 수 있다. 도 20은, 도 1에 대한 다른 변형예인 반도체 장치의 구성예를 모식적으로 도시하는 설명도이다.
도 20에 도시하는 반도체 장치 PKG8은, 반도체 부품(30)의 복수의 단자 PD7A 및 단자 PD8A의 각각이, 인터포저(40F)를 통하여 배선 기판(10)과 전기적으로 접속되어 있는 점에서, 도 1에 도시하는 반도체 장치 PKG1과 상이하다.
인터포저(40F)가 갖는 하면(40b)에는 복수의 단자(47)가 배치되어 있다. 복수의 단자(47)의 상세한 구조는, 도 18을 이용하여 설명한 인터포저(40D)의 구조, 또는 도 19를 이용하여 설명한 인터포저(40E)의 구조를 적용할 수 있으므로, 중복되는 설명은 생략한다.
또한 반도체 부품(30C)에는, 외부(도 20에 도시하는 예에서는 전위 공급부 PS1)로부터 접지 전위 VG1을 공급 가능한 단자 PD7A, 및 전원 전위 VD2를 공급 가능한 단자 PD8A가 배치되어 있다. 반도체 부품(30)의 단자 PD7A는 범프 전극 BP7A를 통하여 인터포저(40F)와 전기적으로 접속되어 있다. 또한 단자 PD7A는 인터포저(40F)의 단자(47)를 통하여 배선 기판(10)과 전기적으로 접속되어 있다. 또한 반도체 부품(30C)의 단자 PD8A는 범프 전극 BP8A를 통하여 인터포저(40F)와 전기적으로 접속되어 있다. 또한 단자 PD8A는 인터포저(40F)의 단자(47)를 통하여 배선 기판(10)과 전기적으로 접속되어 있다.
도 20에 도시하는 반도체 장치 PKG8은, 상술한 상위점 이외에는 도 1 내지 도 11을 이용하여 설명한 반도체 장치 PKG1과 마찬가지이다. 또한 도 20에 도시하는 반도체 부품(30C)은, 상술한 상위점을 제외하면 도 1 내지 도 11을 이용하여 설명한 반도체 부품(30)과 마찬가지이다. 또한 도 20에 도시하는 인터포저(40F)는, 상술한 상위점을 제외하면 도 1 내지 도 11을 이용하여 설명한 인터포저(40)와 마찬가지이다. 이 때문에, 상기 상위점 이외에는 상기 반도체 부품(30)을 반도체 부품(30C)으로, 인터포저(40)를 인터포저(40F)로, 상기 반도체 장치 PKG1을 반도체 장치 PKG8로 각각 치환하여 적용 가능하므로, 중복되는 설명은 생략한다.
<변형예 8>
도 21은, 도 1에 대한 다른 변형예인 반도체 장치의 구성예를 모식적으로 도시하는 설명도이다. 도 1에서는, 반도체 부품(20)과 반도체 부품(30)을 전기적으로 접속하는 배선 부재로서, 서로 절연된 복수의 배선을 갖는 배선 기판인 인터포저를 예로 들어 설명하였다. 반도체 부품(20)과 반도체 부품(30)을 전기적으로 접속하는 배선 부재로서는, 도 21에 도시하는 반도체 장치 PKG9가 갖는 배선 부재(40G)와 같이, 한쪽 단부가 반도체 부품의 단자 PD2(또는 단자 PD5)에 접속되고, 다른 쪽 단부가 반도체 부품(30)의 단자 PD3(또는 단자 PD9)에 접속된 복수의 와이어(40W)에 의하여 구성되어 있어도 된다. 이 경우, 복수의 와이어(40W)가 서로 접촉하는 것을 억제하기 위하여, 복수의 와이어(40W)는 수지체(예를 들어 도 4에 도시하는 수지체(56)을 참조)로 밀봉되어 있는 것이 바람직하다.
<변형예 9>
도 22는, 도 1에 대한 다른 변형예인 반도체 장치의 구성예를 모식적으로 도시하는 설명도이다. 또한 도 23은, 도 22에 대한 변형예인 반도체 장치의 구성예를 모식적으로 도시하는 설명도이다. 도 1에서는, 반도체 부품(30)에 전원 전위 VD2를 공급 가능한 단자 PD8과 배선 기판(10)을 인터포저(40)를 통하지 않고 접속함으로써 전원 전위 VD2를 안정화시키는 실시 형태에 대하여 설명하였다. 도 22에 도시하는 반도체 장치 PKG10과 같이, 배선 기판(10B)의 상면(10t)과 하면(10b) 사이에 있어서, 반도체 부품(30)과 두께 방향으로 중첩되는 위치에 콘덴서 C1을 배치해도 된다.
도 22에 도시하는 콘덴서 C1은, 배선 기판(10B)의 상면(10t)과 하면(10b) 사이에 배치된 기판 내장형의 콘덴서이다. 콘덴서 C1의 한쪽 전극은 배선 경로 Lvd2에 접속되고, 다른 쪽 전극은 배선 경로 Lvg3에 접속되어 있다. 달리 말하면, 콘덴서 C1은, 코어 회로 SCR1(예를 들어 연산 처리 회로)의 구동 전원을 공급하는 배선 경로 중에 병렬 접속으로 배치되어 있다. 이 경우, 콘덴서 C1은, 배선 경로 Lvd2에 포함되는 노이즈(신호)를 배선 경로 Lvg3측으로 바이패스하여 흐르게 하는 바이패스 콘덴서로서 기능시킬 수 있다. 또한 콘덴서 C1은, 반도체 부품(30)의 코어 회로 SCR1에 흐르는 전류의 루프(경로 거리)를 작게 함으로써, 배선 경로 Lvd2 및 배선 경로 Lvg3에 포함되는 임피던스 성분의 영향을 저감시키는 디커플링 콘덴서로서 기능시킬 수 있다. 또한 공급된 전력을 소비하는 회로의 근방에 콘덴서 C1을 접속함으로써 순간적으로 구동 전압이 강하하는 현상을 억제하는 배터리로서 기능시킬 수 있다.
또한 도 22에 대한 추가 변형예로서, 도 23에 도시하는 반도체 장치 PKG11이 갖는 콘덴서 C1과 같이, 반도체 부품(30)과 두께 방향으로 중첩되는 위치에 배치되어 있는 콘덴서 C1은, 배선 기판(10)의 하면(10b)측에 탑재된 표면 실장형의 콘덴서여도 된다. 표면 실장형의 콘덴서의 경우, 배선 기판(10)이 완성된 후에 콘덴서 C1을 실장하면 되므로, 도 22에 도시하는 기판 내장형의 콘덴서와 비교하여 제조 공정을 간단하게 할 수 있다. 한편, 도 22에 도시하는 기판 내장형의 콘덴서 C1을 사용하면, 표면 실장형의 콘덴서와 비교하여 콘덴서 C1과 코어 회로 SCR1 배선 경로 거리를 짧게 할 수 있다.
이와 같이, 반도체 부품(30)과 두께 방향으로 중첩되는 위치에 콘덴서 C1이 배치되어 있는 반도체 장치 PKG10은, 반도체 장치 PKG1과 비교하여 코어 회로 SCR1에 공급되는 전원 전위 VD2를 더 안정화시킬 수 있다.
또한 코어 회로 SCR1과 콘덴서 C1의 경로 거리를 짧게 하는 관점에서는, 도 22에 도시한 바와 같이, 콘덴서 C1은 두께 방향에 있어서 코어 회로 SCR1과 중첩되어 있는 것이 특히 바람직하다.
도 22에 도시하는 반도체 장치 PKG10은, 상술한 상위점 이외에는 도 1 내지 도 11을 이용하여 설명한 반도체 장치 PKG1과 마찬가지이다. 또한 도 20에 도시하는 배선 기판(10B)은, 상술한 상위점을 제외하면 도 1 내지 도 11을 이용하여 설명한 배선 기판(10)과 마찬가지이다. 이 때문에, 상기 상위점 이외에는 상기 배선 기판(10)을 배선 기판(10B)으로, 상기 반도체 장치 PKG1을 반도체 장치 PKG10로 각각 치환하여 적용 가능하므로, 중복되는 설명은 생략한다.
<변형예 10>
도 24는, 도 4에 대한 변형예인 반도체 장치의 구성예를 모식적으로 도시하는 설명도이다. 도 2나 도 4에서는, 반도체 부품(20)의 이면(20b) 및 반도체 부품(30)의 이면(30b)이 노출되는 실시 형태에 대하여 설명하였다. 그러나 도 24에 도시하는 반도체 장치 PKG12와 같이, 반도체 부품(20)의 이면(20b) 및 반도체 부품(30)의 이면(30b)에 방열판(70)이 설치되어 있어도 된다.
도 24에 도시하는 예에서는, 방열 부품(70)은 금속판이며, 접착재(71)를 통하여 반도체 부품(20)의 이면(20b) 및 반도체 부품(30)의 이면(30b)에 접착 고정되어 있다. 접착재(71)는 수지제의 접착재여도 되지만, 방열성을 향상시키는 관점에서, 수지 재료 중에 금속 입자나 카본 입자 등, 모재보다도 열전도율이 높은 방열 재료를 포함하는 복수의 입자가 함유되어 있는 것이 바람직하다.
도 24에 도시하는 예에서는, 배선 기판(10)의 상면(10t)으로부터 반도체 부품(20)의 이면(20b)까지의 높이와, 배선 기판(10)의 상면(10t)으로부터 반도체 부품(30)의 이면(30b)까지의 높이가 동일한 정도이다. 이 때문에, 반도체 부품(20)의 이면(20b) 및 반도체 부품(30)의 이면(30b)에 방열판(70)이 설치되어 있다. 도시는 생략하지만, 배선 기판(10)의 상면(10t)으로부터 반도체 부품(20)의 이면(20b)까지의 높이와, 배선 기판(10)의 상면(10t)으로부터 반도체 부품(30)의 이면(30b)까지의 높이가 상이한 경우도 있다. 이 경우, 적어도 반도체 부품(30)의 이면(30b)에는 방열 부품(70)이 설치되어 있는 것이 바람직하다. 도 1을 이용하여 설명한 바와 같이 반도체 부품(30)은 코어 회로 SCR1을 가지며, 반도체 부품(20)과 비교하여 발열하기 쉽다. 따라서 상대적으로 발열량이 큰 반도체 부품(30)에 방열 부품(70)을 설치함으로써 반도체 장치 PKG12의 방열성을 향상시킬 수 있다.
<변형예 11>
도 25 및 도 26은, 도 11에 도시하는 반도체 부품과 배선 기판을 전기적으로 접속하는 범프 전극에 대한 변형예를 도시하는 확대 단면도이다.
도 11에 도시하는 예에서는, 반도체 부품(20)의 단자(21)와 배선 기판(10)의 본딩 패드(16)가, 땜납 재료를 포함하는 범프 전극(51)을 통하여 전기적으로 접속되고, 반도체 부품(30)의 단자(31)와 배선 기판(10)의 본딩 패드(16)가, 땜납 재료를 포함하는 범프 전극(51)을 통하여 전기적으로 접속되어 있는 예에 대하여 설명하였다. 범프 전극(51) 및 범프 전극(52)의 구조에는 다양한 변형예가 적용 가능하다.
예를 들어 도 25에 도시하는 범프 전극(57)과 같이, 도체 기둥(57A)과 땜납층(57B)을 구비한 범프 전극(57)을 통하여 단자(21)(또는 단자(31))와 본딩 패드(16)가 전기적으로 접속된 구조여도 된다.
또한 도 25에 도시하는 예에서는, 본딩 패드(16) 중 일부분이 절연막(17)에 덮인 SMD(solder mask defined) 구조인 실시 형태를 예시적으로 도시하고 있다. 그러나 도 26에 도시하는 변형예와 같이, 본딩 패드(16)가 절연막(17)(도 25 참조)으로부터 노출되는 NSMD(non solder mask defined) 구조인 실시 형태여도 된다.
이상, 본 발명자에 의하여 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들어 상기 실시 형태에서 설명한 기술 사상의 요지를 일탈하지 않는 범위 내에 있어서 변형예끼리를 조합하여 적용할 수 있다.
그 외, 상기 실시 형태에 기재된 내용의 일부를 이하에 기재한다.
〔부기 1〕
제1 면, 및 상기 제1 면의 반대측에 위치하는 제2면을 구비하는 배선 기판과,
제1 주면, 및 상기 제1 주면의 반대측에 위치하는 제1 이면을 구비하고, 상기 제1 주면과 상기 배선 기판의 상기 제1 면이 대향한 상태에서 상기 배선 기판의 상기 제1 면 상에 탑재되는 제1 반도체 부품과,
제2 주면, 및 상기 제2 주면의 반대측에 위치하는 제2 이면을 구비하고, 상기 제2 주면과 상기 배선 기판의 상기 제1 면이 대향한 상태에서 상기 배선 기판의 상기 제1 면 상에 탑재되는 제2 반도체 부품과,
상기 제1 반도체 부품과 상기 제2 반도체 부품을 전기적으로 접속하는 복수의 배선 경로를 구비하는 제1 배선 부재
를 갖고,
상기 제1 반도체 부품의 상기 제1 주면에는, 상기 제1 배선 부재를 통하지 않고 또한 제1 범프 전극을 통하여 상기 배선 기판과 전기적으로 접속되는 제1 단자, 및 제2 범프 전극을 통하여 상기 제1 배선 부재와 전기적으로 접속되는 제2 단자가 배치되고,
상기 제2 반도체 부품의 상기 제2 주면에는, 제3 범프 전극을 통하여 상기 제1 배선 부재와 전기적으로 접속되는 제3 단자, 및 상기 제1 배선 부재를 통하지 않고 또한 제3 범프 전극을 통하여 상기 배선 기판과 전기적으로 접속되는 제4 단자가 배치되고,
상기 제1 범프 전극, 상기 제2 범프 전극 및 상기 제3 범프 전극의 각각은 수지로 밀봉되어 있는, 반도체 장치.
〔부기 2〕
부기 1에 있어서,
상기 제2 범프 전극 및 상기 제3 범프 전극의 체적은 상기 제1 범프 전극의 체적보다 작은, 반도체 장치.
〔부기 3〕
부기 2에 있어서,
상기 제2 범프 전극 및 상기 제3 범프 전극은 제1 수지체에 의하여 밀봉되고, 상기 제1 범프 전극은 상기 제1 수지체와는 다른 제2 수지체에 의하여 밀봉되어 있는, 반도체 장치.
10, 10A, 10B: 배선 기판
10b: 하면(면, 실장면)
10c: 캐비티(개구부, 단차부)
10s: 측면
10t: 상면(면, 칩 탑재면)
11: 땜납 볼(외부 단자)
12: 랜드(외부 단자, 땜납 볼 접속용 패드)
13: 배선
13P: 도체 플레인
14: 절연층
14c: 코어층(코어재, 코어 절연층, 절연층)
15TW: 스루홀 배선
15VW: 비아 배선
16: 본딩 패드(기판 단자, 반도체 부품 접속용 단자)
17: 절연막(솔더 레지스트막)
20, 30, 30A, 30B, 30C, 60, 61: 반도체 부품
20b, 30b: 이면
20s1, 20s2: 변
20t, 30t, 60t: 주면
21, 22, 31, 32, PD1, PD2, OD3, PD4, PD5, PD6, PD7, PD7A, PD8, PD8A, PD9, PD10, PD11, PD12, PD13, PD14: 단자(전극, 부품 전극, 패드)
23, 33: 반도체 기판(기재)
23t, 33t: 주면
24, 34: 배선층
25, 35: 패시베이션막
40, 40A, 40B, 40C, 40D, 40E, 40F, 40h: 인터포저
40b: 하면(면, 이면)
40G: 배선 부재
40s: 측면
40t: 상면(면, 중계 단자 배치면)
40W: 와이어
41, 42: 본딩 패드(단자, 중계 기판 단자)
43: 배선
44: 반도체 기판(기재)
44t: 주면
45: 절연층
46: 패시베이션막
47: 단자
48: 관통 전극
51, 52, 53, 54, BP1, BP2, BP3, BP4, BP5, BP6, BP7, BP8, BP9, BP12, BP13, BP14, BPh1: 범프 전극(도전성 부재)
53A: 도체 기둥
53b: 하면
53B: 땜납층
53t: 상면
55, 56: 수지체
56s: 경계면
70: 방열판
70: 방열 부품
71: 접착재
C1: 콘덴서
D1, D2: 이격 거리
DSn, DSp: 차동 신호 전송 경로
EX1, EX2: 외부 기기
L1, L2, L3, L4, L5, L6, L7, L8, M1, M2, M3, M4, M5: 배선층
Lsg1, Lsg2, Lsg3, Lsg4: 신호 전송 경로(배선 경로)
Lvd1, Lvd2, Lvd3, Lvg1, Lvg2, Lvg3, Lvg4, Lvg5: 배선 경로
MB1: 실장 기판(마더 보드)
PKG1, PKG2, PKG3, PKG4, PKG5, PKG6, PKG7, PKG8, PKG9, PKG10, PKG11, PKG12, PKGh1: 반도체 장치
PS1: 전위 공급부
SCR1: 코어 회로(주회로)
SG1, SG2, SG3, SG4: 신호
SIF1: 외부 인터페이스 회로(외부 입출력 회로)
SIF2, SIF3, SIF4: 내부 인터페이스 회로(내부 입출력 회로)
SME1: 메모리 회로(주기억 회로, 기억 회로)
VD1, VD2, VD3: 전원 전위
VG1: 접지 전위

Claims (15)

  1. 제1 반도체 부품과,
    제2 반도체 부품과,
    상기 제1 반도체 부품 및 상기 제2 반도체 부품의 각각이 탑재된 배선 기판과,
    상기 제1 반도체 부품과 상기 제2 반도체 부품을 전기적으로 접속하는 복수의 배선 경로를 구비하는 제1 배선 부재
    를 갖고,
    상기 제1 반도체 부품은, 외부와의 사이에서 제1 신호를 전송하는 제1 단자, 및 상기 제2 반도체 부품과의 사이에서 제2 신호를 전송하는 제2 단자가 배치된 제1 주면을 구비하고,
    상기 제2 반도체 부품은, 상기 제1 반도체 부품과의 사이에서 상기 제2 신호를 전송하는 제3 단자가 배치된 제2 주면을 구비하고,
    상기 제1 신호는 상기 제2 신호보다 높은 주파수로 전송되고,
    상기 제1 반도체 부품의 상기 제1 단자는 상기 제1 배선 부재를 통하지 않고 또한 제1 범프 전극을 통하여 상기 배선 기판과 전기적으로 접속되고,
    상기 제1 반도체 부품의 상기 제2 단자와 상기 제2 반도체 부품의 상기 제3 단자는 상기 제1 배선 부재를 통하여 전기적으로 접속되어 있는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 반도체 부품의 상기 제2 단자와 상기 제2 반도체 부품의 상기 제3 단자의 이격 거리는, 상기 제1 반도체 부품의 상기 제1 단자와 상기 제2 반도체 부품의 상기 제3 단자의 이격 거리보다 작은, 반도체 장치.
  3. 제2항에 있어서,
    상기 제2 단자는 제2 범프 전극을 통하여 상기 제1 배선 부재와 전기적으로 접속되고,
    상기 제3 단자는 제3 범프 전극을 통하여 상기 제1 배선 부재와 전기적으로 접속되어 있는, 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 반도체 부품의 상기 제1 주면에는, 접지 전위를 공급 가능한 제4 단자 및 제5 단자가 배치되고,
    상기 제4 단자는 상기 제1 배선 부재를 통하지 않고 또한 제4 범프 전극을 통하여 상기 배선 기판과 전기적으로 접속되고,
    상기 제5 단자는 제5 범프 전극을 통하여 상기 제1 배선 부재와 전기적으로 접속되어 있는, 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 반도체 부품의 상기 제2 단자와 상기 제2 반도체 부품의 상기 제3 단자의 이격 거리는, 상기 제1 반도체 부품의 상기 제2 단자와 상기 제3 단자의 이격 거리보다 작은, 반도체 장치.
  6. 제5항에 있어서,
    상기 제4 단자는 상기 제1 단자와 상기 제2 단자 사이에 배치되어 있는, 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 반도체 부품의 상기 제2 단자와 상기 제2 반도체 부품의 상기 제3 단자의 이격 거리는, 상기 제1 반도체 부품의 상기 제4 단자와 상기 제2 단자의 이격 거리보다 작은, 반도체 장치.
  8. 제6항에 있어서,
    상기 제1 반도체 부품의 상기 제1 주면에는, 전원 전위를 공급 가능한 제6 단자가 배치되고,
    상기 제6 단자는 상기 제1 배선 부재를 통하지 않고 또한 제6 범프 전극을 통하여 상기 배선 기판과 전기적으로 접속되어 있는, 반도체 장치.
  9. 제8항에 있어서,
    상기 제6 단자는 상기 제1 단자와 상기 제2 단자 사이에 배치되어 있는, 반도체 장치.
  10. 제3항에 있어서,
    상기 제2 반도체 부품의 상기 제2 주면에는, 접지 전위를 공급 가능한 제7 단자가 배치되고,
    상기 제7 단자는 상기 제1 배선 부재를 통하지 않고 또한 제7 범프 전극을 통하여 상기 배선 기판과 전기적으로 접속되어 있는, 반도체 장치.
  11. 제10항에 있어서,
    상기 제2 반도체 부품의 상기 제2 주면에는, 전원 전위를 공급 가능한 제8 단자가 배치되고,
    상기 제8 단자는 상기 제1 배선 부재를 통하지 않고 또한 제8 범프 전극을 통하여 상기 배선 기판과 전기적으로 접속되어 있는, 반도체 장치.
  12. 제3항에 있어서,
    상기 배선 기판의 두께 방향에 있어서, 상기 제1 배선 부재는, 상기 제1 반도체 부품과 상기 배선 기판 사이에 위치하는 부분, 및 상기 제2 반도체 부품과 상기 배선 기판 사이에 위치하는 부분을 갖고 있는, 반도체 장치.
  13. 제3항에 있어서,
    상기 제1 범프 전극, 상기 제2 범프 전극 및 상기 제3 범프 전극의 각각은 수지에 의하여 밀봉되어 있는, 반도체 장치.
  14. 제13항에 있어서,
    상기 제2 범프 전극 및 상기 제3 범프 전극의 체적은 상기 제1 범프 전극의 체적보다 작은, 반도체 장치.
  15. 제14항에 있어서,
    상기 제2 범프 전극 및 상기 제3 범프 전극은 제1 수지체에 의하여 밀봉되고, 상기 제1 범프 전극은 상기 제1 수지체와는 다른 제2 수지체에 의하여 밀봉되어 있는, 반도체 장치.
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