KR20130042937A - 반도체 패키지 기판 및 이를 이용한 반도체 패키지 - Google Patents

반도체 패키지 기판 및 이를 이용한 반도체 패키지 Download PDF

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KR20130042937A
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Abstract

도전성 비아를 사용하여 다층의 금속층을 연결하는 경우 발생하는 임피던스 부정합을 방지할 수 있는 반도체 패키지 기판과 그를 이용한 반도체 패키지를 개시한다.
본 발명의 반도체 패키지는, 반도체 칩과, 반도체 칩과 전기적으로 접속된 패키지 기판을 포함하는 반도체 패키지로서, 패키지 기판은, 반도체 칩이 실장되는 전면과 그 반대 면인 배면을 가지며, 전면과 배면을 관통하면서 적어도 한 면은 전면으로부터 배면 방향으로 경사를 이루는 창(window)이 형성된 기판 몸체와, 창(window)의 면을 따라 전면으로부터 배면에 이르도록 배치된 도전체 패턴을 포함한다.

Description

반도체 패키지 기판 및 이를 이용한 반도체 패키지{Semiconductor Package Substrate and Semiconductor Package Using the Same}
본 발명은 반도체 패키지에 사용되는 기판과, 이 기판을 포함하는 반도체 패키지에 관한 것이다.
전기·전자 제품이 고성능화되고 전자기기들이 경박단소화됨에 따라 패키지의 박형화 및 고밀도화가 중요한 문제로 대두되고 있다. 현재 컴퓨터, 노트북, 모바일 폰(mobile phone) 등의 경우 기억 용량의 증가에 따라 대용량의 램(RAM) 및 플래쉬 메모리(flash memory)와 같이 칩의 용량은 증가하지만, 패키지는 소형화되는 경향으로 연구되고 있다. 이를 실현하기 위하여 패키지의 크기는 자연적으로 소형화되는 경향으로 연구되고 있고, 한정된 면적의 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 연구되고 있다.
패키지의 크기를 줄이기 위한 방법으로, 동일한 기억 용량의 칩을 사용하면서 패키지의 크기 및 두께를 최소화할 수 있는 기술이 제안된 바 있는데, 통상 플립 칩 패키지(flip chip package)라 통칭된다. 플립 칩 패키지는 칩의 본딩 패드 상에 형성한 범프(bump)에 의해 반도체 칩과 인쇄회로기판의 전기적 접속이 이루어지도록 한 구조이다. 플립 칩 패키지는 반도체 칩과 인쇄회로기판 간의 전기적 신호 전달이 단지 범프에 의해서만 이루어지므로 신호 전달 경로가 매우 짧아 동작 속도가 빠른 고속 동작 소자에 적합한 패키징 기술로 알려져 있다.
도 1은 종래의 플립 칩 패키지의 일 예를 개략적으로 나타낸 도면이다.
도 1을 참조하면, 플립 칩 패키지는 반도체 칩(10)의 본딩 패드부에 범프(15)를 형성하여 범프(15)를 통해 패키지 기판(20)에 직접 연결하고, 반도체 칩(10)이 실장된 패키지 기판의 반대 면에 솔더 볼(25)을 형성하여 시스템 기판(30)과 연결하게 된다. 따라서, 플립 칩 패키지를 위해서는 반도체 칩과 패키지 기판을 접속하기 위한 전극과, 시스템 기판과 패키지 기판의 접속을 위한 전극 등 두 층 이상의 금속층(27)이 필요하고, 이러한 금속층들은 기판에 형성된 도전성 비아(via)(29)를 통해 연결된다.
그런데, 도전성 비아를 사용하여 다층의 금속층을 연결하는 경우 금속층 간에 불연속적인 연결이 이루어지게 된다. 이러한 신호 전송용 금속층 간의 불연속적인 연결은 반도체 칩에 전원을 공급하기 위한 직류이거나, 상대적으로 저주파수로 동작하는 신호를 전송하는 경우에는 큰 문제가 없으나, 고주파수로 동작하는 신호를 전송하는 때에는 임피던스 부정합(impedence mismatch)을 일으키게 된다.
도 2a 및 도 2b는 전송 신호 주파수에 대한 삽입 손실(insertion loss)과 귀환 손실(retrun loss)을 나타낸 그래프이다.
도 2a을 참조하면, 기판을 사용하지 않은 경우(가는 선으로 표시)에는 신호의 손실이 거의 없으나, 기판을 사용한 경우에는(굵은 선으로 표시) 특정 주파수 대역에서 급격한 신호의 전송 손실이 발생함을 알 수 있다.
도 2b를 참조하면, 기판을 사용하지 않은 경우(가는 선으로 표시)에는 신호의 손실이 없음을 알 수 있으나, 기판을 사용한 경우에는(굵은 선으로 표시) 특정 주파수 대역에서 급격한 신호의 전송 손실이 발생함을 알 수 있다.
이러한 손실은 전송 선로의 임피던스 부정합에 의하여 발생하는 것으로 파악된다.
또한, 반도체 칩(10)과 시스템 기판(30)을 도전성 비아(27)를 통해 연결할 경우 도시된 바와 같이 반도체 칩(10)과 시스템 기판(30) 사이의 신호 전달 경로가 길어지게 되는데, 이 또한 신호 지연의 원인이 될 수 있다.
본 발명이 해결하고자 하는 과제는, 도전성 비아를 사용하여 다층의 금속층을 연결하는 경우 발생하는 임피던스 부정합을 방지할 수 있는 반도체 패키지 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 이와 같은 기판을 이용한 반도체 패키지를 제공하는 것이다.
상기 과제를 해결하기 위하여 본 발명에 따른 반도체 패키지용 기판은, 반도체 칩이 실장되는 전면과 그 반대 면인 배면을 가지며, 전면과 배면을 관통하면서 적어도 한 면은 전면으로부터 배면 방향으로 경사를 이루는 창(window)이 형성된 기판 몸체와, 창(window)의 경사면을 따라 전면으로부터 배면에 이르도록 배치된 도전체 패턴을 포함한다.
본 발명에 있어서, 상기 창(window)의 경사면은 기판 몸체의 전면으로부터 배면으로 갈수록 창(window)이 넓어지도록 경사를 이룰 수 있다. 또한, 상기 창(window)은, 반도체 칩에 구비된 본딩 구조물로부터 기판의 하부에 배치되는 시스템 보드에 최단 거리로 이르도록, 반도체 칩의 본딩 구조물이 배치된 영역과 대응되는 영역에 형성된 것일 수 있다.
상기 도전체 패턴은, 상기 기판 몸체의 전면 및 배면 중 적어도 어느 하나에 배치된 연장부를 가질 수 있다. 또한, 상기 도전체 패턴은 구리(Cu) 또는 골드(Au)를 포함할 수 있다.
상기 기판 몸체에 시스템 보드와의 전기적 연결을 위하여 구비된 관통 비아(via)를 더 포함할 수 있다.
상기 다른 과제를 해결하기 위하여 본 발명에 따른 반도체 패키지는, 반도체 칩과 반도체 칩과 전기적으로 접속된 패키지 기판을 포함하는 반도체 패키지로서, 상기 패키지 기판은 반도체 칩이 실장되는 전면과 그 반대 면인 배면을 가지며, 전면과 배면을 관통하면서 적어도 한 면은 전면으로부터 배면 방향으로 경사를 이루는 창(window)이 형성된 기판 몸체 및 창(window)의 면을 따라 전면으로부터 배면에 이르도록 배치된 도전체 패턴을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 반도체 칩은, 패키지 기판과 접속되는 면에 배치된 본딩 구조물을 구비할 수 있다. 일 예에서, 본딩 구조물은, 상기 도전체 패턴과 전기적으로 접속된 컨택 패드, 주상 범프(pillar bump), 및 솔더 범프(solder bump) 중 적어도 어느 하나를 포함할 수 있다.
일 예에서, 본딩 구조물은 상기 도전체 패턴과 전기적으로 접속된 컨택 패드, 상기 컨택 패드 상에 형성된 주상 범프(pillar bump), 및 상기 주상 범프 상에 형성된 솔더 범프(solder bump)를 포함할 수 있다.
일 예에서, 상기 패키지 기판은 상기 패키지 기판의 배면으로 연장된 도전체 패턴을 통해 시스템 기판과 전기적으로 접속된 것일 수 있다.
일 예에서, 상기 창(window)의 경사면은 상기 기판 몸체의 전면으로부터 배면으로 갈수록 창(window)이 넓어지도록 경사를 이루는 것일 수 있다.
일 예에서, 상기 창(window)의 경사면은 상기 기판 몸체의 전면으로부터 배면으로 갈수록 창(window)이 좁아지도록 경사를 이루는 것일 수 있다.
일 예에서, 상기 창(window)은, 상기 반도체 칩에 구비된 본딩 구조물로부터 상기 기판의 하부에 배치되는 시스템 보드에 가능한 최단 거리로 이르도록 상기 반도체 칩의 본딩 구조물이 배치된 영역과 대응되는 영역에 형성된 것일 수 있다.
일 예에서, 상기 도전체 패턴은, 상기 기판 몸체의 전면 및 배면 중 적어도 어느 하나에 배치된 연장부를 갖는 것일 수 있다.
일 예에서, 상기 창(window)의 적어도 일부에 매립된 충진물을 더 포함할 수 있다.
일 예에서, 상기 기판 몸체에, 시스템 기판과의 전기적 연결을 위하여 구비된 관통 비아(via)를 더 포함할 수 있다. 또한, 일 예에서, 상기 기판의 전면 및 배면 중 적어도 어느 하나에는, 상기 관통 비아(via)와 연결된 전원공급 단자가 배치될 수 있다.
일 예에서, 상기 기판 몸체의 전면에, 상기 반도체 칩에 형성된 본딩 구조물과 상기 도전체 패턴을 연결하는 제1 도전체 패턴을 더 구비할 수 있다. 일 예에서, 상기 제1 도전체 패턴은, 상기 도전체 패턴과 실질적으로 동일한 단면 형태를 갖는 것일 수 있다.
도 1은 종래의 플립 칩 패키지의 일 예를 개략적으로 나타낸 도면이다.
도 2a 및 도 2b는 전송 신호 주파수에 대한 삽입 손실(insertion loss)과 귀환 손실(retrun loss)를 나타낸 그래프이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지 기판의 전면 사시도이고, 도 4는 배면 사이도이다.
도 5는 도 3에 도시된 반도체 패키지 기판의 A-A' 선을 따라 자른 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지 기판의 전면 사시도이다.
도 7은 도 6에 도시된 반도체 패키지 기판의 B-B' 선을 따라 자른 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 본 발명의 일 측면에 따른 패키지 기판 및 이를 포함하는 반도체 패키지의 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지 기판의 전면 사시도이고, 도 4는 본 발명의 반도체 패키지 기판의 배면 사시도이며, 도 5는 도 4의 A-A' 선을 따라 자른 단면도이다.
도 3 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지 기판(100)은 메모리 소자 또는 로직 소자와 같은 반도체 소자를 포함하는 반도체 칩이 실장되는 전면(201)과, 시스템 기판과 접속하는 배면(202)을 갖는 기판 몸체(200)를 포함한다.
일 예에서, 상기 기판 몸체(200)는 동박적층판으로 이루어지는 인쇄회로기판(Printed Circuit Board; PCB)일 수 있다. 다른 예에서, 기판 몸체(200)는 높은 절연특성, 내열성 등의 고 신뢰성과 박판화 대응을 위한 높은 탄성 모듈러스(elastic modulus)와 낮은 열팽창계수의 패키지용 기판일 수 있다. 또 다른 예에서, 기판 몸체(200)는 휴대폰, 디지털 카메라, 노트북과 같은 중소형 전자제품에 사용되기 위해 소형화, 고밀도화, 및 반복적인 굴곡에 높은 내구성을 갖는 연성회로 기판일 수도 있다. 또 다른 예에서, 기판 몸체(200)는 자동차 전장, 발광 다이오드 장치와 같은 전자 제품 구현을 위한 고기능 방열 기판일 수도 있다.
기판 몸체(200)의 일 영역에는 전면(201)과 배면(202)을 관통하는 창(Window; W)이 구비된다. 상기 창(W)은 기판에 실장되는 반도체 칩에서 본딩 구조물, 예컨대 범프(bump)가 형성된 영역과 대응되는 기판 몸체의 영역에 배치되는 것이 바람직하다.
일 예에서, 창(W)은 네 면으로 이루어지는데 반드시 이에 한정되는 것은 아니다. 창(W)을 이루는 면 중 적어도 하나는 몸체의 전면(201)으로부터 배면(202) 방향으로 소정 각도로 경사면(S)을 이루고 있다. 일 예에서, 경사면(S)은 기판 몸체의 전면(201)으로부터 배면(202)으로 갈수록 창(W)이 넓어지도록 경사를 이룰 수 있다. 다른 예에서, 경사면(S)은 기판 몸체의 전면(201)으로부터 배면(202)으로 갈수록 창(W)이 좁아지도록 경사를 이룰 수 있다. 경사면(S)의 방향 및 각도는 기판에 실장되는 반도체 칩에 형성된 본딩 구조물과 기판 하부에 접속되는 시스템 기판의 본딩 구조물의 위치에 따라 결정될 수 있다.
또한, 경사면(S)은 창(window)의 두 면에 형성되거나, 창의 네 면에 형성되거나, 또는 창의 한 면에만 형성될 수도 있다.
기판 몸체(200)에는 기판에 실장되는 반도체 칩과의 전기적 접속을 위한 도전체 패턴(210)이 구비된다. 도전체 패턴(210)은 기판 몸체(210)에 형성된 창(W)의 경사면(S)을 따라 배치된다. 따라서, 도전체 패턴(210)의 위치 또는 개수에 따라 경사면(S)의 수가 결정될 수 있다. 또한, 반도체 칩으로부터 시스템 기판으로의 신호 전달이 도전체 패턴(210)에 의해 이루어지므로, 반도체 칩으로부터 시스템 기판까지의 신호 전달 경로가 가능한 최단 거리가 되도록 창(W)의 크기 및 경사면의 각도가 설정될 수 있다.
기판 몸체의 전면(201)에 실장되는 반도체 칩과 기판 몸체의 배면(202) 방향에 배치되는 시스템 기판과의 양호한 전기적 접속을 위하여, 도전체 패턴(210)은 기판 몸체의 전면(201) 및 배면(202)으로 연장된 연장부(211, 212)를 갖는다. 기판 몸체의 전면(201)에 배치된 연장부(211)는 패키지 기판에 실장되는 반도체 칩의 본딩 구조물, 예컨대 범프와의 접속을 위한 것이고, 기판 몸체의 배면(202)에 배치된 연장부(212)는 시스템 기판과의 전기적 접속을 위한 것이다. 따라서, 도전체 패턴(210)의 개수 및 간격, 연장부(211, 212)의 구조 등은 반도체 칩 또는 시스템 기판에 형성된 본딩 구조물의 개수 및 간격을 고려하여 결정될 수 있다. 일 예에서, 반도체 칩에 4열의 범프가 형성된 경우, 도시된 바와 같이 기판 몸체(200)에는 4열의 도전체 패턴(210)이 배치된다. 다른 예에서, 반도체 칩에 형성된 범프가 매트릭스 형태를 이루는 경우, 기판 몸체(200)에 형성되는 도전체 패턴(210) 역시 매트릭스 형태로 배치되는 것이 바람직하다. 상기 연장부(211, 212)를 포함하는 도전체 패턴(210)을 통해 반도체 칩으로부터의 출력신호가 시스템 기판으로 전달되거나, 시스템 기판으로부터 반도체 칩으로 신호가 입력될 수 있다.
도전체 패턴(210) 및 연장부(211, 212)는 금속층으로 이루어질 수 있다. 금속층으로는 예를 들면 구리(Cu) 또는 골드(Au)가 사용될 수 있다. 일 예에서, 도전체 패턴(210)은 제1 및 제2 금속층이 적층된 적층 구조일 수 있다. 일 예에서, 도전체 패턴(210)은 전해도금을 위한 시드층(seed layer)과, 시드층에 의해 전해도금 방식으로 형성된 금속층으로 이루어질 수 있다. 다른 예에서, 도전체 패턴(210)은 경사면을 따라 전면(201) 및 배면(202)으로 연장되도록 라미네이트(laminate) 및 패터닝된 금속층일 수 있다.
기판 몸체(200)의 전면 및 배면에는 창(W)의 주변에 전원공급 단자(221, 222)가 배치될 수 있다. 기판 몸체(200)에는 관통 비아(220)가 배치되고, 관통 비아(220)는 기판 몸체의 전면 및 배면에 배치된 전원공급 단자(221, 222)와 각각 접속된다. 이와 같이 배치된 관통 비아(220)는 기판 몸체의 전면(201)에 실장되는 반도체 칩에 전원을 공급하는 경로로 작용할 수 있다. 이러한 전원 공급단자(221, 222)와 도전성 비아(220)를 통해 시스템 기판으로부터 반도체 칩으로 전원이 공급될 수 있다. 반도체 칩에 공급되는 전원의 경우, 일반적으로 직류가 사용되므로 전송 경로 상의 형태 변화에 의한 임피던스 부정합 문제에 구애받지 않는다. 관통 비아(220)와 전원공급 단자(221, 222)는 도전성 물질, 예컨대 금속 물질로 이루어진다.
기판 몸체에 구비된 창(W)에는 도 7에 도시된 바와 같이 충진물(240)이 채워질 수 있다. 충진물(240)은 예컨대 실리콘옥사이드(SiO2)와 같은 절연물질이 될 수 있다. 충진물(240)로서 절연성이 우수하면서 열 전달특성이 우수한 물질, 예를 들면 세라믹 페이스트(ceramic paste)를 사용할 경우 반도체 칩에서 발생한 열을 패키지 외부로 효과적으로 배출하여 반도체 소자 및 패키지의 신뢰성을 더욱 향상시킬 수 있다.
충진물은 도시된 바와 같이 창(W)을 전부 채우도록 형성되거나, 경우에 따라서는 창의 일부만을 채울 수도 있다. 창(W)을 충진물로 채울 경우 패키지의 신뢰성을 향상시킬 수 있다.
한편, 도 5에 도시된 바와 같이 창(W)을 충진물로 채우지 않은 경우에는, 반도체 칩을 실장한 후 반도체 칩과 패키지 기판 사이의 공간을 폴리머(polymer)와 같은 언더필링 물질로 채우는 과정에서 여분의 언더필링 물질이 창(W)을 통해 빠져나올 수 있으므로 보이드(void)가 제거되는 효과를 얻을 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8을 참조하면, 본 발명의 반도체 패키지(300)는, 도 5 또는 도 7에 도시된 반도체 패키지 기판(100)과, 패키지 기판의 전면(201)에 실장된 반도체 칩(400)을 포함한다. 본 실시예에서는 도 7에 도시된 패키지 기판을 적용한 예를 도시하였다.
반도체 패키지 기판(100)은 도 3 내지 도 7을 참조하여 설명한 패키지 기판과 동일하며, 따라서 이하에서는 중복된 설명을 생략하기로 한다.
반도체 칩(400)에는 반도체 메모리 소자, 로직 소자 등의 반도체 소자(도시되지 않음)가 포함되어 있고, 반도체 칩(400)의 일 면에는 패키지 기판(100)과의 전기적 접속을 위한 본딩 구조물(410)이 구비된다. 본딩 구조물(410)은 컨택 패드(contact pad), 주상 범프(pillar bump) 및 솔더 범프(solder bump) 중의 어느 하나 이상을 포함하는 형태로 구성될 수 있다. 일 예에서, 본딩 구조물(410)은, 도시된 바와 같이 반도체 칩(400)에 형성된 회로와 전기적으로 연결된 컨택 패드(411)와, 이 컨택 패드(411)의 상부에 형성된 주상 범프(412), 그리고 주상 범프(412)의 상부에 형성된 솔더(413)를 포함할 수 있다. 다른 예에서, 본딩 구조물(410)은, 도시되지는 않았지만 반도체 칩(400)에 형성된 회로와 전기적으로 연결된 컨택 패드와 컨택 패드의 상부에 형성된 솔더범프를 포함할 수 있다.
반도체 칩(400)과 패키지 기판(100)은 반도체 칩의 본딩 구조물(410)과, 패키지 기판에 형성된 창(W)의 경사면을 따라 배치된 도전체 패턴(210)을 통해 상호 전기적으로 접속된다. 반도체 칩(400)과 패키지 기판(100) 사이의 공간에는 폴리머와 같은 절연성 언더필링 물질(420)이 채워진다.
한편, 패키지 기판(100)은, 몸체(200)에 형성된 창(W)의 경사면을 따라 배치된 도전체 패턴(210)과 시스템 기판(500)에 배치된 본딩 구조물(510)을 통해 시스템 기판(500)과 전기적으로 접속된다. 시스템 기판(500)에 배치된 본딩 구조물(510)은 컨택 패드, 주상 범프 및 솔더 범프 중 어느 하나 이상을 포함할 수 있다. 일 예에서, 시스템 기판의 본딩 구조물(510)은, 도시된 바와 같이 시스템 기판(500)에 형성된 회로(미도시)와 전기적으로 연결된 컨택 패드(511)와 컨택 패드의 상부에 형성된 솔더 범프(512)를 포함할 수 있다. 다른 예에서, 본딩 구조물(510)은, 도시되지는 않았지만 시스템 기판(500)에 형성된 회로와 전기적으로 연결된 컨택 패드와, 컨택 패드의 상부에 형성된 주상 범프를 포함할 수 있다.
패키지 기판(100)에 구비된 전원단자(221, 222)와 이들을 연결하도록 기판 몸체(200)에 형성된 관통 비아(220)를 통해 시스템 기판(500)으로부터 반도체 칩(400)으로 전원공급이 이루어지게 된다.
패키지 기판(100)에 구비된 창(W)에는 충진물(240)이 채워질 수 있다. 충진물(240)은 창의 일부 또는 전부를 채울 수 있는데, 충진물(240)로서 절연성이 우수하면서 열 전달특성이 우수한 물질, 예를 들면 세라믹 페이스트(ceramic paste)를 사용할 경우 반도체 칩에서 발생한 열을 패키지 외부로 효과적으로 배출하여 반도체 소자 및 패키지의 신뢰성을 더욱 향상시킬 수 있다. 전술한 바와 같이, 패키지 기판(100)의 창(W)이 충진물로 채워지지 않은 경우에는, 반도체 칩을 실장한 후 반도체 칩(400)과 패키지 기판(100) 사이의 공간을 폴리머(polymer)와 같은 언더필링 물질(420)로 채우는 과정에서 여분의 언더필링 물질이 창(W)을 통해 빠져나올 수 있으므로 언더필링 물질(420) 층에 보이드(void)가 제거되는 효과를 얻을 수 있다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 당업자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
100: 반도체 패키지 기판 200: 패키지 기판 몸체
101: 패키지 기판의 전면 102: 패키지 기판의 배면
210: 도전체 패턴 211, 212: 도전체 패턴의 연장부
220: 관통 비아 211, 212: 전원공급 단자
300: 반도체 패키지 400: 반도체 칩
410, 510: 본딩 구조물 411, 511: 컨택 패드
412: 필라 범프 413, 412: 솔더
500: 시스템 기판

Claims (27)

  1. 반도체 칩이 실장되는 전면과 그 반대 면인 배면을 가지며, 상기 전면과 배면을 관통하면서 적어도 한 면은 상기 전면으로부터 배면 방향으로 경사를 이루는 창(window)이 형성된 기판 몸체; 및
    상기 창(window)의 경사면을 따라 상기 기판 몸체의 전면으로부터 배면에 이르도록 배치된 도전체 패턴을 포함하는 것을 특징으로 하는 반도체 패키지 기판.
  2. 제1항에 있어서,
    상기 창(window)의 경사면은 상기 기판 몸체의 전면으로부터 배면으로 갈수록 창(window)이 넓어지도록 경사를 이루는 것을 특징으로 하는 반도체 패키지 기판.
  3. 제1항에 있어서,
    상기 창(window)의 경사면은 상기 기판 몸체의 전면으로부터 배면으로 갈수록 창(window)이 좁아지도록 경사를 이루는 것을 특징으로 하는 반도체 패키지 기판.
  4. 제1항에 있어서,
    상기 창(window)은,
    상기 반도체 칩에 구비된 본딩 구조물로부터 상기 기판의 하부에 배치되는 시스템 기판에 가능한 최단 거리로 이르도록 상기 반도체 칩의 본딩 구조물이 배치된 영역과 대응되는 영역에 형성된 것을 특징으로 하는 반도체 패키지 기판.
  5. 제1항에 있어서,
    상기 도전체 패턴은, 상기 기판 몸체의 전면 및 배면 중 적어도 어느 하나에 배치된 연장부를 갖는 것을 특징으로 하는 반도체 패키지 기판.
  6. 제1항에 있어서,
    상기 도전체 패턴은 구리(Cu) 또는 골드(Au)를 포함하는 것을 특징으로 하는 반도체 패키지 기판.
  7. 제1항에 있어서,
    상기 창(window)의 적어도 일부에 매립된 충진물을 더 포함하는 것을 특징으로 하는 반도체 패키지 기판.
  8. 제7항에 있어서,
    상기 충진물은 실리콘산화물(SiO2)을 포함하는 것을 특징으로 하는 반도체 패키지 기판.
  9. 제1항에 있어서,
    상기 기판 몸체에, 시스템 기판과의 전기적 연결을 위하여 구비된 관통 비아(via)를 더 포함하는 것을 특징으로 하는 반도체 패키지 기판.
  10. 제9항에 있어서,
    상기 기판의 전면 및 배면 중 적어도 어느 하나에는, 상기 관통 비아(via)와 연결된 전원공급 단자가 배치된 것을 특징으로 하는 반도체 패키지 기판.
  11. 제1항에 있어서,
    상기 기판 몸체의 전면에,
    상기 반도체 칩에 형성된 본딩 구조물과 상기 도전체 패턴을 연결하는 제1 도전체 패턴을 더 구비하는 것을 특징으로 하는 반도체 패키지 기판.
  12. 제11항에 있어서,
    상기 제1 도전체 패턴은, 상기 도전체 패턴과 실질적으로 동일한 단면 형태를 갖는 것을 특징으로 하는 반도체 패키지 기판.
  13. 반도체 칩; 및
    상기 반도체 칩과 전기적으로 접속된 패키지 기판을 포함하는 반도체 패키지로서, 상기 패키지 기판은,
    상기 반도체 칩이 실장되는 전면과 그 반대 면인 배면을 가지며, 상기 전면과 배면을 관통하면서 적어도 한 면은 상기 전면으로부터 배면 방향으로 경사를 이루는 창(window)이 형성된 기판 몸체; 및
    상기 창(window)의 면을 따라 상기 전면으로부터 배면에 이르도록 배치된 도전체 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 반도체 칩은,
    상기 패키지 기판과 접속되는 면에 배치된 본딩 구조물을 구비하는 것을 특징으로 하는 반도체 패키지.
  15. 제14항에 있어서,
    상기 본딩 구조물은,
    상기 도전체 패턴과 전기적으로 접속된 컨택 패드, 주상 범프(pillar bump), 및 솔더 범프(solder bump) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제14항에 있어서,
    상기 본딩 구조물은,
    상기 도전체 패턴과 전기적으로 접속된 컨택 패드, 상기 컨택 패드 상에 형성된 주상 범프(pillar bump), 및 상기 주상 범프 상에 형성된 솔더 범프(solder bump)를 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제13항에 있어서,
    상기 패키지 기판은,
    상기 패키지 기판의 배면으로 연장된 도전체 패턴을 통해 시스템 기판과 전기적으로 접속된 것을 특징으로 하는 반도체 패키지.
  18. 제13항에 있어서,
    상기 창(window)의 경사면은 상기 기판 몸체의 전면으로부터 배면으로 갈수록 창(window)이 넓어지도록 경사를 이루는 것을 특징으로 하는 반도체 패키지.
  19. 제13항에 있어서,
    상기 창(window)의 경사면은 상기 기판 몸체의 전면으로부터 배면으로 갈수록 창(window)이 좁아지도록 경사를 이루는 것을 특징으로 하는 반도체 패키지.
  20. 제13항에 있어서,
    상기 창(window)은,
    상기 반도체 칩에 구비된 본딩 구조물로부터 상기 기판의 하부에 배치되는 시스템 보드에 가능한 최단 거리로 이르도록 상기 반도체 칩의 본딩 구조물이 배치된 영역에 대응되는 영역에 형성된 것을 특징으로 하는 반도체 패키지.
  21. 제13항에 있어서,
    상기 도전체 패턴은, 상기 기판 몸체의 전면 및 배면 중 적어도 어느 하나에 배치된 연장부를 갖는 것을 특징으로 하는 반도체 패키지.
  22. 제13항에 있어서,
    상기 도전체 패턴은 구리(Cu) 또는 골드(Au)를 포함하는 것을 특징으로 하는 반도체 패키지.
  23. 제13항에 있어서,
    상기 창(window)의 적어도 일부에 매립된 충진물을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  24. 제13항에 있어서,
    상기 기판 몸체에, 시스템 기판과의 전기적 연결을 위하여 구비된 관통 비아(via)를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  25. 제24항에 있어서,
    상기 기판의 전면 및 배면 중 적어도 어느 하나에는, 상기 관통 비아(via)와 연결된 전원공급 단자가 배치된 것을 특징으로 하는 반도체 패키지.
  26. 제13항에 있어서,
    상기 기판 몸체의 전면에,
    상기 반도체 칩에 형성된 본딩 구조물과 상기 도전체 패턴을 연결하는 제1 도전체 패턴을 더 구비하는 것을 특징으로 하는 반도체 패키지.
  27. 제26항에 있어서,
    상기 제1 도전체 패턴은, 상기 도전체 패턴과 실질적으로 동일한 단면 형태를 갖는 것을 특징으로 하는 반도체 패키지.

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