KR20160056378A - 반도체 패키지 및 그 제조방법 - Google Patents

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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
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    • H01L2225/1094—Thermal management, e.g. cooling
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
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    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
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    • H01L2924/14—Integrated circuits
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Abstract

본 발명은 반도체 패키지를 제공한다. 반도체 패키지는 하부 패키지 기판 상에 실장된 하부 반도체 칩을 포함하는 하부 반도체 패키지 및 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함하는 상부 반도체 패키지를 포함하되, 상기 상부 패키지 기판은 상부 방열 패턴을 포함하고, 상기 하부 반도체 칩은 상기 하부 반도체 칩을 관통하고 상기 상부 방열 패턴과 연결되어 상기 하부 반도체 칩에서 발생되는 열의 방출 경로를 제공하는 제 1 비아를 가진다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 구체적으로 패키지 온 패키지 타입의 반도체 패키지 및 그 제조방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 패키지 기판에 여러 반도체 칩들을 적층하여 실장하거나, 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 특히, 패키지 위에 패키지를 적층하는 패키지 온 패키지(Package on package, PoP) 장치는 각각의 적층되는 패키지 안에 반도체 칩과 패키지 기판을 포함하므로 전체 패키지의 두께가 두꺼워지는 문제점을 가진다. 또한, 패키지 온 패키지 장치에서는 반도체 칩들 내에서 발생하는 열을 외부로 방출하기 어려워 소자 오작동이나 동작 속도 지연 등의 문제가 발생할 수 있다.
본 발명의 기술적 과제는 반도체 칩에서 발생하는 열을 방출할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명은 반도체 패키지를 제공한다. 반도체 패키지는 하부 패키지 기판 상에 실장된 하부 반도체 칩을 포함하는 하부 반도체 패키지 및 상부 패키지 상기 하부 반도체 패키지 상에 배치되고, 기판 상에 실장된 상부 반도체 칩을 포함하는 상부 반도체 패키지를 포함하되, 상기 상부 패키지 기판은 상부 방열 패턴을 포함하고, 상기 하부 반도체 칩은 상기 하부 반도체 칩을 관통하고 상기 상부 방열 패턴과 연결되어 상기 하부 반도체 칩에서 발생되는 열의 방출 경로를 제공하는 제 1 비아를 가진다.
일 예에 의하여, 상기 상부 패키지 기판과 상기 하부 반도체 칩 사이에 배치되어 상기 제 1 비아와 상기 상부 방열 패턴을 연결하는 제 1 연결부를 더 포함한다.
일 예에 의하여, 상기 상부 패키지 기판은 상기 하부 패키지 기판을 바라보는 하면과 그 반대면인 상면을 가지며, 상기 상부 패키지 기판의 하면 상에 상기 상부 방열 패턴과 상기 제 1 연결부를 연결하는 메탈 패턴을 더 포함한다.
일 예에 의하여, 상기 상부 패키지 기판은 상기 상면을 향해 함몰된 리세스부를 포함한다.
일 예에 의하여, 상기 상부 패키지 기판 상에 배치된 제 1 방열 패드를 더 포함하고, 상기 상부 방열 패턴은 상기 제 1 방열 패드와 연결된다.
일 예에 의하여, 상기 하부 반도체 칩은 로직 부분 및 메모리 부분을 포함하는 로직 칩이고, 상기 제 1 비아는 상기 하부 반도체 칩의 로직 부분에 복수개로 제공된다.
일 예에 의하여, 상기 하부 패키지 기판은, 상기 상부 패키지 기판을 바라보는 상면과 그 반대면인 하면 및 상기 하부 패키지 기판을 관통하는 제 2 비아를 포함한다.
일 예에 의하여, 상기 하부 패키지 기판과 상기 하부 반도체 칩 사이에 배치되어 상기 제 2 비아와 상기 제 1 비아를 연결하는 제 2 연결부를 더 포함한다.
일 예에 의하여, 상기 하부 패키지 기판은 상기 제 2 비아와 연결되는 하부 방열 패턴을 더 포함한다.
일 예에 의하여, 상기 하부 패키지 기판의 하면 상에 배치되어 상기 제 2 비아와 접촉하는 제 2 방열 패드를 더 포함한다.
일 예에 의하여, 상기 상부 반도체 칩은 상기 상부 패키지 기판 상에 차례로 적층된 제 1 상부 반도체 칩과 제 2 상부 반도체 칩을 포함하며, 상기 제 1 상부 반도체 칩 및 제 2 상부 반도체 칩은 상기 상부 패키지 기판에 와이어 본딩된다.
일 예에 의하여, 상기 상부 반도체 패키지는 상기 상부 패키지 기판과 상기 상부 반도체 칩을 덮는 상부 몰드막을 더 포함하고, 상기 하부 반도체 패키지는 상기 하부 패키지 기판과 상기 하부 반도체 칩의 측면을 덮는 하부 몰드막을 더 포함하되, 상기 하부 몰드막은 상기 하부 반도체 칩의 상부면과 공면을 이루는 상부면을 가진다.
본 발명의 다른 예에 의한 반도체 패키지는 대향하는 상면과 하면을 가지는 하부 패키지 기판, 상기 하부 패키지 기판의 상면 상에 실장되는 하부 반도체 칩, 상기 하부 반도체 칩 상에 배치되고, 대향하는 상면과 하면을 가지고, 상부 방열 패턴이 임베딩된 상부 패키지 기판, 및 상기 상부 패키지 기판의 상면 상에 실장되는 상부 반도체 칩을 포함하되, 상기 하부 반도체 칩은 상기 하부 반도체 칩을 관통하고 상기 상부 방열 패턴과 연결되어 상기 하부 반도체 칩의 열을 방출하는 제 1 비아를 가지고, 상기 하부 패키지 기판은 상기 하부 패키지 기판을 관통하고, 상기 제 1 비아와 연결되는 제 2 비아를 가진다.
일 예에 의하여, 상기 상부 패키지 기판의 하면과 상기 하부 반도체 칩 사이에 배치되어 상기 제 1 비아와 연결되는 제 1 연결부 및 상기 상부 패키지 기판의 하면 상에 배치되어 상기 제 1 연결부와 상기 상부 방열 패턴을 연결하는 메탈 패턴을 더 포함하되, 상기 제 1 연결부, 상기 메탈 패턴 및 상기 상부 방열 패턴이 서로 연결된다.
일 예에 의하여, 상기 하부 패키지 기판과 상기 하부 반도체 칩 사이에 배치되어 상기 제 1 비아와 상기 제 2 비아를 연결하는 제 2 연결부를 더 포함한다.
본 발명은 반도체 패키지 제조방법을 제공한다. 반도체 패키지 제조방법은 하부 패키지 기판, 상기 하부 패키지 기판 상에 배치된 하부 반도체 칩 및 상기 하부 패키지 기판 상에 배치되며 상기 하부 반도체 칩과 이격된 하부 솔더 범프를 포함하는 하부 반도체 패키지를 제공하고, 상기 하부 반도체 칩을 관통하는 제 1 비아를 형성하고, 상기 상부 패키지 기판과 상기 하부 반도체 칩 사이에 상기 제 1 비아와 접촉하는 제 1 연결부를 형성하고, 상부 방열 패턴을 포함하는 상부 패키지 기판, 상기 상부 패키지 기판 상에 배치된 상부 반도체 칩 및 상기 상부 패키지 기판 하부에 배치되는 상부 솔더 범프를 포함하는 상부 반도체 패키지를 제공하고, 상기 상부 패키지 기판의 하면 상에 메탈 패턴을 형성하고, 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지를 결합하여 상기 하부 솔더 범프와 상기 상부 솔더 범프가 조합된 솔더 범프를 형성하고, 그리고 상기 제 1 연결부와 상기 메탈 패턴을 결합하는 것을 포함한다.
일 예에 의하여, 상기 솔더 범프의 형성하는 것과 상기 제 1 연결부와 상기 메탈 패턴을 결합하는 것은 동시에 수행된다.
일 예에 의하여, 상기 제 1 연결부, 상기 메탈 패턴 및 상기 상부 방열 패턴이 서로 연결되어 열방출 통로를 형성한다.
일 예에 의하여, 상기 상부 패키지 기판 상에 상기 상부 방열 패턴과 연결되는 제 1 방열 패드를 형성하는 단계를 더 포함한다.
일 예에 의하여, 상기 하부 패키지 기판을 관통하는 제 2 비아를 형성하는 것을 더 포함한다.
본 발명의 일 실시 예에 따르면, 하부 반도체 칩에서 발생한 열을 비아를 통해 방출할 수 있어 열적 특성이 개선된 반도체 패키지를 구현할 수 있다.
본 발명의 일 실시 예에 따르면, 하부 반도체 칩에서 발생한 열을 상부 패키지 기판의 상부 방열 패턴 및 하부 패키지 기판의 하부 방열 패턴을 통해 방출할 수 있다.
본 발명의 일 실시 예에 따르면, 하부 반도체 칩에서 발생한 열을 하부 패키지 기판의 비아를 통해 방출할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지에 관한 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조공정을 나타내는 단면도이다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 패키지에 관한 단면도이다.
도 4는 본 발명의 또 다른 실시 예에 따른 반도체 패키지에 관한 단면도이다.
도 5는 본 발명의 또 다른 실시 예에 따른 반도체 패키지에 관한 단면도이다.
도 6은 본 발명의 또 다른 실시 예에 따른 반도체 패키지에 관한 단면도이다.
도 7은 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 8은 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지에 관한 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 솔더 범프(300)를 통해 전기적으로 연결된 하부 반도체 패키지(100) 및 상부 반도체 패키지(200)를 포함할 수 있다. 하부 반도체 패키지(100)는 하부 패키지 기판(110), 하부 반도체 칩(130) 및 하부 몰드막(140)을 포함할 수 있다. 상부 반도체 패키지(200)는 상부 패키지 기판(210), 상부 반도체 칩(220) 및 상부 몰드막(230)을 포함할 수 있다.
하부 패키지 기판(110)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 하부 패키지 기판(110)은 상부 패키지 기판(210)을 바라보는 상면(110a)과 그 반대면인 하면(110b)를 가질 수 있다. 하부 패키지 기판(110) 하면(110b)에는 제 1 솔더 범프(114)가 배치된다. 하부 패키지 기판(110)의 상면(110a) 상에 로직 칩, 메모리 칩, 혹은 이들의 조합과 같은 하부 반도체 칩(130)이 실장될 수 있다. 일례로서, 하부 반도체 칩(130)은 로직 부분(131) 및 메모리 부분(132)을 포함할 수 있다. 하부 반도체 칩(130)과 하부 패키지 기판(110)사이에는 제 2 솔더 범프(116)가 배치된다. 제 2 솔더 범프(116)는 하부 반도체 칩(130)과 하부 패키지 기판(110)을 전기적으로 연결한다. 하부 패키지 기판(110)의 상면(110a)에는 제 1 솔더 패드(165)가 제공될 수 있다. 제 1 솔더 패드(165)는 납(Pb), 주석(Sn), 은(Ag), 비스무스(Bi) 또는 구리(Cu)일 수 있다.
하부 반도체 칩(130)은 하부 반도체 칩(130)을 관통하는 적어도 하나의 제 1 비아(135)를 포함할 수 있다. 제 1 비아(135)는 하부 반도체 칩(130)에서 발생하는 열이 방출되는 통로이다. 하부 반도체 칩(130)의 로직 부분(131)에 가령 CPU가 제공될 수 있고, 로직 부분(131)이 다른 부분보다 많은 열이 발생할 수 있다. 따라서, 제 1 비아(135)는 하부 반도체 칩(130)의 로직 부분(131)에 집중적으로 형성될 수 있다. 하부 반도체 칩(130)의 로직 부분(131)에 제 1 비아(135)를 적어도 하나 이상 형성하여 하부 반도체 칩(130)에서 발생하는 열을 효과적으로 방출할 수 있다. 제 1 비아(135)는 니켈(Ni)이나 구리(Cu) 등과 같은 도금물질 또는 열전도특성이 뛰어난 고분자 물질일 수 있다. 하부 반도체 칩(130)의 상부면에는 제 1 비아(135)와 접촉하는 제 1 연결부(150)가 제공된다. 예를 들어, 제 1 연결부(150)는 솔더 볼 또는 메탈 패드일 수 있다. 제 1 연결부(150)는 납(Pb), 주석(Sn), 은(Ag), 비스무스(Bi) 또는 구리(Cu)일 수 있다. 하부 반도체 칩(130)의 하부면에는 제 1 비아(135)와 연결되는 제 2 연결부(120)가 제공된다. 예를 들어, 제 2 연결부(120)는 솔더 볼일 수 있다. 제 2 연결부(120)는 납(Pb), 주석(Sn), 은(Ag), 비스무스(Bi) 또는 구리(Cu)일 수 있다. 제 2 연결부(120)는 전기적 신호 전달이 아닌, 제 1 비아(135)와 연결되어 하부 반도체 칩(130)에서 발생하는 열을 방출하는 역할을 한다. 제 2 연결부(120)는 접지 또는 플로팅될 수 있다.
하부 몰드막(140)은 하부 반도체 칩(130)의 측벽을 덮되 하부 반도체 칩(130)의 상부면은 노출시킬 수 있다. 하부 반도체 칩(130)의 상부면은 하부 몰드막(140)의 상부면과 공면을 이룰 수 있다. 하부 몰드막(140)은 에폭시 몰딩 컴파운드(EMC) 같은 절연성 고분자 물질을 포함할 수 있다. 하부 몰드막(140)은 연결홀(145)을 포함할 수 있고, 연결홀(145)에 솔더 범프(300)가 제공될 수 있다.
상부 패키지 기판(210)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 상부 패키지 기판(210)은 하부 패키지 기판(110)을 바라보는 하면(210b)과 그 반대면인 상면(210a)를 가진다. 상부 패키지 기판(210)의 상면(210a)은 평평한 면을 가질 수 있다. 상부 패키지 기판(210)의 하면(210b)에는 상면(210a)을 향해 함몰된 리세스부(210c)가 형성된다. 리세스부(210c)는 하부 반도체 칩(130)과 동일하거나 보다 큰 너비를 가질 수 있다. 다른 예로, 리세스부(210c)는 하부 반도체 칩(130) 보다 짧은 너비를 가질 수도 있다. 리세스부(210c)가 제공하는 공간에는 제 1 연결부(150)가 수용될 수 있다. 이처럼, 리세스부(210c)에 제1 연결부(150)가 수용되므로써 반도체 패키지(1)의 두께가 최소화될 수 있다.
상부 패키지 기판(210)은 상부 방열 패턴(212) 및 메탈 패드(214), 제 1 방열 패드(216) 및 제 2 솔더 패드(245)를 포함할 수 있다. 상부 방열 패턴(212)은 상부 패키지 기판(210)에 임베딩될 수 있다. 메탈 패드(214)는 상부 패키지 기판(210)의 하면(210b) 상에 제공된다. 메탈 패드(214)는 제1 연결부(150)를 매개로 제1 비아(135)와 연결될 수 있다. 메탈 패드(214)는 납(Pb), 주석(Sn), 은(Ag), 비스무스(Bi) 또는 구리(Cu)일 수 있다. 제 1 방열 패드(216)는 상부 패키지 기판(210)의 상면(210a) 상에 위치한다. 예를 들어, 제 1 방열 패드(216)는 상부 패키지 기판(210)의 상면(210a)의 양쪽 가장자리에 복수개로 제공될 수 있다. 다른 예로, 제 1 방열 패드(216)는 상부 패키지 기판(210)의 측면에 제공될 수도 있다. 제 1 방열 패드(216)는 납(Pb), 주석(Sn), 은(Ag), 비스무스(Bi) 또는 구리(Cu)일 수 있다. 상부 방열 패턴(212)은 메탈 패턴(214)과 제 1 방열 패드(216)를 연결하고, 하부 반도체 칩(130)에서 발생하는 열이 방출되는 통로 역할을 한다. 제 2 솔더 패드(245)는 상부 패키지 기판(210)의 하면(210b)에 제공될 수 있다. 제 2 솔더 패드(245)는 납(Pb), 주석(Sn), 은(Ag), 비스무스(Bi) 또는 구리(Cu)일 수 있다.
상부 반도체 칩(220)은 상부 패키지 기판(210) 상면(210a) 상에 실장된다. 상부 반도체 칩(220)은 상부 패키지 기판(210) 상에 차례로 적층된 제 1 상부 반도체 칩(222)과 제 2 상부 반도체 칩(224)을 포함할 수 있다. 제 1 상부 반도체 칩(222) 및 제 2 상부 반도체 칩(224)은 상부 패키지 기판(210)에 와이어 본딩될 수 있다. 예를 들어, 상부 반도체 칩(220)은 메모리 칩일 수 있다. 제 2 상부 반도체 칩(224)은 제 1 상부 반도체 칩(222) 상에 플립 칩 본딩 방식으로 실장될 수도 있다.
상부 몰드막(230)은 상부 반도체 칩(220)을 덮도록 형성된다. 예를 들어, 상부 몰드막(230)은 에폭시 몰딩 컴파운드(EMC) 같은 절연성 고분자 물질을 포함할 수 있다.
솔더 범프(300)는 하부 반도체 패키지(100)와 상부 반도체 패키지(200)을 연결한다. 솔더 범프(300)는 납(Pb), 주석(Sn), 은(Ag), 비스무스(Bi) 또는 구리(Cu)일 수 있다. 솔더 범프(300)는 제 1 솔더 패드(165) 및 제 2 솔더 패드(245)와 전기적으로 연결될 수 있다.
본 실시 예에서, 제 1 비아(135), 제 1 연결부(150), 제 1 방열 패드(216) 및 상부 방열 패턴(212)은 연결되어 하부 반도체 칩(130)에서 발생하는 열이 방출되는 통로 역할을 한다. 상부 방열 패턴(212)은 상부 반도체 칩(220)에 형성된 회로의 전기적 신호 전달 경로가 아닌 방열 경로를 제공한다. 제 1 연결부(150), 상부 방열 패턴(212) 및 제 1 방열 패드(216)는 금속물질이므로 열 방출이 용이할 수 있다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 패키지의 제조공정을 나타내는 단면도이다.
도 2a를 참조하면, 하부 패키지 기판(110)의 하면(110b) 상에 제 1 솔더 범프(114)가 제공될 수 있다. 하부 패키지 기판(110)의 상면(110a)에는 제 1 솔더 패드(165)가 제공될 수 있다. 하부 반도체 칩(130)은 하부 패키지 기판(110)의 상면(110a) 상에 배치된다. 하부 반도체 칩(130)은 로직 부분(131) 및 메모리 부분(132)을 포함할 수 있다. 하부 반도체 칩(130)은 하부 패키지 기판(110)에 제 2 솔더 범프(116)를 이용하여 전기적으로 연결되며, 플립 칩 본딩 방식으로 실장될 수 있다. 하부 반도체 칩(130)과 하부 패키지 기판(110) 사이에 제 2 연결부(120)가 제공될 수 있다. 제 2 연결부(120)는 후술하는 제 1 비아(135)와 연결될 수 있다.
도 2b를 참조하면, 하부 패키지 기판(110) 상에 하부 몰드막(140)을 형성한다. 하부 몰드막(140)은 하부 반도체 칩(130)을 덮도록 형성된다. 이와 달리, 하부 몰드막(140)은 하부 반도체 칩(130)의 상부면을 노출시킬 수 있다.
도 2c를 참조하면, 하부 몰드막(140)에 연마공정을 수행한다. 연마 공정을 진행하여 하부 몰드막(140)의 상부를 일부 제거하여 하부 반도체 칩(130)의 상부면을 노출시킨다. 이 때, 하부 반도체 칩(130)의 상부도 일부 같이 제거되어 하부 반도체 칩(130)을 원하는 두께로 형성할 수도 있다. 하부 반도체 칩(130)의 상부면과 하부 몰드막(140)의 상부면은 공면을 이룬다. 하부 몰드막(140)에 레이저 등을 이용하여 연결홀(145)을 형성할 수 있다. 연결홀(145)은 하부 반도체 칩(130)과 이격되게 형성된다. 연결홀(145)은 하부 패키지 기판(110)의 제공된 제 1 솔더 패드(165)의 상면을 노출하도록 형성될 수 있다. 연결홀(145)은 하부 반도체 칩(130)을 중심으로 대칭되게 형성될 수 있고, 복수개가 형성될 수 있다.
하부 반도체 칩(130)에 제 1 비아홀(134)을 형성한다. 제 1 비아홀(134)는 하부 반도체 칩(130)을 관통한다. 제 1 비아홀(134)은 레이저 드릴링, 기계적 드릴링 및 드라이 에칭을 통해 형성될 수 있다. 일반적으로, 반도체 칩의 로직 부분(131)에 CPU 등이 위치한다. CPU에서는 다른 부분보다 많은 열이 발생한다. 따라서, 제 1 비아홀(134)은 하부 반도체 칩(130)의 로직 부분(131)에 집중적으로 형성될 수 있다.
도 2d를 참조하면, 제1 비아홀(134)을 채워 하부 반도체 칩(130)을 관통하는 제 1 비아(135)를 형성할 수 있다. 제 1 비아(135)는 니켈(Ni) 및 구리(Cu) 등과 같은 도금물질 및 열전도특성이 뛰어난 고분자 물질일 수 있다. 하부 반도체 칩(130) 상부면에는 제 1 비아(135)와 접촉하는 제 1 연결부(150)가 형성될 수 있다. 제 1 연결부(150)는 솔더 볼일 수 있다. 연결홀(145)에는 하부 솔더 범프(160)가 제공될 수 있다. 하부 솔더 범프(160)는 제 1 솔더 패드(165)와 전기적으로 연결될 수 있다. 연결홀(145)이 복수개인 경우 하부 솔더 범프(160)도 복수개일 수 있다. 하부 반도체 칩(130)의 로직 부분(131)에 제 1 비아(135)을 적어도 하나 이상 형성하여 하부 반도체 칩(130)에서 발생하는 열을 효과적으로 방출할 수 있다.
도 2e를 참조하면, 상부 반도체 패키지(200)를 형성한다. 상부 반도체 패키지(200)는 상부 패키지 기판(210), 상부 반도체 칩(220) 및 상부 몰드막(230)을 포함한다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 상부 패키지 기판(210)의 하면(210b) 상에 상부 솔더 범프(240)이 제공될 수 있다. 상부 솔더 범프(240)는 제 2 솔더 패드(245)와 전기적으로 연결된다. 상부 솔더 범프(240)는 연결홀(145)과 수직적으로 나란히 배치된다. 상부 반도체 패키지(200)를 하부 반도체 패키지(100) 상에 위치시킨다. 상부 솔더 범프(240)를 연결홀(145) 안에 삽입한다.
도 1을 다시 참조하여, 상부 반도체 패키지(200)를 열압착하여 상부 솔더 범프(240)와 하부 솔더 범프(160)가 녹으면서 결합한다. 결합된 상부 솔더 범프(240)와 하부 솔더 범프(160)는 솔더 범프(300)를 형성한다. 열압착시, 제 1 연결부(150)도 녹게된다. 가열된 제 1 연결부(150)는 제 1 비아(135)와 메탈 패드(214)를 연결할 수 있다. 따라서, 제 1 비아(135), 제 1 연결부(150), 상부 방열 패턴(212) 및 제 1 방열 패드(216)가 연결되어 열이 방출하는 통로를 형성할 수 있다. 제 1 비아(135)는 하부 반도체 칩(130)의 로직부분(131)에 집중적으로 배치되어 효과적으로 하부 반도체 칩(130)에서 발생하는 열을 방출할 수 있다. 제 1 연결부(150), 상부 방열 패턴(212) 및 제 1 방열 패드(216)는 금속물질이므로 열 방출이 용이할 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 패키지에 관한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3을 참조하면, 제 1 연결부(170)가 패드 형태일 수 있다. 하나의 제 1 연결부(170)는 복수개의 제 1 비아(135)와 연결될 수 있다. 제 1 연결부(170)는 납(Pb), 주석(Sn), 은(Ag), 비스무스(Bi) 또는 구리(Cu)일 수 있다. 열압착시, 제 1 연결부(170)는 가열되어 제 1 비아(135)와 메탈 패드(214)를 연결할 수 있다. 따라서, 제 1 비아(135), 제 1 연결부(170), 상부 방열 패턴(212) 및 제 1 방열 패드(216)가 연결되어 열이 방출하는 통로를 형성할 수 있다. 제 1 비아(135), 제 1 연결부(170), 상부 방열 패턴(212) 및 제 1 방열 패드(216)는 금속물질이므로 열방출이 용이할 수 있다.
도 4는 본 발명의 또 다른 실시 예에 따른 반도체 패키지에 관한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4를 참조하면, 하부 패키지 기판(110)에 적어도 하나 이상의 제 2 비아(118)가 형성된다. 제 2 비아(118)는 하부 패키지 기판(110)을 관통한다. 예를 들어, 제 2 비아(118)는 니켈(Ni) 및 구리(Cu) 등과 같은 도금물질 또는 열전도특성이 뛰어난 고분자 물질일 수 있다. 제 2 연결부(120)는 제 1 비아(135)와 제 2 비아(118)를 연결한다. 제 1 비아(135), 제 2 연결부(120) 및 제 2 비아(118)은 하부 반도체 칩(130)에서 발생하는 열을 하부 패키지 기판(110)의 하면(110b)으로 방출한다. 하부 반도체 칩(130)에서 발생하는 열을 하부 반도체 칩(130)의 상부 및 하부로 동시에 방출할 수 있어, 열방출 특성을 극대화할 수 있다. 제 1 비아(135), 제 1 연결부(150), 상부 방열 패턴(212), 제 1 방열 패드(216), 제 2 연결부(120) 및 제 2 비아(118)는 금속물질이므로 열방출이 용이할 수 있다.
도 5는 본 발명의 또 다른 실시 예에 따른 반도체 패키지에 관한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
하부 패키지 기판(110)의 상면에 제 1 연결부(150)이 제공되고, 하면에 제 2 연결부(120)이 제공될 수 있다. 제 1 연결부(150) 및 제 2 연결부(120)는 납(Pb), 주석(Sn), 은(Ag), 비스무스(Bi) 또는 구리(Cu)일 수 있다. 하부 반도체 칩(130)에 제 1 연결부(150) 및 제 2 연결부(120)를 직접 접촉시켜, 하부 반도체 칩(130)에서 발생하는 열을 하부 반도체 칩(130)의 상부 및 하부로 동시에 방출할 수 있다. 선택적으로, 제 1 연결부(150) 및 제 2 연결부(120)를 패드형태로 제공할 수 있다. 하부 반도체 칩(130)에서 발생하는 열을 하부 반도체 칩(130)의 상부 및 하부로 동시에 방출할 수 있어, 열방출 특성을 극대화할 수 있다. 제 1 연결부(150), 상부 방열 패턴(212), 제 1 방열 패드(216), 제 2 연결부(120) 및 제 2 비아(118)는 금속물질이므로 열방출이 용이할 수 있다.
도 6은 본 발명의 또 다른 실시 예에 따른 반도체 패키지에 관한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6을 참조하면, 하부 패키지 기판(110)에 하부 방열 패턴(115)이 형성될 수 있다. 제 2 방열 패드(117)는 하부 패키지 기판(110)의 하면(110b) 상에 제공될 수 있다. 예를 들어, 제 2 방열 패드(117)는 하부 패키지 기판(110) 하면(110b)의 양쪽 가장자리에 복수개가 제공될 수 있다. 선택적으로, 제 2 방열 패드(117)는 하부 패키지 기판(110)의 측면에 제공될 수도 있다. 제 2 방열 패드(117)는 납(Pb), 주석(Sn), 은(Ag), 비스무스(Bi) 또는 구리(Cu)일 수 있다. 하부 방열 패턴(115)은 제 2 연결부(120)와 제 2 방열 패드(117)를 연결한다. 제 2 연결부(120), 하부 방열 패턴(115) 및 제 2 방열 패드(117)는 연결되어 하부 반도체 칩(130)에서 발생하는 열을 방출하는 통로를 형성할 수 있다. 하부 반도체 칩(130)에서 발생하는 열을 하부 반도체 칩(130)의 상부 및 하부로 동시에 방출할 수 있어, 열방출 특성을 극대화할 수 있다. 제 1 비아(135), 제 1 연결부(150), 상부 방열 패턴(212), 제 1 방열 패드(216), 제 2 연결부(120) 및 하부 방열 패턴(115) 및 제 2 방열 패드(117)는 금속물질이므로 열방출이 용이할 수 있다.
도 7은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
상술한 반도체 패키지는 전자 시스템에 적용될 수 있다. 상술한 본 발명의 기술이 적용된 반도체 패키지는 메모리 디바이스의 형태로 제공될 수 있다. 도 6을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 8은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다. 도 8을 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.

Claims (10)

  1. 하부 패키지 기판 상에 실장된 하부 반도체 칩을 포함하는 하부 반도체 패키지; 및
    상기 하부 반도체 패키지 상에 배치되고, 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함하는 상부 반도체 패키지를 포함하되,
    상기 상부 패키지 기판은 상부 방열 패턴을 포함하고,
    상기 하부 반도체 칩은 상기 하부 반도체 칩을 관통하고 상기 상부 방열 패턴과 연결되어 상기 하부 반도체 칩에서 발생되는 열의 방출 경로를 제공하는 제 1 비아를 가지는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 상부 패키지 기판과 상기 하부 반도체 칩 사이에 배치되어 상기 제 1 비아와 상기 상부 방열 패턴을 연결하는 제 1 연결부를 더 포함하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 상부 패키지 기판은 상기 하부 패키지 기판을 바라보는 하면과 그 반대면인 상면을 가지며,
    상기 상부 패키지 기판의 하면 상에 상기 상부 방열 패턴과 상기 제 1 연결부를 연결하는 메탈 패턴을 더 포함하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 상부 패키지 기판은 상기 상면을 향해 함몰된 리세스부를 포함하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 상부 패키지 기판 상에 배치된 제 1 방열 패드를 더 포함하고,
    상기 상부 방열 패턴은 상기 제 1 방열 패드와 연결되는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 하부 반도체 칩은 로직 부분 및 메모리 부분을 포함하는 로직 칩이고,
    상기 제 1 비아는 상기 하부 반도체 칩의 로직 부분에 복수개로 제공되는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 하부 패키지 기판은:
    상기 상부 패키지 기판을 바라보는 상면과 그 반대면인 하면; 및
    상기 하부 패키지 기판을 관통하는 제 2 비아를 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 하부 패키지 기판과 상기 하부 반도체 칩 사이에 배치되어 상기 제 2 비아와 상기 제 1 비아를 연결하는 제 2 연결부를 더 포함하는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 하부 패키지 기판은 상기 제 2 비아와 연결되는 하부 방열 패턴을 더 포함하는 반도체 패키지.
  10. 제 7 항에 있어서,
    상기 하부 패키지 기판의 하면 상에 배치되어 상기 제 2 비아와 접촉하는 제 2 방열 패드를 더 포함하는 반도체 패키지.
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