JP3776637B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体素子を積層する積層型パッケージを使用した半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置は、高密度実装化を目的として半導体素子を積層して用いることが多くなっている。従来用いられている積層パッケージは、例えば、特開平９−２１９４９０号公報、特開平１０−１３５２６７号公報、特開平１０−１６３４１４号公報に記載されている。これらの従来のパッケージではＴＳＯＰ(Thin Small Outline Package)、ＴＣＰ(Tape Carrier Package)、ＢＡＧ(Ball Grid Array) などのパッケージを組み立て完成させた後、各パッケージに予め設けた外部接続端子を個別に積み重ねることにより、各々を積層し、さらに電気的接続を行っている。すなわち従来の積層型パッケージは、各パッケージの組み立て工程に加え、各パッケージ毎の積層加工工程が加わる。したがって、工程数が積層個数分増加するシーケンシャル工法になり、この工法による加工コストの増加、また個別に積層するスペーサなどの部材を用いることによるコストが増加している。
また、従来半導体モジュールは、パッケージとして個別に組み立てたものを積層し、これを組み立てたものを１つのモジュールとしている。
【０００３】
図１１は、従来のモールドタイプのパッケージを積層した半導体装置の断面図、図１２は、図１１に記載のパッケージ搭載したモジュール基板の平面図である。図１１は、樹脂モールドされたパッケージを積層した半導体装置である。この半導体パッケージは、インナーリード２０６、素子搭載部２０７及びアウターリード２０８とを備えたリードフレーム２０５を有し、素子搭載部２０７にはシリコン半導体素子（チップ）２０１が搭載されている。シリコンチップ２０１に形成された電極は、インナーリード２０６にＡｕなどのボンディングワイヤ２０２を用いて電気的に接続されている。そして、チップ２０１、インナーリード２０６、素子搭載領域２０７及びボンディングワイヤ２０２は、モールド樹脂封止体２０４により被覆されている。モルード樹脂封止体２０４からはアウターリード２０８が突出している。この構造のパッケージＢがパッケージＡの上に積層されている。この積層されたパッケージＡ及びパッケージＢがモジュール基板に複数搭載されている。このモジュール基板が複数個実装基板に取り付けられてシステムを構成している。
【０００４】
【発明が解決しようとする課題】
上述のように従来の積層パッケージは、パッケージ厚が厚く、基板に搭載する必要がある場合は総モジュール厚が厚くなるという問題があった。また、パッケージを横一列に実装していく場合にはモジュールサイズが大きくなるという欠点が問題であった。また、上段と下段のパッケージがアウターリードによって基板に接続されているのでパッケージ積層ズレによりアウタリード間のショートが発生する可能性があった。
今後高密度化と共に薄型化が進んでＩＣカードや携帯電話などの用途拡大が進む半導体装置の開発に向けて厚さが３０乃至２００μｍ程度の薄型の半導体チップに適した薄い積層型パッケージを形成するには前述した従来の方法で形成することは困難であり、また、ＩＣカードのように弾力性のある媒体に用いるには弾力性に乏しく適用性に問題があった。
また、従来のパッケージ方法ではパッケージを積層したときに積層体内部の放熱性が十分ではなく、モジュール内部から発生する熱を均一に放熱させる必要性があった。
本発明は、このような事情によりなされたものであり、薄く密閉性、弾力性にすぐれ、放熱性の優れた積層型パッケージを用いた半導体装置を提供する。
【０００５】
【課題を解決するための手段】
本発明は、ビアに埋め込まれた複数の接続電極及びこの接続電極に電気的に接続された配線を備えた複数の配線基板と、前記配線基板に搭載された半導体素子と、半導体素子が収容される開口部を有し、ビアに埋め込み形成された接続電極を備えた複数の導電ビア絶縁基板とを交互に積層し一体化して薄型半導体素子をが収容可能な薄型半導体装置を得ることを特徴としている。また、積層された前記配線基板導電ビア絶縁基板との間に放熱路を有する絶縁スペーサを挿入して内部からの熱を有効に放熱させることを特徴としている。
薄型の半導体素子をダメージを与えること無く縦方向に積層させることができるとともに、小形化、薄型化が可能になる。また、半導体装置全体からの均一な放熱が可能になるので、半導体素子の破壊防止、半導体素子の高速対応が可能になる。
【０００７】
また、本発明の半導体装置は、熱伝導層が埋め込み形成された複数の第１のビア、接続電極が埋め込み形成された複数の第２のビア及びこの接続電極に電気的に接続された配線を備えた複数の配線基板と、前記配線基板に搭載され、前記配線と電気的に接続された半導体素子と、前記半導体素子が収容される開口部を有し、熱伝導層が埋め込み形成された複数の第１のビア及び接続電極が埋め込み形成された複数の第２のビアを備えた複数の導電ビア絶縁基板と、熱伝導層が埋め込み形成された複数の第１のビア、接続電極が埋め込み形成された複数の第２のビア及び放熱路を備えた複数の絶縁スペーサとを備え、前記半導体素子が搭載された配線基板と、この配線基板上に前記開口部に前記半導体素子が完全に収容されるように積層された前記導電ビア絶縁基板と、前記絶縁スペーサとで積層体が構成され、この積層体を複数重ねて一体化されており、前記配線基板の前記接続電極と前記導電ビア絶縁基板の前記接続電極と前記絶縁スペーサの前記接続電極とは積層方向において電気的に接続されており、且つ前記配線基板の前記熱伝導層と前記導電ビア絶縁基板の前記熱伝導層と前記絶縁スペーサの前記熱伝導層とは積層方向において電気的に接続され前記放熱路に接続されており、前記絶縁スペーサに形成された放熱路は前記半導体素子に接触していることを特徴としている。複数のビアに埋め込み形成された接続電極を備え、半導体素子を収容する開口部もしくは凹部が形成されていない導電ビア絶縁基板を前記積層体の上面もしくは上面及び下面に積層するようにしても良い。前記開口部もしくは凹部が形成されていない導電ビア絶縁基板には外部接続端子として用いられる複数のバンプ電極が形成されているようにしても良い。
【０００８】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１乃至図３を参照して第１の実施例である積層型パッケージを用いた半導体装置を説明する。
図１は、積層型パッケージを用いた半導体装置の斜視図、図２は、半導体装置に用いる配線基板と導電ビア絶縁基板の断面図、図３は、半導体装置の断面図及び平面図である。この実施例は４つの半導体素子を積層した例であるが、本発明では積層する半導体素子の数は４個に限定されない。２個以上の必要とする個数を積層させることができる。パッケージは、半導体素子５を収容する導電ビア絶縁基板２０、半導体素子５を搭載させる配線基板３０、パッケージを密封する下層の導電ビア絶縁基板２２及び外部接続端子１０を有する上層の導電ビア絶縁基板２１から構成されている。すなわち、パッケージは、上層及び下層の導電ビア絶縁基板２１、２２の間に導電ビア絶縁基板２０と配線基板３０との積層体が複数層積層され、加熱加圧されて一体に構成されている。図３は、加熱加圧により一体化されたパッケージの断面図である。図１で説明したように、配線基板３０及び導電ビア絶縁基板２０を交互に積層し、上下を開口部のない導電ビア絶縁基板２１、２２で挟まれている。積層体のビア部分は、積層方向に一列に並び、互いに電気的に接続されている。
【０００９】
図２に示すように、半導体素子を搭載する配線基板３０は、厚さ４０μｍ程度の銅箔付きポリイミドフィルムもしくはプリント積層板などの絶縁板１を用いる。絶縁板１にはビアに接続電極７が埋め込まれている。絶縁板１上の銅箔は、接続電極７上のランド１７とその他の領域に形成され、半導体素子５と電気的に接続された配線８とを有する形状にパターニングされている。半導体素子５（シリコンチップ）の厚さは、約３０〜２００μｍであり、好ましくは約５０〜１５０μｍである。半導体素子５にははんだボールのようなバンプ電極が形成されており、配線８に電気的に接続される。また、絶縁板１と半導体素子５との間にはアンダーフィル樹脂封止体９が充填されている。
導線ビア絶縁基板２０は、厚さ７５μｍ程度の銅箔付きポリイミド基板もしくはプリント積層板などの絶縁板６を用いる。絶縁板６にはビアに接続電極２が埋め込まれている。絶縁板６上の銅箔は、接続電極２上のランド３とその他の領域に形成された配線１６とを有する形状にパターニングされている。絶縁基板６の中央部分には半導体素子を収容する開口部１２が形成されている。
【００１０】
本発明においては、導電ビア絶縁基板２０の厚さは、開口部１２に半導体素子５が収容される大きさなら配線基板３０と同じ厚さであっても薄くても良い。
開口部１２の厚さ（導電ビア絶縁基板２０の厚さ）は、半導体素子５の厚さとバンプ電極の高さの和とほぼ同じかそれより高いようになっている。開口部１２は、面積的には、ほぼ半導体素子５と同じ形状か幾分大きく形成されている。このとき導電ビア絶縁基板には接着材４が塗布されている。接着材４は、配線基板３０の裏面にも形成されている。積層する前の導電ビア絶縁基板もしくは配線基板の両面に接着材が設けてあれば他方の配線基板もしくは導電ビア絶縁基板には接着材を形成する必要はない。
下層の導電ビア絶縁基板２２は、配線とランドとを有し、ビアにＡｇペーストなどからなる接続電極が埋め込まれている。接続電極上にはランド３が形成されている。また、上層の導電ビア絶縁基板２１は、配線とランドとを有し、裏面には外部接続端子１０が形成されている。
【００１１】
次に、この実施例で形成される半導体装置の製造方法を説明する。
まず、導電ビア絶縁基板を形成する。始めに絶縁基板を用意し、この絶縁基板に銅箔を張り合わせる。その後、露光、現像、エッチングを行って、絶縁基板上の銅箔をパターニングし配線パターンなどを形成する。次に、配線パターン表面を粗面化して処理を容易にしてからパターン表面にめっきを施す。その後、エポキシ樹脂などの熱硬化型接着材をコートし、これをプレキュアする。次に、レーザ加工によりビアを形成する。このビアに銀又は銅フィラー入りの導電性樹脂ペーストを充填して接続電極を形成する。その後、レーザ加工により半導体素子が収容される開口部を形成する。
【００１２】
次に、半導体素子を搭載する配線基板を形成する。銅箔を張り合わせたプリント積層板からなる絶縁基板に所定のマスクを施して、これをエッチングし配線パターン及びランドを形成する。その後絶縁基板にＹＡＧレーザ、炭酸ガスレーザなどを用いて複数のビアを形成する。そして、ビアには銀又は銅フィラー入りの導電性樹脂ペーストをスクリーン印刷することにより接続電極を埋め込む。接続電極の形成方法には、ビア内壁に銅メッキもしくは金メッキを施してからビア内に導電性材料を埋め込む方法も可能である。この配線基板にフリップチップ工法などにより半導体素子（チップ）をダイボンドして搭載させる。半導体素子を配線基板に搭載するには、はんだボールなどの接続端子を配線パターンに接続してなる。接続端子は、アンダーフィル樹脂により被覆保護される。そして、この配線基板に導電ビア絶縁基板を位置合せを行って半導体素子が開口部に配置されるように積層させる。続いて、位置合せを行ってから積層体を真空プレスなど加熱圧縮機により接着材の硬化温度でプレスする。最後に各パッケージ外形に沿ってブレード、ルータなどで切断して積層パッケージを形成する。
【００１３】
この実施例では導電ビア絶縁基板に複数の開口部を形成し、配線基板に複数の半導体素子を搭載させ、これらを交互に積層させて複数の半導体素子積層体を形成し、最終的に各半導体素子積層体毎にブレードして積層パッケージ形成の効率化を計っている。
この実施例の半導体装置は、以上のような構成により、薄い積層型パッケージを有する半導体装置を得ることができる。また、積層の上下を導電ビア絶縁基板により挟まれているので、半導体素子に対する密閉性が高くなっている。
【００１４】
次に、図４を参照して第２の実施例を説明する。
図４は、積層型パッケージを用いた半導体装置の断面図及び半導体装置の上面を示す平面図である。この実施例は４つの半導体素子を積層した例であるが、本発明では積層する半導体素子の数は４個に限定されない。２個以上の必要とする個数を積層させることができる。パッケージは、半導体素子２５を収容する凹部４３を有する配線基板４０、パッケージを密封する下層の配線基板４２及び外部接続端子（図示せず）を有する上層の配線基板４１から構成されている。すなわち、パッケージは、上層及び下層の配線基板４１、４２の間に配線基板４０が複数層積層され、加熱加圧されて一体に構成されている。図４は、加熱加圧により一体化されたパッケージの断面図である。配線基板４０、４１、４２の積層体のビア部分は、積層方向に一列に並び、互いに電気的に接続されている。
【００１５】
半導体素子を搭載する配線基板４０は、厚さ４０μｍ程度の銅箔付きポリイミドフィルムもしくはプリント積層板などの絶縁板を用いる。絶縁板にはビアに接続電極３７が埋め込まれている。絶縁板上の銅箔は、接続電極３７上のランド４７とその他の領域に形成され、半導体素子２５と電気的に接続された配線３８とを有する形状にパターニングされている。半導体素子２５のチップ厚さは、約３０〜２００μｍであり、好ましくは約５０〜１５０μｍである。半導体素子２５にははんだなどのバンプ電極が形成されており配線３８に電気的に接続される。また、配線基板４０と半導体素子２５との間にはアンダーフィル樹脂封止体３９が充填されている。
配線基板４０の中央部分には半導体素子を収容する凹部４３が形成されている。配線基板４０の厚さは、凹部４３に半導体素子２５が収容される大きさなら配線基板４０と同じ厚さであっても薄くても良い。凹部４３の深さは、半導体素子２５の厚さとバンプ電極の高さの和とほぼ同じかそれより高いようになっている。凹部４３は、面積的にはほぼ半導体素子２５と同じ形状か幾分大きく形成されている。このとき配線基板４０には接着材（図示せず）が塗布されている。積層する前の導電ビア絶縁基板もしくは配線基板の両面に接着材が設けてあれば他方の配線基板もしくは導電ビア絶縁基板には接着材を形成する必要はない。
【００１６】
下層の配線基板４２は、凹部がなく配線とランド４７とを有し、ビアにＡｇペーストなどからなる接続電極３７が埋め込まれている。接続電極３７上にはランド４７が形成されている。また、上層の配線基板４１は、凹部がなく配線とランド４７とを有し、裏面には外部接続端子（図示しない）が形成されている。
この実施例の半導体装置は、以上のような構成により、薄い積層型パッケージを有する半導体装置を得ることができる。また、積層の上下を配線基板により挟まれているので、半導体素子に対する密閉性が高くなっている。
薄型の半導体素子をダメージを与えること無く縦方向に積層させることができるとともに、小形化、薄型化が可能になる。また、半導体装置全体からの均一な放熱が可能になるので、半導体素子の破壊防止、半導体素子の高速対応が可能になる。
この実施例では、第１の実施例の配線基板と導電ビア絶縁基板とを一体化した構造になっているので構造が簡略化され、高速化対応モジュールの形成が可能である。また、積層総数が少なくなるので、低コストで接続部の信頼性を向上させることができる。
【００１７】
次に、図５乃至図９を参照して第３の実施例を説明する。
図５は、半導体装置に用いる放熱路を有する絶縁スペーサの断面図及び平面図、図６は、半導体装置に用いる導電ビア絶縁基板の断面図、図７は、半導体装置に用いる半導体素子を搭載した配線基板の断面図、図８は、配線基板、導電ビア絶縁基板及び絶縁スペーサを各１積層した積層体の断面図、図９は、半導体装置の断面図である。この実施例は、積層型パッケージを有する半導体装置の放熱構造に特徴がある。この半導体装置は、熱伝導層７２が埋め込み形成された複数の第１のビア（サーマルビア）、接続電極７３が埋め込み形成された複数の第２のビア及びこの接続電極７３に電気的に接続された配線７８を備えた複数の配線基板７０（図７）と、前記配線基板７０に搭載され、前記配線７８と電気的に接続された半導体素子７５と、前記半導体素子７５が収容される開口部６５を有し、熱伝導層６２が埋め込み形成された複数の第１のビア（サーマルビア）及び接続電極６３が埋め込み形成された複数の第２のビアを備えた複数の導電ビア絶縁基板６０（図６）と、熱伝導層５２が埋め込み形成された複数の第１のビア（サーマルビア）、接続電極５３が埋め込み形成された複数の第２のビア及び銅箔などから形成された放熱路５１を備えた複数の絶縁スペーサ５０（図５）とを備えている。導電ビア絶縁基板６０の熱伝導層６２及び配線基板７０の熱伝導層７２は、いずれも銅箔などからなるランド６１、７１に被覆されている。
【００１８】
半導体素子７５が搭載された配線基板７０と、この配線基板７０上に開口部６５に半導体素子が完全に収容されるように積層された導電ビア絶縁基板６０と、絶縁スペーサ５０とは、積層されて積層体を構成している（図８）。この積層体を複数重ねて一体化して半導体装置の積層パッケージを形成する（図９）。配線基板７０の接続電極７３と導電ビア絶縁基板６０の接続電極６３と絶縁スペーサ５０の接続電極５３とは積層方向において電気的に接続されており、且つ配線基板７０の熱伝導層７２と導電ビア絶縁基板６０の熱伝導層６２と絶縁スペーサ５０の熱伝導層５２とは積層方向において電気的に接続され放熱路に接続されている。
図９に示すように各半導体素子から発生した熱は放熱路、熱伝導層を介して外部に放熱される。この実施例では積層方向に熱伝導層５２、６２、７２から形成される２列の放熱経路が形成される。図の左側が信号ライン、右側が放熱経路である。
この実施例では薄型の半導体素子をダメージを与えること無く縦方向に積層させることができるとともに、小形化、薄型化が可能になる。また、半導体装置全体からの均一な放熱が可能になるので、半導体素子の破壊防止、半導体素子の高速対応が可能になる。
【００１９】
次に、図１０を参照して第４の実施例を説明する。
図１０は、半導体装置の断面図である。この実施例は、積層型パッケージを有する半導体装置の放熱構造に特徴がある。この半導体装置は、熱伝導層１０２が埋め込み形成された複数の第１のビア（サーマルビア）、接続電極１０３が埋め込み形成された複数の第２のビア及びこの接続電極１０３に電気的に接続された配線１０８を備えた複数の配線基板１００と、配線基板１００に搭載され、配線１０８と電気的に接続された半導体素子１０５と、半導体素子１０５が収容される開口部９５を有し、熱伝導層９２が埋め込み形成された複数の第１のビア（サーマルビア）及び接続電極９３が埋め込み形成された複数の第２のビアを備えた複数の導電ビア絶縁基板９０と、熱伝導層８２が埋め込み形成された複数の第１のビア（サーマルビア）、接続電極８３が埋め込み形成された複数の第２のビア及び銅箔などから形成された放熱路８１を備えた複数の絶縁スペーサ８０とを備えている。導電ビア絶縁基板９０の熱伝導層９２及び配線基板１００の熱伝導層１０２は、いずれも銅箔などからなるランド９１、１０１に被覆されている。
【００２０】
半導体素子１０５が搭載された配線基板１００と、この配線基板１００上に開口部９５に半導体素子が完全に収容されるように積層された導電ビア絶縁基板９０と、絶縁スペーサ８０は積層されて積層体を構成している。この積層体を複数重ねて一体化して半導体装置の積層パッケージを形成する。配線基板１００の接続電極１０３と導電ビア絶縁基板９０の接続電極９３と絶縁スペーサ８０の接続電極８３とは積層方向において電気的に接続されており、且つ配線基板１００の熱伝導層１０２と導電ビア絶縁基板９０の熱伝導層９２と絶縁スペーサ８０の熱伝導層８２とは積層方向において電気的に接続され放熱路に接続されている。
この実施例では上層の絶縁スペーサ８０上にヒートスプレッダ１１０が形成されている。また、下層の配線基板１００の裏面にははんだボールなどの外部接続端子１１２と放熱経路を支持する支持部１１１が形成されている。
【００２１】
図１０に示すように各半導体素子から発生した熱は放熱路、熱伝導層を介して外部に放熱される。この実施例では積層方向に熱伝導層８２、９２、１０２から形成される２列の放熱経路が形成される。図の左側が信号ライン、右側が放熱経路である。
この実施例では薄型の半導体素子をダメージを与えること無く縦方向に積層させることができるとともに、小形化、薄型化が可能になる。また、半導体装置全体からの均一な放熱が可能になるので、半導体素子の破壊防止、半導体素子の高速対応が可能になる。放熱特性は、ヒートスプレッダによりさらに向上する。
【００２２】
【発明の効果】
本発明は、以上の構成により、薄型の半導体素子をダメージを与えること無く縦方向に積層させることができるとともに、小形化、薄型化が可能になる。
また、半導体装置内部の放熱特性を改善させることにより、表面層半導体素子と内部の半導体素子との動作スピード差がなくなる。また、全体発熱温度の低下により高速モジュールの性能が向上する。さらに、内部半導体素子の素子表面最大許容温度オーバーがなくなり、半導体素子破壊の発生が低下する。
【図面の簡単な説明】
【図１】第１の実施例の半導体装置の斜視図。
【図２】第１の実施例の半導体装置に用いる配線基板と導電ビア絶縁基板の積層体の断面図。
【図３】第１の実施例の半導体装置の断面図及び平面図。
【図４】第２の実施例の半導体装置の断面図及び平面図。
【図５】第３の実施例の半導体装置に用いる絶縁スペーサの断面図及び平面図。
【図６】第３の実施例の半導体装置に用いる導電ビア絶縁基板の断面図。
【図７】第３の実施例の半導体装置に用いる配線基板の断面図。
【図８】第４の実施例の半導体装置に用いる配線基板と導電ビア絶縁基板の積層体の断面図。
【図９】第４の実施例の半導体装置の断面図。
【図１０】第５の実施例の半導体装置の断面図。
【図１１】従来の積層パッケージの断面図。
【図１２】従来の積層パッケージを搭載した実装基板の断面図及び平面図。
【符号の説明】
１、６・・・絶縁板、
２、７、３７、５３、６３、７３、８３、９３、１０３・・・接続電極、
３、１７、４７、６１、７１、９１、１０１・・・ランド、
４・・・接着材、 ５、２５、７５、１０５、２０１・・・半導体素子、
８、１６、３８、７８、１０８・・・配線、
９、３９、２０４・・・樹脂封止体、
１０、１１２・・・外部接続端子、 １２、６５、９５・・・開口部、
２０、２１、２２、６０、９０・・・導電ビア絶縁基板、
３０、４０、４１、４２、７０、１００・・・配線基板、
５０、８０・・・絶縁スペーサ、 ５１、８１・・・放熱路、
５２、６２、７２、８２、９２、１０２・・・熱伝導層、
１１０・・・ヒートスプレッダ、 １１１・・・支持部、
２０２・・・ボンディングワイヤ、 ２０５・・・リードフレーム、
２０６・・・インナーリード、 ２０７・・・素子搭載部、
２０８・・・アウターリード。
【発明の属する技術分野】
本発明は、複数の半導体素子を積層する積層型パッケージを使用した半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置は、高密度実装化を目的として半導体素子を積層して用いることが多くなっている。従来用いられている積層パッケージは、例えば、特開平９−２１９４９０号公報、特開平１０−１３５２６７号公報、特開平１０−１６３４１４号公報に記載されている。これらの従来のパッケージではＴＳＯＰ(Thin Small Outline Package)、ＴＣＰ(Tape Carrier Package)、ＢＡＧ(Ball Grid Array) などのパッケージを組み立て完成させた後、各パッケージに予め設けた外部接続端子を個別に積み重ねることにより、各々を積層し、さらに電気的接続を行っている。すなわち従来の積層型パッケージは、各パッケージの組み立て工程に加え、各パッケージ毎の積層加工工程が加わる。したがって、工程数が積層個数分増加するシーケンシャル工法になり、この工法による加工コストの増加、また個別に積層するスペーサなどの部材を用いることによるコストが増加している。
また、従来半導体モジュールは、パッケージとして個別に組み立てたものを積層し、これを組み立てたものを１つのモジュールとしている。
【０００３】
図１１は、従来のモールドタイプのパッケージを積層した半導体装置の断面図、図１２は、図１１に記載のパッケージ搭載したモジュール基板の平面図である。図１１は、樹脂モールドされたパッケージを積層した半導体装置である。この半導体パッケージは、インナーリード２０６、素子搭載部２０７及びアウターリード２０８とを備えたリードフレーム２０５を有し、素子搭載部２０７にはシリコン半導体素子（チップ）２０１が搭載されている。シリコンチップ２０１に形成された電極は、インナーリード２０６にＡｕなどのボンディングワイヤ２０２を用いて電気的に接続されている。そして、チップ２０１、インナーリード２０６、素子搭載領域２０７及びボンディングワイヤ２０２は、モールド樹脂封止体２０４により被覆されている。モルード樹脂封止体２０４からはアウターリード２０８が突出している。この構造のパッケージＢがパッケージＡの上に積層されている。この積層されたパッケージＡ及びパッケージＢがモジュール基板に複数搭載されている。このモジュール基板が複数個実装基板に取り付けられてシステムを構成している。
【０００４】
【発明が解決しようとする課題】
上述のように従来の積層パッケージは、パッケージ厚が厚く、基板に搭載する必要がある場合は総モジュール厚が厚くなるという問題があった。また、パッケージを横一列に実装していく場合にはモジュールサイズが大きくなるという欠点が問題であった。また、上段と下段のパッケージがアウターリードによって基板に接続されているのでパッケージ積層ズレによりアウタリード間のショートが発生する可能性があった。
今後高密度化と共に薄型化が進んでＩＣカードや携帯電話などの用途拡大が進む半導体装置の開発に向けて厚さが３０乃至２００μｍ程度の薄型の半導体チップに適した薄い積層型パッケージを形成するには前述した従来の方法で形成することは困難であり、また、ＩＣカードのように弾力性のある媒体に用いるには弾力性に乏しく適用性に問題があった。
また、従来のパッケージ方法ではパッケージを積層したときに積層体内部の放熱性が十分ではなく、モジュール内部から発生する熱を均一に放熱させる必要性があった。
本発明は、このような事情によりなされたものであり、薄く密閉性、弾力性にすぐれ、放熱性の優れた積層型パッケージを用いた半導体装置を提供する。
【０００５】
【課題を解決するための手段】
本発明は、ビアに埋め込まれた複数の接続電極及びこの接続電極に電気的に接続された配線を備えた複数の配線基板と、前記配線基板に搭載された半導体素子と、半導体素子が収容される開口部を有し、ビアに埋め込み形成された接続電極を備えた複数の導電ビア絶縁基板とを交互に積層し一体化して薄型半導体素子をが収容可能な薄型半導体装置を得ることを特徴としている。また、積層された前記配線基板導電ビア絶縁基板との間に放熱路を有する絶縁スペーサを挿入して内部からの熱を有効に放熱させることを特徴としている。
薄型の半導体素子をダメージを与えること無く縦方向に積層させることができるとともに、小形化、薄型化が可能になる。また、半導体装置全体からの均一な放熱が可能になるので、半導体素子の破壊防止、半導体素子の高速対応が可能になる。
【０００７】
また、本発明の半導体装置は、熱伝導層が埋め込み形成された複数の第１のビア、接続電極が埋め込み形成された複数の第２のビア及びこの接続電極に電気的に接続された配線を備えた複数の配線基板と、前記配線基板に搭載され、前記配線と電気的に接続された半導体素子と、前記半導体素子が収容される開口部を有し、熱伝導層が埋め込み形成された複数の第１のビア及び接続電極が埋め込み形成された複数の第２のビアを備えた複数の導電ビア絶縁基板と、熱伝導層が埋め込み形成された複数の第１のビア、接続電極が埋め込み形成された複数の第２のビア及び放熱路を備えた複数の絶縁スペーサとを備え、前記半導体素子が搭載された配線基板と、この配線基板上に前記開口部に前記半導体素子が完全に収容されるように積層された前記導電ビア絶縁基板と、前記絶縁スペーサとで積層体が構成され、この積層体を複数重ねて一体化されており、前記配線基板の前記接続電極と前記導電ビア絶縁基板の前記接続電極と前記絶縁スペーサの前記接続電極とは積層方向において電気的に接続されており、且つ前記配線基板の前記熱伝導層と前記導電ビア絶縁基板の前記熱伝導層と前記絶縁スペーサの前記熱伝導層とは積層方向において電気的に接続され前記放熱路に接続されており、前記絶縁スペーサに形成された放熱路は前記半導体素子に接触していることを特徴としている。複数のビアに埋め込み形成された接続電極を備え、半導体素子を収容する開口部もしくは凹部が形成されていない導電ビア絶縁基板を前記積層体の上面もしくは上面及び下面に積層するようにしても良い。前記開口部もしくは凹部が形成されていない導電ビア絶縁基板には外部接続端子として用いられる複数のバンプ電極が形成されているようにしても良い。
【０００８】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１乃至図３を参照して第１の実施例である積層型パッケージを用いた半導体装置を説明する。
図１は、積層型パッケージを用いた半導体装置の斜視図、図２は、半導体装置に用いる配線基板と導電ビア絶縁基板の断面図、図３は、半導体装置の断面図及び平面図である。この実施例は４つの半導体素子を積層した例であるが、本発明では積層する半導体素子の数は４個に限定されない。２個以上の必要とする個数を積層させることができる。パッケージは、半導体素子５を収容する導電ビア絶縁基板２０、半導体素子５を搭載させる配線基板３０、パッケージを密封する下層の導電ビア絶縁基板２２及び外部接続端子１０を有する上層の導電ビア絶縁基板２１から構成されている。すなわち、パッケージは、上層及び下層の導電ビア絶縁基板２１、２２の間に導電ビア絶縁基板２０と配線基板３０との積層体が複数層積層され、加熱加圧されて一体に構成されている。図３は、加熱加圧により一体化されたパッケージの断面図である。図１で説明したように、配線基板３０及び導電ビア絶縁基板２０を交互に積層し、上下を開口部のない導電ビア絶縁基板２１、２２で挟まれている。積層体のビア部分は、積層方向に一列に並び、互いに電気的に接続されている。
【０００９】
図２に示すように、半導体素子を搭載する配線基板３０は、厚さ４０μｍ程度の銅箔付きポリイミドフィルムもしくはプリント積層板などの絶縁板１を用いる。絶縁板１にはビアに接続電極７が埋め込まれている。絶縁板１上の銅箔は、接続電極７上のランド１７とその他の領域に形成され、半導体素子５と電気的に接続された配線８とを有する形状にパターニングされている。半導体素子５（シリコンチップ）の厚さは、約３０〜２００μｍであり、好ましくは約５０〜１５０μｍである。半導体素子５にははんだボールのようなバンプ電極が形成されており、配線８に電気的に接続される。また、絶縁板１と半導体素子５との間にはアンダーフィル樹脂封止体９が充填されている。
導線ビア絶縁基板２０は、厚さ７５μｍ程度の銅箔付きポリイミド基板もしくはプリント積層板などの絶縁板６を用いる。絶縁板６にはビアに接続電極２が埋め込まれている。絶縁板６上の銅箔は、接続電極２上のランド３とその他の領域に形成された配線１６とを有する形状にパターニングされている。絶縁基板６の中央部分には半導体素子を収容する開口部１２が形成されている。
【００１０】
本発明においては、導電ビア絶縁基板２０の厚さは、開口部１２に半導体素子５が収容される大きさなら配線基板３０と同じ厚さであっても薄くても良い。
開口部１２の厚さ（導電ビア絶縁基板２０の厚さ）は、半導体素子５の厚さとバンプ電極の高さの和とほぼ同じかそれより高いようになっている。開口部１２は、面積的には、ほぼ半導体素子５と同じ形状か幾分大きく形成されている。このとき導電ビア絶縁基板には接着材４が塗布されている。接着材４は、配線基板３０の裏面にも形成されている。積層する前の導電ビア絶縁基板もしくは配線基板の両面に接着材が設けてあれば他方の配線基板もしくは導電ビア絶縁基板には接着材を形成する必要はない。
下層の導電ビア絶縁基板２２は、配線とランドとを有し、ビアにＡｇペーストなどからなる接続電極が埋め込まれている。接続電極上にはランド３が形成されている。また、上層の導電ビア絶縁基板２１は、配線とランドとを有し、裏面には外部接続端子１０が形成されている。
【００１１】
次に、この実施例で形成される半導体装置の製造方法を説明する。
まず、導電ビア絶縁基板を形成する。始めに絶縁基板を用意し、この絶縁基板に銅箔を張り合わせる。その後、露光、現像、エッチングを行って、絶縁基板上の銅箔をパターニングし配線パターンなどを形成する。次に、配線パターン表面を粗面化して処理を容易にしてからパターン表面にめっきを施す。その後、エポキシ樹脂などの熱硬化型接着材をコートし、これをプレキュアする。次に、レーザ加工によりビアを形成する。このビアに銀又は銅フィラー入りの導電性樹脂ペーストを充填して接続電極を形成する。その後、レーザ加工により半導体素子が収容される開口部を形成する。
【００１２】
次に、半導体素子を搭載する配線基板を形成する。銅箔を張り合わせたプリント積層板からなる絶縁基板に所定のマスクを施して、これをエッチングし配線パターン及びランドを形成する。その後絶縁基板にＹＡＧレーザ、炭酸ガスレーザなどを用いて複数のビアを形成する。そして、ビアには銀又は銅フィラー入りの導電性樹脂ペーストをスクリーン印刷することにより接続電極を埋め込む。接続電極の形成方法には、ビア内壁に銅メッキもしくは金メッキを施してからビア内に導電性材料を埋め込む方法も可能である。この配線基板にフリップチップ工法などにより半導体素子（チップ）をダイボンドして搭載させる。半導体素子を配線基板に搭載するには、はんだボールなどの接続端子を配線パターンに接続してなる。接続端子は、アンダーフィル樹脂により被覆保護される。そして、この配線基板に導電ビア絶縁基板を位置合せを行って半導体素子が開口部に配置されるように積層させる。続いて、位置合せを行ってから積層体を真空プレスなど加熱圧縮機により接着材の硬化温度でプレスする。最後に各パッケージ外形に沿ってブレード、ルータなどで切断して積層パッケージを形成する。
【００１３】
この実施例では導電ビア絶縁基板に複数の開口部を形成し、配線基板に複数の半導体素子を搭載させ、これらを交互に積層させて複数の半導体素子積層体を形成し、最終的に各半導体素子積層体毎にブレードして積層パッケージ形成の効率化を計っている。
この実施例の半導体装置は、以上のような構成により、薄い積層型パッケージを有する半導体装置を得ることができる。また、積層の上下を導電ビア絶縁基板により挟まれているので、半導体素子に対する密閉性が高くなっている。
【００１４】
次に、図４を参照して第２の実施例を説明する。
図４は、積層型パッケージを用いた半導体装置の断面図及び半導体装置の上面を示す平面図である。この実施例は４つの半導体素子を積層した例であるが、本発明では積層する半導体素子の数は４個に限定されない。２個以上の必要とする個数を積層させることができる。パッケージは、半導体素子２５を収容する凹部４３を有する配線基板４０、パッケージを密封する下層の配線基板４２及び外部接続端子（図示せず）を有する上層の配線基板４１から構成されている。すなわち、パッケージは、上層及び下層の配線基板４１、４２の間に配線基板４０が複数層積層され、加熱加圧されて一体に構成されている。図４は、加熱加圧により一体化されたパッケージの断面図である。配線基板４０、４１、４２の積層体のビア部分は、積層方向に一列に並び、互いに電気的に接続されている。
【００１５】
半導体素子を搭載する配線基板４０は、厚さ４０μｍ程度の銅箔付きポリイミドフィルムもしくはプリント積層板などの絶縁板を用いる。絶縁板にはビアに接続電極３７が埋め込まれている。絶縁板上の銅箔は、接続電極３７上のランド４７とその他の領域に形成され、半導体素子２５と電気的に接続された配線３８とを有する形状にパターニングされている。半導体素子２５のチップ厚さは、約３０〜２００μｍであり、好ましくは約５０〜１５０μｍである。半導体素子２５にははんだなどのバンプ電極が形成されており配線３８に電気的に接続される。また、配線基板４０と半導体素子２５との間にはアンダーフィル樹脂封止体３９が充填されている。
配線基板４０の中央部分には半導体素子を収容する凹部４３が形成されている。配線基板４０の厚さは、凹部４３に半導体素子２５が収容される大きさなら配線基板４０と同じ厚さであっても薄くても良い。凹部４３の深さは、半導体素子２５の厚さとバンプ電極の高さの和とほぼ同じかそれより高いようになっている。凹部４３は、面積的にはほぼ半導体素子２５と同じ形状か幾分大きく形成されている。このとき配線基板４０には接着材（図示せず）が塗布されている。積層する前の導電ビア絶縁基板もしくは配線基板の両面に接着材が設けてあれば他方の配線基板もしくは導電ビア絶縁基板には接着材を形成する必要はない。
【００１６】
下層の配線基板４２は、凹部がなく配線とランド４７とを有し、ビアにＡｇペーストなどからなる接続電極３７が埋め込まれている。接続電極３７上にはランド４７が形成されている。また、上層の配線基板４１は、凹部がなく配線とランド４７とを有し、裏面には外部接続端子（図示しない）が形成されている。
この実施例の半導体装置は、以上のような構成により、薄い積層型パッケージを有する半導体装置を得ることができる。また、積層の上下を配線基板により挟まれているので、半導体素子に対する密閉性が高くなっている。
薄型の半導体素子をダメージを与えること無く縦方向に積層させることができるとともに、小形化、薄型化が可能になる。また、半導体装置全体からの均一な放熱が可能になるので、半導体素子の破壊防止、半導体素子の高速対応が可能になる。
この実施例では、第１の実施例の配線基板と導電ビア絶縁基板とを一体化した構造になっているので構造が簡略化され、高速化対応モジュールの形成が可能である。また、積層総数が少なくなるので、低コストで接続部の信頼性を向上させることができる。
【００１７】
次に、図５乃至図９を参照して第３の実施例を説明する。
図５は、半導体装置に用いる放熱路を有する絶縁スペーサの断面図及び平面図、図６は、半導体装置に用いる導電ビア絶縁基板の断面図、図７は、半導体装置に用いる半導体素子を搭載した配線基板の断面図、図８は、配線基板、導電ビア絶縁基板及び絶縁スペーサを各１積層した積層体の断面図、図９は、半導体装置の断面図である。この実施例は、積層型パッケージを有する半導体装置の放熱構造に特徴がある。この半導体装置は、熱伝導層７２が埋め込み形成された複数の第１のビア（サーマルビア）、接続電極７３が埋め込み形成された複数の第２のビア及びこの接続電極７３に電気的に接続された配線７８を備えた複数の配線基板７０（図７）と、前記配線基板７０に搭載され、前記配線７８と電気的に接続された半導体素子７５と、前記半導体素子７５が収容される開口部６５を有し、熱伝導層６２が埋め込み形成された複数の第１のビア（サーマルビア）及び接続電極６３が埋め込み形成された複数の第２のビアを備えた複数の導電ビア絶縁基板６０（図６）と、熱伝導層５２が埋め込み形成された複数の第１のビア（サーマルビア）、接続電極５３が埋め込み形成された複数の第２のビア及び銅箔などから形成された放熱路５１を備えた複数の絶縁スペーサ５０（図５）とを備えている。導電ビア絶縁基板６０の熱伝導層６２及び配線基板７０の熱伝導層７２は、いずれも銅箔などからなるランド６１、７１に被覆されている。
【００１８】
半導体素子７５が搭載された配線基板７０と、この配線基板７０上に開口部６５に半導体素子が完全に収容されるように積層された導電ビア絶縁基板６０と、絶縁スペーサ５０とは、積層されて積層体を構成している（図８）。この積層体を複数重ねて一体化して半導体装置の積層パッケージを形成する（図９）。配線基板７０の接続電極７３と導電ビア絶縁基板６０の接続電極６３と絶縁スペーサ５０の接続電極５３とは積層方向において電気的に接続されており、且つ配線基板７０の熱伝導層７２と導電ビア絶縁基板６０の熱伝導層６２と絶縁スペーサ５０の熱伝導層５２とは積層方向において電気的に接続され放熱路に接続されている。
図９に示すように各半導体素子から発生した熱は放熱路、熱伝導層を介して外部に放熱される。この実施例では積層方向に熱伝導層５２、６２、７２から形成される２列の放熱経路が形成される。図の左側が信号ライン、右側が放熱経路である。
この実施例では薄型の半導体素子をダメージを与えること無く縦方向に積層させることができるとともに、小形化、薄型化が可能になる。また、半導体装置全体からの均一な放熱が可能になるので、半導体素子の破壊防止、半導体素子の高速対応が可能になる。
【００１９】
次に、図１０を参照して第４の実施例を説明する。
図１０は、半導体装置の断面図である。この実施例は、積層型パッケージを有する半導体装置の放熱構造に特徴がある。この半導体装置は、熱伝導層１０２が埋め込み形成された複数の第１のビア（サーマルビア）、接続電極１０３が埋め込み形成された複数の第２のビア及びこの接続電極１０３に電気的に接続された配線１０８を備えた複数の配線基板１００と、配線基板１００に搭載され、配線１０８と電気的に接続された半導体素子１０５と、半導体素子１０５が収容される開口部９５を有し、熱伝導層９２が埋め込み形成された複数の第１のビア（サーマルビア）及び接続電極９３が埋め込み形成された複数の第２のビアを備えた複数の導電ビア絶縁基板９０と、熱伝導層８２が埋め込み形成された複数の第１のビア（サーマルビア）、接続電極８３が埋め込み形成された複数の第２のビア及び銅箔などから形成された放熱路８１を備えた複数の絶縁スペーサ８０とを備えている。導電ビア絶縁基板９０の熱伝導層９２及び配線基板１００の熱伝導層１０２は、いずれも銅箔などからなるランド９１、１０１に被覆されている。
【００２０】
半導体素子１０５が搭載された配線基板１００と、この配線基板１００上に開口部９５に半導体素子が完全に収容されるように積層された導電ビア絶縁基板９０と、絶縁スペーサ８０は積層されて積層体を構成している。この積層体を複数重ねて一体化して半導体装置の積層パッケージを形成する。配線基板１００の接続電極１０３と導電ビア絶縁基板９０の接続電極９３と絶縁スペーサ８０の接続電極８３とは積層方向において電気的に接続されており、且つ配線基板１００の熱伝導層１０２と導電ビア絶縁基板９０の熱伝導層９２と絶縁スペーサ８０の熱伝導層８２とは積層方向において電気的に接続され放熱路に接続されている。
この実施例では上層の絶縁スペーサ８０上にヒートスプレッダ１１０が形成されている。また、下層の配線基板１００の裏面にははんだボールなどの外部接続端子１１２と放熱経路を支持する支持部１１１が形成されている。
【００２１】
図１０に示すように各半導体素子から発生した熱は放熱路、熱伝導層を介して外部に放熱される。この実施例では積層方向に熱伝導層８２、９２、１０２から形成される２列の放熱経路が形成される。図の左側が信号ライン、右側が放熱経路である。
この実施例では薄型の半導体素子をダメージを与えること無く縦方向に積層させることができるとともに、小形化、薄型化が可能になる。また、半導体装置全体からの均一な放熱が可能になるので、半導体素子の破壊防止、半導体素子の高速対応が可能になる。放熱特性は、ヒートスプレッダによりさらに向上する。
【００２２】
【発明の効果】
本発明は、以上の構成により、薄型の半導体素子をダメージを与えること無く縦方向に積層させることができるとともに、小形化、薄型化が可能になる。
また、半導体装置内部の放熱特性を改善させることにより、表面層半導体素子と内部の半導体素子との動作スピード差がなくなる。また、全体発熱温度の低下により高速モジュールの性能が向上する。さらに、内部半導体素子の素子表面最大許容温度オーバーがなくなり、半導体素子破壊の発生が低下する。
【図面の簡単な説明】
【図１】第１の実施例の半導体装置の斜視図。
【図２】第１の実施例の半導体装置に用いる配線基板と導電ビア絶縁基板の積層体の断面図。
【図３】第１の実施例の半導体装置の断面図及び平面図。
【図４】第２の実施例の半導体装置の断面図及び平面図。
【図５】第３の実施例の半導体装置に用いる絶縁スペーサの断面図及び平面図。
【図６】第３の実施例の半導体装置に用いる導電ビア絶縁基板の断面図。
【図７】第３の実施例の半導体装置に用いる配線基板の断面図。
【図８】第４の実施例の半導体装置に用いる配線基板と導電ビア絶縁基板の積層体の断面図。
【図９】第４の実施例の半導体装置の断面図。
【図１０】第５の実施例の半導体装置の断面図。
【図１１】従来の積層パッケージの断面図。
【図１２】従来の積層パッケージを搭載した実装基板の断面図及び平面図。
【符号の説明】
１、６・・・絶縁板、
２、７、３７、５３、６３、７３、８３、９３、１０３・・・接続電極、
３、１７、４７、６１、７１、９１、１０１・・・ランド、
４・・・接着材、 ５、２５、７５、１０５、２０１・・・半導体素子、
８、１６、３８、７８、１０８・・・配線、
９、３９、２０４・・・樹脂封止体、
１０、１１２・・・外部接続端子、 １２、６５、９５・・・開口部、
２０、２１、２２、６０、９０・・・導電ビア絶縁基板、
３０、４０、４１、４２、７０、１００・・・配線基板、
５０、８０・・・絶縁スペーサ、 ５１、８１・・・放熱路、
５２、６２、７２、８２、９２、１０２・・・熱伝導層、
１１０・・・ヒートスプレッダ、 １１１・・・支持部、
２０２・・・ボンディングワイヤ、 ２０５・・・リードフレーム、
２０６・・・インナーリード、 ２０７・・・素子搭載部、
２０８・・・アウターリード。
Claims (3)
- 熱伝導層が埋め込み形成された複数の第１のビア、接続電極が埋め込み形成された複数の第２のビア及びこの接続電極に電気的に接続された配線を備えた複数の配線基板と、前記配線基板に搭載され、前記配線と電気的に接続された半導体素子と、前記半導体素子が収容される開口部を有し、熱伝導層が埋め込み形成された複数の第１のビア及び接続電極が埋め込み形成された複数の第２のビアを備えた複数の導電ビア絶縁基板と、熱伝導層が埋め込み形成された複数の第１のビア、接続電極が埋め込み形成された複数の第２のビア及び放熱路を備えた複数の絶縁スペーサとを備え、前記半導体素子が搭載された配線基板と、この配線基板上に前記開口部に前記半導体素子が完全に収容されるように積層された前記導電ビア絶縁基板と、前記絶縁スペーサとで積層体が構成され、この積層体を複数重ねて一体化されており、前記配線基板の前記接続電極と前記導電ビア絶縁基板の前記接続電極と前記絶縁スペーサの前記接続電極とは積層方向において電気的に接続されており、且つ前記配線基板の前記熱伝導層と前記導電ビア絶縁基板の前記熱伝導層と前記絶縁スペーサの前記熱伝導層とは積層方向において電気的に接続され前記放熱路に接続されており、前記絶縁スペーサに形成された放熱路は前記半導体素子に接触していることを特徴とする半導体装置。
- 複数のビアに埋め込み形成された接続電極を備え、半導体素子を収容する開口部もしくは凹部が形成されていない導電ビア絶縁基板を前記積層体の上面もしくは上面及び下面に積層したことを特徴とする請求項１に記載の半導体装置。
- 前記開口部もしくは凹部が形成されていない導電ビア絶縁基板には外部接続端子として用いられる複数のバンプ電極が形成されていることを特徴とする請求項２に記載の半導体装置。
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