JP3874062B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置に関する。
【0002】
【発明の背景】
電子機器の小型化に伴い、半導体チップが搭載された複数の基板(インターポーザ)を積層させて、高密度に組み込んだスタック構造の半導体装置が知られている。これによれば、半導体装置が実装される回路基板(マザーボード)の面積を有効利用し、小型化かつ高密度の電子機器を製造することができる。
【0003】
例えば、特開平8−236694号公報では、スタック構造の半導体装置において、上下の半導体チップを接続するための接続端子は、中央部に配置される半導体チップを避けて基板の端部に配置されている。すなわち、接続端子は、基板における半導体チップの外側の領域に配置される。したがって、半導体装置の平面面積を抑えるには、接続端子は、小さくかつ狭いピッチで形成することが好ましい。
【0004】
しかしながら、これによれば、接続端子が小さくかつ狭いピッチであるために、積層される前のそれぞれの半導体装置の電気特性の検査において、特殊な製造装置を使用する必要があった。また、製造装置に半導体装置の接続端子を位置合わせすることが煩雑であった。
【0005】
本発明はこの問題点を解決するためのものであり、その目的は、スタック構造の半導体装置において、容易に電気特性を検査できる半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【0006】
【課題を解決するための手段】
(1)本発明に係る半導体装置は、
半導体チップと、
配線パターンが形成されるとともに前記半導体チップが一方の面に搭載され、前記半導体チップよりも大きい外形をなす基板と、
前記基板における前記半導体チップが搭載された領域よりも外側の領域に形成された第1の端子と、
前記配線パターンの一部を含み、前記基板における前記第1の端子よりも内側の領域で、前記半導体チップと対向する面とは反対側の面を露出してなる第2の端子と、
を含み、
前記半導体チップは、前記第1及び第2の端子と電気的に接続されてなる。
【0007】
本発明によれば、半導体チップに電気的に接続された第1及び第2の端子が形成されている。これによって、例えば、第1の端子を他の部材との電気的接続に使用し、第2の端子を電気特性の検査に使用して、それぞれの用途に応じた好適な半導体装置を提供できる。
【0008】
(2)この半導体装置において、前記第2の端子は、その平面形状において前記第1の端子よりも大きく形成されてもよい。
【0009】
これによれば、基板には、第1の端子と、それよりも平面形状において大きい第2の端子が形成されている。第1の端子は半導体チップよりも外側の領域に形成される。それぞれの第1の端子は、平面形状が小さいので、半導体チップよりも外側にある複数の第1の端子の形成領域を小さくできる。これによって、半導体チップとほぼ同じ大きさの半導体装置を提供できる。
【0010】
一方、第2の端子は、第1の端子よりも平面形状において大きい。これによって、例えば、第2の端子を介して、容易に半導体装置の電気特性を検査できる。すなわち、第1の端子は、電気特性を検査することを考慮することなく、小型かつ高密度の半導体装置を提供するために、可能な限り小さくすることができる。また、第2の端子は、基板の第1の端子よりも内側の領域に形成されるので、その平面形状が大きくても基板の平面面積を無駄に大きくすることがない。
【0011】
したがって、小型かつ高密度であって、容易に電気特性を検査できる半導体装置を提供できる。
【0012】
(3)この半導体装置において、隣同士の前記第2の端子のピッチは、隣同士の前記第1の端子のピッチよりも広くてもよい。
【0013】
これによれば、第2の端子のピッチは第1の端子よりも広いので、例えば、特殊な製造装置を使用することなく容易に電気特性を検査できる。
【0014】
(4)この半導体装置において、前記第1の端子は、前記基板の端部で前記半導体チップの辺に沿って並んで形成され、
前記第2の端子は、前記半導体チップが搭載された領域を含む領域に形成されてもよい。
【0015】
これによれば、第1の端子は半導体チップの辺に沿って並んで形成されるので、基板の外形の大きさを半導体チップとほぼ同じにすることができる。一方、第2の端子は基板の半導体チップの内側を含む領域に形成されるので、2次元的に広がる領域に大きな形状で形成できる。
【0016】
(5)この半導体装置において、前記基板の両面に前記配線パターンが形成されてもよい。
【0017】
(6)この半導体装置において、前記基板には、前記半導体チップが搭載される面に前記配線パターンが形成されるとともに、前記配線パターンと重なる部分に複数の第1及び第2の貫通穴が形成され、
前記第1の端子は、前記第1の貫通穴上に位置し、
前記第2の端子は、前記第2の貫通穴を介して露出して設けられてもよい。
【0018】
これによれば、例えば、第2の貫通穴は第1の貫通穴よりも大きい場合には、第2の貫通穴から露出する第2の端子によって容易に電気特性を検査できる。
【0019】
(7)この半導体装置において、前記第1の端子は、前記基板の面から突出して形成されてなる突起部を含んでもよい。
【0020】
これによって、例えば、各基板を積層して配置して、第1の端子によって上下の半導体チップを電気的に接続することができる。また、第2の端子が平面形状において第1の端子の突起部よりも大きい場合には、第2の端子によって容易に電気特性を検査できる。
【0021】
(8)この半導体装置において、前記第1の端子の前記突起部は、前記基板上の前記半導体チップの厚みを超える高さで、前記基板のいずれかの面から突出して形成されてもよい。
【0022】
これによって、例えば、各基板を積層して配置して、第1の端子によって上下の半導体チップを容易に電気的に接続することができる。
【0023】
(9)この半導体装置において、前記第1の端子の前記突起部は、前記第1の貫通穴を介して、前記基板の前記半導体チップが搭載された側の面とは反対の面から突出して形成されてもよい。
【0024】
これによって、配線パターンが基板の一方の面に形成された場合でも、他方の面に向けて第1の端子の突起部を突出させることができる。
【0025】
(10)この半導体装置において、前記第1の端子の前記突起部は、前記配線パターンに電気的に接続するように設けられたバンプであってもよい。
【0026】
(11)この半導体装置において、前記第1の端子は、前記配線パターンの一部であってもよい。
【0027】
これによれば、第1の端子は配線パターンの一部であるので、半導体装置の部品点数を少なくして低コストの半導体装置を提供できる。
【0028】
(12)この半導体装置において、前記第1の端子の前記突起部は、前記基板の面から離れる方向に前記配線パターンの一部が屈曲することによって形成されてもよい。
【0029】
これによれば、第1の端子は配線パターンの一部であり、第1の端子の突起部は配線パターンの屈曲部によって形成される。したがって、半導体装置の部品点数を少なくして低コストの半導体装置を提供できる。
【0030】
(13)本発明に係る半導体装置は、
複数の上記半導体装置を含み、
複数の前記基板は、それぞれの前記基板が積層して配置され、
前記第1の端子によって、上下の半導体チップが電気的に接続されてもよい。
【0031】
本発明によれば、高密度かつ小型であるスタック構造の半導体装置を提供できる。
【0032】
(14)この半導体装置において、最下層の前記基板に形成され、他の前記基板を向く面とは反対の面から突出してなる外部端子を含んでもよい。
【0033】
(15)この半導体装置において、前記外部端子は、前記基板の面から離れる方向に、前記第2の端子を含む前記配線パターンの一部が屈曲することによって形成されてもよい。
【0034】
これによれば、例えば第2の端子が第1の端子よりも平面形状において大きい場合には、半導体装置を容易に回路基板に位置合わせすることができる。したがって、半導体装置の実装時の歩留りを高めることができる。
【0035】
(16)この半導体装置において、前記外部端子は、前記第2の端子に電気的に接続するように設けられてもよい。
【0036】
(17)本発明に係る回路基板は、上記半導体装置が搭載され、最下層の前記基板に形成された前記第2の端子によって電気的に接続される。
【0037】
(18)本発明に係る電子機器は、上記半導体装置を有する。
【0038】
(19)本発明に係る半導体装置の製造方法は、
上記半導体装置に対して、前記基板に形成された前記第2の端子を介して、前記半導体装置の電気特性を検査する工程を含む。
【0039】
本発明によれば、第2の端子を介して、電気特性を検査する。例えば、第2の端子が第1の端子よりも平面形状が大きい場合、さらには第2の端子のピッチが第1の端子のピッチよりも広い場合には、第2の端子によって、特殊な製造装置を使用することなく容易に半導体装置の電気特性を検査することができる。
【0040】
(20)本発明に係る半導体装置は、
上記半導体装置に対して、最下層の前記基板に形成された前記第2の端子を介して、前記半導体装置の電気特性を検査する工程を含む。
【0041】
本発明によれば、第2の端子を介して、電気特性を検査する。これによって、例えば、積層前後において、半導体装置に対する電気特性の検査を共通化することができる。また、電気特性の検査時に使用する製造装置を汎用化することができる。
【0042】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
【0043】
(第1の実施の形態)
図4は、本実施の形態に係る半導体装置を示す図である。図1は参考例に係る半導体装置の断面図であり、図2及び図3は参考例に係る半導体装置の平面図である。図4に示す半導体装置は、図1に示す半導体装置が複数段に積層された、いわゆるスタック構造の半導体装置である。
【0044】
図1に示す半導体装置1は、半導体チップ10と、基板20と、を含む。半導体装置1は、半導体チップ10が基板20に搭載されてなる。
【0045】
半導体チップ10の外形は、矩形をなすことが多い。半導体チップ10は、複数の電極12を有する。電極12は、半導体チップ10に形成された集積回路の電極となる。電極12は、半導体チップ10における集積回路が形成された領域を有する面に形成されてもよい。電極12は、集積回路の配線パターンに用いられる金属で形成されることが多く、一般的に、アルミニウム、アルミニウム系合金又は銅などで形成される。電極12は、図1に示すように半導体チップ10の端部に形成されてもよく、あるいは中央部に形成されてもよい。電極12が半導体チップ10の端部に並ぶ場合は、対向する2辺又は4辺に並んでいてもよい。なお、半導体チップ10には、電極12を有する面に、図示しない絶縁膜(パッシベーション膜)が形成されてもよい。
【0046】
図1に示すように電極12には、バンプ14が形成されてもよい。図示するように、半導体チップ10が基板20にフェースダウンボンディングされる場合には、バンプ14が形成されることが好ましい。バンプ14は、ニッケルもしくは金メッキされたニッケル、ハンダ又は金などで突起状に形成されてもよい。電極12と、バンプ14との間にバンプ金属の拡散防止層として、ニッケル、クロム、チタン等を付加してもよい。
【0047】
基板20は、有機系又は無機系のいずれの材料から形成されてもよく、それらの複合構造からなるものであってもよい。有機系の基板として、ポリイミド樹脂からなるフレキシブル基板が挙げられる。無機系の基板としては、セラミック基板やガラス基板が挙げられる。また、それらの複合構造からなる基板として、ガラスエポキシ基板が挙げられる。基板20の厚みは、これらの材質によって決められることが多い。なお、基板20として、多層基板やビルドアップ型基板を用いてもよい。
【0048】
図1に示すように、基板20は、半導体チップ10よりも大きい外形をなす。詳しくは、基板20は、搭載された半導体チップ10の外形から少なくとも一部においてはみ出している。半導体チップ10が矩形をなす場合には、基板20は半導体チップ10の外形よりも大きな矩形をなしてもよい。
【0049】
図1に示すように、半導体チップ10は、基板20の一方の面に搭載されている。図示する例では、基板20に1つの半導体チップ10が搭載されている。あるいは、基板20に2つ以上の半導体チップ10が搭載されてもよい。この場合に、複数の半導体チップ10は、平面的に並んで配置されてもよく、あるいはそれぞれが積層されて配置されてもよい。複数の半導体チップ10が平面的に並ぶ場合は、基板20は、複数の半導体チップ10が搭載された領域からはみ出す外形をなす。
【0050】
基板20には配線パターン30が形成されている。本実施の形態では、配線パターン30は基板20の一方の面に形成されている。図1に示すように、配線パターン30は、基板20の半導体チップ10が搭載された側の面に形成されてもよい。
【0051】
図2は、基板20における配線パターン30が形成された面の平面図である。配線パターン30は、所定の形状に引き回された複数の配線を含む。言い換えると、基板20に複数の配線が所定の形状で形成されることで、基板20の面に配線パターン30が形成される。配線パターン30は、例えば、銅などの導電材料で形成される。配線パターン30は、フォトリソグラフィ、スパッタ又はメッキ処理などによって形成されてもよい。なお、配線パターン30は、第3の実施の形態で示すように、基板20の両面に形成されてもよい。
【0052】
配線パターン30は、電気的接続部32をさらに含む。図2に示すように、電気的接続部32は、電気的接続部32に接続される配線の部分よりも面積が広く形成されてもよい。すなわち、電気的接続部32は、ランド部であってもよい。
【0053】
電気的接続部32は、半導体チップ10の電極12と電気的に接続される。図1に示すように、半導体チップ10は、電極12を有する面を対向させて基板20に搭載されてもよい。すなわち、半導体チップ10はフェースダウンボンディングされてもよい。この場合には、電気的接続部32は、基板20の半導体チップ10の内側の領域に形成される。また、この場合に、電極12と電気的接続部32とはバンプ14を介して接続されてもよい。電極12(バンプ14)と電気的接続部32との接合形態は、異方性導電材料による接合、金属接合、導電ペースト又は絶縁樹脂の収縮力による接合などがあり、いずれの形態を用いてもよい。
【0054】
なお、図1に示すように、半導体チップ10と基板20との間には、何らかの樹脂70が存在することが好ましい。これによって、半導体チップ10と基板20との実装信頼性を向上させることができる。
【0055】
あるいは、半導体チップ10は、電極12とは反対の面が対向して基板20に搭載されてもよい。この場合に、電極12と電気的接続部32とはワイヤによって電気的に接続されてもよい。この場合には、電気的接続部32は、基板20の半導体チップ10よりも外側の領域に形成される。
【0056】
あるいは、TAB(Tape Automated Bonding)方式として知られるように、半導体チップ10よりも大きなデバイスホールを有する基板20からデバイスホール内部へ突出するフィンガーリードと、半導体チップ10の電極12もしくはバンプ14と、が接合される形態を適用してもよい。
【0057】
これらの半導体チップの接合構造は、後述する全ての実施の形態に適用可能である。
【0058】
図1及び図2に示すように、複数の第1の端子40は、基板20における半導体チップ10が搭載された領域よりも外側の領域に形成される。第1の端子40は、半導体チップ10と電気的に接続されている。詳しくは、第1の端子40は、配線パターン30の電気的接続部32と電気的に接続されている。言い換えると、1つの電気的接続部32は、そこから配線が延びて形成されて、いずれかの第1の端子40と電気的に接続される。
【0059】
本実施の形態では、図1に示すように第1の端子40は、配線パターン30の一部である。第1の端子40は、配線パターン30のランド部であってもよい。
【0060】
第1の端子40は、他の半導体装置と電気的に接続するための端子であってもよい。例えば、複数の半導体装置を複数段に積層させて、それぞれの基板20の上下の半導体チップ10を第1の端子40によって電気的に接続してもよい(図4参照)。この場合には、第1の端子40は、それぞれの基板20の半導体チップ10を避けて設ける必要があるので、基板20の半導体チップ10が搭載された領域よりも外側の領域に設けられる。ここで、複数の第1の端子40は、基板20の外形を無駄に広げないために、その形成領域を小さく抑えることが好ましい。すなわち、複数の第1の端子40は、それぞれの平面形状を比較的小さくし、かつ、隣同士の第1の端子40のピッチを狭くして形成されることが好ましい。本実施の形態は、後述するように、この点において特に効果的である。
【0061】
図2に示すように、第1の端子40は、基板20の端部に形成されてもよい。第1の端子40は、基板20の端部で、半導体チップ10の辺に沿って並んで形成されてもよい。これによって、複数の第1の端子40の形成領域を小さくして、基板20の外形を半導体チップ10とほぼ同じ大きさにできる。第1の端子40は、1列、2列又はそれ以上に並んで形成されてもよく、あるいは千鳥状に並んで形成されてもよい。なお、第1の端子40は、図2に示すように、電気的接続部32よりも基板20の外側に形成されてもよい。あるいは、電気的接続部32が半導体チップ10が搭載された領域の外側の領域に形成される場合は、第1の端子40は、電気的接続部32よりも基板20の内側に形成されてもよい。
【0062】
図1及び図2に示すように、第2の端子50は、基板20における第1の端子よりも内側の領域に形成される。第2の端子50は、半導体チップ10と電気的に接続されている。詳しくは、第2の端子50は、配線パターン30の電気的接続部32と電気的に接続されている。要するに、1つの電気的接続部32は、そこから配線が延びて形成されて、いずれかの第1及び第2の端子40、50と電気的に接続される。
【0063】
第2の端子50は、配線パターン30の一部を含む。第2の端子50は、配線パターン30のランド部であってもよい。
【0064】
図2に示すように、第2の端子50は、その平面形状において第1の端子40よりも大きく形成されてもよい。例えば、図示するように、第1及び第2の端子40、50が配線パターン30のランド部である場合には、第2の端子50のランド部の径は、第1の端子40のランド部の径よりも大きく形成されてもよい。
【0065】
複数の第2の端子50は、隣同士のピッチにおいて、複数の第1の端子のピッチよりも広くなるように配置されてもよい。すなわち、複数の第2の端子50は、複数の第1の端子40に対してピッチ変換されてもよい。例えば、図2の例に示すように、半導体チップ10の辺に沿って1列に並んでいる複数の第1の端子40に対して、複数の第2の端子50は、第1の端子40の内側で2次元的に広がる領域において、広いピッチで形成されてもよい。この場合に、第2の端子50は、基板20の半導体チップ10の内側(基板20の半導体チップ10が搭載された領域)を含む領域に形成されてもよい。また、複数の第2の端子50は、図2に示すようにマトリクス状に複数行複数列で並んで配置されてもよく、あるいは千鳥状に配置されてもよい。
【0066】
上述のように第1の端子40は、半導体チップ10の外側の領域に形成されるので、小さい平面形状で、かつ、狭いピッチで形成されることが好ましい。こうすることで、半導体装置の平面面積を半導体チップ10とほぼ同じ大きさにすることができる。一方、第2の端子50は、第1の端子40とは異なり、例えば、半導体チップ10の内側を含む領域に形成されるので、第1の端子40よりも広い領域に配置することができる。すなわち、第2の端子50は、半導体装置の平面面積に制限されることなく、大きい平面形状で、かつ、広いピッチで形成することができる。
【0067】
図1に示すように、第2の端子50は、基板20の一方の面に搭載された半導体チップ10とは反対側から露出する。これによって、第2の端子50を使用して、基板20の半導体チップ10とは反対側から、例えば、半導体装置の電気特性を検査できる。
【0068】
図3は、基板20の配線パターン30とは反対側の平面図である。図1及び図3に示すように、基板20には、複数の第1及び第2の貫通穴22、24が形成されてもよい。第1及び第2の貫通穴22、24は、配線パターン30と重なる部分に形成されてもよい。
【0069】
本実施の形態では、第1の端子40であるランド部は、第1の貫通穴22から露出し、第2の端子50であるランド部は、第2の貫通穴24から露出する。言い換えると、配線パターン30が基板20の半導体チップ10側の面に形成され、配線パターン30における基板20を向く側の面が、第1及び第2の貫通穴22、24を介して露出してもよい。第1及び第2の貫通穴22、24の平面形状は、図3に示すように、円形であってもよく、あるいは角形であってもよい。
【0070】
図3に示すように、第2の貫通穴24の並ぶピッチは、基板20の平面視において第1の貫通穴22の並ぶピッチよりも大きく形成される。同時に、第2の貫通穴24の平面形状(貫通穴の径)を、第1の貫通穴22の平面形状よりも大きくしてもよい。第2の貫通穴24の並ぶピッチは第1の貫通穴22の並ぶピッチよりも大きいので、基板20における半導体チップ10とは反対側に、粗いピッチ並びの平面形状の第2の端子50を露出させることができる。このような第2の端子50によって、容易に半導体装置の電気特性を検査できる。
【0071】
本実施の形態によれば、基板20には、第1の端子40と、それよりも粗いピッチ並びの第2の端子50が形成されている。第1の端子40は半導体チップ10の外側の領域に形成される。それぞれの第1の端子40は、細かいピッチで並んでいるので、半導体チップ10の外側にある複数の第1の端子40の形成領域を小さくできる。これによって、半導体チップ10とほぼ同じ大きさの半導体装置を提供できる。
【0072】
一方、第2の端子50の並ぶピッチは、第1の端子40の並ぶピッチよりも大きい。また、第2の端子50を、平面形状において第1の端子40よりも大きくてもよい。これによって、例えば、第2の端子50を介して、容易に半導体装置の電気特性を検査できる。すなわち、第1の端子40は、電気特性を検査することを考慮することなく、小型かつ高密度の半導体装置を提供するために、可能な限り小さく(狭ピッチかつ小さな平面形状に)することができる。また、第2の端子50は、基板20の第1の端子40よりも内側の領域に形成されるので、その平面形状が大きくても基板20の平面面積を無駄に大きくすることがない。
【0073】
したがって、単体の半導体装置の段階で、小型かつ高密度であって、容易に電気特性を検査できる半導体装置を提供できる。
【0074】
図4に示す半導体装置2は、複数の半導体装置が積層されてなる、いわゆるスタック構造をなす。スタック構造に積層される前の複数の半導体装置は、上述の半導体装置1である。それぞれの基板20の半導体チップ10は、第1の端子40によって、上下方向に電気的に接続される。この場合に、図示するように、いずれかの基板20に形成されたそれぞれの第1の端子40が、他の基板20のいずれかの第1の端子40と平面的に重なるように、複数の半導体装置1が積層されて配置される。
【0075】
図4に示すように、複数の半導体チップ10を1つの半導体装置にすることで、特に、複数の半導体チップ10が同一の回路構造を有するときに、それぞれの半導体チップに対して、同一の第2の端子50と電気的な接続を図ることができる。例えば、複数の半導体チップ10がメモリである場合に、同一の第2の端子50で、アドレス端子やデータ端子を共有化することが容易になる。詳しくは、同一の第2の端子50から、それぞれの半導体チップ10の同じアドレスのメモリセルに、情報の読み出し又は書き込みを行うことができる。
【0076】
上下の半導体チップ10は、第1の端子40同士が導電材料60を介して接続されることで互いに電気的に接続されてもよい。導電材料60は、バンプとして形成されてもよい。バンプは、ハンダなどの導電ペーストによって形成されてもよい。導電材料60は、基板20上の半導体チップ10の厚みを超える高さで形成されることで、上下の第1の端子40同士を接続することができる。
【0077】
スタック構造をなす半導体装置において、最下層の基板20に形成された第2の端子50は、平面形状が大きく、かつ、広いピッチで形成されている。そして、最下層の基板20の第2の端子50を介して、スタック構造の半導体装置の電気特性を検査することができる。これによって、特殊な製造装置を使用することがなく、容易に検査を行うことができる。
【0078】
さらに、積層前後において、半導体装置に対する電気特性の検査を共通化することができる。また、電気特性の検査時に使用する製造装置を汎用化することができる。すなわち、同一の検査端子を有する汎用のソケットを使用して電気特性を検査できる。
【0079】
図4に示すように、最下層の基板20には、外部端子として突起部51が形成されている。突起部51は、最下層の基板20において、他の基板20を向く面とは反対の面から突出している。突起部51は、ハンダなどの導電材料から形成されてもよい。詳しくは、ハンダなどを第2の端子50に設けて突起部を形成してもよい。例えば突起部51は、ハンダクリームやハンダボールを実装してリフローして形成してもよく、あるいは金属メッキ(電解メッキ又は無電解メッキ)で形成してもよい。
【0080】
あるいは、突起部51の代わりに外部端子として、配線パターン30の局部的な曲げ構造による凸形状などを利用してもよい。この場合に、配線パターン30の一部である第2の端子50を屈曲させて外部端子を形成する。
【0081】
また、最下層の基板20に形成された第2の端子50は、他の部材との電気的な接続部として形成されてもよい。すなわち、第2の端子50は、外部接続用の端子であってもよい。例えば、第2の端子50は、半導体装置を実装するための回路基板(マザーボード)との電気的な接続部として形成されてもよい。
【0082】
この場合に、第2の端子50は、外部端子を設けるためのランド部となる。すなわち、積極的に外部端子を形成せず、例えば回路基板への実装時に回路基板側に塗布されるハンダクリームを利用し、その溶融時の表面張力で結果的に外部端子を形成し、両者を電気的に接続してもよい。その半導体装置は、いわゆるランドグリッドアレイ型の半導体装置である。これらの形態は、後述するように、基板20の両面に配線パターン30が形成された場合に適用してもよい。
【0083】
第2の端子50は、それぞれの平面形状が大きく、かつ、広いピッチを有して形成されているので、半導体装置を回路基板に容易に実装できる。言い換えると、第2の端子50を外部接続用として用いることで、半導体装置を回路基板に容易に位置合わせできる。これによって、半導体装置の実装時の歩留りを高めて生産性を向上させることができる。
【0084】
本実施の形態に係る半導体装置の製造方法については上述に説明したと通りである。なお、上述の電気特性の検査は、電気テスト及びバーンイン等を含む。
【0085】
(第2の実施の形態)
図6は、本実施の形態に係る半導体装置を示す図である。図6に示す半導体装置は、図5に示す半導体装置が複数段に積層された、いわゆるスタック構造の半導体装置である。図5に示す半導体装置3は、第1の端子140の形態において上述と異なる。なお、以下に示す全ての実施の形態では、他の実施の形態で説明する内容を可能な限り適用することができる。
【0086】
第1の端子140は、基板20の面から突出して形成された突起部を含む。第1の端子140の突起部によって、複数の基板20を積層させて配置したときに、上下の半導体チップ10を電気的に接続することができる。
【0087】
第2の端子50は、その平面形状において、第1の端子140の突起部よりも大きくなるように形成されてもよい。これによって、第2の端子50を介して、容易に、半導体装置の電気特性を検査できる。第1の端子40の突起部は、第2の端子50の形成によって、基板20の平面視において小さく形成できるので、例えば、狭ピッチ、かつ、多ピンに対応することができる。すなわち、容易に電気特性を検査できて、かつ、高密度で小型の半導体装置を提供できる。
【0088】
第1の端子140の突起部は、基板20上の半導体チップ10の厚みを超える高さで、基板20のいずれかの面から突出してもよい。図5に示す例では、第1の端子140の突起部は、基板20における半導体チップ10とは反対の面から突出して形成されている。これによって、第1の端子140の突起部は、直接的に他の基板20の第1の端子140と接合することができる。
【0089】
図5に示すように、第1の端子140の突起部は、第1の貫通穴22を介して、基板20の半導体チップ10とは反対の面から突出していてもよい。言い換えると、第1の端子140の突起部は、第1の貫通穴22の内側に基端部が位置し、第1の貫通穴22を通って基板20の半導体チップ10とは反対の面から、先端部が突出してもよい。これによって、配線パターン30が基板20の一方の面に形成された場合であっても、基板20の両側から電気的接続を図ることができる。
【0090】
図5に示す例では、第1の端子140の突起部は、配線パターン30の一部が基板20の面から離れる方向に屈曲することによって形成されている。すなわち、第1の端子140の突起部は、配線パターン30の屈曲部142であってもよい。例えば、図示するように屈曲部142は、基板20の一方の面に形成された配線パターン30の一部において、第1の貫通穴22の内側に曲がって入り込んで、基板20の他方の面から離れる方向に突出して形成されてもよい。このような形態は、図示しない凸型を、基板20の一方の面から第1の貫通穴22の内側に押し出すことで形成してもよい。これによれば、半導体装置の部品点数を少なくして低コストの半導体装置を提供できる。
【0091】
屈曲部142の内部に導電材料144が充填して設けられてもよい。導電材料144は、導電性ペースト、ソルダペースト又はメッキなどであってもよい。
【0092】
上述とは別に、第1の端子140の突起部は、配線パターン30上に設けられたバンプ(図示しない)であってもよい。バンプは、配線パターン30のランド部に設けられてもよい。バンプは、第1の貫通穴22を介して、基板20の半導体チップ10とは反対側に突出してもよい。言い換えると、バンプの基端部は第1の貫通穴22の内側に配置され、バンプの先端部は基板20の半導体チップ10とは反対の面から突出してもよい。バンプは、金、ハンダその他の導電材料から形成される。
【0093】
図6に示す半導体装置4は、スタック構造の半導体装置である。積層されるそれぞれの半導体装置は、上述の半導体装置3である。半導体装置4は、第1及び第2の端子140、150の形態が上述の実施の形態と異なる。
【0094】
半導体装置4において、それぞれの基板20の半導体チップ10は、第1の端子140によって上下方向に電気的に接続される。第1の端子140の突起部は、基板20上の半導体チップ10の厚みを超える高さで形成される。これによって、第1の端子140の突起部の先端部は、他の第1の端子140と接合することができる。第1の端子140の突起部と、他の第1の端子140と、の接合形態は、上述の電極12(バンプ14)と配線パターン30との接合形態を適用してもよい。
【0095】
第1の端子140の突起部として、配線パターン30の屈曲部142を適用する場合には、屈曲部142の凸部146側が他の基板20における屈曲部142の凹部148側に接続されてもよい。屈曲部142の凸部146は、他の基板20における屈曲部142の凹部148に入り込んでもよい。この場合には、両者の屈曲部142は、第1の貫通穴22の内側で接合される。あるいは、図6に示すように、屈曲部142の凹部148に導電材料144が充填されていれば、屈曲部142の凸部146が導電材料144によって、他の屈曲部142の凹部148に入り込まずに接合されてもよい。この場合には、両者の屈曲部142は、第1の貫通穴22の外側で接合されてもよい。後者の場合には、屈曲部142の高さを無駄にせずに、上下の半導体チップ10を接続できる。
【0096】
第1の端子140の突起部としてバンプを適用した場合は、上述の実施の形態で説明した形態を適用することができる(図4参照)。
【0097】
図6の例に示すように、最下層の基板20における第1の端子141は、配線パターン30の一部(ランド部)であってもよい。すなわち、いずれかの基板20に設けられた第1の端子140の突起部によって、上下の半導体チップ10が電気的に接続されれば、そのうちの1つ又は複数の基板20(例えば最下層の基板20)の第1の端子141は、突起形状に形成されてなくてもよい。なお、第1の端子141のその他の構成は、第1の端子140と同様であってもよい。
【0098】
図6に示すように、最下層の基板20には、外部端子が形成されてもよい。例えば、外部端子は、配線パターン30の一部である第2の端子150を屈曲することで形成された配線パターン30の屈曲部152であってもよい。屈曲部152は、第1の端子140における屈曲部142と同一形態であってもよく、導電材料154が内部に充填されていてもよい。ただし、第2の端子150の屈曲部152は、第1の端子140よりも、それぞれの平面形状が大きく形成されている。これによって、半導体装置4を例えば回路基板に容易に位置合わせできる。
【0099】
また、最下層の基板20には、配線パターン30の屈曲部152の代わりに外部端子として、第1の実施の形態で説明した突起(例えばハンダボール等)が配線パターン30に設けられてもよい。
【0100】
本実施の形態における半導体装置の製造方法は、既に説明した通りである。なお、本実施の形態によれば、上述の実施の形態と同様の効果を得ることができる。
【0101】
(変形例)
図8は、本実施の形態の変形例に係る半導体装置を示す図である。図8に示す半導体装置は、図7に示す半導体装置が複数段に積層された、いわゆるスタック構造の半導体装置である。図7に示す半導体装置5は、第1の端子240の突起部の形態において上述と異なる。
【0102】
図7に示す例では、第1の端子240は第1の貫通穴22上に形成され、突起部は第1の貫通穴22とは反対方向に突出して形成されている。第1の端子240の突起部は、基板20における半導体チップ10側の面から突出して形成されてもよい。第1の端子240の突起部は、基板20上の半導体チップ10の厚みを超える高さで形成されてもよい。第1の端子240の突起部は、第1の貫通穴22の径よりも小さい径で形成されてもよい。これによって、例えば、図8のスタック構造の半導体装置6に示すように、第1の端子240の突起部を、他の基板20の第1の貫通穴22に挿通させて、第1の端子240同士を接続することができる。
【0103】
図7に示す例では、第1の端子240の突起部は、配線パターン30の屈曲部242である。図示するように、屈曲部242は、基板20の一方の面に形成された配線パターン30の一部において、第1の貫通穴22とは反対方向に曲がることで、基板20の一方の面から離れる方向に突出して形成されてもよい。このような形態は、例えば図示しない凸型を、基板20の第1の貫通穴22の内側から、配線パターン30の形成された側に押し出すことで形成してもよい。
【0104】
屈曲部242の内部には、導電材料244が充填されてもよい。また、導電材料244は、屈曲部242の凹部248からはみ出して、例えば第1の貫通穴22の内側に及ぶまで設けられてもよい。
【0105】
あるいは、第1の端子240の突起部は、配線パターン30上に設けられたバンプ(図示しない)であってもよい。例えば、バンプは、配線パターン30における第1の貫通穴22上に、配線パターン30における基板20を向く側とは反対の面に形成されてもよい。
【0106】
図8に示すように、半導体装置6は、複数の半導体装置5を含む。それぞれの基板20の半導体チップ10は、第1の端子240によって上下方向に電気的に接続される。本変形例においては、第1及び第2の端子240、250の形態が上述と異なる。
【0107】
図8に示す例では、第1の端子240の突起部は、配線パターン30の屈曲部242である。屈曲部242の凸部246は、他の配線パターン30における基板20を向く側の面に接続される。この場合に、屈曲部242は、第1の貫通穴22を介して他の屈曲部242と接合される。屈曲部242の凸部246は、他の基板20における屈曲部242の凹部248に入り込んでもよい。この場合には、両者の屈曲部242は、第1の貫通穴22の外側で接合される。あるいは、導電材料244が凹部248に充填されることによって、他の屈曲部242の凹部248に入り込まずに接合されてもよい。後者の場合には、屈曲部の高さを無駄にせずに、上下の半導体チップ10を接続できる。
【0108】
図8の例に示すように、最上層の基板20における第1の端子241は、配線パターン30の一部(ランド部)であってもよい。なお、第1の端子241のその他の構成は、第1の端子240と同様であってもよい。
【0109】
図8に示すように、最下層の基板20には、外部端子として突起部251が形成されてもよい。突起部251は、第2の端子250上に設けられる。突起部251は、上述の突起部51と同様の形態であってもよい。突起部251は、その平面形状において第1の端子240よりも大きく形成されてもよい。これによって、半導体装置6を例えば回路基板に容易に位置合わせできる。また、外部端子として、上述した第2の端子250を屈曲させた形態を適用してもよい。なお、本変形例においても、上述と同様の効果を得ることができる。
【0110】
(第3の実施の形態)
図10は、本実施の形態に係る半導体装置を示す図である。図10に示す半導体装置は、図9に示す半導体装置が複数段に積層された、いわゆるスタック構造の半導体装置である。図9に示す半導体装置は、基板20に形成された配線パターン330の形態が上述の例と異なる。
【0111】
本実施の形態では、配線パターン330は、基板20の両面に形成されている。図9に示すように、基板20の複数のスルーホールによって、両面が電気的に接続された配線パターン330を形成してもよい。スルーホールは、図示するように、配線パターン330の材料によって埋められてもよい。あるいは、スルーホールは、中央部に貫通穴が形成されるとともに、周辺部である内壁面において上下が電気的に導通されてもよい。なお、配線パターン330は、スルーホールに、基板20上の配線とは異なる導電材料が設けられることによって形成されてもよい。
【0112】
図9に示すように、配線パターン330は、半導体チップ10とは反対の面において、第1及び第2の端子340、350が設けられる位置のみに形成されてもよい。あるいは、他の位置でスルーホールが設けられ、基板20の半導体チップ10とは反対の面で、第1及び第2の端子340、350に接続する配線が形成されてもよい。
【0113】
図9に示す例では、第1の端子340は突起部を含む。第1の端子340の突起部は、例えばバンプであってもよい。バンプは、基板20の半導体チップ10を超える高さで形成されてもよい。
【0114】
一方、第2の端子350は、配線パターン330の一部であってもよい。第2の端子350は、配線パターン330のランド部であってもよい。
【0115】
図9に示すように、第1の端子340の突起部は、基板20における半導体チップ10側とは反対の面に形成されてもよい。あるいは、基板20における半導体チップ10側の面に形成されてもよい。
【0116】
なお、本実施の形態における半導体装置7の形態は、上述の実施の形態を可能な限り適用することができる。
【0117】
図10に示す半導体装置8は、スタック構造の半導体装置である。積層されるそれぞれの半導体装置は、上述の半導体装置7であってもよい。本実施の形態においても、第2の端子350は、その平面形状において、第1の端子340よりも大きく形成される。本実施の形態における半導体装置は、上述と同様の効果を得ることができる。もちろん、第1及び第2の実施の形態で説明したように、第2の端子350上に突起部(例えばハンダボール等)を形成してもよい。
【0118】
図11は、上述の実施の形態における半導体装置8を実装した回路基板1000が示されている。回路基板1000には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板1000には例えば銅などからなる配線パターン1100が所望の回路となるように形成されていて、それらの配線パターン1100と半導体装置8の第2の端子340とが電気的に接続される。両者の接合は、ハンダなどの導電材料360を介して図ってもよい。
【0119】
そして、本発明を適用した半導体装置を有する電子機器として、図12にはノート型パーソナルコンピュータ1200、図13には携帯電話1300が示されている。
【0120】
上述の全ての実施の形態では、半導体チップが基板の片面に実装されている例について説明したが、本発明はこれに限定されず、基板の両面に半導体チップを実装し、それを積層するようにしてもよい。
【図面の簡単な説明】
【図1】 図1は、本発明を適用した第1の実施の形態に係る半導体装置の一部を示す図である。
【図2】 図2は、本発明を適用した第1の実施の形態に係る半導体装置の一部を示す図である。
【図3】 図3は、本発明を適用した第1の実施の形態に係る半導体装置の一部を示す図である。
【図4】 図4は、本発明を適用した第1の実施の形態に係る半導体装置を示す図である。
【図5】 図5は、本発明を適用した第2の実施の形態に係る半導体装置の一部を示す図である。
【図6】 図6は、本発明を適用した第2の実施の形態に係る半導体装置を示す図である。
【図7】 図7は、本発明を適用した第2の実施の形態の変形例に係る半導体装置の一部を示す図である。
【図8】 図8は、本発明を適用した第2の実施の形態の変形例に係る半導体装置を示す図である。
【図9】 図9は、本発明を適用した第3の実施の形態に係る半導体装置の一部を示す図である。
【図10】 図10は、本発明を適用した第3の実施の形態に係る半導体装置を示す図である。
【図11】 図11は、本発明を適用した実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図12】 図12は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【図13】 図13は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【符号の説明】
10 半導体チップ
12 電極
20 基板
22 第1の貫通穴
24 第2の貫通穴
30 配線パターン
32 電気的接続部
40 第1の端子
50 第2の端子
140 第1の端子
142 屈曲部
150 第2の端子
152 屈曲部
240 第1の端子
242 屈曲部
250 第2の端子
340 第1の端子
350 第2の端子
Claims (12)
- 複数の半導体チップと、
配線パターンが形成されるとともに、それぞれの前記半導体チップがいずれかに搭載され、前記半導体チップよりも大きい外形をなす複数の基板と、
それぞれの前記基板における前記半導体チップが搭載された領域よりも外側の領域に形成された第1の端子と、
前記配線パターンの一部を含み、前記第1の端子と電気的に接続され、前記基板における前記第1の端子よりも内側の領域で、前記半導体チップと対向する面とは反対側の面を露出してなる第2の端子と、
を含み、
それぞれの前記基板は、積層して配置され、
積層されてなる一対の前記基板の前記第1の端子同士が電気的に接続されることにより、上下の前記半導体チップが電気的に接続されてなる半導体装置。 - 請求項1記載の半導体装置において、
前記第2の端子は、その平面形状において前記第1の端子よりも大きく形成されてなる半導体装置。 - 請求項1又は請求項2に記載の半導体装置において、
隣同士の前記第2の端子のピッチは、隣同士の前記第1の端子のピッチよりも広い半導体装置。 - 請求項1から請求項3のいずれかに記載の半導体装置において、
前記第1の端子は、前記基板の端部で前記半導体チップの辺に沿って並んで形成され、
前記第2の端子は、前記半導体チップが搭載された領域を含む領域に形成されてなる半導体装置。 - 請求項1から請求項4のいずれかに記載の半導体装置において、
前記配線パターンは、それぞれの前記基板の両面に形成されてなる半導体装置。 - 請求項1から請求項4のいずれかに記載の半導体装置において、
前記配線パターンは、それぞれの前記基板における前記半導体チップが搭載される面に形成され、
それぞれの前記基板には、前記配線パターンと重なる第1及び第2の貫通穴が形成され、
前記第1の端子は、前記第1の貫通穴に位置し、
前記第2の端子は、前記第2の貫通穴に位置してなる半導体装置。 - 請求項1から請求項6のいずれかに記載の半導体装置において、
前記第1の端子は、前記基板上の前記半導体チップの厚みを超える高さで、前記基板のいずれかの面から突出して形成されてなる半導体装置。 - 請求項6記載の半導体装置において、
前記第1の端子は、前記第1の貫通穴を介して、前記基板の前記半導体チップが搭載された側の面とは反対の面から突出して形成されてなる半導体装置。 - 請求項1から請求項8のいずれかに記載の半導体装置において、
前記第1の端子は、前記配線パターンに電気的に接続するように設けられたバンプである半導体装置。 - 請求項1から請求項8のいずれかに記載の半導体装置において、
前記第1の端子は、前記配線パターンの一部である半導体装置。 - 請求項1から請求項10のいずれかに記載の半導体装置において、
最下層の前記基板に形成され、最下層の前記基板のさらに下方に突出してなる外部端子を含む半導体装置。 - 請求項11記載の半導体装置において、
前記外部端子は、前記第2の端子を含む前記配線パターンの一部が屈曲することによって形成されてなる半導体装置。
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WO2003077307A1 (en) * | 2002-03-11 | 2003-09-18 | Toyo Kohan Co., Ltd. | Electronic circuit device and porduction method therefor |
US6806559B2 (en) * | 2002-04-22 | 2004-10-19 | Irvine Sensors Corporation | Method and apparatus for connecting vertically stacked integrated circuit chips |
US7777321B2 (en) * | 2002-04-22 | 2010-08-17 | Gann Keith D | Stacked microelectronic layer and module with three-axis channel T-connects |
US20030218246A1 (en) * | 2002-05-22 | 2003-11-27 | Hirofumi Abe | Semiconductor device passing large electric current |
JP2005005435A (ja) * | 2003-06-11 | 2005-01-06 | Sony Corp | 実装基板及びその製造方法 |
DE10345391B3 (de) * | 2003-09-30 | 2005-02-17 | Infineon Technologies Ag | Verfahren zur Herstellung eines Multi-Chip-Moduls und Multi-Chip-Modul |
US7462936B2 (en) * | 2003-10-06 | 2008-12-09 | Tessera, Inc. | Formation of circuitry with modification of feature height |
US7495179B2 (en) * | 2003-10-06 | 2009-02-24 | Tessera, Inc. | Components with posts and pads |
US8641913B2 (en) | 2003-10-06 | 2014-02-04 | Tessera, Inc. | Fine pitch microcontacts and method for forming thereof |
JP2005123542A (ja) | 2003-10-20 | 2005-05-12 | Genusion:Kk | 半導体装置のパッケージ構造およびパッケージ化方法 |
US7709968B2 (en) * | 2003-12-30 | 2010-05-04 | Tessera, Inc. | Micro pin grid array with pin motion isolation |
US8207604B2 (en) * | 2003-12-30 | 2012-06-26 | Tessera, Inc. | Microelectronic package comprising offset conductive posts on compliant layer |
US7180171B1 (en) | 2004-01-08 | 2007-02-20 | Smart Modular Technologies, Inc. | Single IC packaging solution for multi chip modules |
US7453157B2 (en) * | 2004-06-25 | 2008-11-18 | Tessera, Inc. | Microelectronic packages and methods therefor |
US8752106B2 (en) * | 2004-09-23 | 2014-06-10 | Smartvue Corporation | Mesh networked video and sensor surveillance system and method for wireless mesh networked sensors |
US7508418B2 (en) * | 2004-09-24 | 2009-03-24 | Smartvue Corporation | Wireless video surveillance system and method with DVR-based querying |
US20060095539A1 (en) | 2004-10-29 | 2006-05-04 | Martin Renkis | Wireless video surveillance system and method for mesh networking |
US7728871B2 (en) | 2004-09-30 | 2010-06-01 | Smartvue Corporation | Wireless video surveillance system & method with input capture and data transmission prioritization and adjustment |
US8750509B2 (en) * | 2004-09-23 | 2014-06-10 | Smartvue Corporation | Wireless surveillance system releasably mountable to track lighting |
US8457314B2 (en) | 2004-09-23 | 2013-06-04 | Smartvue Corporation | Wireless video surveillance system and method for self-configuring network |
US8842179B2 (en) | 2004-09-24 | 2014-09-23 | Smartvue Corporation | Video surveillance sharing system and method |
US8525314B2 (en) | 2004-11-03 | 2013-09-03 | Tessera, Inc. | Stacked packaging improvements |
JP2006245119A (ja) * | 2005-03-01 | 2006-09-14 | Oki Electric Ind Co Ltd | 電子部品のリード構造及び接合方法 |
US7603087B1 (en) * | 2005-08-12 | 2009-10-13 | Smartvue Corporation | Wireless video surveillance jamming and interface prevention |
US7687925B2 (en) | 2005-09-07 | 2010-03-30 | Infineon Technologies Ag | Alignment marks for polarized light lithography and method for use thereof |
JP4473807B2 (ja) | 2005-10-27 | 2010-06-02 | パナソニック株式会社 | 積層半導体装置及び積層半導体装置の下層モジュール |
JP5259053B2 (ja) | 2005-12-15 | 2013-08-07 | パナソニック株式会社 | 半導体装置および半導体装置の検査方法 |
KR100697553B1 (ko) * | 2005-12-19 | 2007-03-21 | 삼성전자주식회사 | 멀티 스택 패키지 및 이의 제조 방법 |
US8058101B2 (en) | 2005-12-23 | 2011-11-15 | Tessera, Inc. | Microelectronic packages and methods therefor |
US7420206B2 (en) | 2006-07-12 | 2008-09-02 | Genusion Inc. | Interposer, semiconductor chip mounted sub-board, and semiconductor package |
CN102122942B (zh) * | 2006-08-21 | 2016-08-03 | 株式会社村田制作所 | 高频模块 |
US20080150101A1 (en) * | 2006-12-20 | 2008-06-26 | Tessera, Inc. | Microelectronic packages having improved input/output connections and methods therefor |
JP2008166440A (ja) * | 2006-12-27 | 2008-07-17 | Spansion Llc | 半導体装置 |
US7538413B2 (en) * | 2006-12-28 | 2009-05-26 | Micron Technology, Inc. | Semiconductor components having through interconnects |
JP2008251608A (ja) * | 2007-03-29 | 2008-10-16 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
FR2917236B1 (fr) * | 2007-06-07 | 2009-10-23 | Commissariat Energie Atomique | Procede de realisation de via dans un substrat reconstitue. |
KR101388538B1 (ko) | 2007-09-28 | 2014-04-23 | 테세라, 인코포레이티드 | 이중 포스트를 사용하여 플립칩 상호연결한 마이크로전자 어셈블리 |
JP2009105139A (ja) * | 2007-10-22 | 2009-05-14 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法と半導体装置 |
JP5071084B2 (ja) * | 2007-12-10 | 2012-11-14 | パナソニック株式会社 | 配線用基板とそれを用いた積層用半導体装置および積層型半導体モジュール |
JP4581011B2 (ja) | 2008-01-25 | 2010-11-17 | 株式会社東芝 | 電気部品とその製造方法 |
JP2009295958A (ja) | 2008-05-09 | 2009-12-17 | Panasonic Corp | 半導体装置 |
US20100044860A1 (en) * | 2008-08-21 | 2010-02-25 | Tessera Interconnect Materials, Inc. | Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer |
JP5104687B2 (ja) * | 2008-09-19 | 2012-12-19 | 日本電気株式会社 | 接合シート及び電子回路装置並びに製造方法 |
JP5267194B2 (ja) * | 2009-02-19 | 2013-08-21 | 株式会社村田製作所 | 電子部品モジュール |
US9070662B2 (en) | 2009-03-05 | 2015-06-30 | Volterra Semiconductor Corporation | Chip-scale packaging with protective heat spreader |
JP2011009514A (ja) * | 2009-06-26 | 2011-01-13 | Renesas Electronics Corp | 半導体装置の製造方法 |
KR101710681B1 (ko) * | 2009-12-11 | 2017-02-28 | 삼성전자주식회사 | 패키지 기판 및 이를 구비한 반도체 패키지 |
US8330272B2 (en) | 2010-07-08 | 2012-12-11 | Tessera, Inc. | Microelectronic packages with dual or multiple-etched flip-chip connectors |
US8482111B2 (en) | 2010-07-19 | 2013-07-09 | Tessera, Inc. | Stackable molded microelectronic packages |
US9159708B2 (en) | 2010-07-19 | 2015-10-13 | Tessera, Inc. | Stackable molded microelectronic packages with area array unit connectors |
US8580607B2 (en) | 2010-07-27 | 2013-11-12 | Tessera, Inc. | Microelectronic packages with nanoparticle joining |
US8553420B2 (en) | 2010-10-19 | 2013-10-08 | Tessera, Inc. | Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics |
KR101075241B1 (ko) | 2010-11-15 | 2011-11-01 | 테세라, 인코포레이티드 | 유전체 부재에 단자를 구비하는 마이크로전자 패키지 |
US8853558B2 (en) | 2010-12-10 | 2014-10-07 | Tessera, Inc. | Interconnect structure |
US20120146206A1 (en) | 2010-12-13 | 2012-06-14 | Tessera Research Llc | Pin attachment |
US9137903B2 (en) | 2010-12-21 | 2015-09-15 | Tessera, Inc. | Semiconductor chip assembly and method for making same |
US8952516B2 (en) | 2011-04-21 | 2015-02-10 | Tessera, Inc. | Multiple die stacking for two or more die |
US8970028B2 (en) | 2011-12-29 | 2015-03-03 | Invensas Corporation | Embedded heat spreader for package with multiple microelectronic elements and face-down connection |
US8304881B1 (en) | 2011-04-21 | 2012-11-06 | Tessera, Inc. | Flip-chip, face-up and face-down wirebond combination package |
US8633576B2 (en) | 2011-04-21 | 2014-01-21 | Tessera, Inc. | Stacked chip-on-board module with edge connector |
US8928153B2 (en) | 2011-04-21 | 2015-01-06 | Tessera, Inc. | Flip-chip, face-up and face-down centerbond memory wirebond assemblies |
US9013033B2 (en) | 2011-04-21 | 2015-04-21 | Tessera, Inc. | Multiple die face-down stacking for two or more die |
KR101128063B1 (ko) | 2011-05-03 | 2012-04-23 | 테세라, 인코포레이티드 | 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리 |
US8618659B2 (en) | 2011-05-03 | 2013-12-31 | Tessera, Inc. | Package-on-package assembly with wire bonds to encapsulation surface |
US8513817B2 (en) | 2011-07-12 | 2013-08-20 | Invensas Corporation | Memory module in a package |
US8823165B2 (en) | 2011-07-12 | 2014-09-02 | Invensas Corporation | Memory module in a package |
US8502390B2 (en) | 2011-07-12 | 2013-08-06 | Tessera, Inc. | De-skewed multi-die packages |
US8872318B2 (en) | 2011-08-24 | 2014-10-28 | Tessera, Inc. | Through interposer wire bond using low CTE interposer with coarse slot apertures |
KR101894823B1 (ko) | 2011-10-03 | 2018-09-04 | 인벤사스 코포레이션 | 평행한 윈도우를 갖는 다중-다이 와이어 본드 어셈블리를 위한 스터브 최소화 |
JP5947904B2 (ja) * | 2011-10-03 | 2016-07-06 | インヴェンサス・コーポレイション | 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化 |
JP5857129B2 (ja) * | 2011-10-03 | 2016-02-10 | インヴェンサス・コーポレイション | 窓なしのワイヤボンドアセンブリのためのスタブ最小化 |
WO2013052347A1 (en) | 2011-10-03 | 2013-04-11 | Invensas Corporation | Memory module in a package and its pin configuration |
US8659143B2 (en) | 2011-10-03 | 2014-02-25 | Invensas Corporation | Stub minimization for wirebond assemblies without windows |
KR20140069343A (ko) | 2011-10-03 | 2014-06-09 | 인벤사스 코포레이션 | 패키지의 중심으로부터 옵셋된 단자 그리드를 구비하는 스터드 최소화 |
JP5966009B2 (ja) * | 2011-10-03 | 2016-08-10 | インヴェンサス・コーポレイション | パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の2重の組を使用するスタブ最小化 |
US8513813B2 (en) | 2011-10-03 | 2013-08-20 | Invensas Corporation | Stub minimization using duplicate sets of terminals for wirebond assemblies without windows |
US8659140B2 (en) | 2011-10-03 | 2014-02-25 | Invensas Corporation | Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate |
US8525327B2 (en) | 2011-10-03 | 2013-09-03 | Invensas Corporation | Stub minimization for assemblies without wirebonds to package substrate |
KR101894826B1 (ko) * | 2011-10-03 | 2018-10-04 | 인벤사스 코포레이션 | 윈도우 없는 와이어 본드 어셈블리를 위해 이중의 단자 세트를 이용하는 스터브 최소화 |
CN103975427B (zh) | 2011-10-07 | 2017-03-01 | 沃尔泰拉半导体公司 | 互连衬底的功率管理应用 |
US8404520B1 (en) | 2011-10-17 | 2013-03-26 | Invensas Corporation | Package-on-package assembly with wire bond vias |
US8946757B2 (en) | 2012-02-17 | 2015-02-03 | Invensas Corporation | Heat spreading substrate with embedded interconnects |
US8372741B1 (en) | 2012-02-24 | 2013-02-12 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
US9349706B2 (en) | 2012-02-24 | 2016-05-24 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
US8835228B2 (en) | 2012-05-22 | 2014-09-16 | Invensas Corporation | Substrate-less stackable package with wire-bond interconnect |
US9391008B2 (en) | 2012-07-31 | 2016-07-12 | Invensas Corporation | Reconstituted wafer-level package DRAM |
US9502390B2 (en) | 2012-08-03 | 2016-11-22 | Invensas Corporation | BVA interposer |
US9368477B2 (en) | 2012-08-27 | 2016-06-14 | Invensas Corporation | Co-support circuit panel and microelectronic packages |
US8787034B2 (en) | 2012-08-27 | 2014-07-22 | Invensas Corporation | Co-support system and microelectronic assembly |
US8848392B2 (en) | 2012-08-27 | 2014-09-30 | Invensas Corporation | Co-support module and microelectronic assembly |
US8848391B2 (en) | 2012-08-27 | 2014-09-30 | Invensas Corporation | Co-support component and microelectronic assembly |
US8975738B2 (en) | 2012-11-12 | 2015-03-10 | Invensas Corporation | Structure for microelectronic packaging with terminals on dielectric mass |
US8878353B2 (en) | 2012-12-20 | 2014-11-04 | Invensas Corporation | Structure for microelectronic packaging with bond elements to encapsulation surface |
US9136254B2 (en) | 2013-02-01 | 2015-09-15 | Invensas Corporation | Microelectronic package having wire bond vias and stiffening layer |
US20160064301A1 (en) * | 2013-04-17 | 2016-03-03 | Ps4 Luxco S.A.R.L. | Semiconductor device |
US9070423B2 (en) | 2013-06-11 | 2015-06-30 | Invensas Corporation | Single package dual channel memory with co-support |
US8883563B1 (en) | 2013-07-15 | 2014-11-11 | Invensas Corporation | Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation |
US9034696B2 (en) | 2013-07-15 | 2015-05-19 | Invensas Corporation | Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation |
US9023691B2 (en) | 2013-07-15 | 2015-05-05 | Invensas Corporation | Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation |
US9167710B2 (en) | 2013-08-07 | 2015-10-20 | Invensas Corporation | Embedded packaging with preformed vias |
US9685365B2 (en) | 2013-08-08 | 2017-06-20 | Invensas Corporation | Method of forming a wire bond having a free end |
US20150076714A1 (en) | 2013-09-16 | 2015-03-19 | Invensas Corporation | Microelectronic element with bond elements to encapsulation surface |
US9123555B2 (en) | 2013-10-25 | 2015-09-01 | Invensas Corporation | Co-support for XFD packaging |
US9082753B2 (en) | 2013-11-12 | 2015-07-14 | Invensas Corporation | Severing bond wire by kinking and twisting |
US9087815B2 (en) | 2013-11-12 | 2015-07-21 | Invensas Corporation | Off substrate kinking of bond wire |
US9583456B2 (en) | 2013-11-22 | 2017-02-28 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
US9379074B2 (en) | 2013-11-22 | 2016-06-28 | Invensas Corporation | Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects |
US9263394B2 (en) | 2013-11-22 | 2016-02-16 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
US9583411B2 (en) | 2014-01-17 | 2017-02-28 | Invensas Corporation | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
US9214454B2 (en) | 2014-03-31 | 2015-12-15 | Invensas Corporation | Batch process fabrication of package-on-package microelectronic assemblies |
US10381326B2 (en) | 2014-05-28 | 2019-08-13 | Invensas Corporation | Structure and method for integrated circuits packaging with increased density |
US9646917B2 (en) | 2014-05-29 | 2017-05-09 | Invensas Corporation | Low CTE component with wire bond interconnects |
US9412714B2 (en) | 2014-05-30 | 2016-08-09 | Invensas Corporation | Wire bond support structure and microelectronic package including wire bonds therefrom |
US9281296B2 (en) | 2014-07-31 | 2016-03-08 | Invensas Corporation | Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design |
US9691437B2 (en) | 2014-09-25 | 2017-06-27 | Invensas Corporation | Compact microelectronic assembly having reduced spacing between controller and memory packages |
KR102307490B1 (ko) * | 2014-10-27 | 2021-10-05 | 삼성전자주식회사 | 반도체 패키지 |
US9613857B2 (en) * | 2014-10-30 | 2017-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrostatic discharge protection structure and method |
US9735084B2 (en) | 2014-12-11 | 2017-08-15 | Invensas Corporation | Bond via array for thermal conductivity |
JP6694235B2 (ja) * | 2015-01-29 | 2020-05-13 | Tdk株式会社 | 電子部品 |
US9888579B2 (en) | 2015-03-05 | 2018-02-06 | Invensas Corporation | Pressing of wire bond wire tips to provide bent-over tips |
US9502372B1 (en) | 2015-04-30 | 2016-11-22 | Invensas Corporation | Wafer-level packaging using wire bond wires in place of a redistribution layer |
US9761554B2 (en) | 2015-05-07 | 2017-09-12 | Invensas Corporation | Ball bonding metal wire bond wires to metal pads |
US9633971B2 (en) | 2015-07-10 | 2017-04-25 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
US10886250B2 (en) | 2015-07-10 | 2021-01-05 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
US10490528B2 (en) | 2015-10-12 | 2019-11-26 | Invensas Corporation | Embedded wire bond wires |
US9490222B1 (en) | 2015-10-12 | 2016-11-08 | Invensas Corporation | Wire bond wires for interference shielding |
US10332854B2 (en) | 2015-10-23 | 2019-06-25 | Invensas Corporation | Anchoring structure of fine pitch bva |
US10181457B2 (en) | 2015-10-26 | 2019-01-15 | Invensas Corporation | Microelectronic package for wafer-level chip scale packaging with fan-out |
US9484080B1 (en) | 2015-11-09 | 2016-11-01 | Invensas Corporation | High-bandwidth memory application with controlled impedance loading |
US10043779B2 (en) | 2015-11-17 | 2018-08-07 | Invensas Corporation | Packaged microelectronic device for a package-on-package device |
US9659848B1 (en) | 2015-11-18 | 2017-05-23 | Invensas Corporation | Stiffened wires for offset BVA |
US9984992B2 (en) | 2015-12-30 | 2018-05-29 | Invensas Corporation | Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces |
US11272618B2 (en) | 2016-04-26 | 2022-03-08 | Analog Devices International Unlimited Company | Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits |
US9679613B1 (en) | 2016-05-06 | 2017-06-13 | Invensas Corporation | TFD I/O partition for high-speed, high-density applications |
US9935075B2 (en) | 2016-07-29 | 2018-04-03 | Invensas Corporation | Wire bonding method and apparatus for electromagnetic interference shielding |
US10299368B2 (en) | 2016-12-21 | 2019-05-21 | Invensas Corporation | Surface integrated waveguides and circuit structures therefor |
US10497635B2 (en) | 2018-03-27 | 2019-12-03 | Linear Technology Holding Llc | Stacked circuit package with molded base having laser drilled openings for upper package |
US11410977B2 (en) | 2018-11-13 | 2022-08-09 | Analog Devices International Unlimited Company | Electronic module for high power applications |
US11452199B2 (en) * | 2019-09-12 | 2022-09-20 | At&S Austria Technologie & Systemtechnik Aktiengesellschaft | Electronic module with single or multiple components partially surrounded by a thermal decoupling gap |
US11844178B2 (en) | 2020-06-02 | 2023-12-12 | Analog Devices International Unlimited Company | Electronic component |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4149764A (en) * | 1977-10-20 | 1979-04-17 | International Telephone And Telegraph Corporation | Stacked printed circuit board assembly and contacts therefor |
WO1987000686A1 (en) * | 1985-07-16 | 1987-01-29 | Nippon Telegraph And Telephone Corporation | Connection terminals between substrates and method of producing the same |
JPS6284973U (ja) * | 1985-11-19 | 1987-05-30 | ||
JPH0513666A (ja) * | 1991-06-29 | 1993-01-22 | Sony Corp | 複合半導体装置 |
JPH05129366A (ja) | 1991-11-08 | 1993-05-25 | Fujitsu Ltd | 集積回路用tab実装構造 |
US5222014A (en) | 1992-03-02 | 1993-06-22 | Motorola, Inc. | Three-dimensional multi-chip pad array carrier |
JPH05259306A (ja) | 1992-03-12 | 1993-10-08 | Fujitsu Ltd | 半導体装置 |
MY109101A (en) * | 1992-05-25 | 1996-12-31 | Hitachi Ltd | Thin type semiconductor device, module structure using the device and method of mounting the device on board |
JPH0685161A (ja) * | 1992-09-07 | 1994-03-25 | Hitachi Ltd | 高密度実装型半導体装置 |
JPH06268101A (ja) * | 1993-03-17 | 1994-09-22 | Hitachi Ltd | 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板 |
JPH07106509A (ja) | 1993-09-29 | 1995-04-21 | Nitto Denko Corp | 多層構造半導体装置 |
KR970000214B1 (ko) * | 1993-11-18 | 1997-01-06 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
EP0658937A1 (en) * | 1993-12-08 | 1995-06-21 | Hughes Aircraft Company | Vertical IC chip stack with discrete chip carriers formed from dielectric tape |
US5468995A (en) * | 1994-07-05 | 1995-11-21 | Motorola, Inc. | Semiconductor device having compliant columnar electrical connections |
US5579207A (en) * | 1994-10-20 | 1996-11-26 | Hughes Electronics | Three-dimensional integrated circuit stacking |
JP2944449B2 (ja) | 1995-02-24 | 1999-09-06 | 日本電気株式会社 | 半導体パッケージとその製造方法 |
JPH0922929A (ja) | 1995-07-04 | 1997-01-21 | Ricoh Co Ltd | Bgaパッケージ半導体素子及びその検査方法 |
JP3527015B2 (ja) | 1996-06-10 | 2004-05-17 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
TW345710B (en) * | 1996-07-31 | 1998-11-21 | Hitachi Chemical Co Ltd | Chip supporting substrate for semiconductor package, semiconductor package and process for manufacturing semiconductor package |
JPH10135267A (ja) | 1996-10-30 | 1998-05-22 | Oki Electric Ind Co Ltd | 実装基板の構造及びその製造方法 |
WO1998033366A1 (fr) * | 1997-01-29 | 1998-07-30 | Kabushiki Kaisha Toshiba | Procede et dispositif permettant de fabriquer un tableau de connexions multicouches et un tableau de connexions approprie |
US5994166A (en) * | 1997-03-10 | 1999-11-30 | Micron Technology, Inc. | Method of constructing stacked packages |
JPH10270592A (ja) * | 1997-03-24 | 1998-10-09 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
JP3638771B2 (ja) * | 1997-12-22 | 2005-04-13 | 沖電気工業株式会社 | 半導体装置 |
KR100260997B1 (ko) * | 1998-04-08 | 2000-07-01 | 마이클 디. 오브라이언 | 반도체패키지 |
US6049467A (en) * | 1998-08-31 | 2000-04-11 | Unisys Corporation | Stackable high density RAM modules |
US6163957A (en) * | 1998-11-13 | 2000-12-26 | Fujitsu Limited | Multilayer laminated substrates with high density interconnects and methods of making the same |
JP2000243867A (ja) | 1999-02-24 | 2000-09-08 | Hitachi Ltd | 半導体装置及びその製造方法並びに半導体装置の積層構造並びに半導体装置の実装構造 |
US6707152B1 (en) * | 1999-04-16 | 2004-03-16 | Micron Technology, Inc. | Semiconductor device, electrical conductor system, and method of making |
JP3776637B2 (ja) | 1999-09-13 | 2006-05-17 | 株式会社東芝 | 半導体装置 |
US6242815B1 (en) * | 1999-12-07 | 2001-06-05 | Advanced Semiconductor Engineering, Inc. | Flexible substrate based ball grid array (BGA) package |
JP3874062B2 (ja) * | 2000-09-05 | 2007-01-31 | セイコーエプソン株式会社 | 半導体装置 |
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