JP2008251608A - 半導体装置およびその製造方法 - Google Patents

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Yuji Negishi
祐司 根岸
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Casio Computer Co Ltd
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Casio Computer Co Ltd
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Abstract

【課題】 回路基板下に半導体構成体がフェースダウン方式により搭載された半導体装置において、完成した後はもちろんのこと、製造工程の途中においても、実装状態検査および機能検査を行なうことができるようにする。
【解決手段】 回路基板１下の周辺部に開口部１３を有する下部回路基板１１を設け、下部回路基板１１の開口部１３内における回路基板１下に半導体構成体３１を設け、下部回路基板１の下面に外部接続用接続パッド１５ａ、１５ｂおよびテスト用接続パッド１５ｃを設けることにより、完成した後はもちろんのこと、製造工程の途中においても、実装状態検査および機能検査を行なうことができる。
【選択図】 図１

Description

この発明は半導体装置およびその製造方法に関する。
従来の半導体装置には、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する半導体構成体をそれよりも平面サイズの大きい基板上に搭載したものがある（例えば、特許文献１参照）。この特許文献１に記載された半導体構成体は、半導体基板の表面に形成された集積回路部の接続パッドに接続された外部の回路や機器に接続される外部接続用電極を柱状とし、該柱状電極間に封止膜が充填されている。半導体構成体は基板上に搭載され、該半導体構成体の周囲における基板上に絶縁層が設けられている。また、半導体構成体および絶縁層上には上層絶縁膜と、該上層絶縁膜上に形成され、半導体構成体の柱状電極に接続された上層配線とを含む上層配線基板が設けられている。上層配線の接続パッド部上には半田ボールが設けられている。
特開２００４−２０７３０６号公報
上記特許文献１に記載された半導体装置は、半導体構成体が柱状電極と該柱状電極間に充填された封止膜とを有しているので、上層配線基板との接合が確実となり、且つ、柱状電極と上層配線との接続も強固で高い信頼性が得られる。
しかしながら、上記従来の半導体装置は、半導体構成体が基板と、周囲に配置された絶縁層と、上方に配置された上層配線基板とによって密封された構造となっているため、接続パッド部を有する上層配線が形成された状態、すなわち、完成された状態になるまで検査をすることができない。このため、不良品の修理が困難であり、且つ、歩留まりが悪化するというデメリットがある。
しかも、従来の半導体装置では、外部の回路や機器に接続される上層配線の接続パッド部のみが露出されるものであり、検査専用の接続パッドが露出されていない構造であるため、半導体装置内に内蔵された半導体構成体に包含された集積回路部の検査は完全にはできないものである。加えて、上層配線基板上に、さらに、別の半導体構成体等の電子部品を搭載する場合には、上層配線の接続パッド部が該電子部品で覆われてしまうため、当該半導体構成体を実装した状態では、全く検査をすることができない構造であった。
そこで、この発明は、半導体構成体と配線基板とが実装された状態において、当該実装状態の検査あるいは実装された半導体構成体に包含された集積回路部の検査を行うことが可能な半導体装置およびその製造方法を提供することを目的とする。
請求項１に記載の発明に係る半導体装置は、複数の下層配線および複数の上層配線を有する第一の回路基板と、前記第一の回路基板下に設けられ、前記第一の回路基板下に開口部を有し、且つ、下面側に前記下層配線に接続された複数の外部接続用接続パッドおよび複数のテスト用接続パッドを有する第二の回路基板と、前記第二の回路基板の開口部内の前記第一の回路基板下に配置され、前記下層配線に接続された外部接続電極を有する第一の半導体構成体と、前記第一の回路基板上に設けられ、前記上層配線に接続された第三の回路基板または電子部品とを備えていることを特徴とするものである。
請求項２に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記第一の半導体構成体は複数の接続パッドを有する半導体基板を備え、前記テスト用接続パッドは、前記半導体基板に設けられた集積回路部の機能検査用の接続パッドを含むことを特徴とするものである。
請求項３に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記第一の半導体構成体は複数の接続パッドを有する半導体基板を備え、前記テスト用接続パッドは、第一の回路基板と前記第一の半導体構成体との実装状態を検査する実装検査用の接続パッドおよび前記半導体基板に設けられた集積回路部の機能検査用のテスト用接続パッドを含むことを特徴とするものである。
請求項４に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記第一の半導体構成体は複数の接続パッドを有する半導体基板を備え、前記テスト用接続パッドは、前記第一の回路基板と前記第一の半導体構成体との実装状態および前記第一の回路基板と前記第二の回路基板との実装状態を検査する実装検査用の接続パッド、および前記半導体基板に設けられた集積回路部の機能検査用のテスト用接続パッドを含むことを特徴とするものである。
請求項５に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記第一の半導体構成体は、その上面に設けられた前記外部接続電極が前記下層配線に接続されていることにより、前記第一の回路基板下にフェースダウン方式により搭載されていることを特徴とするものである。
請求項６に記載の発明に係る半導体装置は、請求項５に記載の発明において、前記第一の半導体構成体と前記第一の回路基板との間にアンダーフィル材が設けられていることを特徴とするものである。
請求項７に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記第二の回路基板の下面は前記第一の半導体構成体の下面よりも下方に位置することを特徴とするものである。
請求項８に記載の発明に係る半導体装置は、請求項７に記載の発明において、前記第二の回路基板の開口部内における前記第一の回路基板下に第一の半導体構成体を覆う封止膜がその下面が前記第二の回路基板の下面と面一かそれよりも上方に位置するように設けられていることを特徴とするものである。
請求項９に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記第二の回路基板は、前記外部接続用接続パッドおよび前記テスト用接続パッドに対応する部分に開口部を有する下層オーバーコート膜を有することを特徴とするものである。
請求項１０に記載の発明に係る半導体装置は、請求項９に記載の発明において、前記下層オーバーコート膜の一部の開口部内およびその下方に半田ボールが前記外部接続用接続パッドに接続されて設けられていることを特徴とするものである。
請求項１１に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記第一の回路基板上に、該第一の回路基板の上層配線に接続された下層配線および該下層配線に接続された上層配線を有する前記第三の回路基板が設けられ、前記電子部品は前記第三の回路基板上に該第三の回路基板の上層配線に接続されて設けられていることを特徴とするものである。
請求項１２に記載の発明に係る半導体装置は、請求項１１に記載の発明において、前記テスト用接続パッドは、前記第三の回路基板と前記電子部品との実装状態、前記第三の回路基板と前記第一の回路基板との実装状態および前記第一の回路基板と前記第二の回路基板との実装状態を検査するテスト用接続パッドを含むことを特徴とするものである。
請求項１３に記載の発明に係る半導体装置は、請求項１１に記載の発明において、前記第三の回路基板は多層配線構造を有することを特徴とするものである。
請求項１４に記載の発明に係る半導体装置は、請求項１１に記載の発明において、前記電子部品は第二の半導体構成体を含むことを特徴とするものである。
請求項１５に記載の発明に係る半導体装置は、請求項１４に記載の発明において、前記テスト用接続パッドは、前記第三の回路基板と前記第二の半導体構成体との実装状態、前記第三の回路基板と前記第一の回路基板との実装状態および前記第一の回路基板と前記第二の回路基板との実装状態を検査するテスト用接続パッドを含むことを特徴とするものである。
請求項１６に記載の発明に係る半導体装置は、請求項１５に記載の発明において、前記テスト用接続パッドは、前記第二の半導体構成体に包含される集積回路部の機能検査用のテスト用接続パッドを含むことを特徴とするものである。
請求項１７に記載の発明に係る半導体装置は、請求項１５に記載の発明において、前記テスト用接続パッドは、前記第一の半導体構成体に包含される集積回路部の機能検査用のテスト用接続パッドを含むことを特徴とするものである。
請求項１８に記載の発明に係る半導体装置は、請求項１１に記載の発明において、前記第一の半導体構成体はデジタル回路部を構成し、前記電子部品はアナログ回路部を構成することを特徴とするものである。
請求項１９に記載の発明に係る半導体装置は、請求項１８に記載の発明において、前記第三の回路基板上に前記電子部品を覆うシールドカバーが設けられていることを特徴とするものである。
請求項２０に記載の発明に係る半導体装置は、請求項１８に記載の発明において、前記第一の回路基板上に、前記第三の回路基板および前記電子部品を覆うシールドカバーが設けられていることを特徴とするものである。
請求項２１に記載の発明に係る半導体装置の製造方法は、上層配線および下層配線を有する第一の回路基板を準備する工程と、前記第一の回路基板下に第一の半導体構成体を前記第一の回路基板の下層配線に接続させて搭載する工程と、前記第一の回路基板下に、開口部を有し、且つ、下面側に前記第一の回路基板の下層配線に接続される外部接続用接続パッドおよびテスト用接続パッドを有する第二の回路基板を配置する工程と、前記第一の回路基板上に、該第一の回路基板の上層配線に接続される下層配線および該下層配線に接続された上層配線を有する第三の回路基板を配置する工程と、を有することを特徴とするものである。
請求項２２に記載の発明に係る半導体装置の製造方法は、請求項２１に記載の発明において、前記テスト用接続パッドは、前記第三の回路基板と前記第二の半導体構成体との実装状態、前記第三の回路基板と前記第一の回路基板との実装状態および前記第一の回路基板と前記第二の回路基板との実装状態を検査するテスト用接続パッドを含むことを特徴とするものである。
請求項２３に記載の発明に係る半導体装置の製造方法は、請求項２１に記載の発明において、前記テスト用接続パッドは、前記第一の半導体構成体に包含された集積回路部の機能検査用の接続パッドを含むことを特徴とするものである。
請求項２４に記載の発明に係る半導体装置の製造方法は、請求項２１に記載の発明において、さらに、前記第三の回路基板上に電子部品を前記第三の回路基板の上層配線に接続させて搭載する工程を有することを特徴とするものである。
請求項２５に記載の発明に係る半導体装置の製造方法は、請求項２４に記載の発明において、前記電子部品は第二の半導体構成体を含むことを特徴とするものである。
請求項２６に記載の発明に係る半導体装置の製造方法は、請求項２５に記載の発明において、前記テスト用接続パッドは、前記第三の回路基板と前記第二の半導体構成体との実装状態、前記第三の回路基板と前記第一の回路基板との実装状態および前記第一の回路基板と前記第二の回路基板との実装状態を検査するテスト用接続パッドを含むことを特徴とするものである。
請求項２７に記載の発明に係る半導体装置の製造方法は、請求項２５に記載の発明において、前記テスト用接続パッドは、前記第二の半導体構成体に包含される集積回路部の機能検査用のテスト用接続パッドを含むことを特徴とするものである。
この発明によれば、第一の回路基板下に開口部を有する第二の回路基板を設け、第二の回路基板の開口部内の第一の回路基板下に半導体構成体を設け、第二の回路基板の下面側に外部接続用接続パッドおよびテスト用接続パッドを設けることにより、半導体構成体と回路基板とが実装された状態において、当該実装状態の検査あるいは実装された半導体構成体に包含された集積回路部の検査を行なうことができる。
（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置の全体の構成を簡単に説明すると、平面方形状の回路基板（第一の回路基板）１の下面周辺部には方形枠状の下部回路基板（第二の回路基板）１１が設けられ、回路基板１の下面中央部には、例えば、ＢＢＩＣ（Base Band IC）等のデジタル系回路部を構成する半導体構成体３１が設けられ、回路基板１の上面には平面方形状の上部回路基板（第三の回路基板）４１が設けられ、上部回路基板４１の上面には、例えば、ＲＦＩＣ（Radio Frequency IC）等のアナログ系回路部を構成する半導体構成体６１およびチップ部品（電子部品）８１が設けられている。
まず、回路基板１について説明する。回路基板１はポリイミド系樹脂等からなる平面方形状のフィルム基板２を備えている。フィルム基板２の下面にはそれぞれ複数の第１〜第３の下層配線３ａ〜３ｃが設けられ、上面にはそれぞれ複数の第１、第２の上層配線４ａ、４ｂが設けられている。これらの配線３ａ〜３ｃ、４ａ、４ｂの役目については後で説明する。これらの配線３ａ〜３ｃ、４ａ、４ｂは銅系またはアルミニウム系の金属からなる金属箔等によって形成されている。第１、第２の下層配線３ａ、３ｂと第１、第２の上層配線４ａ、４ｂとは、フィルム基板２の内部に設けられた金属ペースト、導電ピン等からなる第１、第２の上下導通部５ａ、５ｂを介して互いに接続されている。
第１〜第３の下層配線３ａ〜３ｃを含むフィルム基板２の下面周辺部にはソルダーレジスト等からなる方形枠状の下層オーバーコート膜６が設けられている。下層オーバーコート膜６の中央部には方形状の開口部７が設けられている。第１〜第３の下層配線３ａ〜３ｃの接続パッド部に対応する部分における下層オーバーコート膜６には第１〜第３の開口部８ａ〜８ｃが設けられている。第１、第２の上層配線４ａ、４ｂを含むフィルム基板２の上面にはソルダーレジスト等からなる上層オーバーコート膜９が設けられている。第１、第２の上層配線４ａ、４ｂの接続パッド部に対応する部分における上層オーバーコート膜９には第１、第２の開口部１０ａ、１０ｂが設けられている。
回路基板１の方形枠状の下層オーバーコート膜６の下面には同じく方形枠状の下部回路基板１１が設けられている。下部回路基板１１は方形枠状の基板１２を備えている。基板１２は、例えば、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させた材料からなっている。基板１２およびその上下面に後述の如く設けられた両オーバーコート膜１７、１９の中央部において回路基板１の下層オーバーコート膜６の開口部７に対応する部分には方形状の開口部１３が設けられている。
基板１２の上面にはそれぞれ複数の第１〜第３の上層接続パッド１４ａ〜１４ｃが設けられ、下面にはそれぞれ複数の第１〜第３の下層接続パッド１５ａ〜１５ｃが設けられている。これらの接続パッド１４ａ〜１４ｃ、１５ａ〜１５ｃは銅系またはアルミニウム系の金属からなる金属箔等によって形成されている。第１〜第３の上層接続パッド１４ａ〜１４ｃと第１〜第３の下層接続パッド１５ａ〜１５ｃとは、基板１２の内部に設けられた金属ペースト、導電ピン等からなる第１〜第３の上下導通部１６ａ〜１６ｃを介して互いに接続されている。
第１〜第３の上層接続パッド１４ａ〜１４ｃを含む基板１２の上面にはソルダーレジスト等からなる方形枠状の上層オーバーコート膜１７が設けられている。第１〜第３の上層接続パッド１４ａ〜１４ｃに対応する部分における上層オーバーコート膜１７には第１〜第３の開口部１８ａ〜１８ｃが設けられている。第１〜第３の下層接続パッド１５ａ〜１５ｃを含む基板１２の下面にはソルダーレジスト等からなる方形枠状の下層オーバーコート膜１９が設けられている。第１〜第３の下層接続パッド１５ａ〜１５ｃに対応する部分における下層オーバーコート膜１９には第１〜第３の開口部２０ａ〜２０ｃが設けられている。
そして、下部回路基板１１は、その上層オーバーコート膜１７の第１〜第３の開口部１８ａ〜１８ｃの部分あるいは回路基板１の下層オーバーコート膜６の第１〜第３の開口部８ａ〜８ｃの部分に設けられた第１〜第３の半田層２１ａ〜２１ｃを介して、その第１〜第３の上層接続パッド１４ａ〜１４ｃが回路基板１の第１〜第３の下層配線３ａ〜３ｃの接続パッド部に接合されていることにより、回路基板１の下層オーバーコート膜６の下面に配置されている。
下部回路基板１１の開口部１３内および回路基板１の下層オーバーコート膜６の開口部７内における回路基板１のフィルム基板２の下面中央部には半導体構成体３１が搭載されている。半導体構成体３１はシリコン基板（半導体基板）３２を備えている。シリコン基板３２の上面には所定の機能の集積回路部（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド３３が集積回路部に接続されて設けられている。この場合、集積回路部はデジタル系回路部を構成している。
接続パッド３３の中央部を除くシリコン基板３２の上面には酸化シリコン等からなる絶縁膜３４が設けられ、接続パッド３３の中央部は絶縁膜３４に設けられた開口部３５を介して露出されている。シリコン基板３２、接続パッド３３および絶縁膜３４は、ウエハ状態からダイシングにより得られた状態のもので、通常、ベアＩＣチップと言われる。半導体構成体３１は、このような、ベアＩＣチップに外部接続用の突起電極を設けたものである。すなわち、絶縁膜３４の開口部３５を介して露出された接続パッド３３の上面およびその周囲の絶縁膜３４の上面には銅系またはアルミニウム系の金属等からなる下地金属層３６が設けられている。下地金属層３６の上面全体には金からなる突起電極（外部接続電極）３７が設けられている。なお、絶縁膜３４は、酸化シリコン等の無機絶縁膜と、該無機絶縁膜上に形成されたポリイミド系樹脂等の有機絶縁膜との積層構造として形成してもよい。
そして、半導体構成体３１は、その突起電極３７が回路基板１の第１、第３の下層配線３ａ、３ｃの接続パッド部の表面に設けられたＮｉ−Ａｕメッキ膜またはＳｎメッキ膜（図示せず）にＡｕ−Ａｕ接合またはＡｕ−Ｓｎ接合されていることにより、下部回路基板１１の開口部１３内および回路基板１の下層オーバーコート膜６の開口部７内における回路基板１のフィルム基板２の下面中央部にフェースダウン方式により搭載されている。この状態では、下部回路基板１１の下層オーバーコート膜１９の下面は半導体構成体３１のシリコン基板３２の下面よりも下方に位置させられている。
半導体構成体３１と回路基板１の第１、第３の下層配線３ａ、３ｃを含むフィルム基板２との間およびその周囲にはエポキシ系樹脂等の熱硬化性樹脂からなるアンダーフィル材３８が設けられている。下部回路基板１１の開口部１３内および回路基板１の下層オーバーコート膜６の開口部７内における半導体構成体３１、アンダーフィル材３８、第１、第３の下層配線３ａ、３ｃおよびフィルム基板２の下面にはエポキシ系樹脂等の熱硬化性樹脂からなる封止膜３９が設けられている。この場合、封止膜３９の下面は下部回路基板１１の下層オーバーコート膜１９の下面と面一かそれよりも上方に位置させられている。
ここで、下部回路基板１１の第１〜第３の各下層接続パッド１５ａ〜１５ｃの機能・用途について、図２に示すこの半導体装置の一部の概略回路図を参照して説明する。第１の下層接続パッド１５ａは、集積回路部を内蔵する半導体構成体３１に接続された制御・データ入出力用の外部接続用接続パッド１５ａ（１）および電源用の外部接続用接続パッド１５ａ（２）を含む。半導体構成体３１に内蔵された集積回路部は、例えば、ＢＢＩＣを構成するものであり、該第１の下層接続パッド１５ａは、第１の上下導通部１６ａ、第１の上層接続パッド１４ａ、第１の半田層２１ａ、第１の下層配線３ａ、突起電極３７および下地金属層３６を介して、半導体基板３２の接続パッド３３に接続されている。この場合、電源用の外部接続用接続パッド１５ａ（２）に接続された第１の下層配線３ａは、さらに、第１の上下導通部５ａ、第１の上層配線４ａの接続パッド部、後述する上部回路基板４１の第１の下層配線４３ａの接続パッド部等を介して、後述する半導体構成体６１およびチップ部品８１にも接続されている。
第２の下層接続パッド１５ｂは、後述する集積回路部を内蔵する半導体構成体６１およびチップ部品８１に接続された制御信号・データ入出力用の外部接続用接続パッド１５ｂ（１）およびグ１５ｂ（２）を含む。半導体構成体６１は、例えば、ＲＦＩＣを内蔵し、チップ部品８１と共に、ＲＦ回路部等のアナログ系回路部を構成するものであり、該第２の下層接続パッド１５ｂは、第２の上下導通部１６ｂ、第２の上層接続パッド１４ｂ、第２の半田層２１ｂ、第１の下層配線３ｂ、第２の上下導通部５ｂおよび第２の上層配線４ｂ等を介して、半導体構成体６１およびチップ部品８１に接続されている。この場合、外部接続用接続パッド１５ｂ（１）は、直接、後述する半導体構成体６１の外部接続用端子に接続され、外部接続用接続パッド１５ｂ（２）は、直接、後述するチップ部品８１の外部接続用端子に接続されている。また、後述するが、図１に図示される如く、半導体構成体３１、６１およびチップ部品８１に共通に接続されたグラウンド用配線４５が設けられており、該グラウンド用配線４５に接続されたグラウンド用接続パッドも下層オーバーコート膜１９から露出して設けられている。
第３の下層接続パッド（テスト用接続パッド）１５ｃは、半導体構成体３１の機能検査専用の接続パッド１５ｃ（１）、１５ｃ（２）およびグラウンド用の接続パッド１５ｃ（３）含むものであり、その一部１５ｃ（２）、１５ｃ（３）が第３の上下導通部１６ｃ、第３の上層接続パッド１４ｃ、第３の半田層２１ｃ、第３の下層配線３ｃ、突起電極３７および下地金属層３６を介して、半導体構成体３１の検査専用の接続パッド３３に接続され、また、他部１５ｃ（１）が途中で第１の下層配線３ａに接続されている。
ここで、図１では図示していないが、半導体構成体３１の突起電極３７の一部は、下部回路基板１１に設けられた下層配線３ｄ、上下導通部５ｄ、上層配線４ｄおよび後述する上部回路基板４１の下面に設けられた下層配線４３ｄ等を介して、半導体構成体６１およびチップ部品８１に接続されている。なお、下層配線３ｄ、上下導通部５ｄ、上層配線４ｄおよび下層配線４３ｄについては、後の説明では省略する。
回路基板１の上面側には平面方形状の上部回路基板４１が設けられている。上部回路基板４１は、複数の配線基板４２ａが積層された多層配線構造の多層配線基板４２を備えている。各配線基板４２ａは、図示はしないが、周知の如く、各絶縁基板間に設けられた配線および該絶縁基板を貫通して設けられたビアホールからなる内部配線を有する。多層配線基板４２の下面にはそれぞれ複数の第１、第２の下層配線４３ａ、４３ｂが設けられ、上面にはそれぞれ複数の第１、第２の上層配線４４ａ、４４ｂが設けられ、上面周辺部には方形枠状のグラウンド配線４５が設けられている。これらの配線４３ａ、４３ｂ、４４ａ、４４ｂ、４５は銅系またはアルミニウム系の金属からなる金属箔によって形成されている。第１、第２の下層配線４３ａ、４３ｂと第１、第２の上層配線４４ａ、４４ｂおよびグラウンド配線４５とは、多層配線基板４２の内部配線を介して所定の回路を構成するように接続されている。
第１、第２の下層配線４３ａ、４３ｂを含む多層配線基板４２の下面にはソルダーレジスト等からなる下層オーバーコート膜４６が設けられている。第１、第２の下層配線４３ａ、４３ｂの接続パッド部に対応する部分における下層オーバーコート膜４６には第１、第２の開口部４７ａ、４７ｂが設けられている。第１、第２の上層配線４４ａ、４４ｂおよびグラウンド配線４５を含む多層配線基板４２の上面にはソルダーレジスト等からなる上層オーバーコート膜４８が設けられている。第１、第２の上層配線４４ａ、４４ｂの接続パッド部およびグラウンド配線４５の外周部に対応する部分における上層オーバーコート膜４８には第１、第２の開口部４９ａ、４９ｂおよび開口部５０が設けられている。
そして、上部回路基板４１は、その下層オーバーコート膜４６の第１、第２の開口部４７ａ、４７ｂの部分あるいは回路基板１の上層オーバーコート膜９の第１、第２の開口部１０ａ、１０ｂの部分に設けられた第１、第２の半田５１ａ、５１ｂを介して、その第１、第２の下層配線４３ａ、４３ｂが回路基板１の第１、第２の上層配線４ａ、４ｂの接続パッド部に接合されていることにより、回路基板１の上層オーバーコート膜９の上面に配置されている。
上部回路基板４１の上層オーバーコート膜４８の上面中央部には半導体構成体６１が搭載され、上面周辺部にはコンデンサや抵抗等からなる複数のチップ部品８１が搭載されている。この場合、半導体構成体６１および複数のチップ部品８１はアナログ系回路部を構成している。チップ部品８１は、その両電極（図示せず）が上層オーバーコート膜４８の第２の開口部４９ｂ内に設けられた第２の半田層７２ｂを介して第２の上層配線４４ｂの接続パッド部に接合されていることにより、上部回路基板４１の上層オーバーコート膜４８の上面周辺部に搭載されている。
半導体構成体６１はシリコン基板（半導体基板）６２を備えている。シリコン基板６２の下面には所定の機能の集積回路部（図示せず）が設けられ、下面周辺部にはアルミニウム系金属等からなる複数の接続パッド６３が集積回路部に接続されて設けられている。接続パッド６３の中央部を除くシリコン基板６２の下面には酸化シリコン等の無機材料からなる絶縁膜６４およびポリイミド系樹脂等の有機樹脂からなる保護膜６５が設けられ、接続パッド６３の中央部は絶縁膜６４および保護膜６５に設けられた開口部６６を介して露出されている。
保護膜６５の下面には配線６７が設けられている。配線６７は、保護膜６５の下面に設けられた銅等からなる下地金属層６８と、下地金属層６８の下面に設けられた銅からなる上部金属層６９との２層構造となっている。配線６７の一端部は、絶縁膜６４および保護膜６５の開口部６６を介して接続パッド６３に接続されている。配線６７を含む保護膜６５の下面にはソルダーレジスト等からなるオーバーコート膜７０が設けられている。配線６７の接続パッド部に対応する部分におけるオーバーコート膜７０には開口部７１が設けられている。
そして、半導体構成体６１は、そのオーバーコート膜７０の開口部７１の部分あるいは上部回路基板４１の上層オーバーコート膜４８の第１の開口部４９ａの部分に設けられた第１の半田層７２ａを介して、その配線６７の接続パッド部が上部回路基板４１の第１の上層配線４４ａの接続パッド部に接合されていることにより、上部回路基板４１の上層オーバーコート膜４８の上面中央部にフェースダウン方式により搭載されている。
上部回路基板４１において上層オーバーコート膜４８の開口部５０を介して露出されたグラウンド配線４５の外周部上面には金属からなるシールドカバー８２の下端部が半田層８３を介して接合されている。シールドカバー８２は、アナログ系回路部を構成する半導体構成体６１およびチップ部品８１を覆うことにより、デジタル系回路部を構成する半導体構成体３１からの放射雑音がアナログ系回路部を構成する半導体構成体６１およびチップ部品８１に与える妨害を軽減するためのものである。
次に、この半導体装置の製造方法の一例について説明する。まず、図３に示すように、回路基板１を用意する。この場合、この用意した回路基板１のサイズは、図１に示す完成された半導体装置を複数個形成することが可能なサイズとなっている。ポリイミド系樹脂等からなるフィルム基板２には、レーザ照射によるレーザ加工等により、それぞれ複数の第１、第２の貫通孔２ａ、２ｂが形成されている。
フィルム基板２の第１、第２の貫通孔２ａ、２ｂ内には金属ペースト、導電ピン等からなる第１、第２の上下導通部５ａ、５ｂが形成されている。フィルム基板２の下面および上面には、それぞれ積層された銅系またはアルミニウム系の金属からなる金属箔をパターニングすることにより、第１〜第３の下層配線３ａ〜３ｃおよび第１、第２の上層配線４ａ、４ｂが形成されている。この場合、第１、第２の下層配線３ａ、３ｂと第１、第２の上層配線４ａ、４ｂとは第１、第２の上下導通部５ａ、５ｂを介して接続されている。
第１〜第３の下層配線３ａ〜３ｃを含むフィルム基板２の下面には、スクリーン印刷等によりソルダーレジスト等を塗布することにより、開口部７を有する下層オーバーコート膜６が形成されている。第１〜第３の下層配線３ａ〜３ｃの接続パッド部に対応する部分における下層オーバーコート膜６には、レーザ照射によるレーザ加工等により、第１〜第３の開口部８ａ〜８ｃが形成されている。
第１、第２の上層配線４ａ、４ｂを含むフィルム基板２の上面には、スクリーン印刷等によりソルダーレジスト等を塗布することにより、上層オーバーコート膜９が形成されている。第１、第２の上層配線４ａ、４ｂの接続パッド部に対応する部分における上層オーバーコート膜９には、レーザ照射によるレーザ加工等により、第１、第２の開口部１０ａ、１０ｂが形成されている。
さて、回路基板１を用意したら、次に、図３に示すように、半導体構成体３１の突起電極３７を回路基板１の第１、第３の下層配線３ａ、３ｃの接続パッド部の表面に形成されたＮｉ−Ａｕメッキ膜またはＳｎメッキ膜（図示せず）にＡｕ−Ａｕ接合またはＡｕ−Ｓｎ接合することにより、回路基板１の下層オーバーコート膜６の開口部７内におけるフィルム基板２の下面に半導体構成体３１をフェースダウン方式により搭載する。なお、半導体構成体３１の搭載（ボンディング）工程は、図３に示す状態の上下を反転した状態で行なう（以下、後述する封止膜３９形成工程まで同様）。
次に、図４に示すように、半導体構成体３１と回路基板１の第１、第３の下層配線３ａ、３ｃを含むフィルム基板２との間およびその周囲に、ディスペンサー等を用いて、エポキシ系樹脂等の熱硬化性樹脂からなるアンダーフィル材３８を充填して形成する。
次に、図５に示すように、下部回路基板１１を用意する。この場合も、この用意した下部回路基板１１のサイズは、図１に示す完成された半導体装置を複数個形成することが可能なサイズとなっている。基板１２は、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を硬化状態にしてシート状となし、パンチング等により、複数の方形状の開口部１３を形成し、レーザ照射によるレーザ加工等により、複数の第１〜第３の貫通孔１２ａ〜１２ｃを形成したものである。
基板１２の第１〜第３の貫通孔１２ａ〜１２ｃ内には金属ペースト、導電ピン等からなる第１〜第３の上下導通部１６ａ〜１６ｃが形成されている。基板１２の上面および下面には、それぞれ積層された銅系またはアルミニウム系の金属からなる金属箔をパターニングすることにより、第１〜第３の上層接続パッド１４ａ〜１４ｃおよび第１〜第３の下層接続パッド１５ａ〜１５ｃが第１〜第３の上下導通部１６ａ〜１６ｃを介して互いに接続されて形成されている。
第１〜第３の上層接続パッド１４ａ〜１４ｃを含む基板１２の上面には、スクリーン印刷等によりソルダーレジストを塗布することにより、開口部１３を有する上層オーバーコート膜１７が形成されている。第１〜第３の上層接続パッド１４ａ〜１４ｃに対応する部分における上層オーバーコート膜１７には、レーザ照射によるレーザ加工等により、第１〜第３の開口部１８ａ〜１８ｃが形成されている。
第１〜第３の下層接続パッド１５ａ〜１５ｃを含む基板１２の下面には、スクリーン印刷等によりソルダーレジストを塗布することにより、開口部１３を有する下層オーバーコート膜１９が形成されている。第１〜第３の下層接続パッド１５ａ〜１５ｃに対応する部分における下層オーバーコート膜１９には、レーザ照射によるレーザ加工等により、第１〜第３の開口部２０ａ〜２０ｃが形成されている。
さて、下部回路基板１１を用意したら、次に、図５に示すように、下部回路基板１１の上層オーバーコート膜１７の第１〜第３の開口部１８ａ〜１８ｃの部分あるいは回路基板１の下層オーバーコート膜６の第１〜第３の開口部８ａ〜８ｃの部分に設けられた第１〜第３の半田層２１ａ〜２１ｃを介して、下部回路基板１１の第１〜第３の上層接続パッド１４ａ〜１４ｃを回路基板１の第１〜第３の下層配線３ａ〜３ｃの接続パッド部に接合することにより、回路基板１の下層オーバーコート膜６の下面に下部回路基板１１を配置する。
下部回路基板１１の第１〜第３の上層接続パッド１４ａ〜１４ｃと回路基板１の第１〜第３の下層配線３ａ〜３ｃの接続パッド部とを接合するには、例えば、半導体構成体３１が搭載された回路基板１を、図４における図示とは上下面を逆にして、すなわち、半導体構成体３１の搭載面を上側に向け、回路基板１の第１〜第３の下層配線３ａ〜３ｃの接続パッド部上に半田層をスクリーン印刷法等により被着し、該第１〜第３の下層配線３ａ〜３ｃの接続パッド部に下部回路基板１１の第１〜第３の上層接続パッド１４ａ〜１４ｃの位置を合わせて、回路基板１上に下部回路基板１１を載置して、半田リフロー装置にて半田付けを行うリフロー法を適用することができる。この状態では、下部回路基板１１の下層オーバーコート膜１９の下面は半導体構成体３１のシリコン基板３２の下面よりも下方に位置させられている。
ここで、下部回路基板１１の第１の下層接続パッド１３ａは、第１の上下導通部１６ａ、第１の上層接続パッド１４ａ、第１の半田層２１ａ、第１の下層配線３ａ、突起電極３７および下地金属層３６を介して、半導体基板３２の接続パッド３３に接続されており、第３の下層接続パッド１５ｃは、第３の上下導通部１６ｃ、第３の上層接続パッド１４ｃ、第３の半田層２１ｃ、第３の下層配線３ｃ、突起電極３７および下地金属層３６を介して、半導体基板３２の接続パッド３３に接続されている。したがって、この状態において、下部回路基板１１の第１の下層接続パッド１５ａおよび第３の下層接続パッド１５ｃにプローブ（図示せず）を接触させることにより、半導体構成体３１、下部回路基板１１および回路基板１相互間の実装状態検査および半導体構成体３１に内蔵された集積回路部の機能検査を行なうことができる。なお、このような実装状態検査および機能検査は、これ以後の工程のいつでも行なうことができる。
実装状態検査および機能検査を終えたら、次に、図６に示すように、下部回路基板１１の開口部１３内および回路基板１の下層オーバーコート膜６の開口部７内における半導体構成体３１、アンダーフィル材３８、第１、第３の下層配線３ａ、３ｃおよびフィルム基板２の下面に、ディスペンサーを用いた塗布法、スクリーン印刷法等により、エポキシ系樹脂等の熱硬化性樹脂からなる封止膜３９を形成する。この場合、封止膜３９の下面は下部回路基板１１の下層オーバーコート膜１９の下面と面一かそれよりも上方に位置するようにする。
次に、図７に示すように、上部回路基板４１を用意する。この場合も、この用意した上部回路基板４１のサイズは、図１に示す完成された半導体装置を複数個形成することが可能なサイズとなっている。上部回路基板４１は、上述の如く、複数の基板４２ａが積層され、内部に内部配線を有する多層配線構造の多層配線基板４２を備えている。多層配線基板４２の下面および上面には、それぞれ積層された銅系またはアルミニウム系の金属からなる金属箔をパターニングすることにより、第１、第２の下層配線４３ａ、４３ｂおよび第１、第２の上層配線４４ａ、４４ｂとグラウンド配線４５が形成されている。
第１、第２の下層配線４３ａ、４３ｂを含む多層配線基板４２の下面には、スクリーン印刷等によりソルダーレジスト等を塗布することにより、下層オーバーコート膜４６が形成されている。第１、第２の下層配線４３ａ、４３ｂの接続パッド部に対応する部分における下層オーバーコート膜４６には、レーザ照射によるレーザ加工等により、第１、第２の開口部４７ａ、４７ｂが形成されている。
第１、第２の上層配線４４ａ、４４ｂおよびグラウンド配線４５を含む多層配線基板４２の上面には、スクリーン印刷等によりソルダーレジスト等を塗布することにより、上層オーバーコート膜４８が形成されている。第１、第２の上層配線４４ａ、４４ｂの接続パッド部およびグラウンド配線４５の外周部に対応する部分における上層オーバーコート膜４８には、レーザ照射によるレーザ加工等により、第１、第２の開口部４９ａ、４９ｂおよび開口部５０が形成されている。
さて、上部回路基板４１を用意したら、次に、図７に示すように、上部回路基板４１の下層オーバーコート膜４６の第１、第２の開口部４７ａ、４７ｂの部分あるいは回路基板１の上層オーバーコート膜９の第１、第２の開口部１０ａ、１０ｂの部分に設けられた第１、第２の半田５１ａ、５１ｂを介して、上部回路基板４１の第１、第２の下層配線４３ａ、４３ｂを回路基板１の第１、第２の上層配線４ａ、４ｂの接続パッド部に接合することにより、回路基板１の上層オーバーコート膜９の上面に上部回路基板４１を配置する。
上部回路基板４１の第１、第２の下層配線４３ａ、４３ｂと回路基板１の第１、第２の上層配線４ａ、４ｂの接続パッド部とを接合するには、例えば、半導体構成体３１が搭載された回路基板１を、図６に図示された如く、回路基板１の第１、第２の上層配線４ａ、４ｂ面を上側に向け、該回路基板１の第１、第２の上層配線４ａ、４ｂの接続パッド部上に半田層をスクリーン印刷法等により被着し、該第１、第２の上層配線４ａ、４ｂの接続パッド部に上部回路基板４１の第１、第２の下層配線４３ａ、４３ｂの接続パッド部の位置を合わせて、回路基板１上に上部回路基板４１を載置して、半田リフロー装置にて半田付けを行うリフロー法を適用することができる。
次に、図８に示すように、半導体構成体６１のオーバーコート膜７０の開口部７１の部分あるいは上部回路基板４１の上層オーバーコート膜４８の第１の開口部４９ａの部分に設けられた第１の半田層７２ａを介して、半導体構成体６１の配線６７の接続パッド部を上部回路基板４１の第１の上層配線４４ａの接続パッド部に接合することにより、上部回路基板４１の上層オーバーコート膜４８の上面中央部に半導体構成体６１をフェースダウン方式により搭載する。
また、上部回路基板４１の上層オーバーコート膜４８の第２の開口部４９ｂの部分に設けられた第２の半田層７２ｂを介して、チップ部品８１の両電極（図示せず）を上部回路基板４１の第２の上層配線４４ｂの接続パッド部に接合することにより、上部回路基板４１の上層オーバーコート膜４８の上面周辺部にチップ部品８１を搭載する。上部回路基板４１に半導体構成体６１およびチップ部品８１を搭載するには、上述したリフロー法を適用して、同時に行うことができる。なお、上部回路基板４１上に半導体構成体６１およびチップ部品８１を搭載した後に、上部回路基板４１を回路基板１上に配置するようにしてもよい。
このように、回路基板１上に上部回路基板４１が搭載され、該上部回路基板４１上に半導体構成体６１およびチップ部品８１が搭載された状態では、既に、下部回路基板１１上に回路基板１が搭載されていることから、図２に図示されている如く、外部接続用接続パッド１５ａ（２）は、第１の半田５１ａ、第１の下層配線４３ａの接続パッド部、第１の上層配線４４ａの接続パッド部を介して半導体構成体６１に接続され、外部接続用接続パッド１５ｂ（２）は第２の半田５１ｂ、第２の下層配線４３ｂの接続パッド部、第２の上層配線４４ｂの接続パッド部を介して半導体構成体６１に接続される。また、外部接続用接続パッド1５ｂ（１）は、第２の半田５１ｂ第２の下層配線４３ｂの接続パッド部、第２の上層配線４４ｂの接続パッド部を介して電子部品８１に接続される。さらに、半導体構成体３１と半導体構成体６１とは、下部回路基板１１に設けられた下層配線３ｄ、上下導通部５ｄ、上層配線４ｄ、下層配線４３ｄを介して相互に接続される。
したがって、下部回路基板１１の第１の下層接続パッド１５ａおよび第２の下層接続パッド１５ｂにプローブ（図示せず）を接触させることにより、半導体構成体６１、チップ部品８１、上部回路基板４１および回路基板１相互間の実装状態検査および半導体構成体６１に内蔵された集積回路部の機能検査を行なうことができる。また、このような状態においても、半導体構成体３１、下部回路基板１１および回路基板１相互間の実装状態検査および半導体構成体３１に内蔵された集積回路部の機能検査を行なうことができる。すなわち、すべての回路基板および電子部品を実装した状態においても、すべての回路構成部材の相互の実装状態検査でも、すべての半導体構成体に内蔵された集積回路部の機能検査でも、特定の回路構成部材の相互の実装状態検査でも、あるいは各半導体構成体に内蔵された集積回路部の機能検査でも、選択的に行うことが可能である。
次に、図９に示すように、上部回路基板４１の上層オーバーコート膜４８の開口部５０を介して露出されたグラウンド配線４５の外周部上面に金属からなるシールドカバー８２の下端部を半田層８３を介して接合することにより、シールドカバー８２によってアナログ系回路部を構成する半導体構成体６１およびチップ部品８１を覆う。次に、互いに隣接する半導体構成体３１、６１間において、上部回路基板４１、回路基板１および下部回路基板１１を切断すると、図１に示す半導体装置が複数個得られる。
（第２実施形態）
図１０はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と異なる点は、上部回路基板４１の平面サイズを回路基板１の平面サイズよりもやや小さくし、回路基板１のフィルム基板２の上面周辺部に方形枠状のグラウンド配線４５を設け、上層オーバーコート膜９の外周部に設けられた開口部５０を介して露出されたグラウンド配線４５の外周部上面にシールドカバー８２の下端部を半田層８３を介して接合し、シールドカバー８２により、上部回路基板４１、半導体構成体６１およびチップ部品８１を覆うようにした点である。
このようにした場合には、アナログ系回路部を構成する半導体構成体６１およびチップ部品８１が搭載された上部回路基板４１をシールドカバー８２で覆っているので、デジタル系回路部を構成する半導体構成体３１からの放射雑音がアナログ系回路部を構成する半導体構成体６１およびチップ部品８１に与える妨害をより一層軽減することができる。
この場合の製造方法としては、図７に示すような工程において、切断前の大きいサイズの回路基板１上に図１０に示す、切断後して得られた単体の上部回路基板４１（あるいは半導体構成体６１およびチップ部品８１が搭載された単体の上部回路基板４１）を配置するようにしてもよく、あるいは、図７に示すような工程後に、ルーター加工等により、大きいサイズの上部回路基板４１を切断して単体の上部回路基板４１を得るようにしてもよい。
（第３実施形態）
図１１はこの発明の第３実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と大きく異なる点は、半田２１ａ〜２１ｃ、５１ａ、５１ｂを用いずに、下部回路基板１１の第１〜第３の上層接続パッド部１４ａ〜１４ｃの上面に設けられた裁頭錐体形状の第１〜第３の突起電極９１ａ〜９１ｃの上端部を回路基板１の第１〜第３の下層配線３ａ〜３ｃの接続パッド部下面に接続し、且つ、上部回路基板４１の第１、第２の下層配線４３ａ、４３ｂの接続パッド部下面に設けられた裁頭錐体形状の第１、第２の突起電極９２ａ、９２ｂの下端部を回路基板１の第１、第２の上層配線４ａ、４ｂの接続パッド部上面に接続した点である。
この場合、第１〜第３の下層配線３ａ〜３ｃを含むフィルム基板２と第１〜第３の上層接続パッド部１４ａ〜１４ｃおよび第１〜第３の突起電極９１ａ〜９１ｃを含む基板１２との間には方形枠状の下層絶縁膜９３が設けられている。また、第１、第２の上層配線４ａ、４ｂを含むフィルム基板２と第１、第２の下層配線４３ａ、４３ｂおよび第１、第２の突起電極９２ａ、９２ｂを含む多層配線基板４２との間には上層絶縁膜９４が設けられている。
次に、この半導体装置の製造方法の一例について説明する。まず、図４に示す工程後に、図１２に示すように、下部回路基板１１および上部回路基板４１のほかに、下層絶縁膜形成用シート９３ａおよび上層絶縁膜形成用シート９４ａを用意する。この場合、下部回路基板１１の第１〜第３の上層配線３ａ〜３ｃの接続パッド部上面および上部回路基板４１の第１、第２の下層配線４３ａ、４３ｂの接続パッド部下面には、スクリーン印刷等により熱硬化性樹脂中に金属フィラー等が分散された導電性ペーストを塗布することにより、錐体形状の第１〜第３の突起電極９１ａ〜９１ｃおよび第１、第２の突起電極９２ａ、６２ｂが形成されている。
下層絶縁膜形成用シート９３ａおよび上層絶縁膜形成用シート９４ａは、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となしたものである。この場合、下層絶縁膜形成用シート９３ａには、パンチング等により複数の方形状の開口部９３ｂが形成されている。ここで、下層絶縁膜形成用シート９３ａを加熱した状態において、下層絶縁膜形成用シート９３ａと下部回路基板１１とを圧着して、錐体形状の第１〜第３の突起電極９１ａ〜９１ｃを下層絶縁膜形成用シート９３ａに突き刺すことにより、下部回路基板１１の上面側に下層絶縁膜形成用シート９３ａが仮固着されている。これと同様に、上部回路基板４１の下面側に上層絶縁膜形成用シート９４ａが仮固着されている。
さて、上記のものを用意したら、次に、図１２に示すように、下部回路基板１１の上面側に仮固着された下層絶縁膜形成用シート９３ａの上面に回路基板１をピン等で位置決めしながら配置する。この状態では、下部回路基板１１の下面に搭載された半導体構成体３１は、下部回路基板１１および下層絶縁膜形成用シート９３ａの開口部１３、９３ｂ内に配置されている。また、回路基板１の上面に、上部回路基板４１およびその下面側に仮固着された上層絶縁膜形成用シート９４ａをピン等で位置決めしながら配置する。
次に、図１３に示すように、一対の加熱加圧板９５、９６を用いて上下から両絶縁膜形成用シート９３ａ、９４ａを硬化温度以上の温度で加熱加圧する。この加熱加圧により、下層絶縁膜形成用シート９３ａが溶融し、そして、その後の冷却により硬化して、回路基板１の第１〜第３の下層配線３ａ〜３ｃを含むフィルム基板２の下面に下層絶縁膜９３が形成され、且つ、下層絶縁膜９３の下面に下部回路基板１１の第１〜第３の上層配線１４ａ〜１４ｃを含む基板１２の上面が固着される。
また、上記加熱加圧により、上層絶縁膜形成用シート９４ａが溶融し、そして、その後の冷却により硬化して、回路基板１の第１、第２の上層配線４ａ、４ｂを含むフィルム基板２の上面に上層絶縁膜９４が形成され、且つ、上層絶縁膜９４の上面に上部回路基板４１の第１、第２の下層配線４３ａ、４３ｂを含む多層配線基板４２の下面が固着される。
さらに、上記加熱加圧により、第１〜第３の突起電極９１ａ〜９１ｃの上部が第１〜第３の下層配線３ａ〜３ｃの接続パッド部下面に押し付けられて適宜につぶれ、第１〜第３の突起電極９１ａ〜９１ｃが第１〜第３の下層配線３ａ〜３ｃの接続パッド部下面に接続される。また、上記加熱加圧により、第１、第２の突起電極９２ａ、９２ｂの下部が第１、第２の上層配線４ａ、４ｂの接続パッド部上面に押し付けられて適宜につぶれ、第１、第２の突起電極９２ａ、９２ｂが第１、第２の上層配線４ａ、４ｂの接続パッド部下面に接続される。
以下、上記第１実施形態の場合と同様に、封止膜３９形成工程、半導体装置６１およびチップ部品８１搭載工程、シールドカバー８２配置工程および切断工程を経ると、図１１に示す半導体装置が複数個得られる。なお、１回目の加熱加圧により、回路基板１の下面に下層絶縁膜９３を形成するとともに、下層絶縁膜９３の下面に下部回路基板１１を固着し、次いで封止膜３９を形成し、次いで２回目の加熱加圧により、回路基板１の上面に上層絶縁膜９４を形成するとともに、上層絶縁膜９４の上面に上部回路基板４１を固着するようにしてもよい。
（第４実施形態）
図１４はこの発明の第４実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と異なる点は、下部回路基板１１の下層オーバーコート膜１９の第１、第２の開口部２０ａ、２０ｂ内およびその下方に半田ボール９７ａ、９７ｂを第１、第２の下層接続パッド１５ａ、１５ｂに接続させて設けた点である。
なお、上記各実施形態においては、回路基板１上に上部回路基板４１を介して、半導体構成体６１およびチップ部品８１等の電子部品を搭載した構成であったが、本願の発明は、これに限らず、回路基板１上に上部回路基板４１のみを搭載する場合、あるいは回路基板１上に電子部品のみを搭載する場合にも、適用可能である。また、上部回路基板４１は多層配線基板に限らず、単層の配線基板でもよい。また、回路基板１、下部回路基板１１および上部回路基板４１の接合は、上述した如く、各回路基板を最終の半導体装置が複数個得られる大型の基板として形成後に行う方法に限られるものではなく、すべての回路基板あるいは一部の回路基板を最終のサイズに切断した後に行うようにしてもよい。
また、下部回路基板１１に設けられた半導体構成体３１を収容するための開口部１３は方形状に限られるものではなく、円形としたり、あるいは所定の側辺において外部に連通するものであってもよく、要は、半導体構成体３１を収容するものであればよい。また、半導体構成体の構造や員数あるいは各回路基板の構造、層数等は、適宜、変更して適用可能であり、本発明の趣旨を逸脱しない範囲で変形して適用することができるものである。
この発明の第１実施形態としての半導体装置の断面図。 図１に示す半導体装置の一部の概略回路図。 図１に示す半導体装置の製造方法の一例において、当初の工程の断面図。 図３に続く工程の断面図。 図４に続く工程の断面図。 図５に続く工程の断面図。 図６に続く工程の断面図。 図７に続く工程の断面図。 図８に続く工程の断面図。 この発明の第２実施形態としての半導体装置の断面図。 この発明の第３実施形態としての半導体装置の断面図。 図１１に示す半導体装置の製造方法の一例において、所定の工程の断面図。 図１２に続く工程の断面図。 この発明の第４実施形態としての半導体装置の断面図。
符号の説明
１ 回路基板
２ フィルム基板
３ａ〜３ｃ 第１〜第３の下層配線
４ａ、４ｂ 第１、第２の上層配線
５ａ、５ｂ 第１、第２の上下導通部
６ 下層オーバーコート膜
７ 開口部
９ 上層オーバーコート膜
１１ 下部回路基板
１２ 基板
１３ 開口部
１４ａ〜１４ｃ 第１〜第３の上層接続パッド
１５ａ〜１５ｃ 第１〜第３の下層接続パッド
１６ａ〜１６ｃ 第１〜第３の上下導通部
１７ 上層オーバーコート膜
１９ 下層オーバーコート膜
２１ａ〜２１ｃ 第１〜第３の半田層
３１ 半導体構成体
３８ アンダーフィル材
３９ 封止膜
４１ 上部回路基板
４２ 多層配線基板
４３ａ、４３ｂ 第１、第２の下層配線
４４ａ、４４ｂ 第１、第２の上層配線
４５ グラウンド配線
４６ 下層オーバーコート膜
４８ 上層オーバーコート膜
５１ａ、５１ｂ 第１、第２の半田
６１ 半導体構成体
７２ａ、７２ｂ 第１、第２の半田層
８１ チップ部品
８２ シールドカバー
８３ 半田層

Claims (27)

  1. 複数の下層配線および複数の上層配線を有する第一の回路基板と、前記第一の回路基板下に設けられ、前記第一の回路基板下に開口部を有し、且つ、下面側に前記下層配線に接続された複数の外部接続用接続パッドおよび複数のテスト用接続パッドを有する第二の回路基板と、前記第二の回路基板の開口部内の前記第一の回路基板下に配置され、前記下層配線に接続された外部接続電極を有する第一の半導体構成体と、前記第一の回路基板上に設けられ、前記上層配線に接続された第三の回路基板または電子部品とを備えていることを特徴とする半導体装置。
  2. 請求項１に記載の発明において、前記第一の半導体構成体は複数の接続パッドを有する半導体基板を備え、前記テスト用接続パッドは、前記半導体基板に設けられた集積回路部の機能検査用の接続パッドを含むことを特徴とする半導体装置。
  3. 請求項１に記載の発明において、前記第一の半導体構成体は複数の接続パッドを有する半導体基板を備え、前記テスト用接続パッドは、第一の回路基板と前記第一の半導体構成体との実装状態を検査する実装検査用の接続パッドおよび前記半導体基板に設けられた集積回路部の機能検査用のテスト用接続パッドを含むことを特徴とする半導体装置。
  4. 請求項１に記載の発明において、前記第一の半導体構成体は複数の接続パッドを有する半導体基板を備え、前記テスト用接続パッドは、前記第一の回路基板と前記第一の半導体構成体との実装状態および前記第一の回路基板と前記第二の回路基板との実装状態を検査する実装検査用の接続パッド、および前記半導体基板に設けられた集積回路部の機能検査用のテスト用接続パッドを含むことを特徴とする半導体装置。
  5. 請求項１に記載の発明において、前記第一の半導体構成体は、その上面に設けられた前記外部接続電極が前記下層配線に接続されていることにより、前記第一の回路基板下にフェースダウン方式により搭載されていることを特徴とする半導体装置。
  6. 請求項５に記載の発明において、前記第一の半導体構成体と前記第一の回路基板との間にアンダーフィル材が設けられていることを特徴とする半導体装置。
  7. 請求項１に記載の発明において、前記第二の回路基板の下面は前記第一の半導体構成体の下面よりも下方に位置することを特徴とする半導体装置。
  8. 請求項７に記載の発明において、前記第二の回路基板の開口部内における前記第一の回路基板下に第一の半導体構成体を覆う封止膜がその下面が前記第二の回路基板の下面と面一かそれよりも上方に位置するように設けられていることを特徴とする半導体装置。
  9. 請求項１に記載の発明において、前記第二の回路基板は、前記外部接続用接続パッドおよび前記テスト用接続パッドに対応する部分に開口部を有する下層オーバーコート膜を有することを特徴とする半導体装置。
  10. 請求項９に記載の発明において、前記下層オーバーコート膜の一部の開口部内およびその下方に半田ボールが前記外部接続用接続パッドに接続されて設けられていることを特徴とする半導体装置。
  11. 請求項１に記載の発明において、前記第一の回路基板上に、該第一の回路基板の上層配線に接続された下層配線および該下層配線に接続された上層配線を有する前記第三の回路基板が設けられ、前記電子部品は前記第三の回路基板上に該第三の回路基板の上層配線に接続されて設けられていることを特徴とする半導体装置。
  12. 請求項１１に記載の発明において、前記テスト用接続パッドは、前記第三の回路基板と前記電子部品との実装状態、前記第三の回路基板と前記第一の回路基板との実装状態および前記第一の回路基板と前記第二の回路基板との実装状態を検査するテスト用接続パッドを含むことを特徴とする半導体装置。
  13. 請求項１１に記載の発明において、前記第三の回路基板は多層配線構造を有することを特徴とする半導体装置。
  14. 請求項１１に記載の発明において、前記電子部品は第二の半導体構成体を含むことを特徴とする半導体装置。
  15. 請求項１４に記載の発明において、前記テスト用接続パッドは、前記第三の回路基板と前記第二の半導体構成体との実装状態、前記第三の回路基板と前記第一の回路基板との実装状態および前記第一の回路基板と前記第二の回路基板との実装状態を検査するテスト用接続パッドを含むことを特徴とする半導体装置。
  16. 請求項１５に記載の発明において、前記テスト用接続パッドは、前記第二の半導体構成体に包含される集積回路部の機能検査用のテスト用接続パッドを含むことを特徴とする半導体装置。
  17. 請求項１５に記載の発明において、前記テスト用接続パッドは、前記第一の半導体構成体に包含される集積回路部の機能検査用のテスト用接続パッドを含むことを特徴とする半導体装置。
  18. 請求項１１に記載の発明において、前記第一の半導体構成体はデジタル回路部を構成し、前記電子部品はアナログ回路部を構成することを特徴とする半導体装置。
  19. 請求項１８に記載の発明において、前記第三の回路基板上に前記電子部品を覆うシールドカバーが設けられていることを特徴とする半導体装置。
  20. 請求項１８に記載の発明において、前記第一の回路基板上に、前記第三の回路基板および前記電子部品を覆うシールドカバーが設けられていることを特徴とする半導体装置。
  21. 上層配線および下層配線を有する第一の回路基板を準備する工程と、
    前記第一の回路基板下に第一の半導体構成体を前記第一の回路基板の下層配線に接続させて搭載する工程と、
    前記第一の回路基板下に、開口部を有し、且つ、下面側に前記第一の回路基板の下層配線に接続される外部接続用接続パッドおよびテスト用接続パッドを有する第二の回路基板を配置する工程と、
    前記第一の回路基板上に、該第一の回路基板の上層配線に接続される下層配線および該下層配線に接続された上層配線を有する第三の回路基板を配置する工程と、
    を有することを特徴とする半導体装置の製造方法。
  22. 請求項２１に記載の発明において、前記テスト用接続パッドは、前記第三の回路基板と前記第二の半導体構成体との実装状態、前記第三の回路基板と前記第一の回路基板との実装状態および前記第一の回路基板と前記第二の回路基板との実装状態を検査するテスト用接続パッドを含むことを特徴とする半導体装置の製造方法。
  23. 請求項２１に記載の発明において、前記テスト用接続パッドは、前記第一の半導体構成体に包含された集積回路部の機能検査用の接続パッドを含むことを特徴とする半導体装置の製造方法。
  24. 請求項２１に記載の発明において、さらに、前記第三の回路基板上に電子部品を前記第三の回路基板の上層配線に接続させて搭載する工程を有することを特徴とする半導体装置の製造方法。
  25. 請求項２４に記載の発明において、前記電子部品は第二の半導体構成体を含むことを特徴とする半導体装置の製造方法。
  26. 請求項２５に記載の発明において、前記テスト用接続パッドは、前記第三の回路基板と前記第二の半導体構成体との実装状態、前記第三の回路基板と前記第一の回路基板との実装状態および前記第一の回路基板と前記第二の回路基板との実装状態を検査するテスト用接続パッドを含むことを特徴とする半導体装置の製造方法。
  27. 請求項２５に記載の発明において、前記テスト用接続パッドは、前記第二の半導体構成体に包含される集積回路部の機能検査用のテスト用接続パッドを含むことを特徴とする半導体装置の製造方法。
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