JP2010192653A - 半導体装置 - Google Patents

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Abstract

【課題】放熱性に優れた実装構造を備える半導体装置を提供する。
【解決手段】第１の回路基板３の側端面に配線電極７が露出するように配設される。第１の回路基板３にＩＣチップを含む半導体部品１並びに電子部品２Ａおよび２Ｂが実装される。半導体部品１並びに電子部品の少なくとも一部を覆うように樹脂からなるモールド体５が形成される。モールド体５の表面を、導電性材料からなる被覆部６が多い、その被覆部６が、配線電極７と接触するように形成される。
【選択図】図１

Description

本発明は、半導体チップおよび電子部品を封止してなる半導体装置に関するものである。
従来、半導体チップは、素子の保護や取り扱いを容易とするために、例えばエポキシ樹脂を主成分とした封止材を使用してパッケージ化したＩＣパッケージとして使用されることが多い。また、ＩＣパッケージを基板に実装した状態でさらに樹脂により固めて、補強することも行われている。
そのような補強構造の一例として、特許文献１に記載のＩＣパッケージの補強構造がある。この補強構造においては、マザーボードに実装されたＩＣパッケージを覆うように筐体状の補強用フレームを配置し、その補強用フレームの内部に熱硬化性樹脂を注入し、これによりＩＣパッケージの本体と、ＩＣパッケージとマザーボードとの接続部とを樹脂により固めて補強している（特許文献１の図１参照）。
特許第３２４１６６９号
半導体チップは、近年、処理能力がますます向上しており、発熱量もますます増大している。このため、放熱性に優れたＩＣパッケージの補強構造ないしは実装構造が求められる。ところが、上述したような従来の実装構造では、ＩＣパッケージを覆う樹脂と補強用フレームとの間に空隙が形成されることから（特許文献１の図１（ｄ）等参照）、半導体チップの発熱を放熱するための伝熱経路が分断されており、十分な放熱を行うことは困難である。特に、ＩＣパッケージを、他の電子部品をも含めて封止する場合には、発熱量がさらに増大することがあり、そのような場合には、さらに効率よく放熱を行うことができる半導体部品の実装構造が要求される。
本発明は、上記問題点に鑑みてなされたものであり、放熱性に優れた実装構造を備える半導体装置を提供することを目的としている。
上記目的を達成するための本発明は、側端面に配線電極が露出するように配設された第１の回路基板と、
前記第１の回路基板に実装された、ＩＣチップを含む半導体部品並びに電子部品と、
前記半導体部品並びに電子部品の少なくとも一部を覆う、樹脂からなるモールド体と、
導電性材料からなり、前記モールド体の表面を被覆する被覆部とを備え、
前記被覆部が、前記第１の回路基板の側端面に露出された配線電極と接触するように形成された半導体装置である。
本発明の好ましい形態においては、前記第１の回路基板の側端面に露出された配線電極が、グランド用の配線電極である。
本発明のさらに好ましい形態においては、前記モールド体が、前記半導体部品の前記第１の回路基板との接続部分を封止している。
本発明のさらに好ましい形態においては、前記被覆部が、前記半導体部品並びに電子部品の少なくとも一部と接触するように形成される。
本発明のさらに好ましい形態においては、前記半導体部品は、一部分を露出させて残部が前記モールド体により覆われており、
前記被覆部は、前記半導体部品の露出した一部分と前記モールド体の表面とを被覆している。
本発明のさらに好ましい形態は、前記第１の回路基板が実装される、配線電極を有する第２の回路基板を更に備え、
前記被覆部が、前記第２の回路基板の配線電極と接触するように形成される。
本発明のさらに好ましい形態においては、前記被覆部が、前記第２の回路基板の前記第１の回路基板が実装される面に露出した配線電極と接触するように形成される。
本発明のさらに好ましい形態においては、前記第１の回路基板の前記第２の回路基板との接続部分が、樹脂により封止されている。
本発明のさらに好ましい形態においては、前記被覆部が、洋白、ステンレス鋼、銅、鉄、およびアルミニウムの少なくとも１種から構成される。
本発明の別の好ましい形態においては、前記被覆部が、導電性樹脂から構成される。
本発明の半導体装置によれば、第１の回路基板に実装される、ＩＣチップを含む半導体部品並びに電子部品の少なくとも一部を覆うように、樹脂からなるモールド体が形成され、そのモールド体の表面を覆うように導電性材料からなる被覆部が形成される。また、そのモールド体を覆う被覆部が、第１の回路基板の側端面に露出している配線電極と接触するように形成される。
被覆部は、モールド体の表面を覆っているために、モールド体と被覆部との間には空隙が存在しない。このため、半導体部品並びに電子部品の発熱を、モールド体を介して被覆部にまで伝達して放熱するための伝熱経路に分断が無く、良好な放熱性を実現することができる。また、被覆部は、第１の回路基板の側端面に露出している配線電極と接触するように形成されるために、半導体部品並びに電子部品の発熱を、配線電極を介して被覆部から放熱することが可能となる。これにより、放熱性がさらに良好となる。
以下本発明の実施の形態について、図面を参照しながら説明する。
《実施の形態１》
図１に、本発明の実施の形態１に係る半導体装置の概略構成を示す。同図においては、半導体装置の一部のみを断面にしてある。
図示例の半導体装置は、ＩＣパッケージ１、並びに電子部品２Ａおよび２Ｂを第１の回路基板３に実装し、その第１の回路基板３をさらに第２の回路基板４に実装して構成されている。ＩＣパッケージ１、並びに電子部品２Ａおよび２Ｂは、第１の回路基板３上で樹脂のモールド体５で固めるようにして封止されている。モールド体５は、表面が、熱伝導性の良好な導電性材料からなる被覆部６により覆われている。なお、図１においては、モールド体５および被覆部６のみが断面とされている。
ＩＣパッケージ１は、パッケージ用基板１ａの上面に図示しないＩＣチップを実装し、そのＩＣチップを、ボンディングワイヤ等の上記基板１ａとの間の接続部分を含めて樹脂により封止して構成されている。ＩＣパッケージ１の上記基板１ａの下面には、第１の回路基板３に溶着されて、ＩＣパッケージ１を第１の回路基板３と接続する半田ボール１ｂが所定の配列で形成されている。また、電子部品２Ａおよび２Ｂは、取付用部材２ｃ、２ｄ、および２ｅにより第１の回路基板３に取り付けられている。
図示例では、モールド体５は、ＩＣパッケージ１並びに電子部品２Ａおよび２Ｂの全てを包むように形成されているが、これに限らず、モールド体５は、ＩＣパッケージ１並びに電子部品２Ａおよび２Ｂの少なくとも一部を覆うものであればよい。発熱量が大きくなく、かつ保護の必要性が小さい電子部品については、その一部または全部を覆わないものとすることもできる。
第１の回路基板３は、側端面に本来配線用として使用される配線電極７が露出するように形成される。より具体的には、第１の回路基板３の側端面に露出された配線電極７はグランド用の配線とするのが好ましい。被覆部６は、その配線電極７と接触するように、第１の回路基板３の側端面をも覆うように形成される。これにより、ＩＣパッケージ１並びに電子部品２Ａおよび２Ｂの発熱が、配線電極７を介して被覆部６に伝達される。したがって、半導体装置の放熱性が更に良好となる。
ここで、モールド体５を構成する樹脂には、熱硬化性樹脂および熱可塑性樹脂のいずれかを使用することができる。具体的には、シリコーン樹脂、アクリル樹脂、ＡＢＳ樹脂、ポリプロピレン、ポリエチレン、ポリスチレン、ポリアミド、ポリカーボネート、ポリフタルアミド、液晶ポリマー、フッ素樹脂、ウレタン樹脂、メラミン樹脂、フェノール樹脂、およびエポキシ樹脂等を使用することができる。合成ゴムや熱可塑性エラストマーを使用することもできる。
また、モールド体５を形成する方法は、ディスペンス装置を使用してＩＣパッケージ１、並びに電子部品２Ａおよび２Ｂと第１の回路基板３との間を樹脂により封止した後、残りの部分を例えば印刷法により成形するものとすることができる。また、ポッティングによりモールド体５を形成することもできる。また、印刷法による場合は、真空中で印刷を行う真空印刷法によるのが、ＩＣパッケージ１等の下側の部分への樹脂の回り込みが良好となるので、より好ましい。
被覆部６は、良好な熱伝導性を実現するために導電性を有すればよく、その素材は金属および樹脂のいずれでもよい。より具体的には、洋白、ステンレス鋼、銅、鉄、およびアルミニウムなどの金属を使用して、例えばスパッタリングによりモールド体５の表面に被覆部６を形成することができる。あるいは、モールド体５の表面を、上述した金属によりメッキして、被覆部６を形成してもよい。
また、被覆部６の素材を樹脂とする場合は、銀、金、プラチナ、鉄、銅およびニッケルの少なくとも１つを用いた導電性樹脂を使用して、モールド体５の表面にコーティングを行い、被覆部６を形成することができる。その導電性樹脂の材料は、熱硬化性樹脂および熱可塑性樹脂のいずれを使用することもできる。具体的には、シリコーン樹脂、アクリル樹脂、ＡＢＳ樹脂、ポリプロピレン、ポリエチレン、ポリスチレン、ポリアミド、ポリカーボネート、ポリフタルアミド、液晶ポリマー、フッ素樹脂、ウレタン樹脂、メラミン樹脂、フェノール樹脂、およびエポキシ樹脂等を使用することができる。合成ゴムや熱可塑性エラストマーを使用することもできる。それらを使用した導電性樹脂を、モールド体５の表面にコーティングすることによって被覆部６を構成することができる。
また、図示例では、第１の回路基板３と第２の回路基板４とを接続する半田ボール８は露出しているが、それらの空隙部を樹脂により固めて封止するようにしてもよい。これにより、より強度の大きい補強構造を得ることができる。
次に、図２Ａ〜２Ｃを参照して、実施の形態１に係る半導体装置の製造プロセスを説明する。
まず、図２Ａに示すように、基板素材に複数の第１の回路基板３を連続的に形成する。次に、基板素材上のそれぞれの第１の回路基板３に、半導体装置のＩＣパッケージ１と、電子部品２Ａおよび２Ｂとを実装する。そして、１組のＩＣパッケージ１並びに電子部品２Ａおよび２Ｂを１つのモールド体５によりそれぞれ包み込むように、例えば真空印刷法によりモールド体５の材料の樹脂を基板素材に塗工する。このとき、印刷装置の真空状態を解除することで、モールド体５の材料である樹脂が、ＩＣパッケージ１等の下側に充填される。その結果、ＩＣパッケージ１等を覆う樹脂の不足する箇所が生じる。このため、再度真空印刷法により樹脂をスキージングして、不足分の樹脂を補う。
次いで、図２Ｂに示すように、基板素材をダイシング（dicing）して、配線電極７を第１の回路基板３の側端面に露出させた後、被覆部６を形成するように、上述した導電性材料を真空印刷法により塗工する。このとき、配線電極７が露出した第１の回路基板３の側端面をも覆うように被覆部６を形成する。またこのとき、印刷装置の真空状態を解除することで導電性材料は、モールド体５の表面の凹凸に充填される。その結果、モールド体５を覆う導電性材料の不足する箇所が生じるので、それを補うために、再度導電性材料のスキージングを行う。
次いで、図２Ｃに示すように、それぞれの半導体装置を切り離すようにダイシングを行う。
以上のようにして、第１の回路基板３の側端面に露出させた配線電極７と接触するように、第１の回路基板３の側端面をも覆うモールド体５の被覆部６が形成される。この結果、ＩＣパッケージ１のみならず他の電子部品２Ａおよび２Ｂをもふくめて樹脂モールドにより補強することができる。また、被覆部６は、モールド体５の表面に密着したものであるから、例えば筐体状の別体の補強用プレートを用いる場合と比較して、半導体装置の薄型化を図ることもできる。
なお、図示例においては、被覆部６は、印刷法により形成するものとしたが、スパッタリングまたは真空蒸着法により被覆部６を形成するものとしてもよい。
以上説明したように、本実施の形態１の半導体装置によれば、ＩＣパッケージ１並びに電子部品２Ａおよび２Ｂの少なくとも一部を覆うようにモールド体５が形成され、そのモールド体５の表面に導電性材料からなる被覆部６が形成されている。このため、ＩＣパッケージ１並びに電子部品２Ａおよび２Ｂの発熱を、モールド体５を介して被覆部６から放熱するための伝熱経路が空隙等により分断されることがなく、良好な放熱性を実現することができる。また、被覆部６が、第１の回路基板３の側端面に露出している配線電極７と接触するように設けられることから、ＩＣパッケージ１並びに電子部品２Ａおよび２Ｂの発熱を、配線電極７を介して被覆部６から放熱することができる。これにより、放熱性がさらに良好となる。
したがって、ＩＣパッケージ１のみならず、電子部品２Ａおよび２Ｂをも含めて封止を行う場合にも、十分な放熱性を備えた半導体装置を得ることができる。
《実施の形態２》
次に、本発明の実施の形態２を説明する。実施の形態２は、実施の形態１を改変したものであり、以下に、実施の形態１とは異なる部分を主に説明する。
図３に、実施の形態２の半導体装置の概略構成を示す。同図においては、モールド体５および被覆部６のみを断面にしてある。
実施の形態２の半導体装置においては、ＩＣパッケージ１の一部（図示例では上面）がモールド体５により覆われてはおらず、その露出部分が被覆部６と直接に接している。このように、被覆部６をＩＣパッケージ１の一部と直接に接触するように形成することによって、放熱性が更に良好となる。
なお、図示例では、被覆部６をＩＣパッケージ１の一部と接触させるものとしたが、これに限らず、被覆部６を電子部品２Ａおよび２Ｂの一部と接触させるようにしてもよい。つまり、ＩＣパッケージ１並びに電子部品２Ａおよび２Ｂの少なくとも一部を被覆部６と接触させるようにすればよい。
次に、図４Ａ〜４Ｃを参照して、実施の形態２に係る半導体装置の製造プロセスを説明する。
まず、図４Ａに示すように、基板素材に複数の第１の回路基板３を連続的に形成する。次に、基板素材上のそれぞれの第１の回路基板３に、半導体装置のＩＣパッケージ１と、電子部品２Ａおよび２Ｂとを実装する。そして、１組のＩＣパッケージ１並びに電子部品２Ａおよび２Ｂを１つのモールド体５によりそれぞれ包み込むように、例えば真空印刷法によりモールド体５の材料の樹脂を基板素材に塗工する。このとき、印刷装置の真空状態を解除することで、モールド体５の材料である樹脂が、ＩＣパッケージ１等の下側に充填される。その結果、ＩＣパッケージ１等を覆う樹脂の不足する箇所が生じる。このため、再度真空印刷法により樹脂をスキージングして、不足分の樹脂を補う。
次いで、図４Ｂに示すように、基板素材をダイシングして、配線電極７を第１の回路基板３の側端面に露出させる。また、モールド体５を研磨して、ＩＣパッケージ１の一部（図示例では上面）を露出させる。その後、被覆部６を形成するように、上述した導電性材料を真空印刷法により塗工する。このとき、配線電極７が露出した第１の回路基板３の側端面をも覆うように被覆部６を形成する。またこのとき、印刷装置の真空状態を解除することで導電性材料は、モールド体５の表面の凹凸に充填される。その結果、モールド体５を覆う導電性材料の不足する箇所が生じるので、それを補うために、再度導電性材料のスキージングを行う。
次いで、図４Ｃに示すように、それぞれの半導体装置を切り離すようにダイシングを行う。以上のようにして、ＩＣパッケージ１の一部と接触するように被覆部６が形成された半導体装置を得ることができる。したがって、半導体装置の放熱性がさらに良好となる。
なお、図示例においては、被覆部６は、印刷法により形成するものとしたが、スパッタリングまたは真空蒸着法により被覆部６を形成するものとしてもよい。また、ＩＣパッケージ１の一部のみをモールド体５から露出させて、被覆部６と接触させるものとしたが、必要に応じて、電子部品２Ａおよび２Ｂの一部をモールド体５から露出させるようにモールド体５を研磨して、その部分をも被覆部６と接触させるようにしてもよい。
《実施の形態３》
次に、本発明の実施の形態３を説明する。実施の形態３は、実施の形態２をさらに改変したものであり、以下に、実施の形態２とは異なる部分を主に説明する。
図５に、実施の形態３の半導体装置の概略構成を示す。同図においては、モールド体５および被覆部６のみを断面にしてある。
実施の形態３の半導体装置においては、被覆部６が、第２の回路基板４にまで達し、第２の回路基板４の表面に露出した、図示しない配線電極と接触するように形成されている。
このように、被覆部６を第２の回路基板４の配線電極と接触させることによって、ＩＣパッケージ１並びに電子部品２Ａおよび２Ｂの発熱を第２の回路基板４を介して放熱することが可能となる。したがって、半導体装置の放熱性が更に良好となる。なお、図示例においては、被覆部６は、第２の回路基板４の第１の回路基板３が実装される面に露出した配線電極と接触しているが、これに限らず、第２の回路基板４の側面に露出した配線電極と接触させてもよい。
次に、図６Ａ〜６Ｄを参照して、実施の形態３に係る半導体装置の製造プロセスを説明する。
まず、図６Ａに示すように、基板素材に複数の第１の回路基板３を連続的に形成する。次に、基板素材上のそれぞれの第１の回路基板３に、半導体装置のＩＣパッケージ１と、電子部品２Ａおよび２Ｂとを実装する。そして、１組のＩＣパッケージ１並びに電子部品２Ａおよび２Ｂを１つのモールド体５によりそれぞれ包み込むように、例えば真空印刷法によりモールド体５の材料の樹脂を基板素材に塗工する。このとき、印刷装置の真空状態を解除することで、モールド体５の材料である樹脂が、ＩＣパッケージ１等の下側に充填される。その結果、ＩＣパッケージ１等を覆う樹脂の不足する箇所が生じる。このため、再度真空印刷法により樹脂をスキージングして、不足分の樹脂を補う。
次いで、図６Ｂに示すように、基板素材をダイシングして、配線電極７を第１の回路基板３の側端面に露出させるとともに、各半導体装置を切り離す。また、モールド体５を研磨して、ＩＣパッケージ１の一部（図示例では上面）を露出させる。
次いで、図６Ｃに示すように、ＩＣパッケージ１等が実装された第１の回路基板３を第２の回路基板４に実装する。
その後、図６Ｄに示すように、第２の回路基板４にまで達する被覆部６を形成するように、上述した導電性材料を真空印刷法により塗工する。このとき、第２の回路基板４の配線電極と接触するように被覆部６を形成する。またこのとき、印刷装置の真空状態を解除することで導電性材料は、モールド体５の表面の凹凸に充填される。その結果、モールド体５を覆う導電性材料の不足する箇所が生じるので、それを補うために、再度導電性材料のスキージングを行う。以上のようにして、第２の回路基板４の配線電極と接触するように被覆部６が形成される。したがって、第２の回路基板４をも介してＩＣパッケージ１等の発熱を放熱することができるので、半導体装置の放熱性がさらに良好となる。
なお、図示例においては、被覆部６は、真空印刷法により塗工して形成したが、これに限らず、スパッタリングまたは真空蒸着法により形成してもよい。また、ディスペンス装置を使用して上記導電性材料を塗工して、被覆部６を形成してもよい。
本発明の半導体装置は、放熱性に優れた、薄型化に対応した封止構造を有しており、モバイル機器等に好適に使用することができる。
本発明の実施の形態１に係る半導体装置の概略構成を示す、一部を断面にした側面図である。 同上半導体装置の製造プロセスの第１の状態を示す、一部を断面にした側面図である。 同上半導体装置の製造プロセスの第２の状態を示す、一部を断面にした側面図である。 同上半導体装置の製造プロセスの最終の状態を示す、一部を断面にした側面図である。 本発明の実施の形態２に係る半導体装置の概略構成を示す、一部を断面にした側面図である。 同上半導体装置の製造プロセスの第１の状態を示す、一部を断面にした側面図である。 同上半導体装置の製造プロセスの第２の状態を示す、一部を断面にした側面図である。 同上半導体装置の製造プロセスの最終の状態を示す、一部を断面にした側面図である。 本発明の実施の形態３に係る半導体装置の概略構成を示す、一部を断面にした側面図である。 同上半導体装置の製造プロセスの第１の状態を示す、一部を断面にした側面図である。 同上半導体装置の製造プロセスの第２の状態を示す、一部を断面にした側面図である。 同上半導体装置の製造プロセスの第３の状態を示す、一部を断面にした側面図である。 同上半導体装置の製造プロセスの最終の状態を示す、一部を断面にした側面図である。
１ ＩＣパッケージ
２ 電子部品
３ 第１の回路基板
４ 第２の回路基板
５ モールド体
６ 被覆部
７ 配線電極

Claims (10)

  1. 側端面に配線電極が露出するように配設された第１の回路基板と、
    前記第１の回路基板に実装された、ＩＣチップを含む半導体部品並びに電子部品と、
    前記半導体部品並びに電子部品の少なくとも一部を覆う、樹脂からなるモールド体と、
    導電性材料からなり、前記モールド体の表面を被覆する被覆部とを備え、
    前記被覆部が、前記第１の回路基板の側端面に露出された配線電極と接触するように形成された半導体装置。
  2. 前記第１の回路基板の側端面に露出された配線電極が、グランド用の配線電極である請求項１記載の半導体装置。
  3. 前記モールド体が、前記半導体部品の前記第１の回路基板との接続部分を封止している請求項１または２記載の半導体装置。
  4. 前記被覆部が、前記半導体部品並びに電子部品の少なくとも一部と接触するように形成された請求項１〜３のいずれかに記載の半導体装置。
  5. 前記半導体部品は、一部分を露出させて残部が前記モールド体により覆われており、
    前記被覆部は、前記半導体部品の露出した一部分と前記モールド体の表面とを被覆している請求項４記載の半導体装置。
  6. 前記第１の回路基板が実装される、配線電極を有する第２の回路基板を更に備え、
    前記被覆部が、前記第２の回路基板の配線電極と接触するように形成された請求項１〜５のいずれかに記載の半導体装置。
  7. 前記被覆部が、前記第２の回路基板の前記第１の回路基板が実装される面に露出した配線電極と接触するように形成される請求項６記載の半導体装置。
  8. 前記第１の回路基板の前記第２の回路基板との接続部分が、樹脂により封止されている請求項１〜７のいずれかに記載の半導体装置。
  9. 前記被覆部が、洋白、ステンレス鋼、銅、鉄、およびアルミニウムの少なくとも１種から構成された請求項１〜８のいずれかに記載の半導体装置。
  10. 前記被覆部が、導電性樹脂から構成された請求項１〜８のいずれかに記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017130545A (ja) * 2016-01-20 2017-07-27 ニチコン株式会社 フィルムコンデンサ
WO2018092529A1 (ja) * 2016-11-16 2018-05-24 株式会社村田製作所 高周波モジュール
CN108431946A (zh) * 2016-01-07 2018-08-21 赛灵思公司 具有加强件的堆叠的硅封装组件
WO2023139979A1 (ja) * 2022-01-20 2023-07-27 株式会社村田製作所 高周波モジュール、高周波モジュールの製造方法、及び、通信装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130026062A (ko) * 2011-09-05 2013-03-13 삼성전자주식회사 인쇄회로기판 조립체 및 그 제조방법
US9202789B2 (en) * 2014-04-16 2015-12-01 Qualcomm Incorporated Die package comprising die-to-wire connector and a wire-to-die connector configured to couple to a die package
KR102508526B1 (ko) 2016-08-24 2023-03-09 삼성전자주식회사 반도체 패키지 제조 방법
WO2019181590A1 (ja) * 2018-03-23 2019-09-26 株式会社村田製作所 高周波モジュールおよび通信装置
WO2019181589A1 (ja) * 2018-03-23 2019-09-26 株式会社村田製作所 高周波モジュールおよび通信装置
CN109390242B (zh) * 2018-09-27 2020-04-28 日月光半导体（威海）有限公司 一种功率器件封装结构及其制备方法
JP2021106341A (ja) * 2019-12-26 2021-07-26 株式会社村田製作所 高周波モジュールおよび通信装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326688A (ja) * 1994-05-31 1995-12-12 Nec Corp 半導体装置
JP2001210737A (ja) * 2000-01-27 2001-08-03 Tdk Corp 半導体チップパッケージおよびその製造方法
JP2003100924A (ja) * 2001-09-21 2003-04-04 Kyocera Corp 半導体装置
JP2005109306A (ja) * 2003-10-01 2005-04-21 Matsushita Electric Ind Co Ltd 電子部品パッケージおよびその製造方法
WO2006046713A1 (ja) * 2004-10-28 2006-05-04 Kyocera Corporation 電子部品モジュール及び無線通信機器
JP2008288610A (ja) * 2008-07-17 2008-11-27 Taiyo Yuden Co Ltd 回路モジュールの製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3241669B2 (ja) 1998-11-09 2001-12-25 埼玉日本電気株式会社 Ｉｃパッケージの補強構造
JP3793421B2 (ja) 2001-04-10 2006-07-05 アルプス電気株式会社 面実装型電子回路ユニット及び面実装型電子回路ユニットの製造方法
US6856007B2 (en) * 2001-08-28 2005-02-15 Tessera, Inc. High-frequency chip packages
JP3966172B2 (ja) 2002-12-09 2007-08-29 松下電器産業株式会社 モジュール部品の製造方法
JP2005183430A (ja) 2003-12-16 2005-07-07 Matsushita Electric Ind Co Ltd 電子部品内蔵モジュール
JP2006196857A (ja) 2004-12-16 2006-07-27 Murata Mfg Co Ltd ケース付き複合回路基板及びその製造方法
JP2006351952A (ja) 2005-06-17 2006-12-28 Nec Electronics Corp 半導体装置
JP2007207802A (ja) 2006-01-31 2007-08-16 Sharp Corp 電子回路モジュールとその製造方法
JP2008251608A (ja) * 2007-03-29 2008-10-16 Casio Comput Co Ltd 半導体装置およびその製造方法
WO2008120755A1 (ja) * 2007-03-30 2008-10-09 Nec Corporation 機能素子内蔵回路基板及びその製造方法、並びに電子機器
US20090002967A1 (en) 2007-06-29 2009-01-01 Tdk Corporation Electronic module and fabrication method thereof
JP2009033114A (ja) 2007-06-29 2009-02-12 Tdk Corp 電子モジュール、及び電子モジュールの製造方法
US20090315156A1 (en) * 2008-06-20 2009-12-24 Harper Peter R Packaged integrated circuit having conformal electromagnetic shields and methods to form the same
JP2011198866A (ja) * 2010-03-18 2011-10-06 Renesas Electronics Corp 半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326688A (ja) * 1994-05-31 1995-12-12 Nec Corp 半導体装置
JP2001210737A (ja) * 2000-01-27 2001-08-03 Tdk Corp 半導体チップパッケージおよびその製造方法
JP2003100924A (ja) * 2001-09-21 2003-04-04 Kyocera Corp 半導体装置
JP2005109306A (ja) * 2003-10-01 2005-04-21 Matsushita Electric Ind Co Ltd 電子部品パッケージおよびその製造方法
WO2006046713A1 (ja) * 2004-10-28 2006-05-04 Kyocera Corporation 電子部品モジュール及び無線通信機器
JP2008288610A (ja) * 2008-07-17 2008-11-27 Taiyo Yuden Co Ltd 回路モジュールの製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108431946A (zh) * 2016-01-07 2018-08-21 赛灵思公司 具有加强件的堆叠的硅封装组件
US10840192B1 (en) 2016-01-07 2020-11-17 Xilinx, Inc. Stacked silicon package assembly having enhanced stiffener
CN108431946B (zh) * 2016-01-07 2021-12-07 赛灵思公司 具有加强件的堆叠的硅封装组件
JP2017130545A (ja) * 2016-01-20 2017-07-27 ニチコン株式会社 フィルムコンデンサ
WO2018092529A1 (ja) * 2016-11-16 2018-05-24 株式会社村田製作所 高周波モジュール
US10952310B2 (en) 2016-11-16 2021-03-16 Murata Manufacturing Co., Ltd. High-frequency module
WO2023139979A1 (ja) * 2022-01-20 2023-07-27 株式会社村田製作所 高周波モジュール、高周波モジュールの製造方法、及び、通信装置

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