KR101037997B1 - 반도체 다이 패키지와 반도체 다이 패키지용 기판 그리고 이들의 형성 방법, 및 리드 프레임 구조물의 제조 방법 및 처리 방법 - Google Patents

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Abstract

반도체 다이 패키지를 개시한다. 일 실시예에서, 반도체 다이 패키지는 기판을 구비한다. 기판은 (i) 다이 부착면을 갖는 다이 부착 영역과, 리드면을 갖는 리드를 포함하는 리드 프레임 구조물 및 (ii) 몰딩 재료를 포함한다. 다이 부착면과 리드면은 몰딩 재료를 통해 노출되어 있다. 반도체 다이는 다이 부착 영역에 있으며, 리드와 전기적으로 연결되어 있다.
반도체, 다이, 패키지, 기판, 리드, 리드 프레임, 몰딩

Description

반도체 다이 패키지와 반도체 다이 패키지용 기판 그리고 이들의 형성 방법, 및 리드 프레임 구조물의 제조 방법 및 처리 방법{A SEMICONDUCTOR DIE PACKAGE, A SUBSTRATE FOR SEMICONDUCTOR DIE PACHAGE, AND A FORMING METHOD THEREOF, AND A MANUFACTURING METHOD AND A PROCESSING METHOD OF A LEAD FRAM STRUCTURE}
본 발명은 기판과 반도체 다이를 포함하는 반도체 패키지 및 그 형성 방법에 관한 것이다.
일부 종래의 반도체 다이 패키지는 세라믹 기판을 사용한다. 일례로, 세라믹 기판은 금속 피복되고(metalized), 도선(conductive lines)과 랜드(land)를 구비한다. 반도체 다이는 세라믹 기판 상에 탑재되어 반도체 다이 패키지를 형성한다. 이 반도체 다이 패키지는 그 후 회로기판(circuit board)에 탑재된다.
다른 종래의 반도체 패키지는 리드 프레임(lead frame)을 사용한다. 일례로, 반도체 다이는 리드를 구비하는 리드 프레임에 탑재된다. 배선(wire)이 반도체 다이와 리드를 연결한다. 이 배선, 반도체 다이, 그리고 (외부로 연장되는 리드를 제외한) 리드 프레임의 대부분은 몰딩 복합물(molding compound)로 둘러싸여 있다. 그런 다음 이 몰딩 화합물은 형상이 만들어진다. 형성된 반도체 다이 패키지는 그 후 회로기판에 탑재된다.
이러한 반도체 패키지는 유용하지만 개선이 필요하다. 예를 들어, 세라믹 기판을 사용하는 반도체 다이 패키지는 제조비용이 비교적 비싸다. 많은 중합 재료(polymeric materials)에 비해, 세라믹 재료는 비싸다. 또한 전술한 두 종류의 반도체 다이 패키지는 모두 비교적 두껍다. 반도체 다이 패키지의 두께를 줄일 수 있다면 바람직할 것이다. 가전제품(consumer electronics)(예를 들어, 셀방식 전화, 랩탑 컴퓨터 등)이 계속하여 소형화됨에 따라 더욱 박형의 전자 장치와 전자 부품에 대한 요구도 증가되어 왔다.
본 발명의 실시예들은 전술한 문제점 및 기타 문제점을 개별적으로 그리고 집합적으로 역점을 두어 다룬다.
본 발명은 기판과 반도체 다이를 포함하는 반도체 패키지 및 그 형성 방법에 관한 것이다.
본 발명의 일 실시예는 반도체 다이 패키지에 관한 것으로, (a) (i) 다이 부착 면(die attach surface)을 구비하는 다이 부착 영역과 리드 면(lead surface)(또는 땜납 볼(solder ball) 등이 리드 없는 "무리드 패키지(leadless package)"를 만들기 위해 부착될 수 있는 상호접속(연결) 방법에서의 영역)을 구비하는 리드를 포함하는 리드 프레임 구조물과, (ii) 몰딩 재료(molding material)를 포함하는 기판, 및 (b) 상기 다이 부착 영역 상의 반도체 다이를 포함하며, 상기 반도체 다이는 상기 리드와 전기적으로 연결되어 있는 것을 특징으로 한다.
본 발명의 다른 실시예는 리드 프레임 구조물(lead frame structure)을 제조하는 방법에 관한 것으로, 본 방법은 (a) 다이 부착 면과, 테이프 구조물(tape structure)에 부착되는 리드 면을 구비하는 리드 프레임 구조물을 제공하는 단계, (b) 상기 테이프 구조물과 대향하는 상기 리드 프레임 구조물 측에 몰딩 재료를 퇴 적시키는(depositing) 단계, (c) 상기 몰딩 재료를 응고시키는(solidifying) 단계, 및 (d) 상기 리드 프레임 구조물로부터 상기 테이프 구조물을 제거하고 상기 응고된 몰딩 재료를 제거하여 상기 다이 부착 면과 상기 리드 면을 노출시키는 단계를 포함한다.
본 발명의 다른 실시예는 반도체 다이 패키지를 형성하는 방법에 관한 것으로, 본 방법은 (a) (i) 다이 부착 면을 구비하는 다이 부착 영역과 리드 면을 구비하는 리드를 포함하는 리드 프레임 구조물, 및 (ii) 몰딩 재료를 포함하되, 상기 다이 부착 면 및 상기 리드 면은 상기 몰딩 재료로부터 노출되어 있는 기판을 형성하는 단계, 및 (b) 반도체 다이를 상기 다이 부착 영역 상에 탑재하되, 탑재 후에 상기 반도체 다이가 상기 리드와 전기적으로 연결되도록 탑재하는 단계를 포함한다.
본 발명의 다른 실시예는 반도체 다이 패키지용 기판을 형성하는 방법에 관한 것으로, 본 방법은 (a) 다이 부착 면을 구비하는 다이 부착 영역과 리드 면을 구비하는 리드를 포함하는 리드 프레임 구조물을 제공하는 단계, 및 (b) 상기 리드 프레임 구조물 주위를 몰딩 재료로 몰딩하는 단계를 포함하며, 상기 다이 부착 면과 상기 리드 면은 기판을 형성하도록 상기 몰딩 재료로부터 노출되는 것을 특징으로 한다.
본 발명의 상기한 실시예들 및 다른 실시예를 이하에 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 기판의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 다이 패키지의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 기판의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 다이 패키지의 평면도이다.
도 5a는 도 1의 5(a)-5(a)선을 따른 기판의 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 기판의 단면도이다.
도 6은 도 1의 6-6선을 따른 기판의 단면도이다.
도 7은 도 2의 7-7선을 따른 반도체 다이 패키지의 측단면도이다.
도 8은 본 발명의 실시예에 따른 다른 반도체 다이 패키지의 측단면도이다.
도 9는 몰드 내의 몰드 공동에 배치되었을 때 리드 프레임 구조물에 부착된 테이프 구조물의 측단면도이다.
도 1은 본 발명의 1 실시예에 따른 기판(40)을 나타낸다. 기판(40)은 반도체 다이 패키지 내의 반도체 다이(도시하지 않음)를 지지할 수 있다.
기판(40)은 리드 프레임 구조물(10)과 몰딩 재료(20)를 포함한다. 용어 "리드 프레임 구조물"은 리드 프레임으로부터 파생되는 구조물을 가리킬 수 있다. 리드 프레임은 또한 예를 들어 이 기술분야에 공지된 스탬핑 프로세스(stamping process)로 형성될 수 있다. 리드 프레임은 또한 소정의 패턴을 형성하기 위해 연속적인 도전성 시트를 에칭함으로써 형성될 수도 있다. 하지만, 스탬핑이 사용되면, 상기 리드 프레임은 원래 타이 바(tie-bars)에 의해 모두 연결되어 있는 리드 프레임 어레이 내의 많은 리드 프레임 중의 하나일 수 있다. 반도체 다이 패키지 를 제조하는 과정 중에, 리드 프레임 어레이는 개별 리드 프레임으로 분리하기 위해 절단될 수 있다. 이 절단의 결과로써, 소스 리드와 게이트 리드 등의 최종 반도체 다이 패키지의 리드 프레임 구조물의 부분들은 전기적으로 그리고 기계적으로 서로 연결이 해제될 수 있다. 따라서 본 발명의 일시예에서, 반도체 다이 패키지 내의 리드 프레임 구조물은 연속적인 금속 구조물 또는 비연속적인 금속 구조물일 수 있다.
리드 프레임 구조물(10)은 다이 부착 영역(12)을 포함한다. 이 예에서, 다이 부착 영역(12)은 소스 부착 영역 12(a)와 게이트 부착 영역 12(b)를 구비한다. 반도체 다이(도시하지 않음)가 다이 부착 영역(12) 상에 있을 때, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 소스 영역과 게이트 영역은 각각 소스 부착 영역 12(a)와 게이트 부착 영역 12(b)에 연결될 것이다. MOSFET이 수직형(vertical) MOSFET이면(상세하게는 후술한다), MOSFET의 드레인 영역은 소스 영역과 게이트 영역처럼 반도체 다이의 반대쪽 면에 있을 것이다.
설명을 위해, 전술한 기판의 실시예는 서로 분리되어 있는 소스 부착 영역과 게이트 부착 영역을 구비한다. 하지만, 다른 실시예에서, 기판은 소스 부착 영역과 게이트 부착 영역 대신에 또는 부가하여 드레인 부착 영역을 포함할 수 있다. 반도체 다이가 수직형 MOSFET을 포함하면, MOSFET의 드레인 영역이 있는 면은 기판 가까이에서 기판에 연결될 것이고, 한편 반도체 다이의 다른쪽 면에 소스 및 게이트 영역이 기판에서 멀리(떨어져) 있을 것이다.
이 예에서, 기판(40)은 대응하는 소스 리드 면을 갖는 5개의 소스 리드 14(a) - 14(e)와 게이드 리드 면을 갖는 게이트 리드(18)를 구비한다. 감추어진 선은 5개의 소스 리드 14(a) - 14(e)를 소스 부착 영역 12(a)에 연결한다. 감추어진 선은 또한 게이트 부착 영역 12(b)에 연결되는 게이트 리드(18)를 나타낸다. 게이트 부착 영역 12(b)와 소스 부착 영역 12(a)는 서로 전기적으로 분리되어 있다.
리드 프레임 구조물(10)은 임의의 적당한 재료를 포함할 수 있고, 임의의 적당한 형태를 가질 수 있으며, 임의의 적당한 두께를 가질 수 있다. 예를 들어 리드 프레임 구조물 재료로는 구리(copper), 알루미늄, 금 등의 물질 및 그 합금을 포함할 수 있다. 리드 프레임 구조물은 또한 금, 크롬, 은, 팔라듐, 니켈 등의 도금층과 같은 도금층을 포함할 수 있다. 리드 프레임 구조물(10)은 또한 약 1mm 두보다 작은(예를 들어, 약 0.5mm) 두께를 포함하는 임의의 적당한 두께를 가질 수 있다.
최후에 기판(40)에 탑재되는 반도체 다이는 임의의 적당한 반도체 소자을 포함할 수 있다. 적당한 소자로는 수직형 전력 트랜지스터를 포함한다. 수직형 전력 트랜지스터는 VDMOS 트랜지스터를 포함한다. VDMOS 트랜지스터는 확산에 의해 형성된 반도체 영역을 2 이상 가지는 MOSFET 이다. 이것은 소스 영역, 드레인 영역 및 게이트를 가진다. 이 디바이스는 소스 영역과 드레인 영역이 반도체 다이의 반대쪽 면에 있다는 점에서 수직형 이다. 게이트는 트렌치형(trenched) 게이트 구조 또는 평면형(planar) 게이트 구조일 수 있으며, 소스 영역이 있는 면과 동일한 면에 형성된다. 트렌치형 게이트 구조는 평면형 게이트 구조보다 좁고 공간을 덜 차 지하기 때문에 바람직하다. 동작 중에, VDMOS 소자의 소스 영역에서 드레인 영역으로 흐르는 전류 흐름은 다이 면에 거의 수직이다.
몰딩 재료(20)는 임의의 적절한 재료를 포함할 수 있다. 적절한 몰딩 재료는 비페닐계(biphenyl based) 물질, 그리고 다기능 교차 가교(multi-functional cross-linked) 에폭시 수지 복합 물질을 포함한다. 도 1에 도시된 바와 같이, 리드 14(a) - 14(e), 18은 기판(40)이 "무리드" 기판으로 간주될 수 있도록, 그리고 이 기판을 포함하는 패키지가 "무리드" 패키지로 간주될 수 있도록 몰딩 재료(20)를 지나 횡방향으로 바깥쪽으로 연장되지 않는다.
일부 실시예에서, 몰딩 재료는 어두운 색(예: 검은색)을 가질 수 있다. 소스 부착 영역 12(a), 소스 리드 14(a) - 14(e), 게이트 부착 영역 12(b) 및 게이트 리드(18)는 몰딩 재료(20)와 양호한 콘트라스트를 이루는 금속 물질(예: 구리, 알루미늄)을 포함할 수 있다. 양호한 콘트라스트는 땜납을 정렬 및 퇴적, 즉 다시 말해 반도체 다이를 소스 부착 영역 12(a), 소스 리드 14(a) - 14(e), 게이트 부착 영역 12(b) 및 게이트 리드(18) 상에 배치하는 것을 더욱 용이하게 해준다. 예를 들어, 향상된 콘트라스트는 기계가 자동으로 땜납을 자동으로 증착하거나 반도체 다이를 자동으로 집어 기판(40)에 배치하는 것을 더욱 쉽게 해준다. 이것은 결함 있는 반도체 다이 패키지가 형성될 가능성을 줄인다.
언급한 바와 같이, 다이 부착 영역(12)은 소스 부착 영역 12(a)와 게이트 부착 영역 12(b)를 포함한다. 형성된 반도체 다이 패키지에서, MOSFET의 소스 영역과 게이트 영역은 패키지 내에서 반도체 다이의 동일한 면(side)에 있을 수 있다. 반도체 다이의 소스 영역과 게이트 영역은 각각 소스 부착 영역 12(a)와 게이트 부착 영역 12(b)에 각각 결합될 수 있다. 땜납은 반도체 다이와 소스 부착 영역 12(a)와 게이트 부착 영역 12(b)를 전기적으로 연결하는 데 사용될 수 있다.
도 1에 도시한 바와 같이, 게이트 리드(18)의 게이트 리드 표면과 소스 리드 14(a) - 14(e)의 소스 리드 표면은 몰딩 재료(20) 사이로 노출되어 있다. 또한, 소스 부착 영역 12(a)의 표면과 게이트 부착 영역 12(b)의 표면은 몰딩 재료(20) 사이로 노출되어 있다. 본 실시예에서, 몰딩 재료(20)의 외표면(outer surface)과 소스 부착 영역 12(a), 게이트 부착 영역 12(b), 게이트 리드(18), 및 소스 리드 14(a) - 14(e)의 노출된 표면들은 실질적으로 동일 평면(co-planer)이다.
도 2는 도 1에 도시된 기판(40)을 사용한 반도체 다이 패키지(100)이다. 반도체 다이 패키지(100)는 다이 부착 영역 위의 반도체 다이(50)를 포함한다. 땜납 구조물 52(a) - 52(e)(예: 땜납 볼)는 각각 소스 리드 14(a) - 14(e) 위에 퇴적된다(deposit). 다른 땜납 구조물(56)은 게이트 리드(18) 위에 퇴적된다. 땜납 구조물 52(a) - 52(e), 56은 스크린 인쇄, 볼 부착, 픽 플레이스 프로세스(pick and place process) 등의 적당한 프로세스를 사용하여 형성될 수 있다.
땜납 구조물 52(a) - 52(e)를 퇴적하고 반도체 다이(50)를 기판(40)에 탑재한 후, 반도체 다이 패키지(100)를 뒤집어 그 위에 회로 기판을 장착할 수 있다.
도 3 및 도 4는 본 발명의 다른 실시예에 따른 기판과 반도체 다이 패키지를 각각 나타낸다. 도 1 내지 도 4에서 동일한 부호는 동일한 구성요소를 가리킨다. 도 3 및 도 4의 실시예는 소스 리드 및 대응하는 땜납 구조물의 수가 더 적은 것을 제외하고는 도 1 및 도 2의 실시예와 동일하다. 도 1 및 도 2의 실시예와 비교하면, 도 3 및 도 4의 반도체 다이 패키지와 기판의 면적이 더 작다. 도 1 내지 도 4의 상이한 실시예로 나타낸 바와 같이, 본 발명의 실시예는 소정의 적당한 수의 소스 리드와 드레인 리드를 가질 수 있다.
도 5a는 도 1의 5(a) - 5(a) 선을 따르는 기판(40)의 단면도이다. 도 5a는 소스 부착 영역 12(a)의 대향하는 주 표면들(major surfaces)이 몰딩 재료(20) 사이에 노출되어 있는 기판을 나타낸다. 이 실시예에서, 몰딩 재료(20)의 두께는 리드 프레임 구조물의 두께와 실질적으로 동일하다. 리드 프레임의 상부면 및 하부면의 일부는 몰딩 재료(20)로부터 노출될 수 있다.
도 5b는 본 발명의 또 다른 실시예를 나타낸다. 도 5b에, 다이 부착 영역의 소스 부착 영역 12(a)가 도시되어 있으며, 몰딩 재료(20)는 소스 부착 영역 12(a)를 노출 시킨다. 도 5a의 실시예와는 달리, 몰딩 재료(20)는 리드 프레임 구조물의 측면과 하부면을 덮는다.
도 5a에 도시된 실시예의 기판은 도 5b에 도시된 실시예의 기판보다 더 얇다. 이것은 예를 들어 형성된 반도체 다이 패키지이 무선 전화 또는 랩탑 컴퓨터와 같은 박형의 장치(thin device)에 사용될 경우 바람직할 수 있다.
도 6은 도 1에 도시된 기판(40)의 6-6 선을 따른 측면도를 나타낸다. 도시된 바와 같이, 리드 프레임은 소스 부착 영역 12(a), 및 2개의 소스 리드 14(a), 14(c)를 포함한다. 몰딩 재료(20)는 리드 프레임(10)의 그루브(groove) 내에 배치된다. 그루브 내의 몰딩 재료(20)는 소스 리드 14(a), 14(b)의 선택적인 노출을 도울 수 있다.
도 7은 도 2에 도신된 반도체 다이 패키지(100)의 7-7선을 따른 측단면도를 나타낸다. 반도체 다이 패키지(100)는 땜납 층(48) 통해 리드 프레임 구조물(10)의 소스 부착 영역 12(a)와 게이트 부착 영역 12(b) 상에 탑재된 반도체 다이(50)를 포함한다. 이 실시예의 땜납 층(48)은 불연속적이어서 반도체 다이(50) 내의 게이트 및 소스 영역은 단락되지(short out) 않는다. 땜납 볼 52(e), 56은 각각 소스 리드 14(e)와 게이트 리드(18) 위에 있다. 몰딩 재료(20)는 땜납 볼 52(e), 56과 반도체 다이(50) 사이의 리드 프레임 구조물(10)의 그루브들 내에 있다. 몰딩 재료(20)는 또한 반도체 다이(50)를 지나는 게이트 전류와 소스 전류를 전기적으로 분리시키기 위해 소스 부착 영역 12(a)와 게이트 부착 영역 12(b) 사이에 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 다이 패키지(100)를 나타낸다. 반도체 다이 패키지(100)는 기판(40) 상의 반도체 다이(50)를 포함한다. 반도체 다이(50)는 상부면에 소스 영역과 게이트 영역을, 그리고 하부면에 드레인 영역을 포함할 수 있다. 배선(62)은 예를 들어 반도체 다이(50)의 소스 영역을 소스 리드(60)에 연결할 수 있다. 다른 배선(도시하지 않음)은 반도체 다이(50)의 게이트 영역을 게이트 리드(도시하지 않음)에 연결할 수 있다.
캡슐화 재료(66)는 반도체 다이(50)와 배선(62)을 덮어 이들 부품을 보호한다. 일부 실시예에서, 캡슐화 재료(66)는 몰딩 재료(20)와 다를 수 있다. 임의의 적당한 캡슐화 재료가 사용될 수 있다. 적당한 캡슐화 재료는 비페닐 물질 및 다 기능 교차 가교 에폭시 수지 복합물을 포함한다.
기판(40)은 반도체 다이(50)에 가까운 제1 면(12-1)과 반도체 다이(50)에서 먼 제2 면(12-2)을 구비한다. 제1 면(12-1)은 제2 면(12-2)보다 면적이 더 크다. 제2 면의 크기를 줄임으로써, 패키지(100)는 회로 기판 상의 적절한 크기의 도전성 랜드(conductive land) 상에 탑재될 수 있다.
임의의 적당한 프로세스로 축소된 면적의 제2 면(12-2)을 형성할 수 있다. 예를 들어, 포토리소그래피 프로세스를 리드 프레임과 같은 금속 구조물 상에 포토레지스트 패턴을 인쇄하는 데 사용할 수 있다. 그런 다음 적절한 에칭액(etchant)을 리드 프레임 구조물의 축소된 면적의 제2 면(12-2)을 형성하기 위해 금속 구조물을 적절한 깊이로 에칭하는 데 사용할 수 있다. 포토리소그래피와 에칭 프로세스는 이 기술 분야에 공지된 것이다.
앞의 실시예와는 달리, 도 8에 도시된 반도체 다이 패키지(100)는 뒤집지 않고 회로 기판에 장착될 수 있다. 즉, 회로 기판 상에 반도체 다이 패키지(100)이 장착될 때, 제2 면(12-2)은 제1 면(12-1)보다 회로 기판에 가깝다.
본 발명의 실시예에 따른 기판은 순수 전기 소자 이외의 소자에 사용될 수 있다. 예를 들어, 본 발명의 실시예들은 광 결합기(optocoupler) 패키지에 사용될 수 있다. 광 결합기 패키지는 광 전송 매체(optically transmissive medium)를 통해 광 수신 소자에 광학 적으로 연결되는 적어도 하나의 광 방출 소자를 포함한다. 광 방출 소자와 광 수신 소자는 전술한 바와 같은 기판 상에 존재할 수 있다. 이러한 배치는 광 방출 소자를 포함하는 어느 한 전기 회로에서 광 수신 소자를 포함하는 다른 전기 회로로 정보를 전달할 수 있도록 한다. 높은 정도의 전기적인 절연이 두 회로 사이에 유지된다. 정보가 절연 갭을 광학적으로 가로질러 통과하기 때문에, 전송은 한 방향으로 이루어진다. 예를 들어, 광 방출 장치를 포함하는 회로의 동작을 수정할 수 없다. 이 특성은 예를 들어 마이크로프로세서나 논리 게이트를 사용하는 저전압 회로로 방출기를 구동할 수 있는 한편, 출력 광 수신 소자는 고전압 DC 또는 AC 부하 회로일 수 있기 때문에 유용하다. 광 분리는 또한 비교적 성능이 나쁜(hostile) 출력 회로에 의해 유발되는 입력 회로의 손상을 방지한다. 적당한 광 결합기 소자의 예는 2001년 8월 31에 출원되어 본 출원의 양수인과 동일한 양수인에게 양도된 미국특허출원 제09/944,717호에 기술되어 있다. 이 미국특허출원은 모든 목적으로 그 전체 내용이 참조로서 본 명세서에 통합된다.
도 9는 본 발명의 실시예의 기판을 형성할 수 있는 방법을 나타낸다. 이 실시예에서, 리드 프레임 구조물(10)(하나의 리드 프레임을 갖는 단독형 또는 다른 리드 프레임들을 구비한 어레이 형태)은 테이프 구조물(18)의 점착 면(adhesive)에 점착된다. 이 결합물(combination)은 그 후 몰드(mold)(102)의 공동(cavity)(104)에 위치된다. 그런 다음 몰딩 복합물(molding compound)(액체 형태 또는 반(semi) 액체 형태)이 도면부호 96으로 나타낸 리드 프레임 구조물(10) 아래의 몰딩 챔버로 도입되고, 리드 프레임 구조물(10)의 위쪽을 지나 간극(interstice)(25)을 채운다. 일단 몰딩 복합물이 응고하면, 테이프 구조물(38), 리드 프레임 구조물(10), 및 몰딩 복합물을 몰드(102)로부터 제거할 수 있다. 만약 도 5a에 도시된 것과 같은 기판을 형성하려면, 여분의 몰딩 복합물은 그것이 응고되기 전 또는 후에 테이프 구조물(38)에 대향하는 리드 프레임 구조물(10)의 측으로부터 제거될 수 있다. 테이프 구조물(38)은 그런 다음 형성된 기판으로부터 분리도리 수 있다. 테이프 구조물(38)과 접촉하고 있는 금속 면은 응고된 몰딩 복합물을 통해 노출된다. 이 프로세스는 "테이프 보조형 단면 몰딩 프로세스(tape-assisted single sided molding process)"의 일례일 수 있다.
다른 실시예에서는 몰드를 사용하는 대신에 몰딩 재료를 리드 프레임 구조물의 간극(interstice)에 스크린 인쇄할 수 있다. 예를 들어, 리드 프레임 구조물은 표면(또는 테이프) 위에 놓일 수 있다. 스퀴지(squegee) 또는 다른 장치를 몰딩 재료를 리드 프레임 구조물의 간극에 바르는 데 사용할 수 있다. 여분의 몰딩 복합물은 그 후에 원한다면 예를 들어 스퀴지로 제거될 수 있다. 몰딩 재료는 응고할 수 있고 리드 프레임 구조물은 그 표면으로부터 분리될 수 있다. 사전에 표면에 접촉된 리드 프레임 구조물의 부분에는 몰딩 재료가 없을 것이고(free), 따라서 응고된 몰딩 재료를 통해 노출될 것이다. 또한, 여분의 몰딩 복합물을 제거하는 데 디정크(dejunk) 및 디플래시(deflash) 프로세스(이 기술분야에 공지됨)를 실행할 수 있다.
기판을 형성한 후, 반도체 패키지를 형성하는 나머지 프로세스는 땜납 분배(dispense), 땜납 볼 부착, 플립 칩(flip-chip) 다이 부착, 그 후 반도체 다이가 기판에 부착되도록 땜납 볼의 리플로잉(reflowing)을 포함할 수 있다.
리드 프레임에 반도체 다이를 탑재하기 전 또는 후에, 리드 프레임 구조물은 시험을 위해 리드들을 분리시키기 위해 부분적으로 절단될 수 있다. 예를 들어, 도 1을 참조하면, 소스 리드 14(a) - 14(e)와 게이트 리드(18)는 리드 프레임들로 이루어지는 어레이 내의 단일 리드 프레임 구조물(10)의 일부일 수 있다. 처음에, 리드 프레임 구조물(10)은
각각의 리드 14(a) - 14(e), 18로부터 바깥쪽으로 연장되는 "타이 바(tie-bars)들"로 외부 프레임형 구성요소(outer frame-like element)를 통해 같이 기계적으로 연결될 수 있다. 기판이 형성된 후, 게이트 리드(18)에 대한 타이 바(도시하지 않음)는 게이트 리드(18)와 소스 리드 14(a) - 14(e)를 분리시키기 위해 절단될 수 있다. 기판은 그런 다음 다른 기판들과 분리되기 전에 전기적으로 시험될 수 있다.
만약 기판이 시험을 통과하면, 반도체 다이 패키지 어레이 내의 반도체 다이 패키지는 예를 들어 톱을 사용하는 싱귤레이션(singulation) 프로세스에서 서로 분리될 수 있다. 싱귤레이션 프로세스 다음에, 이 기술분야에 공지된 테이프 앤 릴(tape and reel) 프로세스가 올 수 있다. 유리하게는, 본 발명의 실시예에서 몰딩을 정돈(trim)하고 형성하는 압형(tooling) 전용의 형상 계수(form factor)는 요구되지 않는다.
본 발명의 실시예는 다른 많은 이점이 있다. 첫째, 전술한 바와 같이 본 발명의 실시예에서, 리드 프레임 구조물은 기판 내에 사용된다. 리드 프레임구조물은 값싸고 제조가 용이하다. 따라서 본 발명의 실시예에 따른 기판은 매우 값싸게 만들 수 있다. 예를 들어, 본 발명의 실시예에 따른 기판 제조비용은 세라믹 메탈라이즈드 기판(ceramic metallized substrate)의 제조비용에 비해 약 70% 정도 또 는 그 이상 줄일 수 있다. 둘째, 본 발명의 실시예에 따른 기판은 몰딩 재료와 리드 프레임 구조물의 노출 구역 사이에 높은 콘트라스트를 가진다. 앞에서 더 상세하게 설명한 바와 같이, 이것은 결함이 더 적어지는 결과를 낳는다. 셋째, 본 발명의 실시예는 종래의 반도체 다이 패키지 및 기판보다 더 얇게 만들 수 있다. 본 발명의 실시예의 패키지 사이즈는 현재 상태의 패키지 기술보다 적어도 20% 감소될 줄일 수 있다. 예를 들어, 본 발명의 실시예에 따른 반도체 다이 패키지의 두께는 약 0.5 mm(또는 그 미만) 정도일 수 있다. 넷째, 본 발명의 실시예에서, 몰딩 프로세스는 기판을 구성하는 데 사용되고 반도체 다이를 완전히 캡슐화 하는데 사용되지 않기 때문에 독립적인 형상 계수이다. 다섯째, 본 발명의 실시예의 기판과 패키지는 공지된 "플립 칩(flip-chip)" 시술을 사용하여 탑재될 수 있다. 여섯째, 본 발명의 실시예에서는 패키지 리드와 다이 부착 면을 필요에 따라 주문 생산할 수 있도록(custoimize) 리드 프레임 구조물의 미세 구조(fine geometries)를 에칭할 수 있다. 일곱째, 본 발명의 실시예에 따른 기판은 기계적으로 매우 강성인데도 고도로 자동화된 장비에서 취급 가능할 정도로 충분히 탄력성(flexible)이 있다.
또한 본 발명의 실시예에서, 기판을 형성하기 위해 리드 프레임을 미리 몰딩(pre-molding)할 수 있으며, 그 후 이 기판을 (다이와) 조립하여 패키지를 형성할 수 있다. 유리하게는, 매우 가는 리드 프레임이 에칭 또는 스템핑(stamping)될 수 있다. 예를 들어 약 4밀리 두께의 구리 호일(copper foil)을 취하고, 그것을 원하는 패턴으로 펀칭 또는 에칭한 다음 약 6 내지 8 밀리 두께의 기판으로 몰딩할 수 있다. 형성된 기판은 종래의 조립 장비(예: 플립 칩 본더)로 용이하게 취급할 수 있다. 종래의 도금 프로세스와 비교하여, 본 발명의 실시예는 처리 시간을 감소시키고 제조의 용이함을 증가시킨다. 예를 들어, 구리는 4-8 미크론/분 도금한다. 4밀리 두께의 구리 선(trace)을 얻으려면 대개 30 내지 40분이 걸릴 것이다. 본 발명의 실시예는 미리 형성된 리드 프레임을 기판 형성에 사용할 수 있기 때문에, 제조하는 데 시간이 덜 걸린다.
본 명세서에 채용된 용어 및 표현은 설명을 위한 용어로 사용된 것이지 제한을 위한 용어로 사용된 것은 아니며, 그러한 용어 및 표현의 사용에서 도시되고 기술된 특징들 또는 그 일부에 대한 등가물의 배제를 의도한 것은 아니며, 청구 대상 발명의 범위 내에서 다양한 변경이 가능하다는 것을 알아야 한다. 또한, 본 발명의 범위를 벗어나지 않으면서 본 발명의 임의의 실시예의 어느 하나 이상의 특징은 본 발명의 임의의 다른 실시예의 어느 하나 이상의 특징과 결합될 수 있다. 예를 들어, 도 5b에 도시된 유형의 기판은 도 2 및 도 4에 도시된 실시예의 반도체 다이 패키지에 사용될 수 있음은 명백하다.

Claims (50)

  1. (a) (i) 다이 부착 면을 구비하는 다이 부착 영역과 리드 면을 구비하는 리드를 포함하는 리드 프레임 구조물과, (ii) 몰딩 재료를 포함하는 기판; 및
    (b) 상기 다이 부착 영역 상의 반도체 다이
    를 포함하며,
    상기 다이 부착 면 및 리드 면은 몰딩 재료를 통해 노출되고,
    상기 반도체 다이는 상기 리드와 전기적으로 연결되며,
    상기 몰딩 재료의 표면과 상기 리드 면은 동일한 평면상에 있는
    반도체 다이 패키지.
  2. 제1항에 있어서,
    상기 반도체 다이는 상기 다이 부착 영역과 전기적으로 연결되어 있는 것을 특징으로 하는 반도체 다이 패키지.
  3. 제1항에 있어서,
    상기 몰딩 재료는 상기 리드 프레임 구조물의 두께와 동일한 두께를 갖는 것을 특징으로 하는 반도체 다이 패키지.
  4. 제1항에 있어서,
    상기 반도체 다이는, 상기 반도체 다이의 한 면에 소스 영역과 게이트 영역 을, 그리고 상기 반도체 다이의 다른 면에 드레인 영역을 가지는 수직형 MOSFET를 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  5. 제1항에 있어서,
    상기 반도체 다이는, 상기 반도체 다이의 한 면에 소스 영역과 게이트 영역을, 그리고 상기 반도체 다이의 다른 면에 드레인 영역을 가지는 수직형 MOSFET를 포함하며,
    상기 소스 영역과 상기 게이트 영역은 상기 기판 가까이에 있고, 상기 드레인 영역은 상기 기판에서 멀리 있는 것을 특징으로 하는 반도체 다이 패키지.
  6. 제1항에 있어서,
    상기 리드는 소스 리드이고, 상기 리드 면은 소스 리드 면이며,
    상기 리드 프레임 구조물은 게이트 리드 면을 구비하는 게이트 리드를 더 포함하며, 상기 게이트 리드 면은 상기 몰딩 재료로부터 노출되어 있는 것을 특징으로 하는 반도체 다이 패키지.
  7. 제6항에 있어서,
    상기 반도체 다이 패키지는 상기 게이트 및 상기 소스 리드 상에 땜납 구조물을 더 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  8. 제1항에 있어서,
    상기 리드는 소스 리드이고, 상기 리드 면은 소스 리드 면이며,
    상기 리드 프레임 구조물은 게이트 리드 면을 구비하는 게이트 리드를 더 포함하고, 상기 게이트 리드 면은 상기 몰딩 재료로부터 노출되어 있으며,
    상기 반도체 다이는, 상기 반도체 다이의 한 면에 소스 영역과 게이트 영역을, 그리고 상기 반도체 다이의 다른 면에 드레인 영역을 가지는 수직형 MOSFET을 포함하며,
    상기 소스 영역은 상기 소스 리드와 전기적으로 연결되어 있고, 상기 게이트 영역은 상기 게이트 리드와 전기적으로 연결되어 있는 것을 특징으로 하는 반도체 다이 패키지.
  9. 제1항에 있어서,
    상기 리드는 소스 리드이고, 상기 리드 면은 소스 리드 면이며,
    상기 리드 프레임 구조물은 게이트 리드 면을 구비하는 게이트 리드를 더 포함하고, 상기 게이트 리드 면은 상기 몰딩 재료로부터 노출되어 있으며,
    상기 반도체 다이는, 상기 반도체 다이의 한 면에 소스 영역과 게이트 영역을, 그리고 상기 반도체 다이의 다른 면에 드레인 영역을 가지는 수직형 MOSFET을 포함하며,
    상기 소스 영역은 상기 소스 리드와 전기적으로 연결되어 있고, 상기 게이트 영역은 상기 게이트 리드와 전기적으로 연결되어 있으며,
    상기 몰딩 재료의 두께는 상기 리드 프레임 구조물의 두께와 동일한 것을 특징으로 하는 반도체 다이 패키지.
  10. 제1항에 있어서,
    상기 다이 부착 면은, 상기 다이 부착 면에 대향하는 상기 리드 프레임 구조물의 표면의 면적보다 더 큰 면적을 갖는 것을 특징으로 하는 반도체 다이 패키지.
  11. 리드 프레임 구조물 제조 방법으로서,
    다이 부착 면과, 테이프 구조물이 부착되어 있는 리드 면을 구비하는 리드 프레임 구조물을 제공하는 단계,
    상기 테이프 구조물 반대쪽의 상기 리드 프레임 구조물 측에 몰딩 재료를 퇴적시키는 퇴적 단계,
    상기 몰딩 재료를 응고시키는(solidifying) 단계, 및
    상기 리드 프레임 구조물로부터 상기 테이프 구조물 및 상기 응고된 몰딩 재료를 제거하여 상기 다이 부착 면과 상기 리드 면을 노출시키는 단계
    를 포함하고,
    상기 몰딩 재료의 표면과 상기 리드 면은 동일한 평면상에 있는,
    리드 프레임 구조물 제조 방법.
  12. 제11항에 있어서,
    상기 리드 프레임 구조물은 어레이 형태로 서로 결합된 복수의 리드 프레임 구조물 중 하나인 것을 특징으로 하는 리드 프레임 구조물 제조 방법.
  13. 제11항에 있어서,
    상기 리드 프레임 구조물 제조 방법은, 상기 퇴적 단계 후에, 남아 있는 몰딩 재료가 상기 리드 프레임 구조물의 두께와 동일한 두께를 갖도록 여분의 몰딩 재료를 제거하는 단계를 더 포함하는 것을 특징으로 하는 리드 프레임 구조물 제조 방법.
  14. 제11항에 있어서,
    상기 리드 프레임 구조물은 소스 리드와 게이트 리드를 구비하고,
    상기 리드 프레임 구조물 제조 방법은, 상기 소스 리드와 상기 게이트 리드를 전기적으로 분리시키기 위해 타이 바(tie bar)를 상기 소스 리드 또는 상기 게이트 리드로 절단하는 단계를 더 포함하는 것을 특징으로 하는 리드 프레임 구조물 제조 방법.
  15. 제11항에 있어서,
    상기 리드 프레임 구조물 제조 방법은, 반도체 다이를 상기 다이 부착 면에 부착하는 단계를 더 포함하며,
    상기 반도체 다이는 수직형 MOSFET을 포함하는 것을 특징으로 하는 리드 프레임 구조물 제조 방법.
  16. 다이 부착 면을 구비하는 다이 부착 영역과 리드 면을 구비하는 리드를 포함하는 리드 프레임 구조물, 및 몰딩 재료를 포함하는 기판을 형성하는 단계, 및
    반도체 다이를 상기 다이 부착 영역 및 다이 부착 면 상에 탑재하되, 탑재 후에 상기 반도체 다이가 상기 리드와 전기적으로 연결되도록 탑재하는 단계
    를 포함하고,
    상기 다이 부착 면 및 리드 면은 몰딩 재료를 통해 노출되어 있고,
    상기 몰딩 재료의 표면과 상기 리드 면은 동일한 평면상에 있는,
    반도체 다이 패키지 형성 방법.
  17. 제16항에 있어서,
    상기 반도체 다이는 수직형 전력 MOSFET를 포함하는 것을 특징으로 하는 반도체 다이 패키지 형성 방법.
  18. 제16항에 있어서,
    상기 기판을 형성하는 단계는 테이프 보조 단면 몰딩 프로세스(tape-assisted single sided molding process)를 사용하는 단계를 포함하는, 반도체 다이 패키지 형성 방법.
  19. 다이 부착 면을 구비하는 다이 부착 영역과 리드 면을 구비하는 리드를 포함하는 리드 프레임 구조물을 제공하는 단계, 및
    상기 리드 프레임 구조물 주위를 몰딩 재료로 몰딩하는 단계
    를 포함하며,
    상기 다이 부착 면 및 상기 리드 면은 상기 몰딩 재료로부터 노출되어 기판을 형성하고, 상기 몰딩 재료의 표면과 상기 리드 면은 동일한 평면상에 있는,
    반도체 다이 패키지용 기판 형성 방법.
  20. 제19항에 있어서,
    상기 리드 프레임 구조물을 제공하는 단계는 리드 프레임 구조물을 형성하기 위해 리드 도전성 물질로 이루어지는 시트를 펀칭 또는 에칭하는 단계를 포함하는, 반도체 다이 패키지용 기판 형성 방법.
  21. 반도체 다이 패키지용 기판으로서,
    리드 면을 갖는 복수의 리드를 구비하는 리드 프레임 구조물; 및
    상기 리드 프레임 구조물 상에 형성되는 몰딩 재료
    를 포함하며,
    상기 몰딩 재료의 바깥 면은 상기 리드 면과 동일한 평면상에 있으며,
    상기 바깥 면과 상기 리드 면을 포함하는 상기 기판의 주요 면은, 평평하고, 상기 기판의 하나의 에지로부터 이에 대향하는 에지 쪽으로 연장하는, 반도체 다이 패키지용 기판.
  22. 제21항에 있어서,
    상기 주요 면은 상기 기판의 전체 면을 차지하는, 반도체 다이 패키지용 기판.
  23. 제21항에 있어서,
    상기 기판은, 상기 몰딩 재료와 상기 리드 프레임 구조물을 포함하여 이루어진, 반도체 다이 패키지용 기판.
  24. 제21항에 있어서,
    상기 몰딩 재료는 상기 리드 프레임 구조물의 두께와 동일한 두께를 갖는, 반도체 다이 패키지용 기판.
  25. 제21항에 있어서,
    상기 리드 프레임 구조물은 도금 구조물(plated structure)을 포함하는, 반도체 다이 패키지용 기판.
  26. 제21항에 있어서,
    상기 리드 프레임 구조물은 다이 부착 영역을 더 포함하며,
    상기 리드는 상기 다이 부착 영역으로부터 멀어지는 방향으로 연장되어 있는, 반도체 다이 패키지용 기판.
  27. 제21항에 있어서,
    상기 리드 프레임 구조물은 그루브를 더 포함하며,
    상기 그루브 내부를 상기 몰딩 재료로 채우는, 반도체 다이 패키지용 기판.
  28. 반도체 다이 패키지에 있어서,
    제21항의 기판; 및
    상기 기판 상에 형성되는 반도체 다이
    를 포함하는 반도체 다이 패키지.
  29. 제28항에 있어서,
    상기 반도체 다이는 수직형 트랜지스터를 포함하는, 반도체 다이 패키지.
  30. 제28항에 있어서,
    상기 반도체 다이는 전력 MOSFET를 포함하는, 반도체 다이 패키지.
  31. 반도체 다이 패키지에 있어서,
    리드 면을 갖는 복수의 리드를 구비하는 리드 프레임 구조물과, 상기 리드 프레임 구조물 상에 형성되는 몰딩 재료를 포함하는 기판:
    상기 기판 상에 형성되는 반도체 다이; 및
    상기 반도체 다이를 덮는 캡슐화 재료(encapsulating material)
    를 포함하며,
    상기 몰딩 재료의 바깥 면은, 상기 리드 면과 동일한 평면상에 있으며, 상기 기판의 평평한 면의 적어도 일부를 형성하는, 반도체 다이 패키지.
  32. 제31항에 있어서,
    상기 캡슐화 재료는 상기 반도체 다이를 완전히 덮고 상기 반도체 다이와 접촉하는, 반도체 다이 패키지.
  33. 제31항에 있어서,
    상기 반도체 다이는 수직형 트랜지스터를 포함하는, 반도체 다이 패키지.
  34. 제31항에 있어서,
    상기 반도체 다이를 상기 기판에 연결하는 배선(wire)을 더 포함하는 반도체 다이 패키지.
  35. 제31항에 있어서,
    상기 반도체 다이는 전력 MOSFET를 포함하는, 반도체 다이 패키지.
  36. 제31항에 있어서,
    상기 몰딩 재료는 상기 리드 프레임 구조물의 두께와 동일한 두께를 갖는, 반도체 다이 패키지.
  37. 제31항에 있어서,
    상기 리드 프레임 구조물은, 다이 부착 면을 형성하는 제1 면과, 상기 제1 면에 대향하는 제2 면을 포함하는, 반도체 다이 패키지.
  38. 제31항에 있어서,
    상기 리드 프레임 구조물은, 다이 부착 면을 형성하는 제1 면과, 상기 제1 면에 대향하는 제2 면을 포함하며,
    상기 제1 면은 상기 제2 면보다 큰 면적을 갖는, 반도체 다이 패키지.
  39. 제31항에 있어서,
    상기 리드 프레임 구조물은 구리를 포함하는, 반도체 다이 패키지.
  40. 제31항에 있어서,
    상기 리드 프레임 구조물은, 다이 부착 면을 형성하는 제1 면과, 상기 제1 면과 반대측으로 향하는 제2 면을 포함하며,
    상기 몰딩 재료가 상기 제2 면을 덮는, 반도체 다이 패키지.
  41. 리드 프레임 구조물을 처리하기 위한 방법으로서,
    테이프 구조물에 부착된 리드 면을 갖는 리드 프레임 구조물을 제공하는 단계;
    상기 테이프 구조물에 대향하는 상기 리드 프레임 구조물 측에 몰딩 재료를 퇴적시키는(depositing) 퇴적 단계;
    상기 몰딩 재료를 응고시키는(solidifying) 단계; 및
    상기 리드 프레임 구조물로부터 상기 테이프 구조물을 제거하고 상기 응고된 몰딩 재료를 제거하여 상기 리드 면을 노출시키는 단계
    를 포함하고,
    상기 몰딩 재료의 표면과 상기 리드 면은 동일한 평면상에 있는,
    리드 프레임 구조물의 처리 방법.
  42. 제41항에 있어서,
    상기 리드 프레임 구조물은, 어레이 형태로 서로 결합된 복수의 리드 프레임 구조물 중의 하나인, 리드 프레임 구조물의 처리 방법.
  43. 제41항에 있어서,
    상기 퇴적 단계를 수행한 후에, 남아 있는 상기 몰딩 재료가 상기 리드 프레임 구조물의 두께와 동일한 두께를 갖도록 여분의 몰딩 재료를 제거하는 단계를 더 포함하는, 리드 프레임 구조물의 처리 방법.
  44. 제41항에 있어서,
    상기 리드 프레임 구조물은 소스 리드 및 게이트 리드를 포함하며,
    상기 소스 리드와 상기 게이트 리드를 전기적으로 분리시키기 위해 타이 바(tie bar)를 상기 소스 리드 또는 상기 게이트 리드로 절단하는 단계를 더 포함하는, 리드 프레임 구조물의 처리 방법.
  45. 제41항에 있어서,
    상기 리드 프레임 구조물의 다이 부착 영역에 반도체 다이를 부착하는 단계를 더 포함하며,
    상기 반도체 다이는 수직형 MOSFET를 포함하는, 리드 프레임 구조물의 처리 방법.
  46. 반도체 다이 패키지를 형성하기 위한 방법으로서,
    리드 면을 갖는 리드를 구비하는 리드 프레임 구조물, 몰딩 재료, 및 평면인 제1 면과 제2 면을 포함하는 기판을 형성하는 단계; 및
    상기 제1 면 상에 반도체 다이를 탑재하는 단계
    를 포함하며,
    상기 제2 면은 상기 제1 면과 반대측으로 향하는 면이고,
    상기 리드 면은 상기 몰딩 재료를 통해 노출되며,
    상기 반도체 다이는, 상기 반도체 다이가 탑재된 후에, 상기 리드에 전기적으로 결합되는, 반도체 다이 패키지의 형성 방법.
  47. 제46항에 있어서,
    상기 반도체 다이는 수직형 전력 MOSFET를 포함하는, 반도체 다이 패키지의 형성 방법.
  48. 제46항에 있어서,
    상기 기판을 형성하는 단계는, 테이프 보조 단면 몰딩 프로세스를 사용하는 단계를 포함하는, 반도체 다이 패키지의 형성 방법.
  49. 제46항에 있어서,
    상기 반도체 다이는 광학 디바이스를 포함하는, 반도체 다이 패키지의 형성 방법.
  50. 제46항에 있어서,
    상기 반도체 다이와 상기 기판에 배선을 부착하는 단계를 더 포함하는, 반도체 다이 패키지의 형성 방법.
KR1020057001655A 2002-08-30 2003-07-30 반도체 다이 패키지와 반도체 다이 패키지용 기판 그리고 이들의 형성 방법, 및 리드 프레임 구조물의 제조 방법 및 처리 방법 KR101037997B1 (ko)

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