KR101519062B1 - 반도체 소자 패키지 - Google Patents

반도체 소자 패키지 Download PDF

Info

Publication number
KR101519062B1
KR101519062B1 KR1020080029917A KR20080029917A KR101519062B1 KR 101519062 B1 KR101519062 B1 KR 101519062B1 KR 1020080029917 A KR1020080029917 A KR 1020080029917A KR 20080029917 A KR20080029917 A KR 20080029917A KR 101519062 B1 KR101519062 B1 KR 101519062B1
Authority
KR
South Korea
Prior art keywords
substrate
main surface
conductive
semiconductor element
conductive patterns
Prior art date
Application number
KR1020080029917A
Other languages
English (en)
Other versions
KR20090104477A (ko
Inventor
임승원
전오섭
최승용
손준서
정만교
Original Assignee
페어차일드코리아반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 페어차일드코리아반도체 주식회사 filed Critical 페어차일드코리아반도체 주식회사
Priority to KR1020080029917A priority Critical patent/KR101519062B1/ko
Priority to US12/381,957 priority patent/US20090243079A1/en
Publication of KR20090104477A publication Critical patent/KR20090104477A/ko
Application granted granted Critical
Publication of KR101519062B1 publication Critical patent/KR101519062B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5382—Adaptable interconnections, e.g. for engineering changes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
    • H01L2224/49051—Connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Abstract

본 발명은 실리콘계 재료로 형성된 기판이 적용된 반도체 소자 패키지에 관한 것이다. 본 발명의 일실시예에 따른 반도체 소자 패키지는 서로 대향하는 제 1 및 제 2 주면들과 상기 제 1 주면과 상기 제 2 주면 사이에 실리콘계 재료로 형성된 기판 바디층을 포함하는 제 1 기판; 및 상기 제 1 주면 상에 적어도 하나 이상의 제 1 반도체 소자를 포함한다.
실리콘 웨이퍼, 고전력 반도체칩, 스마트 모듈

Description

반도체 소자 패키지{Semiconductor Device Package}
본 발명은 반도체 소자 패키지에 관한 것으로서, 더욱 상세하게는, 실리콘계 재료로 형성된 기판을 포함하는 반도체 소자 패키지에 관한 것이다.
통상적으로 반도체 소자를 탑재하기 위한 기판으로서, 인쇄회로기판, 세라믹 기판, 디비씨(direct bonded copper; DBC) 기판 또는 절연 금속 기판(insulated metal substrate)이 사용된다. 상기 반도체 소자가 전력 소자인 경우, 상기 기판은 상기 전력 소자를 위한 배선을 제공하거나, 상기 전력 소자로부터 발생하는 열을 방출 기능을 수행해야 한다. 또한, 논리 회로와 같이 저전력 회로 소자에 사용되는 기판의 재료 및 기술과 비교하면, 전력 소자용 기판은 높은 절연 파괴 강도와 회로 소자의 동작에 따른 반복적인 열 사이클에 대한 내구성을 확보하여야 한다.
상술한 종래의 기판 중 세라믹 기판, 디비씨 기판 또는 절연 금속 기판은 기본적으로, 우수한 내열성을 갖지만, 상부에 배선 패턴을 형성하는 공정이 어려울 뿐만 아니라, 재료 자체가 비교적 고가인 문제점을 갖는다. 또한, 이들 기판은 상부에 탑재되는 반도체 칩들의 열팽창 계수와 차이가 있는 열팽창 계수를 갖기 때문에, 반복적인 열 사이클에 의해 제품 수명이 단축될 수 있다. 이들 중, 절연 금속 기판의 경우에는, 금속 기저 플레이트(metal base plate)와 구리 배선 패턴 사이에 낮은 열전도도를 갖는 에폭시계 유전층이 적용되므로, 열방출 효율이 낮은 문제점을 갖는다.
또한, 종래의 반도체 소자 패키지에서는, 반도체 소자들이 주로 와이어 본딩 공정에 의해 전기적으로 연결되기 때문에, 상기 패키지의 전체 부피를 작게 하는 경우, 와이어들 사이의 간격이 충분히 확보되지 않아 단락에 의해 불량 발생률이 빈번하게 나타난다. 이와 같이, 반도체 소자 패키지의 경량화와 소형화를 위해서는 상기 와이어 본딩 공정의 문제점이 반드시 극복되어야 한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 우수한 열방출 효과와 내열성을 확보하면서도 비교적 경제적으로 제조될 수 있는 기판이 적용된 반도체 소자 패키지를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 와이어 본딩 공정을 최소화하거나 이를 대체하여, 전체 반도체 소자 패키지를 소형화 및 경량화할 수 있는 반도체 소자 패키지를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자 패키지는, 서로 대향하는 제 1 및 제 2 주면들과 상기 제 1 주면과 상기 제 2 주면 사이에 실리콘계 재료로 형성된 기판 바디층을 포함하는 제 1 기판; 및 상기 제 1 주면 상에 적어도 하나 이상의 제 1 반도체 소자를 포함한다. 상기 제 1 기판은 상기 제 2 주면의 적어도 일부가 몰딩 부재 외부로 노출된 기저 기판일 수 있다. 또는, 상기 제 1 기판의 상기 제 2 주면 상에 부착되며, 몰딩 부재 외부로 노출된 저면을 가지는 기저 기판을 더 포함할 수도 있다.
일부 실시예에서, 상기 제 1 기판은, 상기 제 1 주면 상에 형성되고 상기 제 1 반도체 소자와 전기적으로 연결되는 제 1 도전성 패턴을 더 포함할 수 있다. 상기 제 1 도전성 패턴은 복수의 제 1 접속 패드들을 포함할 수 있다. 또한, 상기 제 1 도전성 패턴은 상기 제 1 반도체 소자가 탑재되는 다이 어태치 패들을 더 포 함할 수도 있다. 일 실시예에서, 상기 제 1 기판은 상기 복수의 제 1 접속 패드들 중 적어도 2 이상을 서로 연결하기 위한 재배선 층(redistribution layer)을 포함할 수 있다.
상기 제 1 접속 패드들 중 적어도 일부는 도전성 접속 부재에 의해 상기 제 1 반도체 소자의 외부 단자와 전기적으로 연결된다. 상기 도전성 접속 부재는 도전성 범프 또는 솔더 볼일 수 있다. 선택적으로는 상기 제 1 반도체 소자는 접착 부재에 의해 상기 다이 어패치 패들 상에 부착되며, 상기 제 1 접속 패드들 중 적어도 일부는 와이어 본딩에 의해 상기 제 1 반도체 소자의 외부 단자와 전기적으로 연결될 수도 있다.
일부 실시예에서, 상기 제 1 기판의 상기 제 2 주면 상에 부착되는 제 2 반도체 소자를 더 포함할 수 있다. 이 경우, 상기 제 1 기판은 상기 제 2 주면 상에 형성된 복수의 제 2 도전성 패턴들을 더 포함하며, 상기 제 2 도전성 패턴들 중 적어도 일부는 상기 제 2 반도체 소자와 전기적으로 연결될 수 있다. 일부 실시예에서, 상기 제 1 도전성 패턴들과 상기 제 2 도전성 패턴들 중 적어도 일부는 상기 제 1 기판의 기판 바디층을 관통하는 비아 도전체에 의해 서로 전기적으로 연결될 수 있다. 상기 제 1 반도체 소자 및 상기 제 2 반도체 소자는 도전성 접속 부재에 의해 상기 제 1 도전성 패턴들 중 적어도 일부 및 상기 제 2 도전성 패턴들 중 적어도 일부에 각각 전기적으로 연결된다.
상기 제 1 기판은 적어도 2 이상의 상기 기판 바디층이 적층되어 형성된다. 일부 실시예에서, 상기 기판 바디층들 중 적어도 어느 하나는 재배선층을 포함하 며, 상기 기판 바디층들 중 적어도 다른 하나는 비아 도전체를 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자 패키지는, 복수의 제 1 도전성 패턴들이 형성된 제 1 주면, 상기 제 1 주면에 대향하는 제 2 주면 및 상기 제 1 주면과 상기 제 2 주면 사이에 실리콘계 재료로 형성된 기판 바디층을 포함하는 제 1 기판; 복수의 제 2 도전성 패턴들이 형성된 제 1 주면 및 상기 1 주면에 대향하는 제 2 주면을 포함하는 제 2 기판; 및 상기 제 1 기판의 제 1 주면과 상기 제 2 기판의 제 2 주면 사이에 배치되고, 복수의 도전성 연결 부재들에 의해 상기 제 1 도전성 패턴들 중 적어도 일부와 상기 제 2 도전성 패턴들 중 적어도 일부에 전기적으로 연결되는 반도체 소자를 포함한다.
일부 실시예에서, 상기 도전성 연결 부재는 도전성 범프 또는 솔더 볼일 수 있다. 또한, 상기 도전성 연결 부재들은 상기 제 1 기판의 상기 제 1 도전성 패턴들 중 적어도 일부와 상기 반도체 소자의 외부 단자를 본딩하는 제 1 높이를 갖는 제 1 도전성 연결 부재와 상기 제 1 기판의 상기 제 1 도전성 패턴들 중 적어도 다른 일부와 상기 제 2 기판의 상기 제 2 도전성 패턴들 중 적어도 일부를 본딩하는 제 2 높이를 가질 수 있다.
일부 실시예에서, 상기 제 2 기판은 가요성 인쇄회로기판(flexible PCB)일 수 있다. 다른 실시예에서, 상기 제 2 기판은 인쇄회로기판(printed circuit board), 절연 금속 기판(insulated metal substrate; IMS), 프리-몰딩(pre-molded) 기판, 디비씨(direct bonded copper; DBC) 기판 중 어느 하나일 수 있다.
본 발명의 반도체 소자 패키지는, 반도체 소자 제조 공정에서 널리 이용되는 실리콘 웨이퍼와 같은 실리콘계 재료로 이루어진 기판을 기저 기판으로 사용함으로써, 우수한 열방출 효과와 내열성을 확보하면서도 비교적 경제적으로 제조될 수 있는 반도체 소자 패키지를 제공할 수 있다.
또한, 본 발명의 반도체 소자 패키지는, 미세화 공정이 가능한 실리콘계 재료로 이루어진 기판을 신호 기판으로 사용함으로써, 복잡한 와이어 본딩 공정을 대체하여, 전체 반도체 소자 패키지를 소형화 및 경량화할 수 있는 반도체 소자 패키지를 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바 와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, 본 명세서에서 사용되는 실리콘계 재료로 형성된 기판이란, 실리콘을 포함하는 재료이며, 이로 인하여 통상적인 실리콘 기반의 반도체 제조 공정이 가능한 기판 재료로 해석되어야 한다. 따라서, 그 예로서, 실리콘 웨이퍼가 이에 포함되며, 그 결정성, 도전형, 결함 여부 및 제조 방법에 의해 한정되지는 않는다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 동일한 참조 번호는 동일한 구성 부재를 지칭한다.
도 1a 내지 도 1d는 본 발명의 다양한 실시예에 따른 실리콘계 재료로 형성된 기판들(100A, 100B, 100C 및 100D)을 도시하는 사시도이다.
도 1a 내지 도 1d를 참조하면, 본 발명의 실시예에 따른 반도체 소자 패키지는 서로 대향하는 제 1 및 제 2 주면(110, 120)과 이들 주면들(110, 120) 사이에 기판 바디층(130)을 포함하는 기판(100A, 100B, 100C 및 100D)을 포함한다. 기판(100A, 100B, 100C 및 100D)의 제 1 주면(110)은 후술하는 바와 같이, 적합한 도전성 패턴을 형성하기 위한 절연 표면을 제공할 수 있다.
제 1 주면(110) 상에 반도체 소자, 예를 들면 전력 소자(200A) 또는 이를 제어하기 위한 저전력 제어 소자(200B)가 탑재된 경우, 제 2 주면(120)은, 화살표로 지시된 바와 같이, 제 1 주면(110) 상에서 발생하는 열을 방출하기 위한 열방출 표면을 제공하며, 기판 바디층(130)은 열전달 경로를 제공한다. 실리콘계 기판은 종래의 세라믹 기판 또는 금속 기판과 유사한 정도의 우수한 열전달 효율을 갖는다.
기판 바디층(130)은 실리콘계 재료로 형성된다. 실리콘계 재료는 반도체 제조 공정에 널리 사용되는 실리콘 웨이퍼를 적절히 절단함으로써 얻을 수 있다. 이 것은 기판(100A, 100B, 100C 및 100D)이 종래의 인쇄회로기판, 절연 금속 기판, 프리-몰딩 기판, 디비씨 기판들에 비하여 비교적 경제적인 공정에 의해 제조될 수 있음을 의미한다. 또한, 기판(100A, 100B, 100C 및 100D) 상에 탑재되는 반도체 소자들(200A, 200B)이 통상적으로 실리콘계 재료로 형성됨을 고려할 때, 탑재된 반도체 소자(200A, 200B)와 기판(100A, 100B, 100C 및 100D) 사이의 열팽창 계수 차이는 거의 존재하지 않는다. 그 결과, 본 발명의 실시예에 따르면, 동작시 발생하는 반복적인 열 사이클에 대하여 우수한 내구성을 갖는 반도체 소자 패키지를 제공할 수 있다.
도 1a에 도시된 바와 같이, 기판(100A)의 제 1 주면(110)은 절연 표면을 제공할 수 있다. 상기 절연 표면은 통상의 반도체 제조 공정, 예를 들면, 화학기상증착(chemical vapor deposition; CVD) 또는 졸겔법(sol-gel method) 등에 의해 형성된 실리콘 산화막 또는 실리콘 질화막일 수 있다.
선택적으로는, 도 1b 및 도 1c에 도시된 바와 같이, 절연 표면을 갖는 제 1 주면(110) 상에 도전성 패턴들(50a, 50b)이 형성될 수 있다. 도전성 패턴들(50a, 50b)은 예를 들면, 반도체 제조 공정으로서 성막 공정인 스퍼터링 공정과 패터닝 공정을 순차적으로 수행하여 형성될 수 있다. 이들 도전성 패턴들(50a, 50b)은 구리 및 은 또는 이들의 합금으로 형성될 수 있다. 반도체 제조 공정에서 금속화 공정을 위한 공정 조건이 이미 확립되어 있고 정밀도가 높은 스퍼터링 공정과 패터닝 공정이 이용되기 때문에 도전성 패턴들(50a, 50b)은 용이하게 형성될 수 있다.
도전성 패턴들(50a)은 도 1b에 도시된 바와 같이 반도체 소자(200A, 200B)가 부착되는 다이 어태치 패들(die attach paddle; 51a) 및 와이어 본딩 공정에 의해 전기적으로 연결되는 배선 패드(52a) 중 적어도 어느 하나를 포함할 수 있다. 또는, 도전성 패턴들(50b)은 도 1c에 도시된 바와 같이 다이 어태치 패들(51b) 및 도전성 범프 또는 솔더 볼 본딩 공정에 의해 전기적으로 연결되는 접속 패드(52b), 예를 들면, UBM(under-bump metallization)과 다이 어태치 패들(52b) 중 적어도 어느 하나를 포함할 수 있다.
일부 실시예에서, 기판(100B, 100C)은 도 1c에 도시된 바와 같이, 배선 패드들(52a) 또는 접속 패드들(52b) 중 적어도 2 이상을 서로 전기적으로 연결하기 위한 재배선 층(Redistribution layer; 53)을 포함할 수 있다. 재배선 층(53)은 제 1 주면(110)의 표면 상으로 형성될 수 있다. 선택적으로는, 다이 어태치 패들(51b)과 전기적으로 절연될 수 있도록, 다이 어태치 패들(51b)의 하부의 기판 바디층(130)에 재배선 층(53)을 매립하고, 다이 어태치 패들(51b)과 재배선 층(53) 사이에 절연층(미도시)을 개재할 수 있다.
일부 실시예에서, 기판(100D)은 도 1d에 도시된 바와 같이, 열방출 효율을 증가시키고 기판(100D)의 부서짐을 방지하기 위하여, 제 2 주면(120) 상에 기저 기판 또는 방열판(heat sink)(10)을 부착할 수도 있다. 기저 기판(10)은 금속, 예를 들면, 알루미늄, 구리 또는 이들의 합금으로 형성될 수 있다. 기저 기판(10)은 열방출 면적을 증가시키기 위해 돌출 패턴(10a)을 갖도록 가공될 수도 있다.
기판(100A, 100B 및 100C)의 제 2 주면(120)은 몰딩 부재 외부로 직접 노출되어 방열 표면을 제공할 수 있다. 또는, 도 1d에 도시된 바와 같이 기판(100D) 상에 기저 기판(10)이 부착된 경우에는 기저 기판(10)의 표면이 몰딩 부재 외부로 직접 노출되어 방열 표면을 제공할 수 있다. 기저 기판(10)에 대하여는 도 5a 내지 도 5c를 참조하여 후술한다. 기저 기판(10)은 방열 효율을 증가시키기 위해 주름 구조를 갖는 표면(10a)을 포함할 수 있다. 이하에서는 상술한 기판을 포함하는 다양한 실시예에 따른 반도체 소자 패키지에 대하여 상술하기로 한다.
도 2a는 본 발명의 일실시예에 따른 반도체 소자 패키지(1000)를 도시하는 사시도이다. 도 2b는 도 2a의 선 Ⅱ-Ⅱ를 따라 절취된 반도체 소자 패키지(1000)의 단면도이다. 도 2a에서는 설명의 편의를 위하여 내부 부재들을 보호하기 위한 몰딩 부재(600)를 생략하였으나, 이는 도 2b에 의해 완전히 개시된다.
도 2a 및 도 2b를 참조하면, 반도체 소자 패키지(1000)는 도 1a를 참조하여 상술한 기판(100)을 포함한다. 기판(100)의 제 1 주면(110) 상에는 적어도 하나 이상의 반도체 소자(200A 및 200B)가 탑재된다. 반도체 소자(200A, 200B)는 엘라스토머, 에폭시, 실리콘 테이프, 유리 테이프 및 세라믹 테이프와 같은 고온 테이프 등의 비도전성 접착 부재에 의해 제 1 주면(110) 상에 부착될 수 있다. 반도체 소자(200A 및 200B)는 예를 들면, 서보 드라이버, 인버터, 전력 레귤레이터 및 컨버터 소자 등을 구현하기 위한 모스펫 (MOSPET), 바이폴라 정션 트랜지스터 (Bipolar jumction transistor; BJT), 절연 게이트 바이폴라 트랜지스터 (Insulated gated BJT) 또는 다이오드 등과 같은 전력 소자 및/또는 상기 전력 소자를 제어하기 위한 논리칩과 같은 집적 회로인 저전력 제어 소자일 수 있다. 전력 소자와 이를 제어하는 저전력 제어 소자를 하나의 패키지에 수용함으로써, 스마트 모듈 또는 인텔리 전트 전력 모듈을 제조할 수 있다. 이들 열거된 소자들은 예시적이며, 본 발명의 반도체 소자 패키지는 이에 한정되는 것이 아니다.
기판(100)의 제 1 주면(110) 상에는 외부 회로와의 연결을 위한 도전체, 예를 들면, 복수의 리드들(510)을 제공하는 리드 프레임(미도시)이 배치될 수 있다. 상기 리드 프레임은 기판(100)의 제 1 주면(110) 상에 상술한 비도전성 접착 부재(550)에 의하여 부착될 수 있다. 리드들(510) 중 일부는 와이어(410)를 통하여 반도체 소자(200A, 200B)의 접속 패드(210)에 전기적으로 연결될 수 있다. 반도체 소자들(200A, 200B) 사이의 전기적 연결은 와이어(420)에 의해 달성될 수 있다.
일부 실시예에서는, 저전력 제어 소자(200C)를 탑재하기 위한 리드 프레임에 의해 제공되는 리드들(520)을 더 포함할 수도 있다. 저전력 제어 소자(200C)는 와이어(430)에 의해 기판(100) 상에 탑재된 다른 반도체 소자들(200A, 200B)과 전기적으로 연결될 수 있다.
도시하지는 않았으나, 일부 실시예에서는, 다이 어태치 패들을 갖는 리드 프레임을 사용하여, 반도체 소자(200A, 200B)를 상기 다이 어태치 패들 상에 탑재할 수도 있다. 이 경우, 솔더 페이스트 또는 도전성 에폭시와 같은 도전성 접착 부재에 의해 반도체 소자(200A, 200B)가 리드 프레임의 다이 어태치 패들 상에 부착될 수 있다. 이후, 와이어링 공정과 같은 배선 공정을 수행하고, 에폭시 몰드 컴파운드와 같은 열경화성 수지를 사용하는 트랜스퍼 몰딩 방법에 의해 몰딩 부재(600)를 형성한다.
도 3a는 본 발명의 일실시예에 따른 반도체 소자 패키지(2000)를 도시하는 사 시도이다. 도 3b는 도 3a의 선 Ⅲ-Ⅲ을 따라 절취된 반도체 소자 패키지(2000)의 단면도이다. 반도체 소자 패키지(2000)는, 도 2a의 반도체 소자 패키지(1000)와 달리, 도 1b의 기판(100B)과 동일한 기판(100)을 사용한다.
도 3a 및 도 3b를 참조하면, 반도체 소자 패키지(2000)에서, 리드들(510) 중 일부는 와이어(440)를 통하여 기판(100) 상에 형성된 배선 패턴(52a)에 전기적으로 연결될 수 있다. 또한, 반도체 소자(200A, 200B) 사이의 전기적 연결은 배선 패드(52a)를 매개로 와이어(450)에 의해 이루어질 수 있다. 반도체 소자(200A, 200B)의 저면이 전극으로 사용되는 경우, 반도체 소자(200A, 200B)는 도전성 접착 부재(250), 예를 들면, 솔더 또는 도전성 에폭시에 의해 다이 어태치 패들(52a) 상에 부착되고, 다이 어태치 패들(51a)은 와이어(460)에 의해 전기적으로 연결될 수 있다.
도 4a는 본 발명의 또 다른 실시예에 따른 반도체 소자 패키지(3000)를 도시하는 사시도이다. 도 4b는 도 4a의 선 Ⅳ-Ⅳ를 따라 절취된 반도체 소자 패키지(3000)의 단면도이다. 도 3a의 반도체 소자 패키지(1000)와 달리, 본 실시예에서는, 기판(100)으로서 도 1c를 참조하여 상술한 기판(100C)을 사용한다. 다만, 도 1c의 기판(100C)과 본 실시예의 기판(100)은 다이 어태치 패들(51b)은 없고 대신에 배선 패드(52a)와 접속 패드(52b)를 포함하는 점에서 다르다. 그러나, 기판(100)은 다이 어태치 패들을 포함할 수 있으며, 상기 다이 어태치 패들 상에 반도체 소자(200A, 200B)가 탑재될 수도 있다. 일부 실시예에서, 배선 패드(52a)와 접속 패드들(52b) 중 적어도 일부는 재배선 층(미도시)에 의해 전기적으로 연결될 수 있다.
도 4a 내지 도 4b를 참조하면, 반도체 소자(200D)는 도전성 범프 또는 솔더 볼과 같은 도전성 연결 부재(500)에 의해 기판(100) 상에 형성된 접속 패드들(52b)에 전기적으로 연결된다. 도전성 연결 부재(500)의 본딩 방법은 당해 기술 분야에서 잘 알려진 플립칩(flip chip) 패키징 방법에 의해 수행될 수 있다. 예를 들면, 반도체 소자(200D)의 외부 단자 상에 범핑(bumping) 및 리플로우(reflow) 공정을 수행하여, 도전성 연결 부재(500)를 형성하고, 이후, 기판(100)의 접속 패드(52b)에 도전성 연결 부재(500)를 정렬시키고 가열 및 가압하여 반도체 소자(200D)와 기판(100)을 서로 부착시킬 수 있다. 도전성 연결 부재(500)를 먼저 기판(100)의 접속 패드(52b) 상에 형성하는 것도 가능하다. 선택적으로는, 다시 리플로우 공정을 수행하거나, 언더 필(under fill) 공정을 수행할 수 있다. 본 실시예의 경우 도 2a 내지 도 3b를 참조하여 상술한 실시예와 달리, 복잡한 와이어 공정을 생략할 수 있으며, 반도체 소자 패키지(3000)의 전체 두께를 감소시킬 수 있는 이점이 있다.
도 2a 내지 도 4b에 도시된 반도체 소자 패키지(1000, 2000, 3000)에서는, 기판(100)의 제 2 주면(120)이 몰딩 부재(600) 외부로 노출되어 열방출 표면을 제공한다. 그러나, 본 발명에 따른 기판은 몰딩 부재 내부에 봉입될 수도 있으며, 이하에서는 이에 관한 다양한 실시예에 대하여 상술한다.
도 5a 내지 도 5c는 본 발명의 또 다른 실시예들에 따른 기판(104, 105, 106a, 106b)이 몰딩 부재(600) 내부에 봉입되어 신호 기판으로서 사용되는 반도체 소자 패키지(4000, 5000, 6000)의 단면도이다.
도 5a 내지 도 5b를 참조하면, 반도체 소자 패키지(4000, 5000)에서는, 기판(104, 105)의 제 2 주면(120) 상에 부착되는 기저 기판(10)을 포함한다. 기저 기판(10)과 신호 기판(104, 105)은 비도전성 접착 부재(260)에 의해 서로 부착될 수 있다.
기저 기판(10)은 종래의 인쇄회로기판, 절연 금속 기판, 프리-몰딩(pre-molded) 기판, 디비씨(direct bonded copper; DBC) 기판일 수 있다. 일부 실시예에서, 기저 기판(10)은 도 1a 내지 1b을 참조하여 예시된 본 발명의 실시예에 따른 기판(100A, 100B)과 동일할 수도 있다. 기저 기판(10)의 하부 면에는 방열 기판(11)이 부착될 수 있으며, 이 경우, 방역 기판(11)의 저면(120이 몰딩 부재(600) 외부로 노출될 수 있다.
몰딩 부재(600) 내부에 봉입되는 기판(104, 105)은 반도체 소자(200D) 및/또는 리드들(510) 사이의 전기적 연결을 매개하는 신호 기판으로서 기능할 수 있다. 반도체 소자(200C)는 도 5a에 도시된 바와 같이, 기판(104)의 제 1 주면 상에 형성된 배선 패턴(52a)을 매개로 하여 와이어(450)에 의해 다른 반도체 소자(200B)와 전기적으로 연결될 수 있다. 반도체 소자(200A)와 반도체 소자(200B)는 배선 패턴(52a)을 매개로 하지 않으면서도 와이어(420)에 의해 직접 연결될 수도 있다. 또한, 배선 패턴(52a)은 와이어(440)에 의해 리드들(510) 중 적어도 일부에 연결될 수 있다.
다른 실시예에서, 반도체 소자(200D)는 도 5b에 도시된 바와 같이, 도전성 접속 부재(500)에 의해 기판(105)의 접속 패드(52b)에 전기적으로 연결될 수 있다. 와이어 본딩 공정이 생략됨으로써, 반도체 소자 패키지(5000)의 두께가 감소될 수 있다. 이 경우, 반도체 소자(200D)는 외부 단자를 많이 필요로 하는 저전력 제어 소자인 것이 바람직하다.
도 5c를 참조하면, 본 발명의 실시예에 따른 기판(106a, 106b)은 반도체 소자(200D)를 수직으로 적층하는 데에 사용될 수도 있다. 일부 실시예에서, 반도체 소자들(200D1, 200D2)은 서로 대향하여 기판(106a)의 제 1 주면(110)과 제 2 주면(120) 상에 각각 탑재된다. 기판(106a)의 제 1 주면(110)과 제 2 주면(120) 상에는 접속 패드들(52b)이 형성되어, 도전성 접속 부재(500)와 접속 패드들(52b)가 본딩됨으로써 반도체 소자들(200D1, 200D2)은 서로 전기적으로 연결될 수 있다. 반도체 소자들(200D2, 200D4)의 저면은 도전성 접착 부재 또는 비도전성 접착 부재에 의해 기저 기판(10) 상에 탑재될 수 있다.
기판(106a)의 제 1 주면(110)과 제 2 주면(120)의 접속 패드들(52b) 중 적어도 일부는 기판 바디층(130)을 관통하는 비아 도전체(60)에 의해 서로 전기적으로 연결될 수 있다. 선택적으로는, 비아 도전체(60)와 함께, 기판(106a)의 제 1 주면(110) 및 제 2 주면(120) 상의 접속 패드들(52b)은 재배선 층(53)에 의해 연결될 수도 있다.
또한, 일부 실시예에서는, 2 이상의 기판(106a, 106b)이 적층되어 사용될 수도 있다. 반도체 소자들(200D3, 2000D4)은 전술한 바와 같이, 적층된 기판들(106a, 106b)에 각 주면(110, 120) 상에 탑재된다. 이 경우, 적충된 기판들(106a, 106) 중 어느 하나는 비아 도전체(60)를 포함하고, 다른 하나는 재배선 층(53)을 포함할 수도 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 재배선 층(53)과 비아 도전체(60)의 다양한 조합이 가능함은 자명하다. 예를 들면, 도5c에 도시된 것과 달리, 기판(106a)가 재배선 층(53)을 포함하고, 기판(106b)가 비아 도전체(60)를 포함할 수도 있으며, 두 기판(106a, 106b) 모두 재배선 층(53)과 비아 도전체(60)를 포함할 수도 있다.
도 6은 본 발명의 또 다른 실시예에 따른 기판(106)을 포함하는 반도체 소자 패키지(6000)의 단면도이다.
도 6을 참조하면, 기판(107)은 몰딩 부재(600) 내부에 봉입되어 반도체 소자(200D)의 신호 기판으로서 사용된다. 반도체 소자(200D)는 기판(107)의 제 1 주면(110)과 기판(10)의 제 1 주면(11) 사이에 배치되고, 복수의 연결 부재들(501, 502)에 의해 전기적으로 연결된다. 도전성 부재들(502)은 반도체 소자(200D)의 외부 단자에 본딩되고, 도전성 부재들(501)은 기판(10)의 제 1 주면(11) 상에 형성된 접속 패드(미도시)에 본딩된다. 도전성 연결 부재들(501, 502)의 높이는 기판(107)의 제 1 주면(110)에 대한 반도체 소자(200D) 사이의 거리와 기판(10)의 제 1 주면(11) 사이의 거리를 고려하여 결정된다.
통상적으로 전력 소자를 제어하기 위한 제어 소자는 외부 단자로서 전원 단자와 함께 많은 신호 입출력 단자를 필요로 한다. 따라서, 와이어 본딩 공정으로 이들 전원 단자를 전기적으로 연결하는 것은 공정상 복잡하며, 패키지의 소형화 경량화를 달성하는데 장해가 된다. 그러나, 본 발명의 기판(107)은 마이크로 패터닝이 가능한 반도체 제조 공정에 의해 제조되므로, 와이어 본딩 공정에 의해 초래되 는 단락 문제 없이 패키지의 소형화 경량화에 대응할 수 있다. 특히, 반도체 소자들(200A, 200B)이 전력 소자이고, 반도체 소자(107)이 상기 전력 소자를 제어하기 위한 제어 소자일 때, 제어 소자(200D)에 대하여 도 6에 도시된 기판(107)을 적용하는 것은 유용하다. 경험적으로, 반도체 소자들(200D)에 대하여 와이어 본딩 공정을 적용한 경우에 비하여, 패키지의 부피는 20 % 이상 감소되었다.
도 7은 본 발명의 또 다른 실시예에 따른 기판(107)을 포함하는 반도체 소자 패키지(7000)의 단면도이다.
도 7을 참조하면, 기판(107)은 몰딩 부재(600) 내부에 봉입되어 반도체 소자(200D)의 신호 기판으로서 사용된다. 반도체 소자(200D)는 기판(108)의 제 1 주면(110)과 가요성 인쇄회로기판(30)의 제 1 주면(31) 사이에 배치되고, 복수의 연결 부재들(501, 502)에 의해 전기적으로 연결된다. 도전성 부재들(502)는 반도체 소자(200D)의 외부 단자에 본딩되고, 도전성 부재들(501)은 가요성 인쇄회로기판(30)의 제 1 주면(31) 상에 형성된 접속 패드(미도시)에 본딩된다. 도전성 연결 부재들(501, 502)의 높이는 기판(108)의 제 1 주면(110)에 대한 반도체 소자(200D) 사이의 거리와 가요성 인쇄회로기판(30)의 제 1 주면(31) 사이의 거리를 고려하여 결정된다.
반도체 소자(200D)가 기저 기판(10) 상에 탑재된 전력 소자(200A, 200B)를 제어하기 위한 IC와 같은 제어 소자인 경우, 기저 기판(10)과 격리된 가요성 인쇄회로기판(30) 상에 제어 소자(200D)를 탑재함으로써, 전력 소자(200A, 200B)에 의한 열간섭 효과를 감소시켜 제어 소자(200D)의 동작 오류를 개선할 수 있다. 또 한, 반도체 소자(200D)가 도 6의 반도체 소자 패키지(7000)와 마찬가지로 제어 소자인 경우, 본 실시예의 기판(108)은 상기 제어 소자를 위한 신호 기판으로서 복잡한 와이어 본딩을 대체할 수 있으며, 기판(108)은 미세화 공정이 가능하므로, 단락의 위험없이 패키지(8000)를 소형화시킬 수 있다. 이에 따르면, 전체 패키지(8000)의 부피는 제어 소자를 와이어 본딩으로 연결한 경우에 비하여 30 % 이상의 부피 감소를 달성할 수 있다.
당업자에게 있어서, 상술한 복수의 실시예들은 단독으로 또는 조합되어 실시될 수 있음은 자명하다. 이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1d는 본 발명의 다양한 실시예에 따른 실리콘계 재료로 형성된 기판들을 도시하는 사시도이다.
도 2a는 본 발명의 일실시예에 따른 반도체 소자 패키지를 도시하는 사시도이다.
도 2b는 도 2a의 선 Ⅱ-Ⅱ를 따라 절취된 반도체 소자 패키지의 단면도이다.
도 3a는 본 발명의 다른 실시예에 따른 반도체 소자 패키지를 도시하는 사시도이다.
도 3b는 도 3a의 선 Ⅲ-Ⅲ을 따라 절취된 반도체 소자 패키지의 단면도이다.
도 4a는 본 발명의 또 다른 실시예에 따른 반도체 소자 패키지를 도시하는 사시도이다.
도 4b는 도 4a의 선 Ⅳ-Ⅳ를 따라 절취된 반도체 소자 패키지의 단면도이다.
도 5a 내지 도 5c는 본 발명의 또 다른 실시예들에 따른 기판이 몰딩 부재 내부에 봉입되어 신호 기판으로서 사용되는 반도체 소자 패키지의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 기판을 포함하는 반도체 소자 패키지의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 기판을 포함하는 반도체 소자 패키지의 단면도이다.

Claims (29)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 서로 대향하는 제 1 및 제 2 주면들과 상기 제 1 주면과 상기 제 2 주면 사이에 실리콘계 재료로 형성된 기판 바디층을 포함하는 제 1 기판;
    상기 제 1 주면 상에 적어도 하나 이상의 제 1 반도체 소자;
    상기 제 1 반도체 소자를 밀봉하는 몰딩 부재; 및
    상기 몰딩 부재의 외부로 돌출되고 상기 제1 반도체 소자에 전기적으로 연결된 적어도 하나의 리드;를 포함하고,
    상기 제 1 기판은, 상기 제 1 주면 상에 형성되고 상기 제 1 반도체 소자와 전기적으로 연결되는 제 1 도전성 패턴을 포함하며,
    상기 제 1 기판의 상기 제 2 주면 상에 부착되는 제 2 반도체 소자를 더 포함하며,
    상기 제1 반도체 소자는 상기 제 1 기판과 기저 기판 사이에 배치되는 반도체 소자 패키지.
  13. 제 12 항에 있어서,
    상기 제 1 기판은 상기 제 2 주면 상에 형성된 복수의 제 2 도전성 패턴들을 더 포함하며,
    상기 제 2 도전성 패턴들 중 적어도 일부는 상기 제 2 반도체 소자와 전기적으로 연결되는 반도체 소자 패키지.
  14. 제 13 항에 있어서,
    상기 제 1 도전성 패턴들과 상기 제 2 도전성 패턴들 중 적어도 일부는 상기 제 1 기판의 상기 기판 바디층을 관통하는 비아 도전체에 의해 서로 전기적으로 연결되는 반도체 소자 패키지.
  15. 제 12 항에 있어서,
    상기 제 1 기판은 상기 제 1 도전성 패턴들과 상기 제 2 도전성 패턴들 중 적어도 일부를 전기적으로 연결하는 재배선 층을 더 포함하는 반도체 소자 패키지.
  16. 제 13 항에 있어서,
    상기 제 1 반도체 소자 및 상기 제 2 반도체 소자는 도전성 접속 부재에 의해 상기 제 1 도전성 패턴들 중 적어도 일부 및 상기 제 2 도전성 패턴들 중 적어도 일부에 각각 전기적으로 연결되는 반도체 소자 패키지.
  17. 제 16 항에 있어서,
    상기 도전성 접속 부재는 도전성 범프 및 솔더 볼 중 적어도 어느 하나를 포함하는 반도체 소자 패키지.
  18. 제 13 항에 있어서,
    상기 제 1 기판은 적어도 2 이상의 상기 기판 바디층들이 적층되어 형성된 반도체 소자 패키지.
  19. 제 18 항에 있어서,
    상기 기판 바디층들 중 적어도 어느 하나는 재배선층을 포함하며, 상기 기판 바디층들 중 적어도 다른 하나는 비아 도전체를 포함하는 반도체 소자 패키지.
  20. 삭제
  21. 복수의 제 1 도전성 패턴들이 형성된 제 1 주면, 상기 제 1 주면에 대향하는 제 2 주면 및 상기 제 1 주면과 상기 제 2 주면 사이에 실리콘계 재료로 형성된 기판 바디층을 포함하는 제 1 기판;
    복수의 제 2 도전성 패턴들이 형성된 제 1 주면 및 상기 1 주면에 대향하는 제 2 주면을 포함하는 제 2 기판; 및
    상기 제 1 기판의 제 1 주면과 상기 제 2 기판의 제 1 주면 사이에 배치되고, 복수의 도전성 연결 부재들에 의해 상기 제 1 도전성 패턴들 중 적어도 일부와 상기 제 2 도전성 패턴들 중 적어도 일부에 전기적으로 연결되는 반도체 소자;
    상기 반도체 소자를 밀봉하는 몰딩 부재; 및
    상기 몰딩 부재 외부로 돌출되고 상기 반도체 소자에 전기적으로 연결된 적어도 하나의 리드;를 포함하는 반도체 소자 패키지.
  22. 제 21 항에 있어서,
    상기 도전성 연결 부재는 도전성 범프 또는 솔더 볼인 반도체 소자 패키지.
  23. 제 21 항에 있어서,
    상기 도전성 연결 부재들은 상기 제 1 기판의 상기 제 1 도전성 패턴들 중 적어도 일부와 상기 반도체 소자의 외부 단자를 본딩하는 제 1 높이를 갖는 제 1 도전성 연결 부재와 상기 제 1 기판의 상기 제 1 도전성 패턴들 중 적어도 다른 일부와 상기 제 2 기판의 상기 제 2 도전성 패턴들 중 적어도 일부를 본딩하는 제 2 높이를 갖는 제2 도전성 연결 부재를 포함하는 반도체 소자 패키지.
  24. 제 21 항에 있어서,
    상기 제 2 기판은 가요성 인쇄회로기판(flexible PCB)인 반도체 소자 패키지.
  25. 제 21 항에 있어서,
    상기 제 2 기판은 인쇄회로기판(printed circuit board), 절연 금속 기판(insulated metal substrate; IMS), 프리-몰딩(pre-molded) 기판, 디비씨(direct bonded copper; DBC) 기판 중 어느 하나인 반도체 소자 패키지.
  26. 제 21 항에 있어서,
    상기 반도체 소자는 전력 소자 또는 상기 전력 소자를 제어하는 저전력 제어 소자인 반도체 소자 패키지.
  27. 제 21 항에 있어서,
    상기 제 2 기판은 상기 제 2 기판의 상기 제 2 주면의 적어도 일부가 상기 몰딩 부재 외부로 노출된 기저 기판인 반도체 소자 패키지.
  28. 제 21 항에 있어서,
    상기 제 2 기판의 상기 제 2 도전성 패턴들은 상기 제 1 반도체 소자가 탑재되는 다이 어태치 패들을 포함하는 반도체 소자 패키지.
  29. 제 21 항에 있어서,
    상기 제 1 기판은 상기 복수의 제 1 접속 패드들 중 적어도 2 이상을 서로 연결하기 위한 재배선 층(redistribution layer)을 포함하는 반도체 소자 패키지.
KR1020080029917A 2008-03-31 2008-03-31 반도체 소자 패키지 KR101519062B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080029917A KR101519062B1 (ko) 2008-03-31 2008-03-31 반도체 소자 패키지
US12/381,957 US20090243079A1 (en) 2008-03-31 2009-03-17 Semiconductor device package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080029917A KR101519062B1 (ko) 2008-03-31 2008-03-31 반도체 소자 패키지

Publications (2)

Publication Number Publication Date
KR20090104477A KR20090104477A (ko) 2009-10-06
KR101519062B1 true KR101519062B1 (ko) 2015-05-11

Family

ID=41115854

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080029917A KR101519062B1 (ko) 2008-03-31 2008-03-31 반도체 소자 패키지

Country Status (2)

Country Link
US (1) US20090243079A1 (ko)
KR (1) KR101519062B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8373279B2 (en) * 2010-04-23 2013-02-12 Infineon Technologies Ag Die package
KR101432372B1 (ko) * 2012-10-02 2014-08-20 삼성전기주식회사 방열 기판 및 방열 기판 제조 방법
US8976833B2 (en) 2013-03-12 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Light coupling device and methods of forming same
US9041015B2 (en) 2013-03-12 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and methods of forming same
CN104157627B (zh) * 2013-05-14 2019-11-08 飞兆半导体公司 半导体组件
KR20150025129A (ko) * 2013-08-28 2015-03-10 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
CN105122446B (zh) * 2013-09-30 2019-07-19 富士电机株式会社 半导体装置、半导体装置的组装方法、半导体装置用部件以及单位模块
KR102414185B1 (ko) * 2015-06-16 2022-06-28 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
JP6771308B2 (ja) * 2016-05-02 2020-10-21 三菱電機株式会社 回路基板および半導体集積回路の実装構造
KR101694657B1 (ko) 2016-08-04 2017-01-09 제엠제코(주) 방열 구조를 갖는 반도체 패키지
CN111295045B (zh) * 2018-12-07 2023-08-04 台达电子工业股份有限公司 电源模块
US20200243956A1 (en) * 2019-01-26 2020-07-30 Intel Corporation In-package 3d antenna

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646828A (en) 1995-02-24 1997-07-08 Lucent Technologies Inc. Thin packaging of multi-chip modules with enhanced thermal/power management
US20070126122A1 (en) 2004-05-06 2007-06-07 Michael Bauer Semiconductor device with a wiring substrate and method for producing the same

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4751199A (en) * 1983-12-06 1988-06-14 Fairchild Semiconductor Corporation Process of forming a compliant lead frame for array-type semiconductor packages
US4890153A (en) * 1986-04-04 1989-12-26 Fairchild Semiconductor Corporation Single bonding shelf, multi-row wire-bond finger layout for integrated circuit package
US4791473A (en) * 1986-12-17 1988-12-13 Fairchild Semiconductor Corporation Plastic package for high frequency semiconductor devices
US4839717A (en) * 1986-12-19 1989-06-13 Fairchild Semiconductor Corporation Ceramic package for high frequency semiconductor devices
US4731701A (en) * 1987-05-12 1988-03-15 Fairchild Semiconductor Corporation Integrated circuit package with thermal path layers incorporating staggered thermal vias
US4796080A (en) * 1987-07-23 1989-01-03 Fairchild Camera And Instrument Corporation Semiconductor chip package configuration and method for facilitating its testing and mounting on a substrate
US5327325A (en) * 1993-02-08 1994-07-05 Fairchild Space And Defense Corporation Three-dimensional integrated circuit package
JP2591499B2 (ja) * 1994-10-21 1997-03-19 日本電気株式会社 半導体装置
US5646446A (en) * 1995-12-22 1997-07-08 Fairchild Space And Defense Corporation Three-dimensional flexible assembly of integrated circuits
US6133634A (en) * 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
US6245586B1 (en) * 1998-10-09 2001-06-12 James Barry Colvin Wire-to-wire bonding system and method
US6424035B1 (en) * 1998-11-05 2002-07-23 Fairchild Semiconductor Corporation Semiconductor bilateral switch
KR100335480B1 (ko) * 1999-08-24 2002-05-04 김덕중 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지
US6720642B1 (en) * 1999-12-16 2004-04-13 Fairchild Semiconductor Corporation Flip chip in leaded molded package and method of manufacture thereof
US6989588B2 (en) * 2000-04-13 2006-01-24 Fairchild Semiconductor Corporation Semiconductor device including molded wireless exposed drain packaging
US6556750B2 (en) * 2000-05-26 2003-04-29 Fairchild Semiconductor Corporation Bi-directional optical coupler
KR100370231B1 (ko) * 2000-06-13 2003-01-29 페어차일드코리아반도체 주식회사 리드프레임의 배면에 직접 부착되는 절연방열판을구비하는 전력 모듈 패키지
KR100403608B1 (ko) * 2000-11-10 2003-11-01 페어차일드코리아반도체 주식회사 스택구조의 인텔리젠트 파워 모듈 패키지 및 그 제조방법
KR100374629B1 (ko) * 2000-12-19 2003-03-04 페어차일드코리아반도체 주식회사 얇고 작은 크기의 전력용 반도체 패키지
US6469384B2 (en) * 2001-02-01 2002-10-22 Fairchild Semiconductor Corporation Unmolded package for a semiconductor device
US6891257B2 (en) * 2001-03-30 2005-05-10 Fairchild Semiconductor Corporation Packaging system for die-up connection of a die-down oriented integrated circuit
US6645791B2 (en) * 2001-04-23 2003-11-11 Fairchild Semiconductor Semiconductor die package including carrier with mask
US6893901B2 (en) * 2001-05-14 2005-05-17 Fairchild Semiconductor Corporation Carrier with metal bumps for semiconductor die packages
US7061080B2 (en) * 2001-06-11 2006-06-13 Fairchild Korea Semiconductor Ltd. Power module package having improved heat dissipating capability
US6683375B2 (en) * 2001-06-15 2004-01-27 Fairchild Semiconductor Corporation Semiconductor die including conductive columns
US6449174B1 (en) * 2001-08-06 2002-09-10 Fairchild Semiconductor Corporation Current sharing in a multi-phase power supply by phase temperature control
US6633030B2 (en) * 2001-08-31 2003-10-14 Fiarchild Semiconductor Surface mountable optocoupler package
US6774465B2 (en) * 2001-10-05 2004-08-10 Fairchild Korea Semiconductor, Ltd. Semiconductor power package module
US6891256B2 (en) * 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package
US6642738B2 (en) * 2001-10-23 2003-11-04 Fairchild Semiconductor Corporation Method and apparatus for field-effect transistor current sensing using the voltage drop across drain to source resistance that eliminates dependencies on temperature of the field-effect transistor and/or statistical distribution of the initial value of drain to source resistance
US6674157B2 (en) * 2001-11-02 2004-01-06 Fairchild Semiconductor Corporation Semiconductor package comprising vertical power transistor
JP4060580B2 (ja) * 2001-11-29 2008-03-12 株式会社ルネサステクノロジ ヘテロ接合バイポーラトランジスタ
US6566749B1 (en) * 2002-01-15 2003-05-20 Fairchild Semiconductor Corporation Semiconductor die package with improved thermal and electrical performance
US6830959B2 (en) * 2002-01-22 2004-12-14 Fairchild Semiconductor Corporation Semiconductor die package with semiconductor die having side electrical connection
DE10392377T5 (de) * 2002-03-12 2005-05-12 FAIRCHILD SEMICONDUCTOR CORP. (n.d.Ges.d. Staates Delaware) Auf Waferniveau beschichtete stiftartige Kontakthöcker aus Kupfer
TWI287282B (en) * 2002-03-14 2007-09-21 Fairchild Kr Semiconductor Ltd Semiconductor package having oxidation-free copper wire
US7122884B2 (en) * 2002-04-16 2006-10-17 Fairchild Semiconductor Corporation Robust leaded molded packages and methods for forming the same
US6836023B2 (en) * 2002-04-17 2004-12-28 Fairchild Semiconductor Corporation Structure of integrated trace of chip package
KR100843737B1 (ko) * 2002-05-10 2008-07-04 페어차일드코리아반도체 주식회사 솔더 조인트의 신뢰성이 개선된 반도체 패키지
US6805580B2 (en) * 2002-05-21 2004-10-19 Gregory H. Piedmont Electrical outlet safety cover
US7061077B2 (en) * 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
US6777800B2 (en) * 2002-09-30 2004-08-17 Fairchild Semiconductor Corporation Semiconductor die package including drain clip
US6943434B2 (en) * 2002-10-03 2005-09-13 Fairchild Semiconductor Corporation Method for maintaining solder thickness in flipchip attach packaging processes
US6806580B2 (en) * 2002-12-26 2004-10-19 Fairchild Semiconductor Corporation Multichip module including substrate with an array of interconnect structures
KR100958422B1 (ko) * 2003-01-21 2010-05-18 페어차일드코리아반도체 주식회사 고전압 응용에 적합한 구조를 갖는 반도체 패키지
US7217594B2 (en) * 2003-02-11 2007-05-15 Fairchild Semiconductor Corporation Alternative flip chip in leaded molded package design and method for manufacture
US7271497B2 (en) * 2003-03-10 2007-09-18 Fairchild Semiconductor Corporation Dual metal stud bumping for flip chip applications
US6867481B2 (en) * 2003-04-11 2005-03-15 Fairchild Semiconductor Corporation Lead frame structure with aperture or groove for flip chip in a leaded molded package
US6758689B1 (en) * 2003-05-29 2004-07-06 Interlink Electronics, Inc. Wireless adapter having foldable geometrically loop-like antenna
US7315077B2 (en) * 2003-11-13 2008-01-01 Fairchild Korea Semiconductor, Ltd. Molded leadless package having a partially exposed lead frame pad
US7196313B2 (en) * 2004-04-02 2007-03-27 Fairchild Semiconductor Corporation Surface mount multi-channel optocoupler
US7242076B2 (en) * 2004-05-18 2007-07-10 Fairchild Semiconductor Corporation Packaged integrated circuit with MLP leadframe and method of making same
US7501702B2 (en) * 2004-06-24 2009-03-10 Fairchild Semiconductor Corporation Integrated transistor module and method of fabricating same
KR100656295B1 (ko) * 2004-11-29 2006-12-11 (주)웨이브닉스이에스피 선택적 양극 산화된 금속을 이용한 패키지 및 그 제작방법
US7256479B2 (en) * 2005-01-13 2007-08-14 Fairchild Semiconductor Corporation Method to manufacture a universal footprint for a package with exposed chip
US7285849B2 (en) * 2005-11-18 2007-10-23 Fairchild Semiconductor Corporation Semiconductor die package using leadframe and clip and method of manufacturing
US7371616B2 (en) * 2006-01-05 2008-05-13 Fairchild Semiconductor Corporation Clipless and wireless semiconductor die package and method for making the same
KR101221805B1 (ko) * 2006-03-03 2013-01-14 페어차일드코리아반도체 주식회사 전력 소자용 패키지 및 패키지 어셈블리
KR101203466B1 (ko) * 2006-04-20 2012-11-21 페어차일드코리아반도체 주식회사 전력 시스템 모듈 및 그 제조 방법
KR101194041B1 (ko) * 2006-12-07 2012-10-24 페어차일드코리아반도체 주식회사 고전력 반도체 패키지
KR101221807B1 (ko) * 2006-12-29 2013-01-14 페어차일드코리아반도체 주식회사 전력 소자 패키지
KR101391924B1 (ko) * 2007-01-05 2014-05-07 페어차일드코리아반도체 주식회사 반도체 패키지
KR20080065153A (ko) * 2007-01-08 2008-07-11 페어차일드코리아반도체 주식회사 메탈 태브 다이 접착 패들（ｄａｐ）을 구비한 파워소자패키지 및 그 패키지 제조방법
US20090023234A1 (en) * 2007-07-17 2009-01-22 Hung-Tsung Hsu Method for manufacturing light emitting diode package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646828A (en) 1995-02-24 1997-07-08 Lucent Technologies Inc. Thin packaging of multi-chip modules with enhanced thermal/power management
US20070126122A1 (en) 2004-05-06 2007-06-07 Michael Bauer Semiconductor device with a wiring substrate and method for producing the same

Also Published As

Publication number Publication date
KR20090104477A (ko) 2009-10-06
US20090243079A1 (en) 2009-10-01

Similar Documents

Publication Publication Date Title
KR101519062B1 (ko) 반도체 소자 패키지
US8198139B2 (en) Power device package and method of fabricating the same
US7846779B2 (en) Power device package and method of fabricating the same
CN108447857B (zh) 三维空间封装结构及其制造方法
KR100723454B1 (ko) 높은 열 방출 능력을 구비한 전력용 모듈 패키지 및 그제조방법
CN102244012B (zh) 半导体器件及其制造方法
US7291869B2 (en) Electronic module with stacked semiconductors
TWI528465B (zh) 半導體元件和形成具有嵌入半導體晶粒的預先製備散熱框之方法
CN108352355B (zh) 具有预模制双引线框的半导体系统
US8916958B2 (en) Semiconductor package with multiple chips and substrate in metal cap
US8343811B2 (en) Semiconductor device
US8916474B2 (en) Semiconductor modules and methods of formation thereof
US8723304B2 (en) Semiconductor package and methods of fabricating the same
US8169071B2 (en) Semiconductor device having vertically offset bond on trace interconnects on recessed and raised bond fingers
US20040164404A1 (en) Semiconductor package with heat dissipating structure
US20090244848A1 (en) Power Device Substrates and Power Device Packages Including the Same
US20120061819A1 (en) Semiconductor Module and Method for Production Thereof
KR101924917B1 (ko) 신축성 전력 모듈 반도체 패키지
EP3577684B1 (en) Power semiconductor module
US20070257377A1 (en) Package structure
US10079195B2 (en) Semiconductor chip package comprising laterally extending connectors
EP1563540A2 (en) Folded-flex bondwire-less multichip power package
US7361995B2 (en) Molded high density electronic packaging structure for high performance applications
US20230326913A1 (en) Package for power semiconductor devices
CN117043936A (zh) 具有一体式散热器的电子封装

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190401

Year of fee payment: 5