KR102414185B1 - 패키지 기판 및 이를 포함하는 반도체 패키지 - Google Patents

패키지 기판 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR102414185B1
KR102414185B1 KR1020150085146A KR20150085146A KR102414185B1 KR 102414185 B1 KR102414185 B1 KR 102414185B1 KR 1020150085146 A KR1020150085146 A KR 1020150085146A KR 20150085146 A KR20150085146 A KR 20150085146A KR 102414185 B1 KR102414185 B1 KR 102414185B1
Authority
KR
South Korea
Prior art keywords
hole
boundary line
wiring pattern
solder pad
package substrate
Prior art date
Application number
KR1020150085146A
Other languages
English (en)
Other versions
KR20160148303A (ko
Inventor
최재훈
박창용
신동우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150085146A priority Critical patent/KR102414185B1/ko
Priority to US15/155,008 priority patent/US9761519B2/en
Publication of KR20160148303A publication Critical patent/KR20160148303A/ko
Application granted granted Critical
Publication of KR102414185B1 publication Critical patent/KR102414185B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 기술적 사상의 일 실시예에 의한 패키지 기판은 바디층; 및 상기 바디층의 일면 상에 형성되는 패턴층;을 포함하고, 상기 패턴층은, 배선 패턴, 및 상기 배선 패턴의 일단에 연결되는 솔더 패드를 포함하며, 상기 배선 패턴과 상기 솔더 패드의 경계선에 인접하여 상기 패턴층을 수직으로 관통하는 관통홀을 가지는 것을 특징으로 한다.

Description

패키지 기판 및 이를 포함하는 반도체 패키지{Package Substrate and Semiconductor Package including the same}
본 발명의 기술적 사상은 크랙의 진전을 방지하기 위하여 패턴층에 크랙 진전 방지를 위한 관통홀이 형성되는 패키지 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
최근 전자 기기가 소형화 및 휴대화되면서, 사용자가 전자 기기를 떨어뜨리면서 전자 기기가 파손되는 일이 빈번하게 일어나고 있다. 드롭(drop) 충격으로 전자 기기 내의 전기적 연결이 단락될 가능성이 높아지고 있으며, 드롭에 따른 전자기기의 신뢰성을 강화하기 위한 연구가 활발하게 진행되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 배선 패턴이 단락되는 것을 방지하는 패키지 기판을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 또 다른 과제는 상기 패키지 기판을 포함하는 반도체 패키지 및 전자 시스템을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 패키지 기판은 바디층; 및 상기 바디층의 일면 상에 형성되는 패턴층;을 포함하고, 상기 패턴층은, 배선 패턴, 및 상기 배선 패턴의 일단에 연결되는 솔더 패드를 포함하며, 상기 배선 패턴과 상기 솔더 패드의 경계선에 인접하여 상기 패턴층을 수직으로 관통하는 관통홀을 가지는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 관통홀의 중심과 상기 경계선의 중심점 사이의 거리는 상기 경계선의 길이의 약 50% 이내인 것을 특징으로 하는 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 관통홀의 수평 단면은 원인 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 관통홀의 수평 단면은 단축 및 장축을 가지는 타원이며, 상기 장축은 상기 경계선에 수직한 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 단축은 상기 경계선과 평행하며, 상기 단축의 길이는 상기 경계선의 길이의 약 25% 내지 약 50% 사이인 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 관통홀은 서로 이격되는 제 1 관통홀 및 제 2 관통홀로 구성되는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제 1 관통홀의 중심 및 상기 제 2 관통홀의 중심은 상기 경계선 위에 위치하는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제 1 관통홀의 중심과 상기 제 2 관통홀의 중심은 상기 경계선을 사이에 두고 이격되어 위치하는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 배선 패턴은 일정한 폭으로 연장하다가, 상기 경계선에 인접한 영역에서는 상기 경계선에 가까울수록 폭이 증가하는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 배선 패턴은 제 1 폭으로 연장하다가, 상기 경계선과 인접한 영역에서는 상기 제 1 폭보다 큰 제 2 폭으로 연장하는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 바디층의 상면의 적어도 일부분 및 패턴층의 적어도 일부분을 덮는 보호층을 더 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 보호층은, 상기 솔더 패드의 상면 중 중심부를 외부로 노출시키며, 상기 솔더 패드의 가장자리와 인접한 영역을 덮는 것을 특징으로 한다.
상기 솔더 패드의 가장자리와 인접한 일부분을 제외한 상기 솔더 패드의 나머지 부분을 외부로 노출시키도록 형성되는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 보호층은 상기 솔더 패드의 상면 전부를 외부로 노출시키도록 형성되는 것을 특징으로 한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 일면에 형성된 패턴층을 포함하는 패키지 기판; 상기 패키지 기판에 실장되는 반도체 칩; 및 상기 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 접속 부재를 포함하되, 상기 패턴층은, 배선 패턴, 및 상기 배선 패턴의 일단에 연결되는 솔더 패드를 포함하며, 상기 배선 패턴과 상기 솔더 패드의 경계선에 인접하여 상기 패턴층을 수직으로 관통하는 관통홀을 가지는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 접속 부재는 솔더로 형성된 것을 특징으로 한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 패키지 기판은 바디층; 상기 바디층의 일면 상에 형성되는 배선 패턴, 및 상기 배선 패턴의 일단과 연결되는 솔더 패드를 포함하는 패턴층; 및 상기 바디층의 상면의 적어도 일부분 및 상기 패턴층의 적어도 일부분을 덮으며, 상기 솔더 패드를 외부로 노출시키는 보호층;을 포함하고, 상기 배선 패턴과 상기 솔더 패드의 경계선에 인접하여, 상기 패턴층은 상기 패턴층을 수직으로 관통하는 관통홀을 가지며, 상기 관통홀의 중심은, 상기 경계선의 중심점을 중심으로 가지는 가상의 원 내부에 위치하며, 상기 가상의 원은 상기 경계선의 길이의 약 50%의 직경을 가지는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 관통홀의 수평 단면은 지름이 일정한 정원으로서, 상기 관통홀의 직경은 상기 경계선의 길이의 약 25% 내지 약 50% 사이인 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 관통홀의 수평 단면은 타원으로서, 상기 관통홀의 장축은 상기 경계선에 수직하며, 상기 관통홀의 단축은 상기 경계선에 평행하며, 상기 단축의 길이는 상기 경계선의 길이의 약 25% 내지 약 50% 사이인 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 관통홀은 서로 이격되는 복수개의 관통홀로 구성되며, 상기 복수개의 관통홀의 중심은 상기 경계선 위에 위치하는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 복수개의 관통홀은 서로 동일한 거리만큼 이격되는 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 패키지 기판은 배선 패턴과 솔더 패드의 경계선에 인접하여 관통홀을 포함한다. 따라서 패키지 기판에 가해지는 충격에 의해 크랙이 발생하더라도, 진전하는 크랙이 관통홀을 만나면 관통홀 내부에서 스트레스가 분산되어 크랙의 진전을 방지할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판의 평면도이다.
도 2는 관통홀 내에서 스트레스가 분산되는 모습을 개략적으로 나타내는 도면이다.
도 3은 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판의 평면도이며, 도 4는 도 3의 A-A 선의 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판의 평면도이며, 도 6은 도 5의 B-B 선의 단면도이다.
도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판의 평면도이다.
도 8은 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판의 평면도이다.
도 9는 관통홀 내에서 스트레스가 분산되는 모습을 개략적으로 나타내는 도면이다.
도 10a 및 도 10b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판의 평면도이다.
도 11은 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판의 평면도이다.
도 12a 및 도 12b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판의 평면도이다.
도 13은 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판의 평면도이다.
도 14는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 단면도이다.
도 15는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 단면도이다.
도 16은 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 개략적인 블록도이다.
도 17은 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 일 예를 보여주는 블럭도이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
제 1, 제 2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 구성 요소들은 용어들에 의해 한정되지 않는다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판(100)의 평면도이다. 도 2는 관통홀(140) 내에서 스트레스가 분산되는 모습을 개략적으로 나타내는 도면이다.
도 1을 참조하면, 패키지 기판(100)은 바디층(110), 및 패턴층(120, 130)을 포함한다. 패턴층(120, 130)은 배선 패턴(130) 및 솔더 패드(120)를 포함하며, 배선 패턴(130)과 솔더 패드(120)의 경계선에 인접하여 형성되는 관통홀(140)을 가질 수 있다. 도면에서는 패키지 기판(100)의 일부만을 도시하여 하나의 솔더 패드(120)를 도시하고 있으나, 패턴층(120, 130)은 복수의 솔더 패드(120)를 포함할 수 있다.
패키지 기판(100)은 예를 들어 인쇄회로기판(PCB: Printed Circuit Board)일 수 있다. 인쇄회로기판은 단면기판(single-sided PCB) 또는 양면기판(double-sided PCB)일 수 있고, 패키지 기판(100) 내부에 하나 이상의 내부 배선을 포함한 다층기판(multi-layer PCB)일 수 있다. 나아가 인쇄회로기판은 경성 인쇄회로기판(rigid-PCB) 또는 연성 인쇄회로기판(flexible-PCB)일 수 있다.
바디층(110)는 글래스 섬유, 아리미드 수지 등과 같은 유기 섬유에 경화되지 않은 에폭시 수지, 폴리아미드 수지, 비스머레이드계 수지, 페놀계 수지 등을 침투시켜 형성되는 프리프레그(prepreg)로 형성될 수 있다.
배선 패턴(130)은 바디층(110)의 일측면 또는 양면에 형성될 수 있으며, 일정한 폭으로 연장될 수 있다. 배선 패턴(130)은 전기전도도가 우수한 재료로 만들어질 수 있으며, 예를 들어 구리로 만들어질 수 있다.
솔더 패드(120)는 배선 패턴(130)의 일단에 위치할 수 있으며, 배선 패턴(130)과 솔더 패드(120)는 일체로 형성될 수 있다. 솔더 패드(120)는 가장자리에서 일정한 곡률을 가진 원호를 가질 수 있으며, 또는 곡률이 변하는 원호들을 가질 수 있다. 솔더 패드(120)는 전기전도도가 우수한 재료로 만들어질 수 있으며, 예를 들어 구리로 만들어질 수 있다.
배선 패턴(130)과 솔더 패드(120)는 일체로 형성될 수 있는데, 예를 들어, 바디층(110)의 일면에 포토 레지스트 박막을 형성하고, 바디층(110) 일면에 형성된 포토 레지스트 박막 상에 빛을 조사하여 포토 레지스트에 마스크 패턴을 전사하고, 노광된 부분의 포토 레지스트를 현상액으로 용해시킴으로써 형성될 수 있다.
관통홀(140)은 배선 패턴(130)과 솔더 패드(120)가 접하는 경계선(160)에 인접하는 영역에 형성될 수 있다. 관통홀(140)은 배선 패턴(130)의 제 1 외곽선(132) 및 제 2 외곽선(134)과 이격되어 배선 패턴(130)과 솔더 패드(120)의 내부에 위치한다. 관통홀(140)은 패턴층(120, 130)의 일면과 상기 패턴층(120, 130)의 일면과 반대되는 타면을 수직으로 관통하도록 형성되며, 즉 배선 패턴(130)의 일부 및/또는 솔더 패드(120)의 일부를 수직으로 관통하여 형성될 수 있다. 관통홀(140)을 패키지 기판(100)의 일면과 평행한 평면으로 자른 수평 단면은 원일 수 있으며, 지름이 일정한 정원이거나 또는 타원일 수 있다.
도면에서는 관통홀(140) 하나인 것으로 도시하였으나, 복수개로 형성될 수 있으며, 복수개로 형성된 관통홀(140)은 서로 중첩되지 않을 수 있다. 복수개의 관통홀(140)은 서로 일정한 거리만큼 이격되어 형성될 수 있다.
본 발명의 실시예들에서, 배선 패턴(130)의 제 1 외곽선(132)이 솔더 패드(120)를 향하여 연장하다가 곡률이 0이 아닌 곡선이 시작되는 지점을 제 1 지점(164)이라 정의하고, 배선 패턴(130)의 제 2 외곽선(132)이 솔더 패드(120)를 향하여 연장하다가 곡률이 0이 아닌 곡선이 시작되는 지점을 제 2 지점(165)이라 정의하며, 경계선(160)은 제 1 지점(164)과 제 2 지점(165)을 이은 선분으로 정의된다.
관통홀(140)의 중심(140M)은 가상의 원(170) 내부에 위치할 수 있다. 여기서 가상의 원(170)은 경계선(160)의 중심점(161)을 중심으로 갖는 원으로서, 가상의 원(170)의 직경(170D)은 경계선(160)의 길이의 약 50%일 수 있다.
전자 제품에 충격이 가해지는 경우, 배선 패턴(130)과 솔더 패드(120)의 경계선(160)의 양 끝지점인 제 1 지점(164) 및/또는 제 2 지점(165)에 응력이 집중될 수 있으며, 그에 따라 제 1 지점(164) 및/또는 제 2 지점(165)에서 크랙(crack)이 시작되어 배선 패턴(130)의 중심부를 향하여 크랙이 진전될 수 있다. 진전되는 크랙은 관통홀(140)은 제 1 지점(164) 또는 제 2 지점(165)에서 시작된 크랙의 전파를 방지할 수 있으며, 크랙으로 인하여 배선 패턴(130)이 단락되는 것을 방지할 수 있다.
일 실시예로서, 패키지 기판(100)의 일면상에 형성되는 관통홀(140)은 관통홀(140)을 패키지 기판(100)의 일면과 평행한 면으로 자른 수평 단면은 원일 수 있으며, 관통홀(140)의 중심(140M)은 가상의 원(170) 내부에 위치할 수 있다. 가상의 원(170)의 직경(170D)은 경계선(160)의 길이의 약 50%일 수 있다. 바꿔말해서, 관통홀(140)의 중심(140M)과 경계선(160)의 중심점(161)과의 거리는 경계선(160)의 길이의 약 50% 이내일 수 있다.
관통홀(140)의 직경(140D)은 경계선(160)의 길이의 약 25% 내지 약 50% 사이일 수 있다.
도면에서는 관통홀(140)의 중심(140M)이 경계선(160)으로부터 솔더 패드(120)를 향하여 이격된 부분에 위치하는 것으로 도시하였으나, 관통홀(140)의 중심(140M)은 경계선(160) 위에 위치하거나, 경계선(160)으로부터 배선 패턴(130)을 향하여 이격된 부분에 위치할 수 있다.
도 1 및 도 2를 함께 참조하면, 관통홀(140)이 원형의 수평 단면을 가지는 경우, 제 1 지점(164) 또는 제 2 지점(165)으로부터 진전하는 크랙(CR)이 관통홀(140)을 만나게 되면, 스트레스가 분산되어 크랙(CR)이 관통홀(140)을 지나서 진전하는 것을 방지할 수 있다. 일 실시예로서, 관통홀(140)의 수평 단면은 지름이 일정한 정원일 수 있으며, 관통홀(140) 내에서 스트레스가 균등하게 분산될 수 있다.
도 3은 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판(100a)의 평면도이며, 도 4은 도 3의 A-A 선의 단면도이다.
도 3 및 도 4를 참조하면, 패키지 기판(100a)은 바디층(110), 패턴층(120, 130) 및 보호층(150)을 포함할 수 있다. 패턴층(120, 130)은 배선 패턴(130) 및 솔더 패드(120)를 포함하며, 배선 패턴(130)과 솔더 패드(120)의 경계선에 인접하여 형성되는 관통홀(140)을 가질 수 있다.
보호층(150)은 패키지 기판(100a)의 상부면 및/또는 하부면 상에 형성될 수 있다. 보호층(150)은 솔더 패드(120)의 가장자리와 인접하는 솔더 패드(120)의 상면 부분, 및 바디층(110)의 상면, 및 배선 패턴(130)을 덮도록 형성될 수 있으며, 보호층(150)에 의하여 덮어진 바디층(110), 배선 패턴(130) 등이 산화, 오염되는 것을 방지할 수 있다. 보호층(150)은 예컨대 솔더 레지스트(solder resist)로 형성될 수 있다.
보호층(150)은 패키지 기판(100a)의 일면에 형성될 수 있다. 일 실시예로서, 보호층(150)은 솔더 패드(120)의 상면 중 중심부를 외부로 노출시키면서 솔더 패드(120)의 가장자리와 인접한 영역을 덮도록 형성될 수 있다. 즉, 보호층(150)은 솔더 패드(120)의 중심부 일부분이 외부에 노출되도록 형성될 수 있으며, 나머지 배선 패턴(130) 및 솔더 패드(120)의 가장자리는 보호층(150)에 덮여 외부로부터 차단될 수 있다. 외부로 노출되는 솔더 패드(120)의 중심부 일부분 상에는 접속 부재가 접합될 수 있다.
솔더 패드(120)의 가장자리와 인접한 부분은 보호층(150)에 의하여 덮여 있으므로, 솔더 패드(120)가 박리되어 떨어져 나가는 것을 방지하고, 경계선(160)이 보호층에 덮여 외부에 노출되지 않으므로 충격이 가해지는 경우 배선 패턴(130)에 가해지는 스트레스를 저감시킬 수 있다.
도 5는 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판(100b)의 평면도이며, 도 6은 도 5의 B-B 선의 단면도이다.
도 5 및 도 6을 참조하면, 패키지 기판(100b)은 바디층(110), 패턴층(120, 130) 및 보호층(150)을 포함할 수 있다. 패턴층(120, 130)은 배선 패턴(130) 및 솔더 패드(120)를 포함하며, 배선 패턴(130)과 솔더 패드(120)의 경계선에 인접하여 형성되는 관통홀(140)을 가질 수 있다.
일 실시예로서, 보호층(150)은 솔더 패드(120)의 상면 전부 및 솔더 패드(120)와 인접한 배선 패턴(130)의 일부를 제외한 나머지 부분을 덮도록 형성될 수 있다. 즉, 보호층(150)은 패키지 기판(100b)의 일면 상에서, 솔더 패드(120) 및 솔더 패드(120)와 인접한 배선 패턴(130)이 외부에 노출되도록 도포될 수 있다. 외부에 노출되는 솔더 패드(120)와 배선 패턴(130)의 일부분 상에는 접속 부재가 접합될 수 있다.
보호층(150)은 솔더 패드(120)의 상면 전부를 외부로 노출시키도록 형성되므로, 솔더 패드(120)와 솔더 패드(120) 상에 접합되는 접속 부재의 접합 면적이 증가할 수 있다. 따라서 접속 부재의 접합 신뢰성을 높일 수 있는 장점이 있다.
도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판(200a, 200b)의 평면도이다.
도 7a 및 도 7b를 참조하면, 패키지 기판(200a)은 바디층(210) 및 패턴층(220, 230)을 포함할 수 있다. 패턴층(220, 230)은 배선 패턴(230) 및 솔더 패드(220)를 포함하며, 배선 패턴(230)과 솔더 패드(220)의 경계선에 인접하여 형성되는 관통홀(242, 244)을 가질 수 있다. 관통홀(242, 244)을 패키지 기판(200a)과 평행한 평면으로 자른 수평 단면은 원이며, 관통홀(242, 244)은 제 1 관통홀(242) 및 제 2 관통홀(244)로 구성될 수 있다.
바디층(210), 배선 패턴(230), 및 솔더 패드(220) 각각은 도 1을 참조하여 설명한 바디층(110), 배선 패턴(130), 및 솔더 패드(120) 각각과 동일 또는 유사한 구조를 가질 수 있으며, 이에 대한 설명은 생략하기로 한다.
도 7a를 참조하면, 관통홀(242, 244)은 제 1 관통홀(242) 및 제 2 관통홀(244)로 구성될 수 있으며, 제 1 관통홀(242)과 제 2 관통홀(244)은 서로 이격되어 형성될 수 있다. 제 1 관통홀(242)의 중심(242M) 및 제 2 관통홀(244)의 중심(244M)은 가상의 원(270) 내부에 위치할 수 있다. 여기서 가상의 원(270)은 경계선(260)의 중심점(261)을 중심으로 하는 원으로서, 가상의 원(270)의 직경(270D)은 경계선(260)의 길이의 약 50%일 수 있다. 즉, 제 1 관통홀의 중심(242M)과 경계선(260)의 중심점(261) 사이의 거리 및 제 2 관통홀(244)의 중심(244M)과 경계선(260)의 중심점(261) 사이의 거리는 경계선(260)의 길이의 약 50% 이내일 수 있다.
일 실시예로서, 제 1 관통홀(242)의 중심(242M) 및 제 2 관통홀(244)의 중심(244M)은 경계선(260) 위에 위치할 수 있다. 크랙이 경계선(260)의 양끝, 즉 제 1 지점(264) 및 제 2 지점(265)에서 크랙이 발생하여 진전되는 경우, 제 1 지점(264)에서 진전된 크랙은 제 1 지점(264)에 인접한 제 1 관통홀(242)을 만나면서 스트레스가 분산되어 크랙이 더 이상 진전되지 않을 수 있으며, 동시에 제 2 지점(265)에서 진전된 크랙은 제 2 지점(265)에 인접한 제 2 관통홀(244)을 만나면서 스트레스가 분산되어 크랙이 더 이상 진전되지 않을 수 있다. 따라서 제 1 지점(264) 및 제 2 지점(265) 모두에서 크랙이 진전되더라도 제 1 관통홀(242)과 제 2 관통홀(244) 사이에서는 크랙이 발생하지 않아 배선 패턴(230)이 단락되는 것을 방지할 수 있다.
제 1 관통홀(242)의 직경(242D)과 제 2 관통홀(244)의 직경(244D)은 서로 동일할 수 있으며, 또한 서로 다를 수 있다.
제 1 관통홀(242)의 직경(242D)과 제 2 관통홀(244)의 직경(244D)의 합은 경계선(260)의 길이의 약 25% 내지 약 50% 사이일 수 있다.
다만, 도면에서는 2개의 관통홀(242, 244)만을 도시하였으나, 그보다 많은 수의 관통홀이 형성될 수 있으며, 이때 관통홀들은 동일한 간격으로 이격될 수 있다. 또한, 패키지 기판(200a)은 도 3 및 도 5에 도시된 보호층(150)을 포함할 수 있다.
도 7b를 참조하면, 관통홀(242, 244)은 제 1 관통홀(242) 및 제 2 관통홀(244)로 구성될 수 있으며, 제 1 관통홀(242)과 제 2 관통홀(244)은 서로 이격되어 형성될 수 있다. 제 1 관통홀(242)의 중심(242M) 및 제 2 관통홀(244)의 중심(244M)은 가상의 원(270) 내부에 위치할 수 있다. 여기서 가상의 원(270)은 경계선(260)의 중심점(261)을 중심으로 하는 원으로서, 가상의 원(270)의 직경(270D)은 경계선(260)의 길이의 약 50%일 수 있다. 즉, 제 1 관통홀의 중심(242M)과 경계선(260)의 중심점(261) 사이의 거리 및 제 2 관통홀(244)의 중심(244M)과 경계선(260)의 중심점(261) 사이의 거리는 경계선(260)의 길이의 약 50% 이내일 수 있다.
일 실시예로서, 제 1 관통홀(242)의 중심(242M)은 가상의 원(270) 내부 중 경계선(260)으로부터 솔더 패드(220)를 향하여 이격된 지점에 위치하고, 제 2 관통홀(244)의 중심(244M)은 가상의 원(270) 내부 중 경계선(260)으로부터 배선 패턴(230)을 향하여 이격된 지점에 위치할 수 있다. 즉, 제 1 관통홀(242)의 중심(242M)과 제 2 관통홀(244)의 중심(244M)은 경계선(260)을 사이에 두고 이격되어 위치할 수 있다. 제 1 관통홀(242)과 제 2 관통홀(244)이 경계선(260)을 사이에 두고 이격되어 배치됨으로써, 제 1 지점(264) 및/또는 제 2 지점(265)에서 시작된 크랙이 관통홀(242, 244)과 만날 수 있는 영역을 증가시킬 수 있다. 따라서 크랙의 진전을 보다 넓은 범위에서 방지할 수 있다.
제 1 관통홀(242)의 직경(242D)과 제 2 관통홀(244)의 직경(244D)은 서로 동일할 수 있으며, 또한 서로 다를 수 있다.
제 1 관통홀(242)의 직경(242D)과 제 2 관통홀(244)의 직경(244D)의 합은 경계선(260)의 길이의 약 25% 내지 약 50% 사이일 수 있다.
다만, 도면에서는 2개의 관통홀(242, 244)만을 도시하였으나, 그보다 많은 수의 관통홀이 형성될 수 있으며, 이때 관통홀들은 동일한 간격으로 이격될 수 있다. 또한, 패키지 기판(200b)은 도 3 및 도 5에 도시된 보호층(150)을 포함할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판(300)의 평면도이다. 도 9는 관통홀 내에서 스트레스가 분산되는 모습을 개략적으로 나타내는 도면이다.
도 8을 참조하면, 패키지 기판(300)은 바디층(310), 및 패턴층(320, 330)을 포함할 수 있다. 패턴층(320, 330)은 배선 패턴(330) 및 솔더 패드(320)를 포함하며, 배선 패턴(330)과 솔더 패드(320)의 경계선에 인접하여 형성되는 관통홀(340)을 가질 수 있다. 관통홀(340)을 패키지 기판(300)의 일면과 평행한 면으로 자른 수평 단면은 타원일 수 있다.
바디층(310), 배선 패턴(330), 및 솔더 패드(320) 각각은 도 1을 참조하여 설명한 바디층(110), 배선 패턴(130), 및 솔더 패드(120) 각각과 동일 또는 유사한 구조를 가질 수 있으며, 이에 대한 설명은 생략하기로 한다.
도 8을 참조하면, 관통홀(340)은 수직으로 교차하는 장축(340L) 및 단축(340S)을 가지는 타원이며, 장축(340L)은 경계선(360)과 실질적으로 수직할 수 있으며, 단축(340S)은 경계선(360)과 실질적으로 평행할 수 있다. 관통홀(340)은 장축(340L)과 단축(340S)이 교차하는 지점에서 관통홀(340)의 중심(340M)을 가진다.
일 실시예로서, 관통홀(340)의 수평 단면은 타원일 수 있으며, 관통홀(340)의 중심(340M)은 가상의 원(370) 내부에 위치할 수 있다. 여기서 가상의 원(370)은 경계선(360)의 중심점(361)을 중심으로 하는 원으로서, 가상의 원(370)의 직경(370D)은 경계선(360)의 길이의 약 50%일 수 있다.
일 실시예로서, 패키지 기판(300)의 일면상에 형성되는 관통홀(340)의 수평 단면은 타원일 수 있으며, 관통홀(340)의 중심(340M)은 가상의 원(370) 내부에 위치할 수 있다. 가상의 원(370)의 직경(370D)은 경계선(360)의 길이의 약 50%일 수 있다. 바꿔 말해서, 관통홀(340)의 중심(340M)과 경계선(360)의 중심점(361)과의 거리는 경계선(360)의 길이의 약 50% 이내일 수 있다.
관통홀(340)의 단축(340S)의 길이(340SD)는 경계선(360)의 길이의 약 25% 내지 약 50% 사이일 수 있다.
도면에서는 관통홀(340)의 중심(340M)이 경계선(360)으로부터 솔더 패드(320)를 향하여 이격된 부분에 위치하는 것으로 도시하였으나, 관통홀(340)의 중심(340M)은 경계선(360) 위에 위치하거나, 경계선(360)으로부터 배선 패턴(330)을 향하여 이격된 부분에 위치할 수 있다.
도 8 및 도 9를 함께 참조하면, 관통홀(340)은 제 1 지점(364) 또는 제 2 지점(365)에서 시작된 크랙(CR)이 진전되는 것을 방지할 수 있다. 관통홀(340)의 일부분에 전달되는 스트레스는 관통홀(340) 내에서 분산되며, 이때 스트레스는 타원 장축(340L)의 끝부분으로 집중되어 분산될 수 있다. 그에 따라 크랙(CR)이 관통홀(340) 내에서 분산되면서 크랙(CR)이 더 이상 진전하지 않거나, 또는 크랙(CR)이 진전하는 방향을 장축(340L)의 길이 방향으로 변경하여 배선 패턴(330)이 단락되는 것을 방지할 수 있다.
도 10a 및 도 10b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판(400a, 400b)의 평면도이다.
도 10a 및 도 10b를 참조하면, 패키지 기판(400a, 400b)은 바디층(410), 및 패턴층(420, 430)을 포함할 수 있다. 패턴층(420, 430)은 배선 패턴(430) 및 솔더 패드(420)를 포함하며, 배선 패턴(430)과 솔더 패드(420)의 경계선에 인접하여 형성되는 관통홀(442, 444)을 가질 수 있다. 관통홀(442, 444)을 패키지 기판(400a, 400b)과 평행한 평면으로 자른 수평 단면은 타원이며, 제 1 관통홀(442) 및 제 2 관통홀(444)로 구성될 수 있다.
바디층(410), 배선 패턴(430), 및 솔더 패드(420) 각각은 도 1을 참조하여 설명한 바디층(110), 배선 패턴(130), 및 솔더 패드(120) 각각과 동일 또는 유사한 구조를 가질 수 있으며, 이에 대한 설명은 생략하기로 한다.
도 10a를 참조하면, 관통홀(442, 444)은 제 1 관통홀(442) 및 제 2 관통홀(444)로 구성될 수 있으며, 제 1 관통홀(442)과 제 2 관통홀(444)은 서로 이격되어 형성될 수 있다. 제 1 관통홀(442)의 중심(442M) 및 제 2 관통홀(444)의 중심(444M)은 가상의 원(470) 내부에 위치할 수 있다. 여기서 가상의 원(470)은 경계선(460)의 중심점(461)을 중심으로 하는 원으로서, 가상의 원(470)의 직경(470D)은 경계선(460)의 길이의 약 50%일 수 있다.
일 실시예로서, 제 1 관통홀(442)의 중심(442M) 및 제 2 관통홀(444)의 중심(444M)은 경계선(460) 위에 위치할 수 있다. 크랙이 경계선(460)의 양 끝, 즉 제 1 지점(464) 및 제 2 지점(465)에서 크랙이 발생하여 진전되는 경우, 제 1 지점(464)에서 진전된 크랙은 제 1 지점(464)에 인접한 제 1 관통홀(442)을 만나면서 스트레스가 분산되며, 이때 스트레스는 제 1 관통홀(442)의 장축의 양 끝부분으로 집중되어 분산될 수 있고, 그에 따라 스트레스가 제 1 관통홀(442) 내에서 분산되면서 크랙이 더 이상 진전하지 않거나 또는 크랙이 진전하는 방향을 바꾸어 줄 수 있다. 마찬가지로 제 2 지점(465)에서 진전된 크랙은 제 2 지점(465)에 인접한 제 2 관통홀(444)을 만나면서 스트레스가 분산되며, 이때 스트레스는 제 1 관통홀(442)의 장축의 양 끝부분으로 집중되어 분산될 수 있고, 그에 따라 스트레스가 제 2 관통홀(444) 내에서 분산되면서 크랙이 더 이상 진전하지 않거나 또는 크랙이 진전하는 방향을 바꾸어 줄 수 있다. 따라서 제 1 지점(464) 및 제 2 지점(465) 모두에서 크랙이 진전되더라도 제 1 관통홀(442)과 제 2 관통홀(444) 사이에서는 크랙이 발생하는 것을 방지하여 배선 패턴(430)이 단락되는 것을 방지할 수 있다.
제 1 관통홀(442)의 단축의 길이(442SD)와 제 2 관통홀(444)의 단축의 길이(444SD)는 서로 동일할 수 있으며, 또한 서로 다를 수 있다.
제 1 관통홀(442)의 단축의 길이(442SD)와 제 2 관통홀(444)의 단축의 길이(444SD)의 합은 경계선(460)의 길이의 약 25% 내지 약 50% 사이일 수 있다.
다만, 도면에서는 2개의 관통홀(442, 444)만을 도시하였으나, 그보다 많은 수의 관통홀이 형성될 수 있으며, 이때 관통홀들은 동일한 간격으로 이격될 수 있다.
도 10b를 참조하면, 관통홀(442, 444)은 제 1 관통홀(442) 및 제 2 관통홀(444)로 구성될 수 있으며, 제 1 관통홀(442)과 제 2 관통홀(444)은 서로 이격되어 형성될 수 있다. 제 1 관통홀(442)의 중심(442M) 및 제 2 관통홀(444)의 중심(444M)은 가상의 원(470) 내부에 위치할 수 있다. 여기서 가상의 원(470)은 경계선(460)의 중심점(461)을 중심으로 하는 원으로서, 가상의 원(470)의 직경(470D)은 경계선(460)의 길이의 약 50%일 수 있다.
일 실시예로서, 제 1 관통홀(442)의 중심(442M)은 가상의 원(470) 내부 중 경계선(460)으로부터 솔더 패드(420)를 향하여 이격된 지점에 위치하고, 제 2 관통홀(444)의 중심(444M)은 가상의 원(470) 내부 중 경계선(460)으로부터 배선 패턴(430)을 향하여 이격된 지점에 위치할 수 있다. 즉, 제 1 관통홀(442)의 중심(442M)과 제 2 관통홀(444)의 중심(444M)은 경계선(460)을 사이에 두고 이격되어 위치할 수 있다. 제 1 관통홀(442)과 제 2 관통홀(444)을 경계선(460)을 사이에 두고 길게 배치하여, 제 1 지점(464) 및/또는 제 2 지점(465)에서 시작된 크랙이 넓은 범위에서 관통홀(442, 444)과 만나도록 할 수 있다.
또한, 크랙은 제 1 관통홀(442) 또는 제 2 관통홀(444) 내부에서 스트레스가 분산되어 더 이상 진전하지 않을 수 있으며, 또한 스트레스가 제 1 관통홀(442)의 장축의 길이 방향 또는 제 2 관통홀(444)의 장축의 길이 방향으로 집중되어 크랙의 방향을 제 1 관통홀(442)의 장축의 길이 방향 또는 제 2 관통홀(444)의 장축의 길이 방향으로 바꾸어 줄 수 있다.
제 1 관통홀(442)의 단축의 길이(442SD)와 제 2 관통홀(444)의 단축의 길이(444SD)는 서로 동일할 수 있으며, 또한 서로 다를 수 있다.
제 1 관통홀(442)의 단축의 길이(442SD)와 제 2 관통홀(444)의 단축의 길이(444SD)의 합은 경계선(460)의 길이의 약 25% 내지 약 50% 사이일 수 있다.
다만, 도면에서는 2개의 관통홀(442, 444)만을 도시하였으나, 그보다 많은 수의 관통홀이 형성될 수 있으며, 이때 관통홀들은 동일한 간격으로 이격될 수 있다.
도 11은 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판(500)의 평면도이다.
도 11을 참조하면, 패키지 기판(500)은 바디층(510), 및 패턴층(520, 530)을 포함할 수 있다. 패턴층(520, 530)은 배선 패턴(530) 및 솔더 패드(520)를 포함하며, 배선 패턴(530)과 솔더 패드(520)의 경계선에 인접하여 형성되는 관통홀(540)을 가질 수 있다.
바디층(510), 솔더 패드(520), 및 관통홀(540) 각각은 도 1을 참조하여 설명한 바디층(110), 솔더 패드(120), 및 관통홀(140) 각각과 동일 또는 유사한 구조를 가질 수 있으며, 이에 대한 설명은 생략한다.
일부 실시예들에서, 배선 패턴(530)은 일정한 폭으로 연장하며, 배선 패턴(530)과 솔더 패드(520)의 경계선(560)의 길이는 배선 패턴의 폭(530W)보다 길 수 있다. 예를 들어, 제 2 지점(564)에서 제 1 외곽선(532)을 향한 수직선의 길이는 경계선(560)의 길이보다 짧을 수 있다.
도 12a 및 도 12b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판(600a, 600b)의 평면도이다.
도 12a 및 도 12b를 참조하면, 패키지 기판(600a, 600b)은 바디층(610), 및 패턴층(620, 630)을 포함할 수 있다. 패턴층(620, 630)은 배선 패턴(630) 및 솔더 패드(620)를 포함하며, 배선 패턴(630)과 솔더 패드(620)의 경계선에 인접하여 형성되는 관통홀(640)을 가질 수 있다.
바디층(610), 솔더 패드(620), 및 관통홀(640) 각각은 도 1을 참조하여 설명한 바디층(110), 솔더 패드(120), 및 관통홀(140) 각각과 동일 또는 유사한 구조를 가질 수 있으며, 이에 대한 설명은 생략한다.
도 12a를 참조하면, 일부 실시예들에서, 경계선(660)과 인접한 영역에서 배선 패턴(630)의 폭은 경계선(660)에 가까워질수록 증가할 수 있다. 즉, 배선 패턴(630)은 실질적으로 동일한 폭으로 연장하다가, 솔더 패드(620)와 인접한 영역에서는 경계선(660)에 가까워질수록 폭이 증가할 수 있다.
배선 패턴(630)의 폭을 솔더 패드(620)와 접합하는 부분에서 증가시킴으로써, 제 1 지점(664) 또는 제 2 지점(665)에서 시작된 크랙이 배선 패턴(630)을 단락시키는데 걸리는 시간을 지연시킬 수 있으며, 또한 관통홀(640)이 형성될 수 있는 영역을 보다 넓게 확보할 수 있어 설계의 자유도를 향상시킬 수 있다. 나아가, 미세한 선폭으로 배선 패턴(630)을 연장하면서도, 관통홀(640)의 직경(640D)을 보다 크게 형성할 수 있어, 스트레스가 분산되는 범위가 증가하여 효율적으로 크랙의 진전을 방지할 수 있다.
도 12b를 참조하면, 일부 실시예들에서, 경계선(660)과 인접한 영역에서의 배선 패턴(630)의 폭은, 이외의 영역에서의 폭보다 길 수 있다. 즉, 배선 패턴(630)은 제 1 폭(630W1)으로 연장하나, 솔더 패드(620)와 인접한 영역에서는 제 1 폭(630W1)보다 긴 제 2 폭(630W2)을 가질 수 있으며, 제 1 폭(630W1) 및 제 2 폭(630W2) 각각은 실질적으로 일정한 길이를 가질 수 있다.
배선 패턴(630)은 솔더 패드(620)와 접합하는 부분에서 제 1 폭(630W1)보다 큰 제 2 폭(630W2)을 가짐으로써, 경계선(660)의 양 끝 부분에서 시작되는 크랙이 전파되는 시간을 지연시킬 수 있다. 또한 관통홀(640)이 형성될 수 있는 영역을 보다 넓게 확보할 수 있어 설계의 자유도를 향상시킬 수 있다. 나아가, 미세한 선폭으로 배선 패턴(630)을 연장하면서도, 관통홀(640)의 직경(640D)을 보다 크게 형성할 수 있어, 스트레스가 분산되는 범위가 증가하여 효율적으로 크랙의 진전을 방지할 수 있다.
도 13은 본 발명의 기술적 사상에 의한 일 실시예에 따른 패키지 기판(700)의 평면도이다.
도 13를 참조하면, 패키지 기판(700)은 바디층(710), 및 패턴층(720, 730)을 포함할 수 있다. 패턴층(720, 730)은 배선 패턴(730) 및 솔더 패드(720)를 포함하며, 배선 패턴(730)과 솔더 패드(720)의 경계선에 인접하여 형성되는 관통홀(740)을 가질 수 있다.
바디층(710), 배선 패턴(730), 및 관통홀(740) 각각은 도 1을 참조하여 설명한 바디층(110), 배선 패턴(130), 및 관통홀(140) 각각과 동일 또는 유사한 구조를 가질 수 있으며, 이에 대한 설명은 생략한다.
일 실시예로서, 솔더 패드(720)는 솔더 패드(720)의 가장자리에서 곡률이 변하는 원호를 포함할 수 있다. 예를 들어, 제 1 지점(764)에서 시작되는 원호는 제 1 지점(764)에 인접하는 제 1 오목부(722a)와, 제 1 오목부(722a)에 인접하는 제 1 볼록부(724a)를 포함할 수 있다. 또한 제 2 지점(765)에서 시작되는 원호는 제 2 지점(765)에 인접하는 제 2 오목부(722b)와, 제 2 오목부(722b)에 인접하는 제 2 볼록부(724b)를 포함할 수 있다.
여기서 각 부분들이 인접한다는 의미는 인접하는 두 부분이 직접 연결되어 있음은 물론, 인접하는 두 부분 사이에 다른 부분을 개재하여 연속되는 것도 포함하는 것으로 정의한다. 또한, 여기서 원호의 어느 부분이 오목하다는 것은, 그 부분의 임의의 두 점을 직선으로 이었을 때 그 직선이 솔더 패드(720) 밖에 존재하면 오목한 것으로 정의한다. 반대로, 여기서 원호의 어느 부분이 볼록하다는 것은, 그 부분 내의 임의의 두 점을 직선으로 이었을 때 그 직선이 솔더 패드(720) 내부에 존재하면 볼록한 것으로 정의한다.
솔더 패드(720)는 배선 패턴(730)과 솔더 패드(720)가 접합하는 부분에 오목한 부분을 포함하여, 응력이 어느 한 지점에 과도하게 집중되는 것을 방지할 수 있다.
도 14은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지(1000)의 단면도이다.
도 14을 참조하면, 반도체 패키지(1000)는 패키지 기판(1100), 패키지 기판(100)의 일면에 실장되는 반도체 칩(1200), 접속 부재(1300), 및 몰딩 부재(1400)를 포함할 수 있다. 패키지 기판(1100)은 도 1 내지 도 13을 통하여 설명된 패키지 기판(100, 100a, 100b, 200a, 200b, 300, 400a, 400b, 500, 600a, 600b, 700)을 포함할 수 있다.
반도체 칩(1200)은 패키지 기판(1100)의 일면에 실장될 수 있으며, 패키지 기판(1100)과 반도체 칩(1200) 사이에 배치된 접속 부재에 의해 전기적으로 연결될 수 있다. 일부 실시예들에서, 반도체 칩(1200)은 메모리 소자, 로직 소자(예를 들면, 마이크로 프로세서, 아날로그 소자, 디지털 시그널 프로세서(digital signal processor)), 또는 시스템-온-칩(System On Chip) 등 다양한 기능을 수행하는 반도체 칩일 수 있다. 상기 메모리 소자는 예컨대, 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 또는 알램(RRAM) 등을 포함할 수 있다.
또한 반도체 칩(1200)은 적어도 두 개 이상의 반도체 칩들이 적층된 구조를 갖는 멀티-칩(multi-chip)일 수도 있다. 예를 들어, 적어도 두 개 이상의 반도체 칩들이 모두 동일한 종류의 메모리 소자일 수도 있고, 두 개 이상의 반도체 칩 중 하나는 메모리 소자이고, 다른 하나는 마이크로 컨트롤러(Micro-controller) 소자일 수 있다.
접속 부재(1300)는 솔더 패드(1110) 상에 형성되어, 반도체 칩(1200)과 패키지 기판(1100)을 전기적으로 연결하는 기능을 수행할 수 있다. 접속 부재(1300)는 도전성 재질, 구리(Cu), 알루미늄(Al), 솔더(solder), 은(Ag), 주석(Sn), 금(Au) 등으로 형성될 수 있다. 예를 들어 접속 부재(1300)는 솔더 볼(solder ball), 솔더 범프(solder bump), 또는 와이어 본딩 장치에 의해 형성되는 와이어일 수 있다.
반도체 패키지(1000)는 패키지 기판(1100)의 일면에 형성되는 패턴층은 솔더 패드(1110)와 인접한 영역에서 패턴층을 수직으로 관통하는 관통홀을 포함하므로, 외부에서 가해지는 충격으로 패턴층이 단락되는 문제를 줄일 수 있다.
몰딩 부재(1400)는 패키지 기판(1100) 상에서 반도체 칩을 감싸도록 형성될 수 있다. 몰딩 부재(1400)는 에폭시계(epoxy-group) 성형수지 또는 폴리 이미드계(polyimide-group) 성형수지 등을 포함할 수 있다.
에폭시계 성형수지는 예를 들면 다방향족 에폭시 수지(Polycyclic Aromatic Epoxy Resin), 비스페놀계 에폭시 수지(Bisphenol-group Epoxy Resin), 나프탈렌계 에폭시 수지(Naphthalene-group Epoxy Resin), 올소크레졸 노블락계 에폭시 수지(o-Cresol Novolac Epoxy Resin), 디사이클로펜타디엔 에폭시 수지(Dicyeclopentadiene Epoxy Resin), 바이페닐계 에폭시 수지(Biphenyl-group Epoxy Resin) 또는 페놀 노블락계 에폭시 수지(Phenol Novolac Epoxy Resin) 등일 수 있다. 다른 일부 실시예에서, 상기 몰딩 수지는 착색제인 카본 블랙(carbon black)을 더 포함할 수 있다. 한편, 상기 몰딩 수지는 착색제로서 카본 블랙(carbon black) 외에도 경화제, 경화촉진제, 충진재, 난연제 등을 더 포함할 수도 있다.
도 15은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지(2000)의 단면도이다.
도 15를 참조하면, 반도체 패키지(2000)는 패키지 기판(2100), 패키지 기판(2100)의 상면에 형성된 제 1 반도체 칩(2200), 제 2 반도체 칩(2300), 및 몰딩 부재(2400) 등을 포함할 수 있다. 패키지 기판(2100)은 도 1 내지 도 13을 통하여 설명된 패키지 기판(100, 100a, 100b, 200a, 200b, 300, 400a, 400b, 500, 600a, 600b, 700)을 포함할 수 있다.
제 1 반도체 칩(2200)은 TSV(2230, Through Silicon Via)를 포함하며, TSV(2230)는 제 1 반도체 칩(2200)의 상부면에 도전성 물질로 형성된 상부 패드(2220)과 전기적으로 연결될 수 있다. 도면에는 도시되지 않았으나 제 1 반도체 칩(2200)의 하면 상에 도전성 물질로 형성된 하부 패드는 TSV(2230)와 접속 부재(2500)를 전기적으로 연결할 수 있다.
반도체 칩들(2200, 2300)은 메모리 소자 또는 로직 소자로 기능할 수 있으며, 메모리 소자는 예컨대, 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM)을 포함할 수 있다. 반도체 칩들(2200, 2300)은 모두 동일한 메모리 소자일 수도 있으며, 어느 하나는 메모리 소자이고 다른 하나는 로직 소자일 수 있다.
본 실시예에서는 2개의 반도체 칩들(2200, 2300)이 적층된 구조를 가지나 이에 한정되지 않고, 복수의 반도체 칩이 추가적으로 적층될 수 있다.
접속 부재(2500)는 솔더 패드(2110) 상에 형성되어, 패키지 기판(2100)과 제 1 반도체 칩(2200)을 전기적으로 연결하는 기능을 수행하고, 또한 상부 패드(2220) 상에 형성되어 제 1 반도체 칩(2200)과 제 2 반도체 칩(2300)을 전기적으로 연결하는 기능을 수행할 수 있다. 접속 부재(2500)는 도전성 재질, 구리(Cu), 알루미늄(Al), 솔더(solder), 은(Ag), 주석(Sn), 금(Au) 등으로 형성될 수 있다.
반도체 패키지(2000)는 패키지 기판(2100)의 일면에 형성되는 패턴층은 솔더 패드(2110)와 인접한 영역에서 패턴층을 수직으로 관통하는 관통홀을 포함하므로, 외부에서 가해지는 충격으로 패턴층이 단락되는 문제를 줄일 수 있다.
제 1 갭필 부재(2210) 및 제 2 갭필 부재(2310)는 패키지 기판(2100) 및 반도체 칩들(2200, 2300) 사이의 공간을 채워, 패키지 기판(2100) 및 반도체 칩들(2200, 2300)의 결속력을 강화할 수 있으며, 제 1 갭필 부재(2210) 및 제 2 갭필 부재(2310)는 예를 들어 몰딩 수지로 만들어질 수 있다.
몰딩 부재(2400)는 패키지 기판(2100)의 상부면 및 반도체 칩들(2200, 2300)을 둘러싸면서 형성될 수 있으며, 반도체 칩들(2200, 2300)을 보호할 수 있다. 몰딩 부재(2400)는 예를 들어 실리콘 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다.
도 16은 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 개략적인 블록도이다.
도 16을 참조하면, 메모리 시스템(3000)은 반도체 저장 장치일 수 있다. 예를 들면, 메모리 카드, 또는 SSD(Solid State Drive)일 수 있다. 메모리 시스템(3000)은 하우징(3100) 내에 제어기(3200)와 메모리(3300)를 포함할 수 있다. 제어기(3200)와 메모리(3300)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(3200)의 명령(command)에 따라, 메모리(3300)와 제어기(3200)는 데이터(data)를 주고 받을 수 있다. 이에 따라, 메모리 시스템(3000)은 메모리(3300)에 데이터를 저장하거나, 또는 메모리(3300)로부터 데이터를 외부로 출력할 수 있다. 메모리(3300) 및/또는 제어기(3200)는 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지를 포함할 수 있다.
도 17은 본 발명의 기술적 사상의 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 일 예를 보여주는 블럭도이다.
도 17을 참조하면, 전자 시스템(4000)은 제어기(4200), 기억 장치(4300) 및 입출력 장치(4400)를 포함할 수 있다. 제어기(4200), 기억 장치(4300), 및 입출력 장치(4400)는 버스(4100, bus)를 통하여 결합될 수 있다. 버스(4100)는 데이터들이 이동하는 통로라 할 수 있다. 예를 들면, 제어기(4200)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 로직 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입출력 장치(4400)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(4300)는 데이터를 저장하는 장치이다. 기억 장치(4300)는 데이터 및/또는 제어기(4200)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(4300)는 휘발성 메모리 소자 및/또는 비휘발성 메모리 소자를 포함할 수 있다. 기억 장치(4300)는 플래시 메모리로 형성될 수 있다. 플래시 메모리는 솔리드 스테이트 드라이브(SSD)로 구성될 수 있다. 이 경우 전자 시스템(4000)은 대용량의 데이터를 기억 장치(4300)에 안정적으로 저장할 수 있다. 제어기(4200) 및 기억 장치(4300)는 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지를 포함할 수 있다. 전자 시스템(4000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(4500)를 더 포함할 수 있다. 인터페이스(4500)는 유무선 형태일 수 있다. 예를 들면, 인터페이스(4500)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 패키지 기판 110: 바디층
120: 솔더 패드 130: 배선 패턴
132: 제 1 외곽선 134: 제 2 외곽선
140: 관통홀 140M: 관통홀의 중심
140D: 관통홀의 직경 150: 보호층
160: 경계선 161: 경계선의 중심점
164: 제 1 지점 165: 제 2 지점
170: 가상의 원 170D: 가상의 원의 직경

Claims (10)

  1. 바디층; 및
    상기 바디층의 일면 상에 형성되는 도전성의 패턴층;을 포함하고,
    상기 패턴층은,
    배선 패턴;
    상기 배선 패턴의 일단에 연결되는 솔더 패드; 및
    상기 배선 패턴과 상기 솔더 패드의 경계선 상에 배치되어 상기 배선 패턴 및 상기 솔더 패드를 수직으로 관통하는 복수의 관통홀;
    을 포함하는 것을 특징으로 하는 패키지 기판.
  2. 제 1 항에 있어서,
    상기 복수의 관통홀 중 적어도 하나의 관통홀의 중심과 상기 경계선의 중심점 사이의 거리는 상기 경계선의 길이의 약 50% 이내인 것을 특징으로 하는 패키지 기판.
  3. 제 2 항에 있어서,
    상기 복수의 관통홀 각각의 수평 단면은 원인 것을 특징으로 하는 패키지 기판.
  4. 제 2 항에 있어서,
    상기 복수의 관통홀 각각의 수평 단면은 단축 및 장축을 가지는 타원이며,
    상기 장축은 상기 경계선에 수직한 것을 특징으로 하는 패키지 기판.
  5. 제 1 항에 있어서,
    상기 복수의 관통홀은 서로 이격되는 제 1 관통홀 및 제 2 관통홀을 포함하는 것을 특징으로 하는 패키지 기판.
  6. 제 5 항에 있어서,
    상기 제 1 관통홀의 중심 및 상기 제 2 관통홀의 중심은 상기 경계선 위에 위치하는 것을 특징으로 하는 패키지 기판.
  7. 제 5 항에 있어서,
    상기 제 1 관통홀의 중심과 상기 제 2 관통홀의 중심은 상기 경계선을 사이에 두고 이격되어 위치하는 것을 특징으로 하는 패키지 기판.
  8. 제 1 항에 있어서,
    상기 배선 패턴은 일정한 폭으로 연장하다가, 상기 경계선에 인접한 영역에서는 상기 경계선에 가까울수록 폭이 증가하는 것을 특징으로 하는 패키지 기판.
  9. 제 1 항에 있어서,
    상기 바디층의 상면의 적어도 일부분 및 패턴층의 적어도 일부분을 덮고, 상기 복수의 관통홀을 채우는 보호층을 더 포함하는 것을 특징으로 하는 패키지 기판.
  10. 일면에 형성된 패턴층을 포함하는 패키지 기판;
    상기 패키지 기판에 실장되는 반도체 칩; 및
    상기 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 접속 부재를 포함하되,
    상기 패턴층은,
    배선 패턴;
    상기 배선 패턴의 일단에 연결되고 상기 접속 부재에 연결된 솔더 패드;
    상기 배선 패턴과 상기 솔더 패드의 경계선 상에 배치되어 상기 배선 패턴 및 상기 솔더 패드를 수직으로 관통하는 복수의 관통홀;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
KR1020150085146A 2015-06-16 2015-06-16 패키지 기판 및 이를 포함하는 반도체 패키지 KR102414185B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150085146A KR102414185B1 (ko) 2015-06-16 2015-06-16 패키지 기판 및 이를 포함하는 반도체 패키지
US15/155,008 US9761519B2 (en) 2015-06-16 2016-05-14 Package substrate and semiconductor package including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150085146A KR102414185B1 (ko) 2015-06-16 2015-06-16 패키지 기판 및 이를 포함하는 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20160148303A KR20160148303A (ko) 2016-12-26
KR102414185B1 true KR102414185B1 (ko) 2022-06-28

Family

ID=57588474

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150085146A KR102414185B1 (ko) 2015-06-16 2015-06-16 패키지 기판 및 이를 포함하는 반도체 패키지

Country Status (2)

Country Link
US (1) US9761519B2 (ko)
KR (1) KR102414185B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10748842B2 (en) * 2018-03-20 2020-08-18 Intel Corporation Package substrates with magnetic build-up layers
TWI681527B (zh) * 2019-03-21 2020-01-01 創意電子股份有限公司 線路結構及晶片封裝件

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354680A (ja) 1998-06-11 1999-12-24 Sony Corp プリント配線基板とこれを用いた半導体パッケージ
JP2001196534A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置および半導体モジュール
JP2001320155A (ja) 2000-05-11 2001-11-16 Mitsubishi Electric Corp プリント配線板のランド構造
US6987323B2 (en) * 2002-02-05 2006-01-17 Oki Electric Industry Co., Ltd. Chip-size semiconductor package
JP3856130B2 (ja) * 2002-10-11 2006-12-13 セイコーエプソン株式会社 半導体装置
KR100694383B1 (ko) 2003-09-17 2007-03-12 엘에스전선 주식회사 표면 실장형 서미스터
US7294929B2 (en) 2003-12-30 2007-11-13 Texas Instruments Incorporated Solder ball pad structure
KR20060077478A (ko) 2004-12-30 2006-07-05 주식회사 하이닉스반도체 솔더 볼 패키지
KR100621438B1 (ko) 2005-08-31 2006-09-08 삼성전자주식회사 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
JP5393986B2 (ja) * 2008-01-31 2014-01-22 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の配線基板、半導体装置、電子装置及びマザーボード
KR101519062B1 (ko) * 2008-03-31 2015-05-11 페어차일드코리아반도체 주식회사 반도체 소자 패키지
TWI405314B (zh) * 2008-05-16 2013-08-11 矽品精密工業股份有限公司 具有無墊式導電跡線之封裝用基板
KR20100079389A (ko) 2008-12-31 2010-07-08 삼성전자주식회사 베리어 패턴을 구비하는 볼 랜드 구조
KR20110092553A (ko) * 2010-02-09 2011-08-18 삼성전자주식회사 자기조립된 절연 박막을 포함하는 반도체 패키지 모듈 및 그 제조 방법
JP5290215B2 (ja) 2010-02-15 2013-09-18 ルネサスエレクトロニクス株式会社 半導体装置、半導体パッケージ、インタポーザ、及びインタポーザの製造方法
KR101918608B1 (ko) * 2012-02-28 2018-11-14 삼성전자 주식회사 반도체 패키지
JP2013258347A (ja) 2012-06-14 2013-12-26 Renesas Electronics Corp 半導体装置
US9379355B1 (en) * 2014-12-15 2016-06-28 Lg Display Co., Ltd. Flexible display device having support layer with rounded edge

Also Published As

Publication number Publication date
US20160372412A1 (en) 2016-12-22
US9761519B2 (en) 2017-09-12
KR20160148303A (ko) 2016-12-26

Similar Documents

Publication Publication Date Title
KR101829392B1 (ko) 반도체 패키지 및 그 제조 방법
KR102107038B1 (ko) 칩 내장형 인쇄회로기판과 그를 이용한 반도체 패키지 및 칩 내장형 인쇄회로기판의 제조방법
US20150156880A1 (en) Printed wiring board and method for manufacturing printed wiring board
JP2012109572A (ja) 半導体パッケージ、半導体モジュール、電子装置、及び半導体パッケージの製造方法
TWI543676B (zh) 印刷電路板及其製造方法
US9198286B2 (en) Circuit board and electronic assembly
KR102469199B1 (ko) 인쇄회로기판 및 이를 구비한 전자소자 패키지
KR20200055415A (ko) 인쇄회로기판 및 이를 포함하는 패키지 구조물
KR20150035251A (ko) 외부접속단자부와 외부접속단자부를 갖는 반도체 패키지 및 그들의 제조방법
KR102414185B1 (ko) 패키지 기판 및 이를 포함하는 반도체 패키지
US9265147B2 (en) Multi-layer wiring board
US20080291652A1 (en) Semiconductor package and method of forming the same, printed circuit board, and electronic device
US9627224B2 (en) Semiconductor device with sloped sidewall and related methods
EP3182449A1 (en) Semiconductor package
US20240107668A1 (en) Semiconductor package
JP2018186262A (ja) プリント回路基板
US8828795B2 (en) Method of fabricating semiconductor package having substrate with solder ball connections
KR20230021475A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR102374209B1 (ko) 인쇄회로기판
KR20230128676A (ko) 반도체 패키지
KR20230071537A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230149984A (ko) 반도체 패키지
KR101261485B1 (ko) 반도체 장치 및 이의 제조 방법
KR20220148007A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230078352A (ko) 기준 마크를 포함하는 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant