KR20230128676A

KR20230128676A - 반도체 패키지

Info

Publication number: KR20230128676A
Application number: KR1020220025824A
Authority: KR
Inventors: 명세호
Original assignee: 엘지이노텍 주식회사
Priority date: 2022-02-28
Filing date: 2022-02-28
Publication date: 2023-09-05

Abstract

실시 예에 따른 반도체 패키지는, 제1 절연층; 상기 제1 절연층 상에 배치된 제1 전극층; 상기 제1 전극층 상에 배치되고, 상기 제1 전극층과 수직으로 중첩된 홈을 포함하는 제2 절연층; 상기 제2 절연층의 상기 홈에 배치되고, 상기 제1 전극층과 마주보는 단자를 포함하는 칩; 및 상기 칩의 단자와 상기 제1 전극층 사이에 배치되고 도전성 물질을 포함하는 접착층을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}

실시 예는 반도체 패키지에 관한 것이다.

전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 패키지 또는 회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.

즉, 반도체 패키지는 반도체 칩을 실장하기 위한 회로 기판을 포함한다. 그리고, 상기 반도체 패키지에 적용되는 회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 엠에스에이피(MSAP; modified semi-additive process) 등이 제안되었다.

이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박 회로를 절연층 상에 형성하지 않고, 절연층 내에 매립하는 방식으로 제조된다. 이에 따라, ETS 공법을 사용하는 경우, 에칭으로 인한 회로 손실이 발생하지 않는다. 이에 의해, 회로 패턴의 피치를 미세화하는데 유리하다.

그러나 이와 같은 ETS 공법으로 제조된 회로 기판의 경우, 최외곽에 배치된 회로 패턴이 미세 패턴으로 형성된다. 이에 따라, 상기 ETS 공법으로 제조된 회로 기판의 미세 패턴 상에 소자를 실장하는 경우, 상기 실장된 소자는 회로 기판의 내측이 아닌 외측으로 돌출된 구조를 가진다.

이에 의해, 종래의 ETS 구조를 가지는 회로 기판을 포함하는 반도체 패키지는 상기 실장되는 소자의 두께만큼 전체 두께가 증가하는 문제점이 있다.

실시 예에서는 새로운 구조의 반도체 패키지를 제공하도록 한다.

또한, 실시 예에서는 절연층 내에 소자가 매립된 구조를 가지는 반도체 패키지를 제공하도록 한다.

또한, 실시 예에서는 ETS 공법으로 제조된 미세 패턴과 소자가 직접 연결되는 구조를 가진 반도체 패키지를 제공하도록 한다.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

또한, 상기 도전성 물질은 상기 접착층 내에 분산 배치된 복수의 도전 부재를 포함하고, 상기 복수의 도전 부재 중 적어도 하나는, 상기 제1 전극층과 상기 칩의 단자 사이에 배치된다.

또한, 상기 복수의 도전 부재는, 상기 칩의 단자와 수직으로 중첩된 제1 도전 부재; 및 상기 칩의 단자와 수직으로 중첩되지 않는 제2 도전 부재를 포함하고, 상기 제1 도전 부재의 형상은 상기 제2 도전 부재의 형상과 다르다.

또한, 상기 복수의 도전 부재는, 솔더, 금(Au), 은(Au), 구리(Au) 및 알루미늄(Al) 중 적어도 하나를 포함한다.

또한, 상기 제1 전극층은 복수의 제1 전극 패턴 부재를 포함하고, 상기 도전 부재의 수평 방향으로의 폭은 상기 복수의 제1 전극 패턴 부재들 사이의 간격보다 작다.

또한, 상기 복수의 제1 전극 패턴 부재들 중 서로 가장 인접한 제1 전극 패턴 부재 사이의 간격은 2㎛ 내지 10㎛ 사이의 범위를 만족한다.

또한, 상기 제1 전극 패턴 부재의 선폭은 2㎛ 내지 10㎛ 사이의 범위를 만족한다.

또한, 상기 제1 도전 부재의 수평 방향으로의 폭은, 상기 제1 전극 패턴 부재의 상면과 상기 칩의 단자의 하면 사이의 수직 거리보다 크다.

또한, 상기 제2 도전 부재의 수평 방향으로의 폭은 상기 제2 도전 부재의 수직 방향으로의 폭과 동일하거나 작다.

또한, 상기 복수의 제1 전극 패턴 부재들의 측면은 상기 접착층으로 덮인다.

또한, 상기 복수의 제1 전극 패턴 부재들의 측면은 상기 제2 절연층과 접촉하지 않으며, 상기 제1 전극층은, 측면의 적어도 일부가 상기 제2 절연층과 접촉하는 제2 전극 패턴 부재를 더 포함한다.

또한, 상기 반도체 패키지는 상기 제2 절연층의 상면 위로 돌출된 제2 전극층을 더 포함하고, 상기 제1 전극층은, 상기 반도체 패키지의 두께 방향으로의 전극층 중 최상측 또는 최하측에 배치된 전극층이다.

또한, 상기 제1 절연층은 솔더 레지스트를 포함한다.

또한, 상기 제1 절연층의 상면은, 상기 홈과 수직으로 중첩되고, 상기 접착층 및 상기 제1 전극 패턴 부재와 접촉하는 제1 영역과, 상기 홈과 수직으로 중첩되지 않고, 상기 제2 절연층 또는 상기 제1 전극층과 접촉하는 제2 영역을 포함한다.

또한, 상기 제2 절연층의 하면, 상기 접착층의 하면 및 상기 제1 전극 패턴 부재의 하면은 동일 평면상에 위치한다.

또한, 상기 반도체 패키지는 상기 제1 전극 패턴 부재의 상면에 배치되고, 상기 도전 부재와 접촉하는 금속층을 더 포함한다.

실시 예의 반도체 패키지는 기판 내에 칩이 배치된 구조를 가진다. 바람직하게, 반도체 패키지는 ETS 공법으로 제조된다. 이에 따라, 반도체 패키지는 미세 패턴이면서, 최외곽에 배치된 제1 전극층을 포함한다. 그리고, 실시 예에서는 상기 제1 전극층 상에 도전성 물질을 포함하는 접착층을 이용하여 칩을 실장하도록 한다.

이에 의해, 실시 예에서는 기판 내에 칩이 배치된 구조를 가짐에 따라 반도체 패키지의 두께를 줄일 수 있다. 또한, 실시 예에서는 미세 패턴의 제1 전극층 상에 직접적으로 칩을 실장할 수 있으며, 이에 따라 반도체 패키지의 회로 집적도를 향상시킬 수 있다. 이를 통해 실시 예에서는 칩과 연결되는 전극 패턴의 배선 길이를 줄일 수 있다. 또한, 실시 예에서는 상기 전극 패턴의 배선 길이를 줄임에 따라, 상기 배선 길이에 영향을 받는 신호 전송 손실을 최소화할 수 있다.

한편, 실시 예에서의 접착층 내에 배치된 도전성 물질은 도전성 입자를 포함한다. 이때, 상기 도전성 입자는 상기 제1 전극층 중 미세 트레이스인 제1 전극 패턴 상에 배치된다. 그리고 상기 도전성 입자의 폭은 복수의 제1 전극 패턴 사이의 간격보다 작도록 하면서, 상기 제1 전극 패턴과 칩의 단자 사이의 수직 거리보다 크도록 한다. 이를 통해, 실시 예에서는 상기 도전성 입자에 의해 복수의 제1 전극 패턴 사이가 서로 전기적으로 연결되는 회로 쇼트 문제를 해결할 수 있다. 나아가, 실시 예에서는 상기 제1 전극 패턴과 칩의 단자 사이의 연결성을 향상시킬 수 있고, 이에 따라 반도체 패키지의 전기적 신뢰성을 향상시킬 수 있다.

한편, 실시 예의 상기 도전성 입자는 수평 방향으로의 폭과 수직 방향으로의 폭이 서로 다를 수 있다. 바람직하게, 상기 도전성 입자는 수평 방향으로의 폭은 수직 방향으로의 폭보다 작을 수 있다. 이에 따라, 실시 예에서는 상기 회로 쇼트 문제의 해결성 및 제1 전극 패턴과 칩의 단자 사이의 연결성을 더욱 향상시킬 수 있다. 이에 따라, 실시 예에서는 반도체 패키지의 제품 신뢰성을 더욱 향상시킬 수 있다.

도 1은 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 2는 제1 실시 예에 따른 도 1의 일부 영역의 확대도이다.
도 3은 제2 실시 예에 따른 도 1의 일부 영역의 확대도이다.
도 4 내지 도 17은 도 1에 도시된 반도체 패키지의 제조 방법을 공정순으로 나타낸 도면이다.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.

-전자 디바이스-

실시 예의 설명에 앞서, 실시 예의 회로 기판에 칩이 실장된 구조를 가지는 반도체 패키지는 전자 디바이스에 적용될 수 있다.

이때, 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지는 적어도 하나의 칩을 포함할 수 있다.

크게, 상기 반도체 패키지는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.

그리고 실시 예에서는 상기 전자 디바이스의 메인 보드와 연결되는 반도체 패키지의 두께를 감소하면서, 하나의 기판에 적어도 1개의 칩이 실장된 반도체 패키지를 제공한다.

이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.

이하에서는 실시 예에 따른 반도체 패키지에 대해 설명하기로 한다.

-반도체 패키지-

도 1은 실시 예에 따른 반도체 패키지를 나타낸 도면이고, 도 2는 제1 실시 예에 따른 도 1의 일부 영역의 확대도이고, 도 3은 제2 실시 예에 따른 도 1의 일부 영역의 확대도이다.

이하에서는 도 1 내지 도 3을 참조하여 실시 예에 따른 반도체 패키지에 대해 구체적으로 설명하기로 한다.

실시 예의 반도체 패키지는 적어도 1개의 칩이 실장된 구조를 가질 수 있다. 예를 들어, 실시 예의 반도체 패지는 적어도 1개의 칩이 회로 기판 내에 임베디드된 구조를 가질 수 있다.

실시 예의 반도체 패키지는 임베디드된 1개의 칩을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 실시 예의 반도체 패키지는 임베디드된 적어도 2개 이상의 칩을 포함할 수 있다.

상기 칩은 프로세서 칩일 수 있으나, 이에 한정되지는 않는다.

예를 들어, 상기 칩은 수동 칩일 수 있고, 이와 다르게 능동 칩일 수 있다. 바람직하게, 상기 칩은 능동 칩일 수 있다.

구체적으로, 상기 반도체 패키지 내에는 칩과 같은 전자 부품이 실장될 수 있다. 그리고 상기 칩은 능동 칩 및 수동 칩 중 어느 하나일 수 있다. 상기 능동 칩은 신호 특성 중 비선형 부분을 적극적으로 이용한 칩이다. 그리고 수동 칩은 선형 및 비선형 신호 특성이 모두 존재하여도 비선형 신호 특성은 이용하지 않는 칩을 의미한다. 예를 들어, 능동 칩에는 트랜지스터, IC 반도체칩 등이 포함될 수 있으며, 상기 수동 칩에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 칩은 상기 능동 칩인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행할 수 있다. 또한, 상기 칩은 와이파이(wi-fi)나 5G 통신 등에 이용 가능한 무선 통신 칩일 수 있다.

실시 예의 반도체 패키지는 회로 기판을 포함한다. 상기 회로 기판은 적어도 하나의 절연층을 포함한다. 그리고 회로 기판은 상기 적어도 하나의 절연층의 표면에 배치된 전극층을 포함할 수 있다. 상기 전극층은 회로 패턴층이라고도 할 수 있다.

한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있다.

실시 예의, 반도체 패키지는 절연층(110)을 포함한다. 이때, 상기 절연층(110)은 1층 구조를 가질 수 있으나, 이에 한정되지 않는다. 예를 들어, 상기 절연층(110)은 적어도 2층 이상의 다층 구조를 가질 수 있다. 구체적으로, 도 1에서의 반도체 패키지는 1층의 절연층(110)을 포함하는 것으로 도시하였으나, 이에 한정되지는 않는다. 상기 반도체 패키지는 2층 이상의 다층의 절연층 및 상기 다층의 절연층의 표면에 각각 배치된 전극층을 포함할 수도 있을 것이다.

상기 절연층(110)은 프리프레그(PPG, prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 또한, 상기 절연층(110)을 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다. 다만, 이에 한정되지 않으며, 프리프레그를 포함하지 않는 코어리스 (Coreless) 절연물질일 수 있다.

상기 절연층(110)은 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 절연층(110)의 수지는 나프탈렌(naphthalene)기를 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.

한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.

다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(110)은 다른 절연물질을 포함할 수 있을 것이다.

예를 들어, 절연층(110)은 리지드(rigid)할 수 있고, 이와 다르게 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다. 예를 들어, 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다. 예를 들어, 상기 절연층(110)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(110)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.

상기 절연층(110)은 80㎛ 내지 200㎛의 범위의 두께를 가질 수 있다. 바람직하게, 절연층(110)은 85㎛ 내지 180㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 절연층(110)은 90㎛ 내지 150㎛의 범위의 두께를 가질 수 있다. 상기 절연층(110)의 두께가 80㎛ 미만이면, 상기 절연층(110) 내에 칩(200)을 실장하는 공정에서 절연층(110)에 크랙이나 휨 등의 신뢰성 문제가 발생할 수 있다. 상기 절연층(110)의 두께가 200㎛를 초과하면, 반도체 패키지의 전체적인 두께가 증가할 수 있고, 이에 대응하게 전극층이나 관통 전극의 두께도 증가하고, 이에 따른 전극 패턴을 통해 전달되는 신호의 손실이 증가할 수 있다. 이때, 이하에서 설명되는 상기 전극층을 구성하는 '전극 패턴'은 '전극 패턴 부재'라고도 할 수 있다. 그리고, '전극 패턴' 및/또는 '전극 패턴 부재'는 전극층을 구성하는 각 전극을 모두 지칭하는 것은 아닐 수 있다.

이때, 절연층(110)의 두께는, 서로 다른 층에 배치된 회로패턴들 사이의 두께 방향으로의 거리에 대응할 수 있다. 예를 들어, 절연층(110)의 두께는 제1 전극층(120)과 제2 전극층(130) 사이의 수직 거리를 의미할 수 있다.

상기 절연층(110)의 표면에는 전극층이 배치된다.

예를 들어, 상기 절연층(110)의 하면에는 제1 전극층(120)이 배치된다. 또한, 상기 절연층(110)의 상면에는 제2 전극층(130)이 배치된다.

이때, 상기 절연층(110)이 다층 구조를 가지는 경우, 상기 제1 전극층(120)은 반도체 패키지의 두께 방향(또는 수직 방향)을 기준으로, 최하측 또는 최상측에 배치된 전극층을 의미할 수 있다.

구체적으로, 실시 예에서의 반도체 패키지는 ETS(Embedded Trace Substrate) 공법을 이용하여 제조될 수 있다. 이에 따라, 상기 반도체 패키지에 포함된 전극층들 중 적어도 하나는 ETS 구조를 가질 수 있다. 여기에서, ETS 구조를 가진다는 것은, 최외곽에 배치된 전극층의 측면의 적어도 일부가 최외곽 절연층으로 덮이는 구조(예를 들어, 매립되는 구조)를 가진다는 것을 의미할 수 있다. 예를 들어, ETS 공법으로 제조된 반도체 패키지는 최외곽에 배치된 전극층이 미세 패턴이면서 상기 반도체 패키지의 절연층 내에 매립된 구조를 가지도록 한다.

예를 들어, 상기 반도체 패키지의 최외곽에 배치된 전극층들 중 어느 하나의 전극층은 절연층 내에 매립된 구조를 가질 수 있다. 예를 들어, 실시 예에서의 절연층(110)의 하면에 배치된 제1 전극층(120)은 최외곽 전극층이면서, ETS 구조를 가질 수 있다.

이에 따라, 상기 제1 전극층(120)은 절연층(110)에 매립된 구조를 가질 수 있다. 여기에서, 매립된 구조를 가진다는 것은, 상기 제1 전극층(120)의 측면 중 적어도 일부는 절연층(110)으로 덮이는 것을 의미할 수 있다.

이에 따라, 상기 제1 전극층(120)의 하면은 상기 절연층(110)의 하면과 수직으로 중첩되지 않을 수 있다. 즉, 상기 절연층(110)의 하면에는 상면을 향하여 볼록한 리세스(미도시)를 포함할 수 있다. 그리고, 상기 제1 전극층(120)의 적어도 일부는 상기 절연층(110)의 상기 리세스에 배치될 수 있다.

이에 따라, 상기 제1 전극층(120)의 상면은 상기 절연층(110)의 하면보다 높게 위치할 수 있다.

또한, 상기 제1 전극층(120)의 하면은 상기 절연층(110)의 하면과 동일 평면상에 위치할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 전극층(120)의 하면은 상기 절연층(110)의 하면보다 높게 위치할 수 있고, 이와 다르게 상기 절연층(110)의 하면보다 낮게 위치할 수도 있을 것이다.

이에 의해, 상기 제1 전극층(120)의 측면 중 적어도 일부는 상기 절연층(110)과 수평 방향으로 중첩될 수 있다.

이에 따라, 상기 제1 전극층(120)의 하면은 상기 절연층(110)의 하면에 배치된 상태에서, 상기 절연층(110)의 하측으로 노출될 수 있다. 예를 들어, 상기 제1 전극층(120)의 하면은 상기 절연층(110)과 접촉하지 않을 수 있다.

한편, 상기 제2 전극층(130)은 상기 절연층(110)의 상면 위로 돌출된 구조를 가질 수 있다. 예를 들어, 상기 제2 전극층(130)은 상기 절연층(110)의 상면과 수직 방향으로 중첩될 수 있다. 예를 들어, 상기 제2 전극층(130)의 측면은 상기 절연층(110)과 수평 방향으로 중첩되지 않을 수 있다. 예를 들어, 상기 제2 전극층(130)의 측면은 상기 절연층(110)과 접촉하지 않을 수 있다.

이에 따라, 상기 제2 전극층(130)의 측면 및 상면은 전체적으로 상기 절연층(110)과 접촉하지 않을 수 있다.

이를 구체적으로 설명하면 다음과 같다.

상기 제1 전극층(120)의 적어도 일부 또는 전체는 상기 절연층(110)에 매립된 구조를 가질 수 있다. 예를 들어, 상기 제1 전극층(120)은 반도체 패키지의 최외곽에 배치된 최외곽 회로 패턴층 또는 최하측 회로 패턴층일 수 있다. 이에 따라, 상기 제1 전극층(120)의 하면은 상기 절연층(110)의 하면보다 낮지 않을 수 있다. 바람직하게, 실시 예에서의 상기 제1 전극층(120)의 하면은 상기 절연층(110)의 하면과 동일 평면상에 위치할 수 있다. 그리고 상기 제1 전극층(120)의 상면은 상기 절연층(110)의 하면보다 높게 위치할 수 있다.

상기 제1 전극층(120)은 기능에 따라 패드 및 트레이스를 포함한다. 일반적으로, 상기 패드는 칩이 실장되거나 외부 기판과 결합되는 전극을 의미할 수 있다. 이에 따라, 상기 패드는 트레이스와 비교하여 상대적으로 큰 폭을 가질 수 있다. 또한, 상기 패드의 평면 형상은 원형 또는 타원형 형상을 가질 수 있다.

상기 트레이스는 복수의 패드 사이를 전기적으로 연결하는 신호 배선 라인을 의미할 수 있다. 상기 트레이스는 미세 패턴을 의미할 수 있다.

예를 들어, 상기 트레이스의 선폭은 2㎛ 내지 10㎛의 범위를 만족할 수 있다. 그리고, 복수의 트레이스들 사이의 간격은 2㎛ 내지 10㎛의 범위를 만족할 수 있다. 이때, 상기 선폭은 상기 트레이스의 단방향의 폭을 의미할 수 있다.

상기 제2 전극층(130)은 상기 절연층(110)의 상면에 배치될 수 있다. 상기 제2 전극층(130)은 상기 절연층(110)의 상면 위로 돌출된 구조를 가질 수 있다. 예를 들어, 상기 제2 전극층(130)의 측면은 상기 절연층(110)과 접촉하지 않을 수 있다.

이때, 상기 제1 전극층(120)과 제2 전극층(130)은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 전극층(120) 및 제2 전극층(130)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 전극층(120) 및 제2 전극층(130)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다.

상기 제1 전극층(120) 및 제2 전극층(130)의 두께는 5㎛ 내지 20㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 전극층(120) 및 제2 전극층(130)의 두께는 6㎛ 내지 17㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 전극층(120) 및 상기 제2 전극층(130)의 두께는 7㎛ 내지 16㎛의 범위를 만족할 수 있다.

이때, 상기 제1 전극층(120)의 두께가 5㎛ 미만인 경우, 전극 패턴의 저항이 증가하고, 이에 따른 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제1 전극층(120) 및 제2 전극층(130)의 두께가 5㎛ 미만인 경우, 신호 전송 손실이 증가할 수 있다.

예를 들어, 상기 제1 전극층(120) 및 제2 전극층(130)의 두께가 20㎛를 초과하는 경우, 전극 패턴의 선폭이 증가하고, 이에 따른 복수의 전극 패턴들 사이의 간격이 증가할 수 있다. 그리고, 상기 전극 패턴의 선폭이 증가하거나, 상기 전극 패턴들 사이의 간격이 증가하는 경우, 반도체 패키지의 회로 집적도가 저하될 수 있다. 그리고, 상기 반도체 패키지의 회로 집적도가 저하되는 경우, 이에 따른 반도체 패키지의 전체적인 부피(예를 들어, 수직 방향으로의 두께 또는 수평 방향으로의 폭)가 증가할 수 있다.

이때, 상기 제1 전극층(120)과 상기 제2 전극층(130)은 서로 다른 층 구조를 가질 수 있다.

예를 들어, 상기 제1 전극층(120)를 구성하는 금속층의 층수는 상기 제2 전극층(130)을 구성하는 금속층의 층수와 다를 수 있다. 예를 들어, 상기 제1 전극층(120)을 구성하는 금속층의 층수는 상기 제2 전극층(130)을 구성하는 금속층의 층수보다 클 수 있다.

예를 들어, 상기 제1 전극층(120) 및 제2 전극층(130)은 전해 도금을 통해 형성될 수 있다. 이에 따라, 상기 제1 전극층(120)과 제2 전극층(130)을 형성하기 위해서는 시드층(미도시)을 포함할 수 있다. 이때, 상기 제1 전극층(120)은 시드층으로 사용된 금속층이 최종 제조 공정 단계에서 제거된다. 이에 따라 상기 제1 전극층(120)은 시드층을 포함하지 않는 층 구조를 가질 수 있다.

이와 다르게, 상기 제2 전극층(130)은 시드층으로 사용된 금속층이 제거되지 않는다. 이에 따라, 상기 제2 전극층(130)은 시드층을 포함하는 층 구조를 가질 수 있다.

구체적으로, 상기 제1 전극층(120)은 상기 제2 전극층(130) 대비 시드층을 포함하지 않는 층 구조를 가질 수 있다.

실시 예의 반도체 패키지는 관통 전극(140)을 포함한다.

상기 관통 전극(140)은 절연층(110)을 관통한다. 상기 관통 전극(140)은 서로 다른 층에 배치된 전극층들을 연결할 수 있다. 예를 들어, 상기 관통 전극(140)은 상기 절연층(110)의 하면에 배치된 제1 전극층(120)과 상기 절연층(110)의 상면에 배치된 제2 전극층(130) 사이를 전기적으로 연결할 수 있다.

상기 관통 전극(140)은 상기 절연층(110) 내에 배치된다.

상기 관통 전극(140)의 하면은 상기 제1 전극층(120)들 중 적어도 하나의 제1 전극 패턴과 직접 연결될 수 있다.

상기 관통 전극(140)의 상면은 상기 제2 전극층(130)들 중 적어도 하나의 제2 전극 패턴과 직접 연결될 수 있다.

이를 위해, 상기 절연층(110)은 상기 절연층(110)의 상면 및 하면을 관통하는 관통 홀을 포함할 수 있다.

그리고, 상기 관통 전극(140)은 상기 절연층(110)의 관통 홀 내부를 전도성 물질로 충진하는 것에 의해 형성될 수 있다.

상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO₂ 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.

한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.

또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.

상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO₂ 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO₂ 레이저는 절연층만 가공할 수 있는 레이저이다.

상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 실시 예의 관통 전극(140)을 형성할 수 있다. 상기 관통 전극(140)을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.

한편, 실시 예의 반도체 패키지는 제1 보호층(150) 및 제2 보호층(160)을 포함할 수 있다. 상기 제1 보호층(150) 및 제2 보호층(160)은 절연층(110)의 표면에 배치될 수 있다.

예를 들어, 상기 제1 보호층(150)은 절연층(110)의 하면에 배치될 수 있다. 상기 제1 보호층(150)은 상기 제1 전극층(120)의 하면 중 적어도 일부를 덮을 수 있다. 또한, 상기 제1 보호층(150)은 상기 제1 전극층(120)의 하면 중 적어도 일부와 수직으로 중첩되는 제1 개구부(151)를 포함할 수 있다.

예를 들어, 상기 제1 전극층(120)은 위치에 따라 제1 내지 제3 전극 패턴(121, 122, 123)을 포함할 수 있다.

이때, 이하에서 설명되는 상기 제1 전극층(120)을 구성하는 '전극 패턴'은 '전극 패턴 부재'라고도 할 수 있다. 그리고, '전극 패턴' 및/또는 '전극 패턴 부재'는 전극층을 구성하는 각 전극을 모두 지칭하는 것은 아닐 수 있다.

그리고 상기 제1 보호층(150)은 상기 제1 전극 패턴(121) 및 제3 전극 패턴(123)의 하면을 덮으며 배치될 수 있다. 또한, 상기 제1 보호층(150)은 상기 제2 전극(122)의 하면과 수직으로 중첩되는 제1 개구부(151)를 포함할 수 있다.

이때, 상기 제1 개구부(151)의 폭은 상기 제2 전극 패턴(122)의 폭보다 작을 수 있다. 이에 따라, 상기 제2 전극 패턴(122)의 하면 중 적어도 일부는 상기 제1 보호층(150)과 접촉할 수 있다. 그리고, 상기 제2 전극 패턴(122)의 하면의 나머지 일부는 상기 제1 개구부(151)와 수직으로 중첩될 수 있다. 예를 들어, 상기 제2 전극층(130)의 하면의 나머지 일부는 상기 제1 보호층(150)과 접촉하지 않을 수 있다.

제2 보호층(160)은 상기 절연층(110)의 상면에 배치될 수 있다. 상기 제2 보호층(160)은 상기 제2 전극층(130)의 상면과 수직으로 중첩되는 제2 개구부(161)를 포함할 수 있다.

상기 제2 보호층(160)의 제2 개구부(161)의 폭은 상기 제2 전극층(130)의 폭보다 클 수 있다. 이에 따라, 상기 제2 개구부(161)와 수직으로 중첩되는 제2 전극층(130)의 상면의 전체 영역은 상기 제2 보호층(160)과 접촉하지 않을 수 있다.

상기 제1 보호층(150) 및 제2 보호층(160)은 절연성 물질을 포함할 수 있다. 상기 제1 보호층(150) 및 제2 보호층(160)은 절연층들의 표면 및 전극층들의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다. 상기 제1 보호층(150) 및 제2 보호층(160)은 레지스트(resist)층일 수 있다. 예를 들어, 제1 보호층(150) 및 제2 보호층(160)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(150) 및 제2 보호층(160)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 제1 보호층(150) 및 제2 보호층(160)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(150) 및 제2 보호층(160)은 포토솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.

바람직하게, 상기 제1 보호층(150) 및 제2 보호층(160)은 솔더 레지스트층일 수 있다.

상기 제1 보호층(150) 및 제2 보호층(160)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(150) 및 제2 보호층(160)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(150) 및 제2 보호층(160)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(150) 및 제2 보호층(160)의 두께가 20㎛를 초과하는 경우, 반도체 패키지의 전체적인 두께가 증가할 수 있다. 또한, 상기 제1 보호층(150) 및 제2 보호층(160)의 두께가 1㎛ 미만이면, 반도체 패키지에 포함된 최외곽 전극층이 안정적으로 보호되지 않을 수 있다. 그리고, 상기 최외곽 전극층이 상기 제1 보호층(150) 및 제2 보호층(160)에 의해 안정적으로 보호되지 않는 경우, 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.

한편, 상기 제1 보호층(150) 및 제2 보호층(160)은 절연성 물질을 포함함에 따라 '절연층'이라고 할 수 있다.

이에 따라, 상기 제1 보호층(150)은 '제1 절연층'이라고 할 수 있고, 상기 절연층(110)은 '제2 절연층'이라고 할 수 있으며, 제2 보호층(160)은 '제3 절연층'이라고 할 수 있다.

이때, 상기 '제2 절연층'은 반도체 패키지의 두께 방향을 기준으로 내측에 배치되는 절연층을 의미할 수 있다. 그리고, 상기 '제1 절연층' 및 '제2 절연층'은 반도체 패키지의 두께 방향을 기준으로 외측(예를 들어, 최상측 또는 최하측)에 배치되는 절연층을 의미할 수 있다.

실시 예의 반도체 패키지는 금속층을 포함할 수 있다. 상기 금속층은 표면 처리층이라고도 할 수 있다.

예를 들어, 반도체 패키지는 상기 제1 전극층(120) 중 적어도 하나의 전극 패턴의 하면에 배치된 제1 금속층(170)을 포함할 수 있다. 예를 들어, 상기 제1 금속층(170)은 상기 제1 보호층(150)의 제1 개구부(151)와 수직으로 중첩될 수 있다. 예를 들어, 상기 제1 금속층(170)은 상기 제1 전극층(120) 중 상기 제1 보호층(150)의 제1 개구부(151)와 수직으로 중첩된 제2 전극 패턴(122)의 하면에 배치될 수 있다.

또한, 반도체 패키지는 상기 제2 전극층(130) 중 적어도 하나의 전극 패턴의 상면에 배치된 제2 금속층(180)을 포함할 수 있다. 상기 제2 금속층(180)은 상기 제2 보호층(160)의 제2 개구부(161)와 수직으로 중첩될 수 있다. 예를 들어, 상기 제2 금속층(180)은 상기 제2 전극층(130) 중 상기 제2 보호층(160)의 제2 개구부(161)와 수직으로 중첩된 전극 패턴의 상면에 배치될 수 있다. 이때, 상기 제2 보호층(160)의 상기 제2 개구부(161)의 폭은 상기 제2 전극층(130)의 폭보다 크다. 이에 따라, 상기 제2 금속층(180)은 상기 제2 개구부(161)와 수직으로 중첩된 제2 전극층(130)의 상면 및 측면에 배치될 수 있다.

이때, 상기 제1 금속층(170) 및 제2 금속층(180)은 상기 제1 개구부(151) 및 제2 개구부(161)와 각각 수직으로 중첩된 전극 패턴을 보호하는 기능을 할 수 있다. 또한, 상기 제1 금속층(170) 및 제2 금속층(180)은 상기 제1 개구부(151) 및 제2 개구부(161)와 수직으로 중첩된 전극 패턴의 솔더링 특성을 향상시키기 위해 형성될 수 있다.

예를 들어, 상기 제1 금속층(170) 및 제2 금속층(180)은 상기 제1 개구부(151) 및 제2 개구부(161)와 각각 수직으로 중첩된 전극 패턴의 부식 및 산화를 방지하면서, 솔더링 특성을 향상시키기는 기능을 할 수 있다.

상기 제1 금속층(170) 및 제2 금속층(180) 각각은 1층 구조를 가질 수 있고, 이와 다르게 복수의 층 구조를 가질 수 있다.

예를 들어, 상기 제1 금속층(170) 및 제2 금속층(180) 각각은 금(Au) 금속층만을 포함할 수 있다.

예를 들어, 상기 제1 금속층(170) 및 제2 금속층(180) 각각은 니켈(Ni) 금속층 및 금(Au)을 포함할 수 있다.

예를 들어, 상기 제1 금속층(170) 및 제2 금속층(180) 각각은 니켈(Ni) 금속층, 팔라듐(Pd) 금속층 및 금(Au) 금속층을 포함할 수 있다.

다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 금속층(170) 및 제2 금속층(180)은 OSP(Organic Solderability Preservative) 층으로 대체될 수 있다. 예를 들어, 상기 제1 금속층(170) 및 제2 금속층(180)은 벤지미다졸(Benzimidazole)과 같은 유기물로 형성된 유기층으로 대체될 수 있다.

한편, 실시 예에서의 반도체 패키지는 상기 절연층(110) 내에 배치된 칩(200)을 포함할 수 있다.

예를 들어, 실시 예에서의 제1 전극층(120) 중 적어도 하나의 전극 패턴 상에는 상기 칩(200)이 실장될 수 있다.

예를 들어, 상기 절연층(110)은 적어도 하나의 홈(111)을 포함할 수 있다. 이때, 상기 홈(111)은 상기 절연층(110)에 별도의 공정을 통해 형성되는 것을 의미하지 않는다. 예를 들어, 반도체 패키지의 제조 공정 순서를 보면, 상기 절연층(110)은 상기 제1 전극층(120) 상에 상기 칩(200)이 실장된 이후에 적층된다.

이에 따라, 상기 절연층(110)을 적층하는 공정에서, 상기 절연층(110)에는 상기 칩(200)이 배치된 영역에 대응하는 홈(111)이 형성될 수 있다.

그리고 상기 제1 전극층(120)은 위치에 따라 제1 전극 패턴(121)을 포함할 수 있다. 상기 제1 전극 패턴(121)은 상기 절연층(110)의 상기 홈(111)과 수직으로 중첩될 수 있다. 이에 따라, 상기 제1 전극 패턴(121)은 상기 절연층(110)과 접촉하지 않을 수 있다. 예를 들어, 상기 제1 전극 패턴(121)의 상면, 하면 및 측면은 상기 절연층(110)과 접촉하지 않을 수 있다. 예를 들어, 상기 제1 전극 패턴(121)의 하면은 상기 제1 보호층(150)과 접촉할 수 있다. 그리고, 상기 제1 전극 패턴(121)의 측면 및 상면의 적어도 일부는 추후 설명될 접착층(190)으로 덮일 수 있다.

또한, 상기 제1 전극층(120)은 제2 전극 패턴(122) 및 제3 전극 패턴(123)을 포함할 수 있다.

상기 제2 전극 패턴(122) 및 제3 전극 패턴(123)은 상기 홈(111)과 수직으로 중첩되지 않는다. 이에 따라, 상기 제2 전극 패턴(122) 및 제3 전극 패턴(123)은 상기 절연층(110)과 접촉할 수 있다. 예를 들어, 상기 제2 전극 패턴(122) 및 제3 전극 패턴(123)의 측면 및 상면은 상기 절연층(110)으로 덮일 수 있다. 예를 들어, 상기 제2 전극 패턴(122) 및 제3 전극 패턴(123)의 하면의 적어도 일부는 상기 제1 보호층(150)과 접촉할 수 있다. 예를 들어, 상기 제2 전극 패턴(122)의 하면의 일부는 상기 제1 보호층(150)으로 덮일 수 있고, 나머지 일부는 상기 제1 보호층(150)의 제1 개구부(151)와 수직으로 중첩될 수 있다. 예를 들어, 상기 제3 전극 패턴(123)의 하면은 전체적으로 상기 제1 보호층(150)으로 덮일 수 있다.

상기 제1 전극 패턴(121), 제2 전극 패턴(122) 및 제3 전극 패턴(123)은 상기 제1 보호층(150) 상에 배치될 수 있다.

예를 들어, 상기 제1 보호층(150)은 복수의 영역으로 구분될 수 있다. 예를 들어, 상기 제1 보호층(150)은 상기 절연층(110)의 홈(111)과 수직으로 중첩되는 제1 영역을 포함할 수 있다. 예를 들어, 상기 제1 보호층(150)은 상기 제1 개구부(151)와 수직으로 중첩되는 제2 영역을 포함할 수 있다. 예를 들어, 상기 제1 보호층(150)은 상기 홈(111) 및 상기 제1 개구부(151)와 수직으로 중첩되지 않는 제3 영역을 포함할 수 있다.

그리고 상기 제1 전극층(120)의 제1 전극 패턴(121)은 상기 제1 보호층(150)의 상면 중 상기 제1 영역의 상면에 배치될 수 있다. 또한, 상기 제1 전극층(120)의 제2 전극 패턴(122)은 상기 제1 보호층(150)의 상면 중 상기 제2 영역의 상면에 배치될 수 있다. 또한, 상기 제1 전극층(120)의 제3 전극 패턴(123)은 상기 제1 보호층(150)의 상면 중 제3 영역의 상면에 배치될 수 있다.

한편, 반도체 패키지는 칩(200)을 포함할 수 있다.

예를 들어, 반도체 패키지는 상기 절연층(110)의 홈(111) 내에 배치된 칩(200)을 포함할 수 있다. 상기 칩(200)은 능동 칩일 수 있고, 이와 다르게 수동 칩일 수 있다. 바람직하게, 상기 칩(200)은 단자(201)가 일면에 배치된 구조를 가지는 능동 칩일 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 칩(200)은 단자(201)가 상기 칩(200)의 상면, 하면 및 측면을 따라 배치된 구조를 가지는 수동 칩일 수도 있을 것이다.

상기 칩(200)은 상기 단자(201)가 상기 제1 전극층(120)과 마주보도록 상기 절연층(110)의 홈(111) 내에 배치될 수 있다.

예를 들어, 상기 칩(200)은 단자(201)의 하면이 제1 전극 패턴(121)의 상면과 마주보도록 배치될 수 있다.

이때, 상기 칩(200)의 폭(예를 들어, 수평 방향으로의 폭)은 상기 절연층(110)의 홈(111)의 폭에 대응할 수 있다. 예를 들어, 상기 칩(200)의 폭은 상기 절연층(110)의 홈(111)의 폭과 동일할 수 있다. 이에 따라, 상기 칩(200)의 측면은 상기 절연층(110)으로 덮일 수 있다. 또한, 상기 칩(200)의 상면은 상기 절연층(110)으로 덮일 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 칩(200)의 측면 중 적어도 일부는 상기 절연층(110)으로 덮이고, 나머지 일부는 상기 접착층(190)으로 덮일 수 있다. 예를 들어, 상기 접착층(190)을 이용하여 상기 제1 전극 패턴(121) 상에 상기 칩(200)을 실장하는 공정에서, 상기 접착층(190)의 적어도 일부가 상기 칩(200)의 측면으로 확장될 수 있다. 이에 따라, 상기 접착층(190)의 적어도 일부는 상기 접착층(190)으로 덮일 수 있다.

실시 예의 반도체 패키지는 접착층(190)을 포함한다.

예를 들어, 상기 절연층(110)의 상기 홈(111) 내에는 접착층(190)이 배치될 수 있다.

구체적으로, 상기 칩(200)의 단자(201)와 상기 제1 전극 패턴(121) 사이에는 접착층(190)이 배치될 수 있다. 상기 접착층(190)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 접착층(190)은 접착제 내에 도전성 물질이 배치된 이방성 전도 필름(ACF: Anisotropic Conductive Film)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 접착층(190)은 상기 이방성 전도 필름 이외에도, 내부에 도전성 물질을 포함하는 접착 성분을 포함한 페이스트 또는 필름으로 구현될 수 있을 것이다.

바람직하게, 상기 접착층(190)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 접착층(190)은 상기 제1 전극 패턴(121)과 상기 칩(200)의 단자(201) 사이를 연결하는 도전 부재를 포함할 수 있다. 일 예로, 상기 도전 부재는 도전성 입자(191)일 수 있다. 이하에서는 상기 도전 부재가 도전성 입자인 것으로 하여 설명하기로 한다.

상기 도전성 입자(191)는 상기 접착층(190) 내에 고르게 분산 배치될 수 있다.

상기 도전성 입자(191)는 전도성이 높은 금속 물질을 포함할 수 있다. 예를 들어, 상기 도전성 입자(191)는 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au) 및 솔더 중 적어도 하나를 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 도전성 입자(191)은 전도성이 높은 주석(Sn), 니켈(Ni) 및 팔라듐(Pd) 등으로 구성될 수도 있을 것이다.

상기 도전성 입자(191)는 제1 입자(191-1) 및 제2 입자(191-2)를 포함할 수 있다. 즉, 상기 접착층(190) 내에는 복수의 도전성 입자(191)들이 분산 배치되고, 상기 복수의 도전성 입자(191)들은 위치에 따라 제1 입자(191-1) 및 제2 입자(191-2)로 구분될 수 있다.

상기 제1 입자(191-1)는 상기 접착층(190) 내에서, 상기 제1 전극 패턴(121)과 상기 칩(200)의 단자(201) 사이에 배치될 수 있다. 예를 들어, 상기 제1 입자(191-1)는 상기 제1 전극 패턴(121)과 상기 칩(200)의 단자(201) 사이를 전기적으로 연결할 수 있다. 또한, 상기 제2 입자(191-2)는 상기 접착층(190) 내에서 상기 제1 전극 패턴(121) 및 상기 칩(200)의 단자 중 적어도 하나의 접촉하지 않을 수 있다. 예를 들어, 상기 제2 입자(191-2)는 상기 칩(200)의 단자(201)와 접촉하면서 상기 제1 전극 패턴(121)과 접촉하지 않을 수 있다. 예를 들어, 상기 제2 입자(191-2)는 상기 제1 전극 패턴(121)과 접촉하지 않으면서, 상기 칩(200)의 단자(201)와 접촉할 수 있다. 예를 들어, 상기 제2 입자(191-2)는 상기 제1 전극 패턴(121) 및 상기 칩(200)의 단자(201)와 모두 접촉하지 않을 수 있다.

이에 따라, 상기 제1 입자(191-1)와 상기 제2 입자(191-2)는 서로 다른 형상을 가질 수 있다. 예를 들어, 상기 제1 입자(191-1)는 상기 칩(200)의 실장 공정에서, 일정 압력이 가해진 상태에서 melting 공정이 진행됨에 따라 형상 변화가 발생할 수 있다. 그리고 상기 제2 입자(191-2)는 상기 칩(200)의 실장 공정에서 변형이 발생하지 않을 수 있다. 이에 따라, 상기 제2 입자(191-2)는 원형 형상을 가질 수 있다. 그리고 상기 제1 입자(191-1)는 상기 제2 입자(191-2)와는 다른 형상을 가질 수 있다. 예를 들어, 상기 제1 입자(191-1)는 상면 및 하면이 플랫하면서, 측면이 곡면인 형상을 가질 수 있다.

이에 따라, 상기 칩(200)의 단자(201)는 상기 접착층(190)의 상기 도전성 입자(191, 명확하게 제1 입자)에 의해 상기 제1 전극 패턴(121)과 전기적으로 연결될 수 있다.

이때, 상기 칩(200)의 단자(201)와 연결되는 상기 제1 전극 패턴(121)은 상기 제1 전극층(120)의 트레이스의 일부일 수 있다.

바람직하게, 도 2에 도시된 바와 같이, 상기 제1 전극 패턴(121)의 선폭(W1)은 2㎛ 내지 10㎛의 범위를 만족할 수 있다. 또한, 상기 제1 전극 패턴(121)은 복수 개를 포함하고, 상기 복수 개의 제1 전극 패턴들 사이의 간격(W2)은 2㎛ 내지 10㎛의 범위를 만족할 수 있다. 상기 선폭(W1)은 상기 제1 전극 패턴(121)의 단방향의 폭을 의미할 수 있다.

그리고 실시 예에서는 상기와 같은 선폭(W1) 및 간격(W2)을 가지는 제1 전극 패턴(121) 상에 상기 칩(200)을 바로 실장할 수 있도록 한다. 이에 따라, 실시 예에서는 상기 칩(200)과 연결되는 상기 제1 전극 패턴(121)의 집적도를 향상시킬 수 있으며, 이에 따른 반도체 패키지의 전체적인 부피를 감소할 수 있다.

또한, 상기 접착층(190) 내에 분산된 도전성 입자(191)의 폭(W3)은 상기 제1 전극 패턴(121)의 간격(W2)을 기준으로 결정될 수 있다. 예를 들어, 상기 도전성 입자(191)의 폭(W3)은 상기 제1 전극 패턴(121)의 간격(W2)보다 작을 수 있다. 바람직하게, 상기 도전성 입자(191)의 폭(W3)은 상기 제1 전극 패턴(121)의 간격(W2)의 30% 내지 90%의 범위를 만족할 수 있다.

이때, 상기 도전성 입자(191)의 폭(W3)이 상기 제1 전극 패턴(121)의 간격(W2)의 30%보다 낮으면, 상기 제1 전극 패턴(121)과 상기 칩(200)의 단자(201) 사이의 연결 신뢰성이 저하될 수 있다. 예를 들어, 상기 도전성 입자(191)의 폭(W3)이 상기 제1 전극 패턴(121)의 간격(W2)의 30%보다 낮으면, 상기 제1 전극 패턴(121)과 상기 칩(200)의 단자 사이가 정상적으로 전기적으로 연결되지 않을 수 있고, 이에 따른 전기적 신뢰성 문제가 발생할 수 있다.

또한, 상기 도전성 입자(191)의 폭(W3)이 상기 제1 전극 패턴(121)의 간격(W2)의 90%보다 크면, 복수의 제1 전극 패턴(121) 사이가 전기적으로 연결되는 전기적 신뢰성 문제가 발생할 수 있다. 예를 들어, 복수의 제1 전극 패턴(121)은 서로 전기적으로 분리되어야 한다. 이때, 상기 도전성 입자(191)의 폭(W3)이 상기 제1 전극 패턴(121)의 간격(W2)의 90%보다 크면, 상기 칩(200)을 실장하는 공정에서, 상기 도전성 입자(191)의 변형이 발생할 수 있고, 이에 의해 상기 복수의 제1 전극 패턴(121)이 서로 전기적으로 연결되는 회로 쇼트 문제가 발생할 수 있다. 이에 따라, 실시 예에서는 상기 도전성 입자(191)의 폭(W3)이 상기 제1 전극 패턴(121)의 간격(W2)의 30% 내지 90%의 사이의 범위를 가지면서, 상기 접착층(190) 내에 균일하게 분산 배치되도록 한다.

한편, 실시 예에서의 상기 접착층(190) 내에는 복수의 도전성 입자(191)가 배치되며, 상기 복수의 도전성 입자(191) 사이는 서로 물리적으로 분리될 수 있다. 이에 따라, 실시 예에서는 이웃하는 2개의 제1 전극 패턴 사이에 상호 연결된 복수의 도전성 입자가 배치됨에 따른 회로 쇼트 문제를 해결할 수 있도록 한다.

또한, 도 2에서의 제1 실시 예에서의 도전성 입자(191)는 솔더로 형성될 수 있다. 이에 따라, 상기 도전성 입자(191)는 원형 형상을 가질 수 있다. 바람직하게, 상기 도전성 입자(191)는 수평 방향으로의 폭(W3)과 수직 방향으로의 폭(W3)이 서로 동일할 수 있다.

한편, 실시 예에서 상기 제1 전극 패턴(121)과 상기 칩(200)의 단자(201) 사이에는 적어도 하나의 도전성 입자(191)가 배치된다. 그리고 상기 제1 전극 패턴(121)의 상면과 상기 칩(200)의 단자(201)의 하면 사이의 수직 거리(W4)는 상기 도전성 입자(191)의 폭(W3)보다 작을 수 있다. 이에 따라, 실시 예에서는 상기 도전성 입자(191)에 의해 상기 칩(200)의 단자(201)가 상기 제1 전극 패턴(121) 상에 안정적으로 전기적 연결될 수 있도록 할 수 있다. 이에 따라, 실시 예에서는 반도체 패키지의 전기적 신뢰성을 향상시킬 수 있다.

한편, 상기 제1 전극 패턴(121)은 복수 개를 포함할 수 있다. 예를 들어, 상기 제1 보호층(150)의 상면의 제1 영역에는 복수 개의 제1 전극 패턴(121)이 배치될 수 있다. 예를 들어, 상기 절연층(110)의 홈(111) 내에는 복수 개의 제1 전극 패턴(121)이 배치될 수 있다.

이때, 상기 복수 개의 제1 전극 패턴(121) 중 일부는 상기 칩(200)의 단자(201)와 전기적으로 연결될 수 있다. 그리고 상기 복수 개의 제1 전극 패턴(121) 중 나머지 일부는 상기 칩(200)의 단자(201)와 전기적으로 연결되지 않을 수 있다. 예를 들어, 상기 복수 개의 제1 전극 패턴(121)은 상기 도전성 입자(191)를 통해 상기 칩(200)의 단자와 연결되는 제1 패턴부(121a) 및 상기 칩(200)의 단자와 연결되지 않는 제2 패턴부(121b)를 포함할 수 있다. 예를 들어, 상기 복수의 제1 전극 패턴(121) 중 제1 패턴부(121a)는 상기 칩(200)의 단자(201)와 수직 방향으로 중첩될 수 있다. 예를 들어, 상기 복수의 제1 전극 패턴(121) 중 제2 패턴부(121b)는 상기 칩(200)의 단자(201)와 수직 방향으로 중첩되지 않을 수 있다. 예를 들어, 상기 복수의 제1 전극 패턴(121) 중 제1 패턴부(121a)는 상기 도전성 입자(191)의 제1 입자(191-1)를 통해 상기 칩(200)과 전기적으로 연결될 수 있다. 또한, 상기 복수의 제1 전극 패턴(121) 중 제2 패턴부(121b)는 상기 도전성 입자(191a)의 제1 입자(191-1)와 연결되지 않고, 제2 입자(191-2)와 선택적으로 연결될 수 있다. 이에 따라, 상기 복수의 제1 전극 패턴(121) 중 제2 패턴부(121b)는 상기 칩(200)과 전기적으로 연결되지 않는다.

즉, 실시 예에서는 도전성 입자(191)를 포함하는 접착층(190)를 이용하여 상기 제1 전극층(120)의 제1 전극 패턴(121) 상에 직접 상기 칩(200)을 실장하도록 한다. 이때, 상기 제1 전극 패턴(121)은 미세 패턴이며, 이에 따라 복수의 제1 전극 패턴들 사이의 간격(W2)이 2㎛ 내지 10㎛의 범위를 가진다.

여기에서, 종래 기술에서는 전극층 상에 칩을 실장한다. 이때, 종래기술의 상기 칩이 실장되는 전극층은 실시 예와는 다르게 트레이스가 아닌 패드이다. 즉, 상기 트레이스는 미세 패턴이며, 이에 따라 상기 미세 패턴 상에 솔더 볼과 같은 접착 부재를 안정적으로 배치하지 못할 수 있다. 이에 의해, 종래 기술에서는 패드와 같은 상대적으로 넓은 폭을 가지는 전극 패턴 상에 솔더 볼을 배치하고, 상기 솔더 볼 상에 칩을 실장하는 공정을 진행하고 있다. 이에 의해, 종래 기술의 반도체 패키지는 실시 예 대비 상대적으로 큰 두께를 가지게 된다. 또한, 일반적으로 칩이 외부로 노출된 구조를 가지면서 실장되는 경우, 상기 칩의 주위를 감싸는 언더 필 공정을 진행하게 된다. 그러나, 상기 칩이 실장되는 전극 패턴이 패드라 하더라도, 상기 패드 사이에는 적어도 하나의 트레이스가 존재한다. 그리고 종래 기술의 언더 필 공정으로는 미세 패턴인 트레이스들 사이의 공간을 안정적으로 채우기 어렵다.

이에 반하여, 실시 예에서는 상기와 같이 도전성 입자(191)를 포함하는 접착층(190)을 이용하여 상기 미세 패턴인 제1 전극 패턴(121) 상에 칩(200)을 직접 실장하도록 한다. 이에 따라, 실시 예에서는 종래 기술과 같은 별도의 언더 필 공정이 생략될 수 있고, 이에 따른 제조 공정을 간소화할 수 있다. 나아가, 실시 예에서는 상대적으로 폭이 작은 트레이스인 제1 전극 패턴(121) 상에 상기 칩(200)을 바로 실장할 수 있으며, 이에 따른 회로 집적도를 향상시킬 수 있다. 즉, 실시 예에서는 종래기술의 반도체 패키지와 동일한 부피를 가지는 조건에서, 종래기술보다 더 많은 수의 칩을 실장할 수 있다.

또한, 도 3을 참조하면, 제2 실시 예에서의 도전성 입자(191a)는 제1 입자(191-a1) 및 제2 입자(191-b1)를 포함할 수 있다.

그리고 상기 제1 입자(191-a1) 및 제2 입자(191-b1)는 서로 다른 형상을 가질 수 있다. 예를 들어, 상기 제1 입자(191-a1)는 상기 제1 전극 패턴(121)과 상기 칩(200)의 단자 사이에 배치될 수 있다. 그리고, 상기 제1 입자(191-a1)는 상기 제1 전극 패턴(121) 상에 칩(200)을 실장하는 공정에서 변형이 발생할 수 있다. 예를 들어, 상기 제1 입자(191-a1)의 상면 및 하면은 플랫할 수 있고, 상기 제1 입자(191-a1)의 측면은 외측 방향으로 볼록한 곡면을 가질 수 있다.

그리고 상기 제2 입자(191-b1)는 상기 칩(200)의 실장 공정에서 변형이 발생하지 않을 수 있다. 이에 따라, 상기 제2 입자(191-b1)는 상기 도전성 입자(191a)가 가지는 최초 형상을 그대로 유지할 수 있다.

이때, 제2 실시 예에서의 도전성 입자(191a)는 타원형의 형상을 가질 수 있다. 예를 들어, 제2 실시 예에서의 도전성 입자(191a)는 수평 방향으로의 폭(W3a)과 수직 방향으로의 폭(W3b)이 서로 다를 수 있다. 바람직하게, 상기 도전성 입자(191a)의 수평 방향으로의 폭(W3a)은 수직 방향으로의 폭(W3b)보다 작을 수 있다. 그리고, 상기 도전성 입자(191a)의 수평 방향으로의 폭(W3a)은 제1 실시 예의 도전성 입자(191a)에 대응하게, 상기 제1 전극 패턴(121)의 간격(W2)의 30% 내지 90%의 범위를 만족할 수 있다. 다만, 상기 도전성 입자(191a)의 수직 방향으로의 폭(W3b)은 상기 제1 전극 패턴(121)의 간격(W2)보다 작을 수 있고, 이와 다르게 클 수도 있을 것이다. 이를 통해, 실시 예에서는 복수의 제1 전극 패턴(121)들 사이가 서로 전기적으로 연결되는 회로 쇼트 문제를 해결하면서, 상기 제1 전극 패턴(121)과 칩(200) 단자 사이를 안정적으로 전기적으로 연결할 수 있다.

-제조 방법-

이하에서는 실시 예에 따른 반도체 패키지의 제조 방법에 대해 설명하기로 한다.

도 4 내지 도 17은 도 1에 도시된 반도체 패키지의 제조 방법을 공정순으로 나타낸 도면이다.

도 4를 참조하면, 실시 예에서는 ETS 공법으로 반도체 패키지를 제조하기 위한 기초 자재를 준비할 수 있다.

예를 들어, 실시 예에서는 캐리어 보드를 준비할 수 있다. 상기 캐리어 보드는 캐리어 절연층(310) 및 상기 캐리어 절연층(310)의 적어도 일면에 배치된 캐리어 금속층(320)을 포함할수 있다.

이때, 상기 캐리어 금속층(320)은 상기 캐리어 절연층(310)의 상면 및 하면 중 어느 하나의 면에만 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다.

예를 들어, 상기 캐리어 금속층(320)은 캐리어 절연층(310)의 일면에만 배치될 수 있다. 그리고 상기 캐리어 금속층(320)이 캐리어 절연층(310)의 일면에만 배치된 경우, 상기 캐리어 보드의 일면에서만 1개의 반도체 패키지를 제조하는 공정이 진행될 수 있다.

예를 들어, 상기 캐리어 금속층(320)은 캐리어 절연층(310)의 양면에 모두 배치될 수 있다. 그리고, 상기 캐리어 금속층(320)이 캐리어 절연층(310)의 양면에 모두 배치된 경우, 상기 캐리어 보드의 양면에서 2개의 반도체 패키지를 동시에 제조하는 공정이 진행될 수 있다. 이와 같은 경우, 한 번에 2개의 반도체 패키지를 제조할 수 있다.

이하에서는 상기 캐리어 금속층(320)이 캐리어 절연층(310)의 상면에만 배치되고, 이에 따라 캐리어 보드의 상측에서만 반도체 패키지가 제조되는 것으로 하여 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않으며, 상기 캐리어 보드의 양측에서 2개의 반도체 패키지를 동시에 제조할 수도 있을 것이다.

한편, 상기 캐리어 금속층(320)은 상기 캐리어 절연층(310)에 무전해 도금을 하여 형성될 수 있다. 이와 다르게, 상기 캐리어 절연층(310) 및 캐리어 금속층(320)은 CCL(Copper Clad Laminate)일 수 있다.

다음으로, 도 5를 참조하면, 실시 예에서는 상기 캐리어 금속층(320) 상에 마스크(330)을 형성한다. 이때, 상기 마스크(330)는 상기 캐리어 금속층(320)의 상면을 전체적으로 덮으며 배치될 수 있다. 다음으로, 실시 예에서는 상기 형성된 마스크(330)를 노광 및 현상하여 오픈 영역(331)을 형성할 수 있다. 구체적으로, 실시 예에서는 상기 마스크(330)를 노광 및 현상하여, 상기 캐리어 금속층(320)의 표면 중 제1 전극층(120)이 형성될 영역과 수직 방향으로 중첩되는 오픈 영역(331)을 형성하는 공정을 진행할 수 있다.

상기 오픈 영역(331)은 상기 캐리어 금속층(320)의 표면에서, 제1 전극층(120)이 형성될 영역에 대응하게 형성될 수 있다.

이때, 실시 예에서는 상기 노광 및 현상을 통해 오픈 영역(331)이 형성된 마스크(330)를 경화시키는 공정을 진행할 수 있다. 상기 마스크(330)의 경화는, 자외선을 이용한 경화와 적외선을 이용한 경화를 포함할 수 있다.

예를 들어, 실시 예에서는 상기 마스크(330)를 5mV 내지 100mV 사이의 범위의 자외선을 이용하여 경화시킬 수 있다. 이와 다르게, 실시 예에서는 상기 마스크(330)를 적외선 열 경화(curing)할 수 있다.

상기와 같이, 실시 예에서는 상기 마스크(330)를 경화하는 공정을 추가로 진행함으로써, 상기 캐리어 금속층(320)과 상기 마스크(330) 사이의 접합력을 향상시킬 수 있다. 이에 따라, 실시 예에서는 상기 마스크(330)와 상기 캐리어 금속층(320)의 접합력 향상에 따라, 상기 오픈 영역(331)의 미세화가 가능하다. 그리고, 실시 예에서는 상기 오픈 영역(331)의 미세화가 가능함에 따라, 상기 오픈 영역(331)에 대응하게 형성되는 제1 전극층(120)의 미세화가 가능하다. 예를 들어, 실시 예에서는 상기 마스크(330)를 경화하는 공정을 추가로 진행하는 것에 의해, 상기 제1 전극층(120)의 선폭 및 간격을 줄일 수 있다. 나아가, 실시 예에서는 상기 마스크(330)을 경화하는 공정을 추가로 진행하는 것에 의해, 상기 제1 전극층(120)의 트레이스의 선폭보다 상기 트레이스들 사이의 간격을 더 작게 형성하는 것도 가능하다.

다음으로, 도 6을 참조하면, 실시 예에서는 상기 캐리어 금속층(320)을 시드층으로, 상기 경화된 마스크(330)의 오픈 영역(331) 내에 제1 전극층(120)을 형성할 수 있다.

다음으로, 도 7을 참조하면, 실시 예에서는 상기 캐리어 금속층(320) 상에 형성된 마스크(330)를 제거하는 공정을 진행할 수 있다. 그리고, 실시 예에서는 상기 형성된 제1 전극층(120) 중 적어도 일부를 표면 처리하는 공정을 진행할 수 있다. 예를 들어, 상기 제1 전극층(120)은 위치에 따라 제1 전극 패턴(121), 제2 전극 패턴(122) 및 제3 전극 패턴(123)을 포함한다. 그리고 상기 제1 전극 패턴(121)은 제1 패턴부(121a) 및 제2 패턴부(121b)를 포함한다. 이때, 상기 제1 전극 패턴(121)의 제1 패턴부(121a)는 칩(200)의 단자(201)와 연결되는 실장 패턴이다. 예를 들어, 상기 제1 전극 패턴(121)의 제1 패턴부(121a)는 접착층(190)의 도전성 입자(191, 191a)가 배치되는 부분이다. 이에 따라, 실시 예에서는 상기 제1 전극 패턴(121)의 제1 패턴부(121a)를 표면 처리하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 전극 패턴(121)의 제1 패턴부(121a) 상에 표면 처리층(121S)을 형성하는 공정을 진행할 수 있다. 상기 표면 처리층(121S)은 상기 제1 전극 패턴(121)의 제1 패턴부(121a)의 상면 및 측면에 배치될 수 있다. 실시 예에서는 상기 제1 전극 패턴(121)의 제1 패턴부(121a)에 표면 처리층(121S)을 형성하는 것에 의해, 상기 제1 전극 패턴(121)의 제1 패턴부(121a)와 상기 도전성 입자(191, 191a) 사이의 접합성을 향상시킬 수 있다. 이에 의해, 실시 예에서는 상기 제1 전극 패턴(121)과 상기 칩(200)의 단자(201) 사이의 전기적 연결성을 향상시킬 수 있다.

다음으로, 도 8을 참조하면, 실시 예에서는 상기 제1 전극 패턴(121) 상에 칩(200)을 실장하는 공정을 진행할 수 있다. 이를 위해, 실시 예에서는 칩(200)의 하면에 접착층(190)을 형성하는 공정을 진행할 수 있다. 이때, 상기 접착층(190) 내에는 균일하게 분산된 도전성 입자(191, 191a)가 배치될 수 있다. 상기 접착층(190)은 상기 칩(200)의 표면 중 단자(201)가 배치된 부분에 형성될 수 있다. 이때, 상기 접착층(190) 내에는 복수의 도전성 입자가 분산될 수 있다. 그리고 상기 복수의 도전성 입자는 상기 접착층(190) 내에서 서로 동일한 형상을 가지며 상호 분리된 상태로 배치될 수 있다.

다음으로, 도 9를 참조하면, 실시 예에서는 상기 접착층(190)이 배치된 칩(200)을 상기 제1 전극 패턴(121) 상에 실장하는 공정을 진행할 수 있다. 이를 위해, 실시 예에서는 상기 제1 전극 패턴(121) 상에 상기 접착층(190)이 도포된 칩(200)을 배치한 상태에서 일정 온도로 압력을 가하는 공정을 진행할 수 있다. 이에 따라, 상기 접착층(190) 내에 배치된 도전성 입자(191, 191a) 중 상기 제1 전극층(120)과 상기 칩(200)의 단자(201) 상에 배치된 제1 입자는 melting이 진행되어 상기 제1 전극 패턴(121)과 상기 칩(200) 단자 사이를 연결할 수 있다.

다음으로, 도 10을 참조하면, 실시 예에서는 절연층(110)을 적층하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 캐리어 금속층(320), 제1 전극층(120), 접착층(190) 및 칩(200)을 덮는 절연층(110)을 형성하는 공정을 진행할 수 있다. 이때, 상기 절연층(110)의 적층 공정 시에, 상기 절연층(110)에는 상기 제1 전극 패턴(121) 상에 배치된 접착층(190) 및 칩(200)에 대응하는 홈(111)이 형성될 수 있다.

다음으로, 도 11을 참조하면, 실시 예에서는 상기 절연층(110)에 관통 홀(141)을 형성하는 공정을 진행할 수 있다. 상기 관통 홀(141)은 레이저 가공에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.

이때, 상기 관통 홀(141)은 상기 제1 전극층(120)과 수직으로 중첩될 수 있다. 예를 들어, 상기 관통 홀(141)은 상기 제1 전극층(120) 중 적어도 하나의 전극 패턴과 수직으로 중첩될 수 있다. 예를 들어, 상기 관통 홀(141)은 제2 전극 패턴(122)과 수직으로 중첩될 수 있다. 상기 관통 홀(141)이 레이저 공정으로 형성되는 경우, 상기 제2 전극 패턴(122)은 상기 레이저 공정의 레이저 스토퍼(stopper)로 이용될 수 있다.

다음으로, 도 12를 참조하면, 실시 예에서는 상기 관통 홀(141)을 채우는 관통 전극(140)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 관통 전극(140)과 함께, 상기 절연층(110)의 상면에 제2 전극층(130)을 형성하는 공정을 진행할 수 있다.

다음으로, 도 13을 참조하면, 실시 예에서는 상기 절연층(110)의 상면에 제2 보호층(160)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 보호층(160)은 상기 제2 전극층(130)을 전체적으로 덮으며 배치될 수 있다. 그리고, 실시 예에서는 상기 제2 보호층(160)에 상기 제2 전극층(130) 중 적어도 하나의 수직으로 중첩되는 제2 개구부(161)를 형성하는 공정을 진행할 수 있다.

다음으로, 도 14를 참조하면, 실시 예에서는 상기 캐리어 보드 중 캐리어 절연층(310)을 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 캐리어 금속층(320)으로부터 상기 캐리어 절연층(310)을 분리하는 공정을 진행할 수 있다.

다음으로, 도 15를 참조하면, 실시 예에서는 상기 캐리어 금속층(320)을 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 캐리어 금속층(320)을 에칭하는 공정을 진행할 수 있다. 이때, 상기 캐리어 금속층(320)의 에칭 공정이 진행되면, 상기 캐리어 금속층(320)으로 덮여있던 상기 절연층(110)의 하면, 제1 전극층(120)의 하면 및 상기 접착층(190)의 하면이 노출될 수 있다.

다음으로, 도 16을 참조하면, 실시 예에서는 상기 노출된 절연층(110)의 하면, 상기 제1 전극층(120)의 하면 및 접착층(190)의 하면 아래에 제1 보호층(150)을 형성하는 공정을 진행할 수 있다. 상기 제1 보호층(150)은 상기 절연층(110)의 하면, 제1 전극층(120)의 하면 및 접착층(190)의 하면을 전체적으로 덮으며 배치될 수 있다. 이후, 실시 예에서는 상기 제1 보호층(150) 중 적어도 하나의 제1 전극층(120)과 수직으로 중첩되는 영역에 제1 개구부(151)를 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 보호층(150)에 상기 제1 전극층(120) 중 제2 전극 패턴(122)과 수직으로 중첩되는 제1 개구부(151)를 형성하는 공정을 진행할 수 있다.

다음으로, 도 17을 참조하면, 실시 예에서는 제1 전극층(120) 및 제2 전극층(130)을 표면처리하는 공정을 진행할 수 있다.

예를 들어, 실시 예에서는 상기 제1 전극층(120)의 하면 중 상기 제1 보호층(150)의 제1 개구부(151)와 수직으로 중첩되는 영역에 제1 금속층(170)을 형성하는 공정을 진행할 수 있다.

예를 들어, 실시 예에서는 상기 제2 전극층(130)의 상면 중 상기 제2 보호층(160)의 제2 개구부(161)와 수직으로 중첩되는 영역에 제2 금속층(180)을 형성하는 공정을 진행할 수 있다.

한편, 상술한 발명의 특징을 갖는 반도체 패키지가 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 반도체 패키지는, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 반도체 패키지는 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 반도체 패키지는 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.

상술한 발명의 특징을 갖는 반도체 패키지가 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 반도체 패키지는 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

제1 절연층;
상기 제1 절연층 상에 배치된 제1 전극층;
상기 제1 전극층 상에 배치되고, 상기 제1 전극층과 수직으로 중첩된 홈을 포함하는 제2 절연층;
상기 제2 절연층의 상기 홈에 배치되고, 상기 제1 전극층과 마주보는 단자를 포함하는 칩; 및
상기 칩의 단자와 상기 제1 전극층 사이에 배치되고 도전성 물질을 포함하는 접착층을 포함하는,
반도체 패키지.
제1항에 있어서,
상기 도전성 물질은 상기 접착층 내에 분산 배치된 복수의 도전 부재를 포함하고,
상기 복수의 도전 부재 중 적어도 하나는,
상기 제1 전극층과 상기 칩의 단자 사이에 배치되는,
반도체 패키지.
제2항에 있어서,
상기 복수의 도전 부재는,
상기 칩의 단자와 수직으로 중첩된 제1 도전 부재; 및
상기 칩의 단자와 수직으로 중첩되지 않는 제2 도전 부재를 포함하고,
상기 제1 도전 부재의 형상은 상기 제2 도전 부재의 형상과 다른,
반도체 패키지.
제2항에 있어서,
상기 복수의 도전 부재는,
솔더, 금(Au), 은(Au), 구리(Au) 및 알루미늄(Al) 중 적어도 하나를 포함하는
반도체 패키지.
제2항에 있어서,
상기 제1 전극층은 복수의 제1 전극 패턴 부재를 포함하고,
상기 도전 부재의 수평 방향으로의 폭은 상기 복수의 제1 전극 패턴 부재들 사이의 간격보다 작은,
반도체 패키지.
제5항에 있어서,
상기 복수의 제1 전극 패턴 부재들 중 서로 가장 인접한 제1 전극 패턴 부재 사이의 간격은 2㎛ 내지 10㎛ 사이의 범위를 만족하는,
반도체 패키지.
제6항에 있어서,
상기 제1 전극 패턴 부재의 선폭은 2㎛ 내지 10㎛ 사이의 범위를 만족하는,
반도체 패키지.
제5항에 있어서,
상기 제1 도전 부재의 수평 방향으로의 폭은,
상기 제1 전극 패턴 부재의 상면과 상기 칩의 단자의 하면 사이의 수직 거리보다 큰,
반도체 패키지.
제5항에 있어서,
상기 제2 도전 부재의 수평 방향으로의 폭은 상기 제2 도전 부재의 수직 방향으로의 폭과 동일하거나 작은,
반도체 패키지.
제6항에 있어서,
상기 복수의 제1 전극 패턴 부재들의 측면은 상기 접착층으로 덮이는,
반도체 패키지.
제10항에 있어서,
상기 복수의 제1 전극 패턴 부재들의 측면은 상기 제2 절연층과 접촉하지 않으며,
상기 제1 전극층은,
측면의 적어도 일부가 상기 제2 절연층과 접촉하는 제2 전극 패턴 부재를 더 포함하는,
반도체 패키지.
제1항에 있어서,
상기 제2 절연층의 상면 위로 돌출된 제2 전극층을 더 포함하고,
상기 제1 전극층은,
상기 반도체 패키지의 두께 방향으로의 전극층 중 최상측 또는 최하측에 배치된 전극층인,
반도체 패키지.
제1항 내지 제12항 중 어느 한 항에 있어서,
상기 제1 절연층은 솔더 레지스트를 포함하는,
반도체 패키지.
제13항에 있어서,
상기 제1 절연층의 상면은,
상기 홈과 수직으로 중첩되고, 상기 접착층 및 상기 제1 전극 패턴 부재와 접촉하는 제1 영역과,
상기 홈과 수직으로 중첩되지 않고, 상기 제2 절연층 또는 상기 제1 전극층과 접촉하는 제2 영역을 포함하는,
반도체 패키지.
제1항에 있어서,
상기 제2 절연층의 하면, 상기 접착층의 하면 및 상기 제1 전극 패턴 부재의 하면은 동일 평면상에 위치하는,
반도체 패키지.
제2항에 있어서,
상기 제1 전극 패턴 부재의 상면에 배치되고, 상기 도전 부재와 접촉하는 금속층을 더 포함하는,
반도체 패키지.