KR20230018926A

KR20230018926A - 회로기판

Info

Publication number: KR20230018926A
Application number: KR1020210100986A
Authority: KR
Inventors: 권명재; 남상혁; 이상현
Original assignee: 엘지이노텍 주식회사
Priority date: 2021-07-30
Filing date: 2021-07-30
Publication date: 2023-02-07
Also published as: US20240349419A1; WO2023008967A1; TW202322669A

Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴; 및 상기 제1 절연층 상에 배치되고, 상기 제1 절연층보다 좁은 폭을 가지는 제1 보호층을 포함하고, 상기 제1 절연층의 상면은 상기 제1 보호층과 수직으로 중첩되는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함하고, 상기 제1 회로 패턴 중 적어도 하나는, 패드부; 및 상기 패드부에서 상기 제2 영역을 향하여 연장되는 연장부를 포함하고, 상기 연장부는 상기 제2 영역에 인접한 부분에 폭이 변화하는 단차부를 포함한다.

Description

회로기판{CIRCUIT BOARD}

실시 예는 회로기판에 관한 것으로, 특히 절연층이 채워지지 않는 빈 공간(void)를 제거할 수 있는 회로 기판 및 이를 포함하는 패키지 기판에 관한 것이다.

전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.

회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 엠에스에이피(MSAP; modified semi-additive process) 등이 제안되었다.

이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.

종래의 ETS 공법으로 제조된 회로 기판은 절연층 및 상기 절연층에 매립된 회로 패턴을 포함한다. 이의 제조 공정은 캐리어 부재 상에 상기 회로 패턴을 형성하는 공정과, 상기 캐리어 부재 상에 상기 회로 패턴을 덮는 절연층을 적층하는 공정을 포함한다.

이때, 상기 절연층의 상면의 중앙 영역에는 회로 패턴들이 밀집되어 있으나, 상기 절연층의 상면의 외곽 영역(예를 들어, 도금 인입선 인접 영역)에는 상기 중앙 영역 대비 회로 패턴의 밀도가 낮다.

이에 따라, 상기 절연층을 적층하는 공정에서, 상기 밀도가 낮은 영역에서, 상기 절연층에 의해 상기 회로 패턴들 사이의 영역이 완전히 채워지지 않는 보이드가 발생하고 있다.

또한, 최근에는 회로 기판의 전체적인 두께가 슬림화되고 있으며, 이에 따라 상기 절연층의 두께도 점점 얇아지고 있다. 그리고, 상기 절연층의 두께가 얇아질수록 상기 보이드가 발생하는 영역이 더욱 증가하고 있다. 이때, 상기 보이드가 발생하는 경우, 상기 보이드에 의한 절연층의 강도가 감소하며, 이에 따라 상기 절연층에 쉽게 크랙이 생기는 문제가 있다. 나아가, ETS 공법으로 다층 기판을 제조하는 경우, 상기 보이드에 의해 기판의 휨이 발생하게 되고, 이에 따라 다층 기판의 제조 공정에서 상기 휨에 의한 불량(예를 들어, 휨에 의해 관통 홀 또는 관통 전극의 위치가 틀어지거나, 상기 관통 전극과 패드가 수직으로 정렬되지 못하는 불량)이 발생하는 문제가 있다.

이에 따라, ETS 공법으로 회로 기판을 제조하는 공정에서, 상기 절연층이 채워지지 않는 보이드 문제를 해결할 수 있는 새로운 구조의 회로 기판이나 회로 기판의 제조 방법이 요구되고 있다.

실시 예에서는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.

또한, 실시 예에서는 ETS 공법으로 제조된 회로 기판에서 절연층이 채워지지 않는 빈 공간(예를 들어, 보이드)이 최소화된 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.

또한, 실시 예에서는 휨 발생이 최소화된 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.

제안되는 실시 예에서 이루고자 하는 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

또한, 상기 연장부는, 상기 패드부에 인접하게 위치한 제1 부분; 및 상기 제1 부분보다 상기 제2 영역에 인접하게 배치된 제2 부분을 포함하고, 상기 제1 부분의 폭은 상기 제2 부분의 폭과 상이하다.

또한, 상기 연장부의 제2 부분의 폭은, 상기 연장부의 제1 부분의 폭보다 넓다.

또한, 상기 제2 영역은 상기 제1 절연층의 최외측단과 인접한 상기 제1 절연층의 상면의 가장자리 영역을 포함한다.

또한, 상기 제1 보호층은, 상기 패드부의 상면의 적어도 일부와 수직으로 중첩되는 제1 개구부와, 상기 제1 절연층의 제2 영역과 수직으로 중첩되는 제2 개구부를 포함하고, 상기 연장부는 상기 패드부에서 상기 제2 개구부를 향하여 연장된다.

또한, 상기 회로 기판은 상기 제1 개구부와 수직으로 중첩되는 상기 패드부의 상면에 배치되는 제1 표면처리층을 포함한다.

또한, 상기 제1 절연층의 상면의 제2 영역에는, 상기 제1 절연층의 하면을 향하여 오목한 리세스가 형성된다.

또한, 상기 리세스는 상기 연장부의 상기 제2 부분의 일측단 및 상기 제1 절연층의 최외측단과 연결된다.

또한, 상기 리세스의 폭은, 상기 연장부의 제2 부분의 폭과 동일하다.

또한, 상기 리세스의 바닥면은 상기 연장부의 하면과 동일 평면 상에 위치한다.

한편, 다른 실시 예에 따른 회로 기판은 제1 절연층; 및 상기 제1 절연층 상에 배치된 제1 회로 패턴; 상기 제1 회로 패턴은, 패드부; 및 상기 패드부에서 상기 제1 절연층의 최외측단을 향하여 연장되는 연장부를 포함하고, 상기 연장부는 상기 최외측단에 인접한 부분에 폭이 변화하는 단차부를 포함한다.

또한, 상기 회로 기판은 상기 제1 절연층 상에 배치되는 제1 보호층을 포함하고, 상기 연장부는, 상기 패드부에 인접하게 위치하고, 상기 제1 보호층과 수직으로 중첩되는 제1 부분; 및 상기 제1 부분과 상기 제1 절연층의 최외측단 사이에 배치되고, 상기 제1 보호층과 수직으로 중첩되는 제2 부분을 포함하고, 상기 제2 부분은 상기 제1 부분의 폭보다 넓다.

또한, 상기 제1 절연층 상에 배치되는 제1 보호층을 포함하고, 상기 제1 절연층의 상면은 상기 제1 보호층과 수직으로 중첩되는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함하고, 상기 연장부는, 상기 패드부에 인접하게 위치한 제1 부분; 및 상기 제1 부분보다 상기 제2 영역에 인접하게 배치된 제2 부분을 포함하고, 상기 제2 부분의 폭은 상기 제1 부분의 폭보다 넓다.

또한, 상기 제1 보호층은, 상기 제1 절연층의 제2 영역과 수직으로 중첩되는 개구부를 포함하고, 상기 제1 절연층의 상면의 제2 영역에는, 상기 제1 보호층의 개구부와 수직으로 중첩되고, 상기 제1 절연층의 하면을 향하여 오목한 리세스가 형성된다.

한편, 다른 실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴; 및 상기 제1 절연층 상에 배치되는 제1 보호층을 포함하고, 상기 제1 절연층의 상면은 상기 제1 보호층과 수직으로 중첩되는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함하고, 상기 제1 회로 패턴 중 적어도 하나는, 패드부; 및 상기 패드부에서 상기 제2 영역을 향하여 연장되는 연장부를 포함하고, 상기 제1 절연층의 상면의 제2 영역에는, 상기 제1 절연층의 하면을 향하여 오목하며, 상기 연장부와 상이한 폭을 가지며 상기 연장부와 연결되는 리세스가 형성된다.

또한, 상기 리세스는 상기 연장부의 폭보다 넓은 폭을 가지며, 상기 제1 절연층의 최외측단과 연결된다.

한편, 다른 실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴; 및 상기 제1 절연층 상에 배치되는 제1 보호층을 포함하고, 상기 제1 절연층의 상면은 상기 제1 보호층과 수직으로 중첩되는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함하고, 상기 제1 회로 패턴 중 적어도 하나는, 패드부; 및 상기 패드부에서 상기 제2 영역을 향하여 연장되는 연장부를 포함하고, 상기 제1 절연층의 상면의 제2 영역에는, 상기 제1 절연층의 하면을 향하여 오목하며, 상기 제2 영역에 인접한 부분에 폭이 변화하는 단차부를 포함하는 리세스가 형성된다.

또한, 상기 리세스는 상기 연장부에 인접한 제1 리세스와, 상기 제1 절연층의 최외측단과 인접한 제2 리세스를 포함하고, 상기 제1 리세스의 폭은, 상기 제2 리세스의 폭과 상이하다.

또한, 상기 제1 리세스의 폭은 상기 연장부의 폭과 동일하고, 상기 제2 리세스의 폭은, 상기 연장부의 폭 및 상기 제1 리세스의 폭보다 넓다.

실시 예의 회로 기판은 절연층, 상기 절연층 상에 배치된 제1 회로 패턴, 상기 절연층 상에 배치되고, 상기 절연층보다 좁은 폭을 가지는 보호층을 포함하고, 상기 절연층의 상면은 상기 보호층과 수직으로 중첩되는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함하고, 상기 제1 회로 패턴 중 적어도 하나는, 패드부; 및 상기 패드부에서 상기 제2 영역을 향하여 연장되는 연장부를 포함하고, 상기 연장부는 상기 제2 영역에 인접한 부분에 폭이 변화하는 단차부를 포함한다. 여기에서, 상기 단차부는 상기 절연층의 상면의 제2 영역에 인접한 영역에서 폭이 넓어지는 것을 특징으로 한다. 즉, 상기 연장부는 상기 패드부와 인접한 제1 부분과, 상기 절연층의 상면의 제2 영역과 인접한 제2 부분을 포함하고, 상기 제2 부분의 폭이 제1 부분의 폭보다 넓다. 이에 따라, 실시 예에서는 ETS 공법으로 회로 기판을 제조하는 과정에서, 상기 절연층의 상면의 제2 영역에서 회로 패턴의 밀도가 낮음에 따라 발생하는 보이드 문제를 해결할 수 있으며, 이에 따른 회로 기판의 물리적 신뢰성을 향상시킬 수 있다.

나아가, 실시 예에서의 절연층의 상면에 배치되는 보호층은 상기 절연층의 제2 영역과 수직으로 중첩되는 제2 개구부를 포함한다. 이때, 상기 제2 개구부는 수직으로 절연층의 하면에 배치되는 보호층과 중첩될 수 있다. 바람직하게, 상기 절연층의 상면에서의 보호층의 폭이 상기 절연층의 하면에서의 보호층의 폭보다 클 수 있다. 이에 따라, 실시 예에서는 비대칭 구조를 가지는 ETS 구조의 회로 기판에서 발생하는 워페이지를 최소화할 수 있으며, 이에 따른 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.

도 1a는 비교 예의 회로 기판의 제조 방법을 설명하기 위한 도면이다.
도 1b는 비교 예의 회로 기판의 제조 방법에서의 문제점을 설명하기 위한 도면이다.
도 2a는 실시 예에 따른 회로 기판의 제조를 위한 판넬을 나탄낸 도면이다.
도 2b는 도 2a의 판넬 단위에서 회로 기판의 제조 공정을 설명하기 위한 도면이다.
도 3a는 제1 실시 예에 따른 회로 기판의 단면도이다.
도 3b 및 도 3c는 제1 실시 예의 회로 기판을 상측에서 바라본 평면도이다.
도 4a 내지 도 4l은 제1 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 5a는 제2 실시 예에 따른 회로 기판의 단면도이다.
도 5b는 제2 실시 예의 회로 기판을 상측에서 바라본 평면도이다.
도 6a는 제3 실시 예에 따른 회로 기판의 단면도이다.
도 6b는 제3 실시 예의 회로 기판을 상측에서 바라본 평면도이다.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예의 설명에 앞서, 비교 예에 대해 설명하기로 한다.

도 1a는 비교 예의 회로 기판의 제조 방법을 설명하기 위한 도면이고, 도 1b는 비교 예의 회로 기판의 제조 방법에서의 문제점을 설명하기 위한 도면이다.

도 1a 및 도 1b를 참조하면, 비교 예에서는 회로 패턴의 미세화를 위해 ETS(Embedded Trace Substrate) 공법으로 회로 기판을 제조하고 있다.

ETS 공법은 미세 패턴이 절연층 속에 매립하는 구조를 가지며, 이에 따라 상기 미세 패턴의 안정적인 보호가 가능하다. 또한, ETS 공법은 동박층을 식각하여 회로 패턴을 형성하는 대신에, 시드층을 이용하여 회로 패턴을 전해 도금으로 형성하기 때문에, 식각으로 인한 회로 패턴의 형상 변화가 없으며, 이에 따라 회로 패턴을 미세화할 수 있다.

비교 예에서의 ETS 공법은 캐리어 보드 또는 지지 부재 상에 도금 공정을 진행하여 미세한 회로 패턴을 형성하여 진행된다.

이를 위해, 비교 예에서는 도 1a의 (a)에서와 같이, 캐리어 보드 또는 지지 부재를 준비한다. 상기 캐리어 보드 또는 지재 부재는 일반적으로 CCL(Copper Clad Laminate)이 사용된다.

예를 들어, 캐리어 보드 또는 지재 부재는, 캐리어 절연층(10) 및 상기 캐리어 절연층(10) 상에 배치된 캐리어 동박층(20)을 포함한다.

그리고, 상기 캐리어 절연층(10)과 상기 캐리어 동박층(20)는 CCL을 사용하여 구현될 수 있다.

그리고, 비교 예에서는 상기 캐리어 동박층(20) 상에 직접 드라이 필름(40)을 도포하여 회로 패턴의 형성을 진행하거나, 상기 캐리어 동박층(20) 상에 추가적인 도금층(미도시)을 형성한 후에, 상기 도금을 이용하여 회로 패턴을 형성하는 공정을 진행하고 있다. 이하에서는, 상기 캐리어 동박층(20) 상에서 바로 회로 패턴의 형성 공정이 진행되는 것으로 설명하기로 한다.

다음으로, 비교 예에서는 상기 캐리어 동박층(20) 상에 드라이 필름(미도시)을 형성하고, 상기 형성된 드라이 필름을 이용하여 회로 패턴(30)을 형성하는 공정을 진행할 수 있다. 예를 들어, 비교 예에서는 상기 캐리어 동박층(20) 상에 드라이 필름을 도포한 후, 상기 도포된 드라이 필름에 개구부(미도시)를 형성할 수 있다. 이때, 상기 드라이 필름의 개구부는 상기 캐리어 동박층(20)의 상면 중 회로 패턴이 형성될 영역과 수직으로 중첩될 수 있다.

다음으로, 비교 예에서는 도 1의 (b)에서와 같이, 상기 캐리어 동박층(20)을 시드층으로 전해 도금을 진행하여, 상기 캐리어 동박층(20) 상에 회로 패턴(30)을 형성하는 공정을 진행한다.

다음으로, 비교 예에서는 도 1의 (c)에서와 같이, 상기 캐리어 동박층(20) 상에, 상기 회로 패턴(30)을 덮는 절연층(40)을 형성하는 공정을 진행한다.

이때, 상기 캐리어 동박층(20)의 상면에는 상기 회로 패턴(30)이 밀집된 영역과, 그 이외의 영역을 포함할 수 있다. 예를 들어, 상기 캐리어 동박층(20)의 상면의 영역별로 상기 회로 패턴(30)의 밀집도가 다르게 나타날 수 있다. 예를 들어, 상기 캐리어 동박층(20)의 상면 중 외곽 영역(또는 가장자리 영역)은 상기 캐리어 동박층(20)의 상면의 중앙 영역 대비 상기 회로 패턴(30)의 밀집도가 낮다.

여기에서, 상기 절연층(40)은 상기 캐리어 동박층(20) 상에서, 상기 회로 패턴들 사이에 배치되는 제1 부분과, 상기 제1 부분 상에서 회로 패턴보다 일정 높이를 가지고 배치되는 제2 부분을 포함한다. 그리고, 상기 외곽 영역에서의 제1 부분은 상기 중앙 영역에서의 제1 부분 대비, 상기 회로 패턴의 밀집도가 낮기 때문에 회로 패턴들 사이의 간격이 넓다. 이를 통해, 도 1b의 (a)에서와 같이 상기 외곽 영역에서의 제1 부분에는 상기 절연층(40)이 모두 채워지지 않는 빈 공간인 보이드(50)가 존재하는 문제가 있다. 그리고, 상기 보이드(50)은 회로 기판의 강도를 저하시키는 요인으로 작용하며, 이에 따른 물리적 신뢰성에 문제가 발생할 수 있다.

나아가, 상기 보이드(50)가 존재하지 않더라도, 상기 중앙 영역에서의 제1 부분과, 상기 외곽 영역에서의 제1 부분의 회로 패턴의 밀도 차이로 인해, 상기 절연층(40)이 적층된 후에, 상기 절연층(40)의 상면이 평면이 아닌 굴곡(45)을 가지는 문제가 있다. 그리고, 상기 굴곡(45)은 다층 기판을 제조하기 위한 적층 과정에서, 신뢰성 문제를 야기시킬 수 있다. 예를 들어, 상기 굴곡(45)에 의해 회로 기판의 휨이 발생하고, 이에 따라 절연층을 관통하는 관통 홀의 위치의 틀어짐이나, 관통 전극과 회로 패턴 사이의 수직 방향으로 정렬성에 문제가 발생할 수 있다. 한편, 상기와 같은 회로 기판은 판넬 단위(다수의 회로 기판으로 구성)로 제조되며, 이에 따라 상기와 같은 불량 발생 시에, 하나의 판넬에 포함된 모든 회로 기판에서 불량이 발생하는 문제가 있다.

더군다나, 최근 회로 기판의 슬림화됨에 따라, 상기 절연층(40)도 얇아지고 있다. 그리고, 상기 보이드(50)의 발생 정도나, 상기 굴곡(45)은 상기 절연층(40)가 얇아질수록 더욱 심해진다.

이에 따라, 실시 예에서는 회로 패턴의 밀도 차이에 따른 절연층의 보이드나 표면 굴곡 문제를 해결하여, 이에 따른 회로 기판의 물리적 신뢰성을 향상시킬 수 있도록 한다.

이하에서는 실시 예에 따른 회로 기판 및 이를 포함하는 패키지 기판에 대해 구체적으로 설명하기로 한다.

-전자 디바이스-

실시 예의 설명에 앞서, 실시 예의 회로 기판에 칩을 실장된 구조를 가지는 패키지 기판은 전자 디바이스에 포함될 수 있다.

이때, 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.

그리고, 실시 예에서는 상기 전자 디바이스의 메인 보드와 연결되는 패키지 기판의 두께를 감소하면서, 하나의 기판에 서로 다른 종류의 2개 이상의 칩을 실장할 수 있는 패키지 기판을 제공한다.

이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.

이하에서는 실시 예에 따른 회로 기판 및 이를 포함하는 패키지 기판에 대해 설명하기로 한다.

도 2a는 실시 예에 따른 회로 기판의 제조를 위한 판넬을 나탄낸 도면이고, 도 2b는 도 2a의 판넬 단위에서 회로 기판의 제조 공정을 설명하기 위한 도면이다.

도 2a 및 도 2b를 참조하면, 회로 기판을 판넬 단위로 제조된다.

또한, 판넬 단위로 제조된 회로 기판에서의 소자 실장 공정이나 소자 몰딩 공정은 상기 판넬을 구성하는 스트립 단위로 제조된다.

그리고, 스트립 단위로 회로 기판의 제조가 완료되면, 상기 스트립을 구성하는 다수의 유닛을 각각 쏘잉(sawing)할 수 있다.

구체적으로, 도 2a를 참조하면, 일반적인 회로기판을 제조하기 위한 기초자재는 동박 적층판(CCL) 형태의 판넬(100)일 수 있다.

상기 판넬(100)의 가로 방향의 폭은 415mm 내지 430mm일 수 있다. 또한, 상기 판넬(100)의 세로 방향의 폭은 510mm 내지 550mm일 수 있다. 여기에서, 상기 판넬(100)의 가로 방향의 폭은 단축 방향의 폭일 수 있고, 세로 방향의 폭은 장축 방향의 폭일 수 있다.

이때, 상기 판넬(100)은 복수의 스트립(200)으로 구분될 수 있다. 다시 말해서, 판넬(100)은 복수의 스트립(200)의 집합으로 이루어질 수 있다. 상기 복수의 스트립(200)은 상기 판넬(100) 내에서 가로 방향 및 세로 방향으로 각각 일정 간격 이격될 수 있다. 예를 들어, 하나의 판넬(100)은 16개의 스트립(200)으로 구분될 수 있다. 즉, 하나의 판넬(100)은 가로 방향으로 2개의 영역으로 구분되고, 세로 방향으로 8개의 영역으로 구분될 수 있다.

한편, 각각의 스트립(200)은 복수의 유닛(300)을 포함할 수 있다. 예를 들어, 하나의 스트립(200)은 1,275개의 유닛(300)을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 하나의 스트립(200)에 포함되는 유닛(300)의 수는 공정 능력에 따라 감소하거나 증가할 수 있을 것이다.

이때, 각각의 유닛(300)은 가로 방향의 폭이 약 3mm일 수 있고, 세로 방향의 폭이 약 2mm일 수 있다. 한편, 상기 각각의 유닛(300)은 실시 예의 회로 기판을 의미할 수 있다.

다시 말해서, 하나의 스트립(200)은 1,275개의 유닛(300)을 포함하고, 판넬(100)은 16개의 스트립(200)을 포함한다. 이에 따라, 하나의 판넬(100) 내에는 16개의 스트립(200)과, 20,400개의 유닛(300)을 포함할 수 있다.

예를 들어, 도 2a에서와 같은 판넬(100) 단위로 회로 기판을 제조하는 경우, 한번에 20,400개의 회로 기판을 동시에 제조할 수 있다.

그리고, 상기 판넬(100) 단위로 회로 기판을 제조하는 경우, 도 2b에서와 같이, 각각의 스트립(200)은 유닛(300)이 배치되는 유닛 영역(300A, 300B, 300C, 300D) 및 상기 유닛 영역(300A, 300B, 300C, 300D) 사이의 더미 영역(DR)을 포함한다. 그리고, 각각의 유닛에 대한 제조가 완료되면, 상기 더미 영역(DR)에서, 각각의 유닛 영역(300A, 300B, 300C, 300D)을 구분하는 쏘잉 라인(SL, sawing line)을 기준으로 각각의 유닛 영역(300A, 300B, 300C, 300D)을 쏘잉하는 과정을 거치게 된다.

이때, 하나의 유닛(300)에는 복수의 회로 패턴층, 복수의 절연층 및 일정 사이즈를 가지는 복수의 관통 홀(VH)을 포함할 수 있다. 그리고, 상기 관통 홀(VH) 내에는 금속물질이 충진되어 관통 전극을 구성할 수 있다.

이때, 하나의 유닛(200)에는 150개 정도의 관통 홀(VH)이 형성된다. 이에 따라, 하나의 판넬(100)에는 150개 정도의 관통 홀(VH)이 형성되는 20,400개의 유닛(300)을 포함할 수 있다. 결론적으로, 하나의 판넬(100)에는 3백만개 이상의 관통 홀(VH)이 형성된다.

여기에서, 비교 예에서와 같이 절연층(40) 내에 보이드가 포함되는 경우, 상기 관통 홀을 형성하는 과정에서, 상기 절연층(40)에 가해지는 충격에 의해 크랙이 발생할 수 있다.

또한, 비교 예에서와 같이 상기 절연층(40)의 상면이 굴곡을 가지는 경우, 상기 유닛, 나아가 스트립, 더 나아가 판넬의 휨이 발생하고, 이에 따라 상기 관통 홀의 형성 과정에서, 상기 관통 홀의 형성 위치가 틀어지는 문제가 있다.

이에 따라, 실시 예에서는 상기와 같은 문제를 해결하기 위한 새로운 구조의 회로기판 및 이의 제조 방법을 제공하도록 한다.

- 제1 실시 예의 회로 기판 -

도 3a는 제1 실시 예에 따른 회로 기판의 단면도이고, 도 3b 및 도 3c는 제1 실시 예의 회로 기판을 상측에서 바라본 평면도이다.

바람직하게, 도 3a는 도 3b의 B-B' 방향에 따른 단면도이다. 또한, 도 3c는 도 3b에서 제1 보호층(360)이 제거된 상태에서의 회로 기판을 상측에서 바라본 평면도이다.

이하에서는 도 3a 내지 도 3c를 참조하여 제1 실시 예에 따른 회로 기판에 대해 구체적으로 설명하기로 한다.

실시 예의 회로 기판은 적어도 1개의 칩이 실장될 수 있도록 하는 실장 공간을 제공한다. 실시 예의 상기 회로 기판에 실장되는 칩은, 1개일 수 있으며, 이와 다르게 2개일 수 있으며, 이와 다르게 3개 이상일 수 있다. 예를 들어, 회로 기판에는 1개의 프로세서 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩이 실장될 수 있으며, 이와 다르게 1개의 프로세서 칩과 함께 1개의 메모리 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩과 적어도 1개의 메모리 칩이 실장될 수 있다.

회로 기판은 절연층(330)을 포함한다. 상기 절연층(330)은 적어도 1층 이상의 구조를 가진다. 이때, 도 2a에서는 상기 회로 기판이 절연층(330)의 층수를 기준으로 1층 구조를 가지는 것으로 도시하였으나 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판은 절연층(330)의 층수를 기준으로 2층 이상의 적층 구조를 가질 수 있다.

다만, 실시 예의 회로 기판은 최상측에 배치된 제1 회로 패턴(310), 절연층(330) 및 제1 보호층(360)의 구조에 특징이 있으며, 이에 따라 설명의 편의를 의해 상기 회로 기판이 1층으로 구성되는 것으로 하여 설명하기로 한다.

한편, 상기 회로 기판이 절연층의 층수를 기준으로 복수의 층 구조를 가지는 경우, 이하에서 설명되는 절연층(330)은 다층의 절연층 중 최상측에 배치된 최상측 절연층을 나타낸 것일 수 있다. 또한, 상기 회로 기판이 절연층의 층수를 기준으로 복수의 층 수를 가지는 경우, 이하에서 설명되는 제1 회로 패턴(310, 320)은 상기 최상측 절연층의 상면에 매립된 최상측 회로 패턴일 수 있다. 예를 들어, 상기 제1 회로 패턴(310, 320)은 ETS 공법으로 회로 기판을 제조하는 공정에서, 가장 먼저 형성된 회로 패턴을 의미할 수 있다.

상기 절연층(330)은 프리프레그(PPG, prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(330)을 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.

상기 절연층(330)은 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 절연층(330)의 수지는 나프탈렌(naphthalene)기를 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.

한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.

다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(330)은 다른 절연물질을 포함할 수 있을 것이다.

예를 들어, 절연층(330)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(330)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(330)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다. 예를 들어, 절연층(330)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(330)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다. 예를 들어, 상기 절연층(330)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(330)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.

상기 절연층(330)은 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 절연층(330)은 각각 12㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 상기 절연층(330)의 두께가 5㎛ 미만이면, 회로 기판에 포함된 회로 패턴이 안정적으로 보호되지 않을 수 있다. 상기 절연층(330)의 두께가 80㎛를 초과하면, 회로 기판의 전체적인 두께가 증가할 수 있다. 또한, 상기 절연층(330)의 두께가 80㎛를 초과하면, 이에 대응하게 회로 패턴이나 비아의 두께도 증가하고, 이에 따른 회로 패턴을 통해 전달되는 신호의 손실이 증가할 수 있다.

이때, 상기 절연층(330)의 두께는, 서로 다른 층에 배치된 회로패턴들 사이의 두께 방향으로의 거리에 대응할 수 있다. 예를 들어, 상기 절연층(330)의 두께는 상기 제1 회로 패턴(310, 320)의 하면에서 제2 회로 패턴(350)의 상면까지의 수직 거리를 의미할 수 있다.

상기 절연층(330)의 표면에는 회로 패턴이 배치된다.

예를 들어, 상기 절연층(330)의 상면에는 제1 회로 패턴(310, 320)이 배치될 수 있다. 예를 들어, 상기 절연층(330)의 하면에는 제2 회로 패턴(350)이 배치될 수 있다.

실시 예에서, 회로 기판은 ETS(Embedded Trace Substrate) 공법을 이용하여 제조될 수 있다. 이에 따라, 상기 회로 기판에 포함된 복수의 회로 패턴들 중 적어도 하나는 ETS 구조를 가질 수 있다. 여기에서, ETS 구조를 가진다는 것은, 최외곽에 배치된 최외곽 회로 패턴이 최외곽 절연층에 매립된 구조를 가짐을 의미할 수 있다. 이를 다르게 표현하면, ETS 구조에서는, 회로 기판의 최상측에 배치된 최상측 절연층의 상면에는 하면을 향하여 오목한 캐비티가 형성되고, 그에 따라 회로 기판의 최상측에 배치되는 회로 패턴은 상기 최상측 절연층의 캐비티에 배치된 구조를 가진다는 것을 의미할 수 있다.

예를 들어, 상기 회로 기판의 각 층에 배치된 회로 패턴들 중 적어도 한 층에 배치된 회로 패턴은 절연층에 매립된 구조를 가질 수 있다. 예를 들어, 실시 예에서, 제1 최상측 절연층의 상면에 배치된 회로 패턴은 ETS 구조를 가질 수 있다. 예를 들어, 실시 예에서 절연층(330)의 상면에 배치된 제1 회로 패턴(310, 320)은 ETS 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 회로 기판의 배치 방향에 따라, 회로 기판의 최하측에 배치된 회로 패턴이 ETS 구조를 가질 수도 있을 것이다. 이하에서는 실시 예의 설명의 편의를 위해, 회로 기판의 최상측에 배치된 회로 패턴이 ETS 구조를 가지는 것으로 하여 설명하기로 한다.

상기 제1 회로 패턴(310, 320)은 상기 절연층(330)에 매립된 구조를 가질 수 있다. 예를 들어 상기 제1 회로 패턴(310, 320)의 일부 영역은 상기 절연층(330)에 매립된 구조를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(310, 320)의 전체 영역은 상기 절연층(330)에 매립된 구조를 가질 수 있다.

여기에서, 상기 제1 회로 패턴(310, 320)이 상기 절연층(330)에 매립된 구조를 가진다는 것은, 상기 제1 회로 패턴(310, 320)의 측면의 적어도 일부가 상기 절연층(330)으로 덮인다는 것을 의미할 수 있다.

또한, 상기 제1 회로 패턴(310, 320)이 ETS 구조를 가진다는 것은 상기 제1 회로 패턴(310, 320)의 상면과 상기 절연층(330)의 상면이 수직으로 중첩되지 않는다는 것을 의미할 수 있다. 한편, 상기 제1 회로 패턴(310, 320)의 하면은 상기 절연층(330)에 의해 덮일 수 있다.

한편, 제2 회로 패턴(350)은 절연층(330)의 하면에 배치될 수 있다. 상기 제2 회로 패턴(350)은 상기 절연층(330) 아래로 돌출될 수 있다.

상기와 같은 회로 패턴들은, 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 회로 패턴들은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 제1 회로 패턴(310, 320) 및 제2 회로 패턴(350)은 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.

상기 제1 회로 패턴(310, 320) 및 제2 회로 패턴(350)은 5㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 제1 회로 패턴(310, 320) 및 제2 회로 패턴(350)은 6㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴(310, 320) 및 제2 회로 패턴(350)은 7㎛ 내지 16㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴(310, 320) 및 제2 회로 패턴(350)의 두께가 5㎛ 미만인 경우에는 회로 패턴의 저항이 증가하고, 이에 따른 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제1 회로 패턴(310, 320) 및 제2 회로 패턴(350)의 두께가 5㎛ 미만인 경우에는 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 제1 회로 패턴(310, 320) 및 제2 회로 패턴(350)의 두께가 20㎛를 초과하는 경우에는 상기 회로 패턴들의 선폭이 증가하고, 이에 따른 회로 기판의 전체적인 부피가 증가할 수 있다.

실시 예의 회로 기판은 관통 전극(340)을 포함한다.

상기 관통 전극(340)은 회로 기판에 포함된 절연층(330)을 관통하며, 이에 따라 서로 다른 층에 배치된 회로 패턴들 사이를 전기적으로 연결할 수 있다.

상기 관통 전극(340)은 상기 제1 회로 패턴(310, 320)과 제2 회로 패턴(350) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 관통 전극(340)의 상면은 상기 제1 회로 패턴(310, 320) 중 적어도 하나의 하면과 직접 연결되고, 상기 관통 전극(340)의 하면은 상기 제2 회로 패턴(350) 중 적어도 하나의 상면과 직접 연결될 수 있다.

이때, 상기 관통 전극(340)은 상기 절연층(330)의 상면에서 상기 절연층(330)의 하면으로 갈수록 폭이 점차 증가하는 경사를 가질 수 있다. 즉, 상기 관통 전극(340)은 ETS 공법으로 제조되며, 이에 따라, 상기 절연층(330)의 하면에서 레이저 공정이 진행됨에 따라 형성된 관통 홀 내부를 충진하며 형성된다. 따라서, 상기 관통 전극(340)은 상면의 폭이 하면의 폭보다 좁은 사다리꼴 형상을 가질 수 있다.

이때, 상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO₂ 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.

한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.

또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.

상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO₂ 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO₂ 레이저는 절연층만 가공할 수 있는 레이저이다.

상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 실시 예의 관통 전극(340)을 형성할 수 있다. 상기 관통 전극(340)을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.

한편, 실시 예의 회로 기판은 제1 보호층(360) 및 제2 보호층(380)을 포함할 수 있다. 상기 제1 보호층(360) 및 제2 보호층(380)은 회로 기판의 최상측 및 최하측에 각각 배치될 수 있다.

상기 제1 보호층(360)은 회로 기판의 최상측에 배치된 최상측 절연층의 상면에 배치될 수 있다. 예를 들어, 상기 제1 보호층(360)은 절연층(330)의 상면에 배치될 수 있다.

예를 들어, 상기 제2 보호층(380)은 회로 기판의 최하측에 배치된 최하측 절연층의 하면에 배치될 수 있다. 예를 들어, 상기 제2 보호층(380)은 절연층(330)의 하면에 배치될 수 있다.

상기 제1 보호층(360)은 개구부를 포함할 수 있다. 상기 제1 보호층(360)의 개구부는 상기 절연층(330)의 상면과 수직으로 중첩될 수 있고, 상기 제1 회로 패턴(310, 320) 중 적어도 하나의 상면과 수직으로 중첩될 수 있다.

예를 들어, 상기 제1 회로 패턴(310, 320)은 패드부(310)를 포함한다. 상기 패드부(310)는 복수 개일 수 있다. 그리고, 상기 제1 보호층(360)은 상기 패드부(310)의 상면의 적어도 일부와 수직으로 중첩되는 제1 개구부(OR1)를 포함할 수 있다. 예를 들어, 상기 패드부(310)의 상면은 복수의 영역으로 구분될 수 있다. 예를 들어, 상기 패드부(310)의 상면은 제1 보호층(360)과 수직으로 중첩되는 중첩 영역 및 상기 중첩 영역 이외의 미중첩 영역(R2, R2-1)을 포함할 수 있다. 예를 들어, 상기 패드부(310)의 상면은 상기 제1 보호층(360)의 제1 개구부(OR1)와 수직으로 중첩되는 영역(R2, R2-1)을 포함할 수 있다.

또한, 상기 제1 보호층(360)은 상기 절연층(330)의 상면과 수직으로 중첩되는 제2 개구부(OR2)를 포함할 수 있다.

한편, 패드부(310) 상에는 제1 표면 처리층(370)이 배치될 수 있다. 또한, 제2 회로 패턴(350)의 하면에는 제2 표면 처리층(380)이 배치될 수 있다.

예를 들어, 상기 제1 보호층(360)의 제1 개구부(OR1)와 수직으로 중첩되는 패드부(310)의 상면에는 상기 제1 표면 처리층(370)이 배치될 수 있다. 또한, 상기 제2 보호층(380)의 개구부(미도시)와 수직으로 중첩되는 제2 회로 패턴(350)의 하면에는 제2 표면 처리층(380)이 배치될 수 있다.

상기 제1 표면 처리층(370)은 OSP(Organic Solderability Preservative) 층일 수 있다. 예를 들어, 상기 제1 표면 처리층(370)은 상기 패드부(310)에 코팅된 벤지미다졸(Benzimidazole)과 같은 유기물로 형성된 유기층일 수 있다.

또한, 상기 제1 표면 처리층(370)은 도금층일 수 있다.

바람직하게, 상기 제1 표면 처리층(370)은 추후 설명되는 도금 인입선을 통해 도금을 진행하여 형성된 도금층일 수 있다.

예를 들어, 상기 제1 표면 처리층(370)은 1층의 도금층으로 구성될 수 있고, 이와 다르게 복수의 도금층으로 구성될 수 있다.

일례로, 상기 제1 표면 처리층(370)은 상기 패드부(310)의 상면에 배치되는 금(Au) 도금층만으로 구성될 수 있다.

다른 일례로, 상기 제1 표면 처리층(370)은 상기 패드부(310)의 상면에 배치되는 니켈(Ni) 도금층과, 상기 니켈(Ni) 도금층 상에 배치되는 금(Au) 도금층을 포함할 수 있다.

또 다른 일례로, 상기 제1 표면 처리층(370)은 상기 패드부(310)의 상면에 배치되는 니켈(Ni) 도금층과, 상기 니켈(Ni) 도금층 상에 배치되는 팔라듐(Pd) 도금층과, 상기 팔라듐(Pd) 도금층 상에 배치되는 금(Au) 도금층을 포함할 수 있다.

이하에서는, 상기 절연층(330)의 상면의 구조, 상기 제1 회로 패턴(310, 320)의 구조, 및 상기 제1 보호층(360)의 구조에 대해 구체적으로 설명하기로 한다.

이때, 도 3a, 3b, 및 3c는 회로 기판에서, 상기 회로 기판의 최외측단을 포함하면서, 상기 최외측단과 인접한 영역을 나타낸 것이다.

상기 절연층(330)은 제1 폭(W1)을 가질 수 있다. 상기 제1 폭(W1)은 상기 절연층(330)의 서로 마주보는 2개의 최외측단 사이의 수평 거리를 의미할 수 있다.

상기 제1 보호층(360)은 제2 폭(W2)을 가질 수 있다. 예를 들어, 상기 제1 보호층(360)은 상기 절연층(330)의 제1 폭(W1)보다 좁은 제2 폭(W2)을 가질 수 있다. 이때, 상기 제1 보호층(360)이 상기 절연층(330)보다 좁은 폭을 가지는 것은, 상기 절연층(330)의 상면 중 일부는 상기 제1 보호층(360)의 제2 개구부(OR2)와 수직으로 중첩되기 때문이다.

즉, 상기 절연층(330)의 상면의 일부는 상기 제1 보호층(360)의 제2 개구부(OR2)를 통해 노출될 수 있다. 이에 따라, 상기 절연층(330)의 제1 폭(W1)은 상기 제1 보호층(360)의 제2 폭(W2) 대비 상기 제2 개구부(OR2)의 폭만큼 클 수 있다.

예를 들어, 절연층(330)의 상면은 복수의 영역으로 구분할 수 있다. 이때, 상기 절연층(330)의 상면은 상기 제1 회로 패턴(310, 320)과 수직으로 중첩되지 않는다. 이에 따라 상기 절연층(330)의 상면은 상기 제1 회로 패턴(310, 320)의 상면과 수직으로 중첩되지 않는 영역을 의미할 수 있다.

예를 들어, 상기 절연층(330)의 상면은 상기 제1 보호층(360)과 수직으로 중첩되는 제1 영역(R1)을 포함할 수 있다.

그리고, 상기 제1 영역(R1)에서의 절연층(330)의 상면은 상기 제1 보호층(360)으로 덮일 수 있다.

또한, 상기 절연층(330)의 상면은 상기 제1 영역(R1) 이외의 제2 영역(R2, R2-2)을 포함할 수 있다. 예를 들어, 상기 절연층(330)의 상면은 상기 제1 보호층(360)과 수직으로 중첩되지 않는 제2 영역(R2, R2-2)을 포함할 수 있다. 예를 들어, 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)은 상기 제1 보호층(360)의 제2 개구부(OR2)와 수직으로 중첩되는 영역을 의미할 수 있다.

이때, 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)은 상기 절연층(330)의 최외측단(330MS)과 인접한 영역일 수 있다. 예를 들어, 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)은 상기 절연층(330)의 최외측단(330MS)과 연결되는 상기 절연층(330)의 상면의 가장자리 영역일 수 있다. 한편, 도면에서의 회로 기판은 회로 기판의 전체 영역을 나타낸 것이 아니고, 이의 일부 영역(예를 들어, 상기 절연층의 최외측단(330MS)과 인접한 영역)을 나타낸 것이다. 이에 따라, 도면 상에서, 절연층(330)의 일측면(330IS)은 상기 절연층(330)의 최외측단(330MS)과 반대되는 다른 최외측단(예를 들어 좌측면)을 의미하는 것이 아니라, 상기 최외측단(330MS)과 상기 다른 최외측단 사이의 절단면을 의미하는 것일 수 있다.

그리고, 이하에서 설명되는 구조적 특징은, 상기 절연층(330)의 상기 최외측단(330MS)에 인접한 영역뿐 아니라, 상기 절연층(330)의 다른 최외측단에 인접한 영역에도 동일하게 적용될 수 있을 것이다.

이때, 상기 제1 회로 패턴(310, 320)은 패드부(310) 및 상기 패드부(310)와 연결되는 연장부(320)를 포함한다. 상기 패드부(310)는 칩이 실장되는 실장 패드이거나, 다른 외부 기판과의 연결을 위한 단자 패드일 수 있으나, 이에 한정되는 것은 아니다.

그리고, 상기 연장부(320)는 상기 패드부(310)와 연결되는 트레이스를 의미할 수 있으나, 이에 한정되지는 않는다.

이때, 상기 제1 회로 패턴의 연장부(320)는 상기 패드부(310)와 연결되고, 그에 따라 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)을 향하여 연장될 수 있다. 예를 들어, 상기 절연층(330)의 상면에는 다수의 연장부를 포함할 수 있고, 상기 다수의 연장부 중 적어도 하나는, 상기 패드부(310) 중 적어도 하나의 연결되고, 그에 따라 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)을 향하여 연장될 수 있다.

이때, 상기 연장부(320)는 단차부(SP)를 포함할 수 있다. 상기 단차부(SP)는 상기 연장부(320)에서 폭이 변화하는 부분을 의미할 수 있다. 예를 들어, 상기 연장부(320)는 상기 패드부(310)와 인접한 제1 부분(321)과 상기 제1 부분(321)으로부터 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)을 향하여 연장되는 제2 부분(322)을 포함할 수 있다.

이때, 상기 연장부(320)의 제1 부분(321)의 폭(W3)은 상기 연장부(320)의 제2 부분(322)의 폭(W4)과 상이할 수 있다. 바람직하게, 상기 연장부(320)의 제1 부분(321)의 폭(W3)은 상기 제2 부분(322)의 폭(W4)보다 좁을 수 있다.

즉, 상기 연장부(320)는 일단부의 폭과 이와 반대되는 타단부의 폭이 서로 상이할 수 있다. 즉, 상기 연장부(320)의 일단부는 상기 패드부(310)와 연결되는 부분이고, 상기 연장부(320)의 타단부는 상기 절연층(330)의 상면의 제2 영역과 가장 인접한 부분을 의미할 수 있다.

그리고, 실시 예에서의 연장부(320)는 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)과 가장 인접한 부분에서의 폭이 상기 패드부(310)와 인접한 부분에서의 폭보다 넓을 수 있다.

이에 따라, 상기 연장부(320)는 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)에서 인접한 부분에 폭이 변화하는 단차부(SP)를 포함할 수 있다.

상기 단차부(SP)는 상기 회로 기판의 제조 공정에서, 상기 절연층(330)의 적층 시에, 상기 절연층(330)의 적층 신뢰성을 향상시키기 위한 것일 수 있다. 예를 들어, 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)에서는 상기 제1 회로 패턴의 밀도가 낮고, 이에 따라 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)는 보이드가 형성될 수 있다. 예를 들어, 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)에서는 상기 제1 회로 패턴의 밀도가 낮고, 이에 따라 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)에는 굴곡이 형성될 수 있다. 이에 따라, 실시 예에서는 상기 절연층(330)의 상면의 상기 제2 영역(R2, R2-2)과 인접한 부분에서, 상기 연장부(320)의 폭이 변화하는 단차부(SP)를 가지도록 한다. 그리고, 상기 단차부(SP)는 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)에서의 상기 제1 회로 패턴의 밀도를 높이는 역할을 하며, 이에 따라 상기 절연층(330)에 보이드가 포함되지 않도록 하거나, 상기 절연층(330)의 상면이 굴곡이 아닌 평면을 가지도록 할 수 있다.

한편, 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)에는 리세스(330R)가 형성될 수 있다. 예를 들어, 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)에는 상기 절연층(330)의 하면을 향하여 오목한 리세스(330R)가 형성될 수 있다.

이에 따라, 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)은 상기 절연층(330)의 상면의 제1 영역(R1)보다 낮게 위치할 수 있다. 예를 들어, 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)의 적어도 일부는 상기 절연층(330)의 상면의 제1 영역(R1)보다 낮게 위치할 수 있다. 예를 들어, 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)의 적어도 일부는 상기 절연층(330)의 상면의 제1 영역(R1)과 상기 리세스(330R)의 깊이만큼 단차를 가질 수 있다.

이때, 상기 리세스(330R)는 상기 회로 기판의 제조 공정에서, 상기 연장부(320)의 일부가 배치된 영역이고, 그에 따라 상기 회로 기판의 제조가 완료됨에 따라 상기 연장부(320)의 일부가 제거된 영역일 수 있다.

이에 따라, 상기 리세스(330R)는 상기 연장부(320)에 대응하는 형상을 가질 수 있다. 예를 들어, 상기 리세스(330R)는 상기 연장부(320)에서 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)와 인접한 제2 부분(322)에 대응하는 형상을 가질 수 있다. 이때, 상기 대응하는 형상을 가진다는 것은, 상기 리세스(330R)의 폭이 상기 연장부(320)의 제2 부분(322)의 폭과 동일하다는 것을 의미할 수 있다. 예를 들어, 상기 대응하는 형상을 가진다는 것은, 상기 리세스(330R)의 깊이가 상기 연장부(320)의 제2 부분(322)의 두께와 동일하다는 것을 의미할 수 있다. 예를 들어, 상기 리세스(330R)의 바닥면은 상기 제1 회로 패턴의 하면과 동일 평면 상에 위치할 수 있다.

한편, 실시 예에서는 상기 리세스(330R)가 형성된 부분이 상기 보호층(360)으로 덮일 수 있다. 그리고, 이와 같은 경우, 상기 리세스(330R)에는 연장부(320)가 배치될 수 있다. 그리고, 상기 연장부(320)의 제2 부분(322)은 절연층(330)의 최외측단(330MS)과 수직으로 중첩될 수 있다.

다만, 이와 같은 경우, 상기 회로 기판의 제조 공정에서 워페이지가 심하게 발생할 수 있다. 예를 들어, ETS 공법으로 회로 기판을 제조하는 경우, 회로 기판의 최상측에 배치된 회로 패턴은 절연층 내에 매립되고, 최하측에 배치된 회로 패턴은 절연층의 표면 아래로 돌출되는 상호 비대칭 구조를 가진다. 그리고, 상기와 같은 비대칭 구조에서는 회로 기판의 워페이지가 심해질 수 있다. 이에 따라, 실시 예에서는 상기 제1 보호층(360)의 볼륨과 제2 보호층(380)의 볼륨을 조절하여 상기 워페이지를 해결하도록 한다. 예를 들어, 상기 제1 보호층(360)의 볼륨을 상기 제2 보호층(380)의 볼륨보다 낮도록 하여 상기 비대칭 구조에서 발생하는 워페이지를 해결하도록 한다. 이에 따라, 상기 제1 보호층(360)은 상기 절연층(330)의 상면의 제2 영역(R2, R2-1)과 수직으로 중첩되는 제2 개구부(OR2)를 포함한다. 그리고, 상기 제2 개구부(OR2)와 수직으로 중첩된 영역에 상기 연장부(320)의 일부가 존재하는 경우, 전기적 신뢰성 문제가 발생할 수 있다. 예를 들어, 상기 제1 보호층(360)의 제2 개구부(OR2)와 수직으로 중첩된 부분에 회로 패턴이 존재하는 경우, 상기 회로 패턴은 회로 기판의 다른 구성에 의해 보호되지 않으며, 이에 따라 제조 공정에서 쇼트와 다른 전기적 신뢰성 문제를 야기시킬 수 있다. 이에 따라, 실시 예에서는 상기와 같은 워페키지 문제와, 상기 전기적 신뢰성 문제를 해결하기 위해, 상기 절연층(330)의 상면의 제2 영역(R2, R2-1)과 수직으로 중첩되도록 상기 제1 보호층(360)의 제2 개구부(OR2)가 위치하도록 한다. 그리고, 상기 제1 보호층(360)의 제2 개구부(OR2)와 수직으로 중첩되는 상기 절연층(330)의 상면의 제2 영역(R2, R2-1)는 상기 연장부(320)가 제거된 부분인 리세스(330R)가 형성될 수 있다.

한편, 실시 예에서 상기 제1 회로 패턴(310, 320)은 절연층(330)의 상면에 형성된 캐비티에 배치된 구조로도 설명될 수 있다.

예를 들어, 상기 절연층(330)의 상면에는 하면을 향하여 오목한 캐비티가 형성될 수 있다. 그리고, 상기 절연층(330)의 상면의 상기 캐비티에는 상기 제1 회로 패턴(310, 320)이 배치될 수 있다. 이때, 상기 캐비티는 상기 제1 회로 패턴의 패드부(310)가 배치되는 제1 캐비티와 상기 연장부(320)가 배치되는 제2 캐비티를 포함할 수 있다. 그리고, 상기 제2 캐비티는 상기 절연층(330)의 상면의 제2 영역(R2, R2-1)을 향하여 폭이 변화하는 단차부를 포함할 수 있다. 이에 따라, 상기 제2 캐비티의 단차부에 배치되는 제1 회로 패턴의 연장부(320)도 상기 제2 영역(R2, R2-1)을 향하여 폭이 변화하는 단차부를 포함할 수 있다.

이때, 상기 제1 회로 패턴(310, 320)의 연장부(320)는 상기 제2 캐비티의 일부만을 채우며 형성될 수 있다. 예를 들어, 상기 제2 캐비티는 상기 제1 보호층(360)과 수직으로 중첩되는 영역과, 그 이외의 영역을 포함할 수 있다. 그리고, 상기 제2 캐비티는 상기 제1 보호층(360)의 제2 개구부(OR2)와 수직으로 중첩되는 영역을 포함할 수 있다. 예를 들어, 상기 제2 캐비티는 상기 절연층(330)의 상면의 제2 영역(R2, R2-1)과 수직으로 중첩되는 영역을 포함할 수 있다. 그리고, 상기 절연층(330)의 상면의 제2 영역(R2, R2-1)에 형성되는 제2 캐비티에는 상기 제1 회로 패턴의 연장부(320)가 배치되지 않을 수 있다. 이에 따라, 상기 절연층(330)의 상면의 제2 영역(R2, R2-1)에 형성되는 제2 캐비티는 상기 연장부(320)가 배치되지 않음에 따른 리세스(330R)로 남을 수 있다.

-패키지 기판-

한편, 실시 예에 따른 회로 기판에는 적어도 하나의 칩이 실장될 수 있고, 이를 통해 패키지 기판으로 제공될 수 있다.

예를 들어, 실시 예의 패키지 기판은 도 3a의 회로 기판 상에 실장되는 적어도 하나의 칩과, 상기 칩을 몰딩하는 몰딩층과, 상기 칩이나 외부 기판과의 결합을 위한 접속부를 포함한다.

예를 들어, 패키지 기판은 상기 회로 기판의 최상측에 배치된 제1 회로 패턴의 패드부(310), 바람직하게 제1 표면 처리층(370) 상에 배치되는 제1 접속부(미도시)를 포함한다. 상기 제1 접속부는 솔더볼일 수 있다.

그리고, 상기 솔더 볼 상에는 칩이 실장될 수 있다. 이때, 상기 칩은 프로세서 칩일 수 있다. 예를 들어, 상기 칩은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다.

이때, 실시 예의 회로 기판에는 적어도 2개의 칩이 실장될 수 있다. 실시 예에서는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 2개의 칩이 상기 회로 기판 상에 일정 간격을 두고 각각 배치될 수 있다. 예를 들어, 실시 예에서의 패키지 기판에는 센트랄 프로세서 칩 및 그래픽 프로세서 칩을 포함할 수 있으나, 이에 한정되는 것은 아니다.

한편, 상기 복수의 칩은 상기 회로 기판 상에서 상호 일정 간격 이격될 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 150㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 120㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 100㎛ 이하일 수 있다.

바람직하게, 상기 복수의 칩 사이의 이격 간격은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 상기 복수의 칩 사이의 이격 간격이 60㎛보다 작으면, 상기 복수의 칩의 상호 간의 간섭에 의해, 동작 신뢰성에 문제가 발생할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 상기 복수의 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 패키지 기판의 부피가 커질 수 있다.

- 회로 기판의 제조 방법 -

이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.

이하에서는 설명의 편의를 위해, 판넬의 스트립 영역에서, 2개의 유닛이 포함된 영역의 일부를 중심으로 설명하기로 한다.

도 4a 내지 도 4l은 제1 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.

실시 예에서는 판넬 단위, 나아가 스트립 단위로 복수의 회로 기판(예를 들어, 복수의 유닛)의 제조가 동시에 진행될 수 있다.

도 4a를 참조하면, 실시 예에서는 상기 회로 기판의 제조를 위한 캐리어 보드를 준비한다.

상기 캐리어 보드는 캐리어 절연층(CB1) 및 상기 캐리어 절연층(CB1) 상에 배치되는 캐리어 동박층(CB2)

이때, 상기 캐리어 동박층(CB2)은 상기 캐리어 절연층(CB1)의 상면 및 하면 중 적어도 하나의 표면에 배치될 수 있다. 일 예로, 상기 캐리어 동박층(CB2)은 상기 캐리어 절연층(CB1)의 일면에만 배치될 수 있다. 다른 일례로, 상기 캐리어 동박층(CB2)은 상기 캐리어 절연층(CB1)의 양면에 모두 배치될 수 있다.

그리고, 상기 캐리어 동박층(CB2)이 상기 캐리어 절연층(CB1)의 양면에 모두 배치되는 경우, 상기 캐리어 절연층(CB1)의 양면에서 동시에 회로 기판의 제조 공정을 진행할 수 있다.

다만, 실시 예에서는 설명의 편의를 위해, 상기 캐리어 보드의 하측에서만 회로 기판의 제조 공정이 진행되는 것으로 하여 설명하기로 한다.

이때, 상기 캐리어 절연층(CB1) 및 상기 캐리어 동박층(CB2)은 CCL(Copper Clad Laminate)일 수 있다.

다음으로, 실시 예에서는 상기 캐리어 동박층(CB2)의 하면에 회로 패턴을 형성하는 공정을 진행할 수 있다.

이때, 캐리어 동박층(CB2)의 하면은 복수의 영역으로 구분될 수 있다. 예를 들어, 상기 캐리어 동박층(CB2)의 하면은, 제1 회로 기판에 대응하는 제1 유닛 영역(U1)과, 제2 회로 기판에 대응하는 제2 유닛 영역(U2) 및 상기 제1 유닛 영역과 제2 유닛 영역 사이의 더미 영역을 포함할 수 있다.

그리고, 상기 회로 패턴은 상기 제1 유닛 영역(U1), 상기 제2 유닛 영역(U2) 및 상기 더미 영역에 모두 형성될 수 있다.

바람직하게, 상기 더미 영역에는 추후 제1 표면 처리층(370)을 형성하기 위한 도금을 진행하기 위한 도금인입선(410)이 형성된다.

그리고, 상기 제1 유닛 영역(U1) 및 제2 유닛 영역(U2)에는 각각 제1 회로 패턴의 패드부(310) 및 연장부(320)가 형성된다. 그리고, 상기 연장부(320)는 상기 더미 영역으로 연장되며, 그에 따라 상기 도금인입선(410)과 연결될 수 있다. 이에 따라, 상기 연장부(320)는 회로 기판의 제조 공정 중에, 제1 표면 처리층(370)을 도금하기 위한 도금 시드층으로 활용될 수도 있다.

이때, 실시 예에서의 상기 연장부(320)는 단차부(SP)를 포함한다.

예를 들어, 상기 연장부(320)는 상기 패드부(310)와 인접한 제1 부분(321) 및 상기 제1 부분(321)으로부터 상기 더미 영역을 향하여 연장되고, 상기 도금인입선(410)에 연결되는 제2 부분(322)을 포함한다. 그리고, 상기 제1 부분(321)의 폭과 상기 제2 부분(322)의 폭은 서로 상이할 수 있다. 바람직하게, 상기 제1 부분(321)의 폭은 상기 제2 부분(322)의 폭보다 좁을 수 있다. 즉, 상기 연장부(320)는 상기 패드부(310)에서 상기 도금인입선(410)으로 갈수록 폭이 넓어지는 부분을 포함할 수 있다. 이에 따라, 실시 예에서는 상기 연장부(320)의 상기 제2 부분(322)의 단차부를 통해, 이에 따른 회로 패턴의 밀도를 증가시키도록 한다.

즉, 상기 캐리어 동박층(CB2)의 하면 중 상기 더미 영역과 인접한 제1 유닛 영역(U1) 및 제2 유닛 영역(U2)의 가장 자리 영역은 회로 패턴의 밀도가 낮고, 이에 따라 추후 절연층(330)의 적층 공정에서 보이드가 발생할 수 있다. 이에 따라, 실시 예에서는 상기 제1 유닛 영역(U1) 및 제2 유닛 영역(U2)의 가장 자리 영역에서, 상기 제1 연장부(320)가 폭이 넓어지는 단차부(SP)를 포함하도록 하여, 상기 회로 패턴의 밀도 차이에 따른 보이드 발생을 방지할 수 있도록 한다.

예를 들어, 도 4b는 비교 예에서의 연장부(320a)를 나타낸 도면이다.

도 4b 도시된 바와 같이, 비교 예에서는 캐리어 동박층(CB2)의 하면에 패드부(310a) 및 연장부(320a)를 형성한다. 이때, 상기 연장부(320a)는 상기 패드부(310a)와 상기 도금인입선(410a) 사이를 연결할 수 있다. 이때, 상기 연장부(320a)는 상기 도금인입선(410a)과 상기 패드부(310a) 사이에서 폭이 변화하지 않는다. 예를 들어, 비교 예에서의 연장부(320a)는 상기 패드부(310a)와 상기 도금인입선(410a) 사이에서 폭이 변화하지 않고 동일한 폭을 가지며 연장된다.

이에 따라, 비교 예에서는 상기 패드부(310a) 및 연장부(320a)가 형성된 이후에, 절연층을 적층하는 과정에서, 상기 더미 영역과 인접한 가장자리 영역(ER, Edge region)에서의 회로 패턴의 밀도가 낮음에 따른 보이드가 발생하는 문제가 있다.

이에 반하여, 실시 예에서는 상기 회로 패턴의 밀도가 상대적으로 낮은 상기 더미 영역과 인접한 가장자리 영역에서의 회로 패턴의 밀도를 높이기 위해, 상기 연장부(320)가 상기 더미 영역에 인접한 영역에서 폭이 넓어지는 단차부를 포함하도록 한다. 이에 따라, 실시 예에서는 상기 가장자리 영역에서 발생하는 보이드 문제를 해결할 수 있다.

다음으로, 도 4c에 도시된 바와 같이, 실시 예에서는 상기 캐리어 동박층(CB2)의 하면에 상기 제1 회로 패턴의 패드부(310), 연장부(320) 및 도금인입선(410)을 덮는 절연층(330)을 형성한다. 예를 들어, 상기 절연층(330)은 상기 캐리어 동박층(CB2)의 하면에 전체적으로 형성될 수 있다. 이때, 실시 예에서는 더미 영역과 인접한 가장자리 영역에서, 상기 연장부(320)가 폭이 넓어지는 단차부를 가지도록 하여, 상기 절연층(330)의 적층 공정에서 상기 가장 자리 영역에서의 보이드 형성을 방지하도록 한다.

다음으로, 실시 예에서는 도 4d에 도시된 바와 같이, 상기 절연층(330)을 관통하는 관통 홀(VH)을 형성하는 공정을 진행할 수 있다.

상기 관통 홀(VH)은 레이저 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 이때, 상기 관통 홀(VH)은 상기 캐리어 동박층(CB2)의 하면에 형성된 제1 회로 패턴의 패드부(310) 중 적어도 하나의 하면과 수직으로 중첩될 수 있다.

다음으로, 도 4e에 도시된 바와 같이 실시 예에서는 상기 절연층(330)의 하면과 상기 관통 홀(VH)의 내벽에 시드층을 형성하고, 이에 따른 전해 도금을 진행하여, 상기 관통 홀(VH)을 채우는 관통 전극(340) 및 상기 절연층(330)의 하면에 배치되는 제2 회로 패턴(350)을 형성하는 공정을 진행할 수 있다.

다음으로, 도 4f에 도시된 바와 같이, 실시 예에서는 상기 캐리어 절연층(CB1)을 제거하는 공정을 진행할 수 있다.

다음으로, 도 4g에 도시된 바와 같이 실시 예에서는 상기 캐리어 동박층(CB2)을 제거하는 공정을 진행할 수 있다. 도 4g의 (a)는 상기 캐리어 동박층(CB2)이 제거된 상태의 단면도이고, 도 4g의 (b)는 상기 캐리어 동박층(CB2)이 제거된 상태의 기판을 상측에서 바라본 평면도이다.

다음으로, 도 4h에 도시된 바와 같이, 실시 예에서는 상기 절연층(330)의 상면에 제1 보호층(360)을 형성하고, 상기 절연층(330)의 하면에 제2 보호층(380)을 형성하는 공정을 진행할 수 있다.

이후, 실시 예에서는 상기 제1 보호층(360) 및 제2 보호층(380)에 각각 개구부를 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 보호층(380)에 형성되는 개구부(OR3)는 상기 절연층(330)의 하면에 배치된 제2 회로 패턴(350) 중 일부의 하면과 수직으로 중첩될 수 있다.

또한, 실시 예에서의 상기 제1 보호층(360)에 형성되는 개구부는 상기 제1 회로 패턴의 패드부(310)의 수직으로 중첩될 수 있고, 상기 절연층(330)의 상면과 수직으로 중첩될 수 있다.

예를 들어, 실시 예에서는 상기 제1 보호층(360)에 상기 제1 회로 패턴의 패드부(310)의 상면과 수직으로 중첩되는 제1 개구부(OR1) 및 상기 절연층(330)의 상면 및 상기 연장부(320)의 상면과 수직으로 중첩되는 제2 개구부(OR2)를 형성한다.

이때, 상기 제2 개구부(OR2)는 상기 더미 영역과 인접한 영역에 형성될 수 있다. 그리고, 상기 제2 개구부(OR2)는 상기 제1 회로 패턴의 연장부(320) 중 상기 도금인입선(410)과 인접한 영역과 수직으로 중첩될 수 있다.

여기에서, 제1 실시 예에서의 제1 보호층(360)의 제2 개구부(OR2)는 상기 연장부(320)에서, 상기 제2 부분(322)의 일부와 수직으로 중첩될 수 있다.

예를 들어, 상기 연장부(320)의 제1 부분(321)은 상기 제1 보호층(360)과 수직으로 중첩될 수 있다. 그리고, 상기 연장부(320)의 제1 부분(321)과 인접한 제2 부분(322)의 일 영역도 상기 제1 보호층(360)과 수직으로 중첩될 수 있다. 또한, 연장부(320)의 제2 부분 중 상기 일 영역을 제외한, 상기 더미 영역과 인접한 영역은 상기 제1 보호층(360)의 제2 개구부(OR2)와 수직으로 중첩될 수 있다.

다음으로, 도 4i에 도시된 바와 같이, 실시 예에서는 제1 표면 처리층(370) 및 제2 표면 처리층(380)을 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 도금인입선(410) 및 상기 도금인입선(410)과 연결된 연장부(320)를 이용하여, 상기 제1 보호층(360)의 제1 개구부(OR1)와 수직으로 중첩된 패드부(310)의 상면에 제1 표면 처리층(370)을 형성하는 공정을 진행할 수 있다.

또한, 실시 예에서는 이와 같은 방법으로, 상기 제2 보호층(380)의 제3 개구부(OR3)와 수직으로 중첩된 제2 회로 패턴의 하면에 제2 표면 처리층(380)을 형성하는 공정을 진행할 수 있다.

다음으로, 실시 예에서는 도 4j 및 도 4k에 도시된 바와 같이, 쏘잉 라인(SL)을 기준으로 쏘잉 공정을 진행하여, 스트립 단위로 제조된 다수의 유닛 영역을 각각 분리하는 공정을 진행할 수 있다. 이에 따라, 실시 예에서는 제1 유닛 영역(U1) 및 제2 유닛 영역(U2)이 상호 분리됨에 따라 복수의 회로 기판을 동시에 제조할 수 있다.

이후, 실시 예에서는 도 4l에 도시된 바와 같이, 상기 절연층(330)의 상면에 형성된 연장부(320) 중 상기 제1 보호층(360)과 수직으로 중첩되지 않는 영역을 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 도 4l에 도시된 바와 같이, 상기 절연층(330)의 상면에 형성된 연장부(320) 중 상기 제1 보호층(360)의 제2 개구부(OR2)와 수직으로 중첩되는 영역을 제거하는 공정을 진행할 수 있다. 이에 따라, 실시 예에서의 절연층(330)의 상면에는 상기 제1 보호층(360)의 제2 개구부(OR2)와 수직으로 중첩되고, 그에 따라 상기 제2 연장부(320)와 연결되는 리세스(330R)가 형성될 수 있다.

- 제2 실시 예의 회로 기판 -

이하에서는 제2 실시 예의 회로 기판에 대해 설명하기로 한다.

제2 실시 예에서는 제1 실시 예의 회로 기판과 기본적인 구조는 동일하며, 단지 제1 보호층(360)에 형성되는 제2 개구부(OR2)의 사이즈가 달라짐에 따른, 연장부(320)의 형상 및 이에 따른 절연층(330)의 상면에 형성되는 리세스의 형상에 차이가 있다.

도 5a는 제2 실시 예에 따른 회로 기판의 단면도이고, 도 5b는 제2 실시 예의 회로 기판을 상측에서 바라본 평면도이다.

이때, 실시 예에서, 제1 실시 예와 실질적으로 동일한 구성에 대해서는 동일한 부호를 부여하기로 한다.

상기 절연층(330)은 제1 폭(W1)을 가질 수 있다. 상기 제1 폭(W1)은 상기 절연층(330)의 서로 마주보는 2개의 최외측단 사이의 수평 거리를 의미할 수 있다. 상기 제1 보호층(360)은 제2 폭(W2)을 가질 수 있다. 예를 들어, 상기 제1 보호층(360)은 상기 절연층(330)의 제1 폭(W1)보다 좁은 제2 폭(W2)을 가질 수 있다. 이때, 상기 제1 보호층(360)이 상기 절연층(330)보다 좁은 폭을 가지는 것은, 상기 절연층(330)의 상면 중 일부는 상기 제1 보호층(360)의 제2 개구부(OR2)와 수직으로 중첩되기 때문이다. 이때, 제2 실시 예에서의 제1 보호층(360)의 제2 개구부(OR2)의 폭은 상기 제1 실시 예에서의 제1 보호층(360)의 제2 개구부(OR2)의 폭보다 클 수 있다.

예를 들어, 절연층(330)의 상면은 복수의 영역으로 구분할 수 있다.

이때, 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)은 상기 절연층(330)의 최외측단(330MS)과 인접한 영역일 수 있다. 예를 들어, 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)은 상기 절연층(330)의 최외측단(330MS)과 연결되는 상기 절연층(330)의 상면의 가장자리 영역일 수 있다.

이때, 상기 제1 회로 패턴은 패드부(310) 및 상기 패드부(310)와 연결되는 연장부(1320)를 포함한다. 상기 패드부(310)는 칩이 실장되는 실장 패드이거나, 다른 외부 기판과의 연결을 위한 단자 패드일 수 있으나, 이에 한정되는 것은 아니다.

그리고, 상기 연장부(1320)는 상기 패드부(310)와 연결되는 트레이스를 의미할 수 있으나, 이에 한정되지는 않는다.

이때, 상기 제1 회로 패턴의 연장부(1320)는 상기 패드부(310)와 연결되고, 그에 따라 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)을 향하여 연장될 수 있다. 예를 들어, 상기 절연층(330)의 상면에는 다수의 연장부를 포함할 수 있고, 상기 다수의 연장부 중 적어도 하나는, 상기 패드부(310) 중 적어도 하나의 연결되고, 그에 따라 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)을 향하여 연장될 수 있다.

이때, 상기 연장부(1320)는 제1 실시 예의 연장부와는 다르게 단차부를 포함하지 않을 수 있다. 예를 들어, 상기 연장부(1320)는 제1 폭을 가지며, 상기 절연층(330)에 배치될 수 있다. 예를 들어, 제2 실시 예에서의 연장부(1320)는 제1 실시 예에서의 연장부(320)의 제1 부분(321)만을 포함할 수 있다. 이는, 제2 실시 예에서의 제1 보호층(360)의 제2 개구부(OR2)가 상기 연장부(1320)의 제1 부분과 제2 부분 사이의 경계부에 형성되기 때문이다.

예를 들어, 제2 실시 예에서는 상기 회로 기판의 제조 공정에서, 상기 제1 보호층(360)의 제2 개구부(OR2)가 상기 연장부의 제1 부분을 제외한 상기 제2 부분의 전체와 수직으로 중첩될 수 있다. 그리고, 회로 기판의 최종 과정에서, 상기 연장부의 제2 부분에 대응하는 부분은 제거되어, 이에 따른 리세스(1330R)로 남게 된다.

이에 따라, 제2 실시 예에서의 리세스(1330R)는 상기 연장부(1320)의 제1 부분하고 연결되며, 그에 따라 상기 제1 부분보다 큰폭을 가질 수 있다. 즉, 제1 실시 예에서는 상기 연장부(1320)에 단차부가 형성되었다. 이와 다르게 제2 실시 예에서는 상기 연장부(1320)와 상기 리세스(1330R) 사이에 단차부가 형성될 수 있다.

- 제3 실시 예의 회로 기판 -

이하에서는 제3 실시 예의 회로 기판에 대해 설명하기로 한다.

제3 실시 예에서는 제1 실시 예의 회로 기판과 기본적인 구조는 동일하며, 단지 제1 보호층(360)에 형성되는 제2 개구부(OR2)의 사이즈가 달라짐에 따른, 연장부(320)의 형상 및 이에 따른 절연층(330)의 상면에 형성되는 리세스의 형상에 차이가 있다.

도 6a는 제3 실시 예에 따른 회로 기판의 단면도이고, 도 6b는 제3 실시 예의 회로 기판을 상측에서 바라본 평면도이다.

상기 절연층(330)은 제1 폭(W1)을 가질 수 있다. 상기 제1 폭(W1)은 상기 절연층(330)의 서로 마주보는 2개의 최외측단 사이의 수평 거리를 의미할 수 있다. 상기 제1 보호층(360)은 제2 폭(W2)을 가질 수 있다. 예를 들어, 상기 제1 보호층(360)은 상기 절연층(330)의 제1 폭(W1)보다 좁은 제2 폭(W2)을 가질 수 있다. 이때, 상기 제1 보호층(360)이 상기 절연층(330)보다 좁은 폭을 가지는 것은, 상기 절연층(330)의 상면 중 일부는 상기 제1 보호층(360)의 제2 개구부(OR2)와 수직으로 중첩되기 때문이다. 이때, 제3 실시 예에서의 제1 보호층(360)의 제2 개구부(OR2)의 폭은 상기 제1 및 제2 실시 예에서의 제1 보호층(360)의 제2 개구부(OR2)의 폭보다 클 수 있다.

이때, 상기 제1 회로 패턴은 패드부(310) 및 상기 패드부(310)와 연결되는 연장부(2320)를 포함한다. 상기 패드부(310)는 칩이 실장되는 실장 패드이거나, 다른 외부 기판과의 연결을 위한 단자 패드일 수 있으나, 이에 한정되는 것은 아니다.

그리고, 상기 연장부(2320)는 상기 패드부(310)와 연결되는 트레이스를 의미할 수 있으나, 이에 한정되지는 않는다.

이때, 상기 제1 회로 패턴의 연장부(2320)는 상기 패드부(310)와 연결되고, 그에 따라 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)을 향하여 연장될 수 있다. 예를 들어, 상기 절연층(330)의 상면에는 다수의 연장부를 포함할 수 있고, 상기 다수의 연장부 중 적어도 하나는, 상기 패드부(310) 중 적어도 하나의 연결되고, 그에 따라 상기 절연층(330)의 상면의 제2 영역(R2, R2-2)을 향하여 연장될 수 있다.

이때, 상기 연장부(2320)는 제1 실시 예의 연장부와는 다르게 단차부를 포함하지 않을 수 있다. 예를 들어, 상기 연장부(2320)는 제1 폭을 가지며, 상기 절연층(330)에 배치될 수 있다. 예를 들어, 제3 실시 예에서의 연장부(2320)는 제1 실시 예에서의 연장부(320)의 제1 부분(321)의 일부만을 포함할 수 있다. 이는, 제3 실시 예에서의 제1 보호층(360)의 제2 개구부(OR2)가 상기 연장부(2320)의 제1 부분의 일부 및 제2 부분의 전체와 수직으로 중첩되며 형성되기 때문이다.

예를 들어, 제3 실시 예에서는 상기 회로 기판의 제조 공정에서, 상기 제1 보호층(360)의 제2 개구부(OR2)가 상기 연장부의 제1 부분의 일부를 제외한, 상기 제1 부분의 나머지 일부는 상기 제2 부분의 전체와 수직으로 중첩될 수 있다. 그리고, 회로 기판의 최종 과정에서, 상기 연장부의 제1 부분의 일부 및 상기 제2 부분에 대응하는 부분은 제거되어, 이에 따른 리세스(2330R)로 남게 된다.

이에 따라, 제2 실시 예에서의 리세스(2330R)는 상기 연장부(2320)와 연결된다. 이때, 상기 리세스(2330R)는 복수의 부분으로 구분될 수 있다.

예를 들어, 상기 리세스(2330R)는 상기 연장부(2320)와 인접한 제1 리세스(2330R1)와, 상기 제1 리세스(2330R1)와 연결되고 상기 절연층(330)의 상면의 제2 영역(R2, R2-1)에 인접한 제2 리세스(2330R2)을 포함할 수 있다.

상기 제1 리세스(2330R)는 상기 회로 기판의 제조 공정에서, 상기 연장부의 제1 부분의 일부가 제거됨에 따라 형성되며, 이에 따라 상기 연장부(2320)와 동일한 폭을 가질 수 있다. 그리고, 상기 제2 리세스(2330R2)는 상기 제1 리세스(2330R1)와 연결된다, 상기 제2 리세스(2330R2)는 상기 연장부(2320)의 제2 부분이 제거됨에 따라 형성된다.

이에 따라, 상기 제1 리세스(2330R)는 상기 연장부(2320)의 폭과 동일할 수 있고, 상기 제2 리세스(2330R2)는 상기 연장부(2320) 및 상기 제1 리세스(2330R1)의 폭보다 클 수 있다.

예를 들어, 제3 실시 예에서는 상기 리세스(2330R)가 단차부를 가질 수 있다. 예를 들어, 상기 리세스(2330R)는 상기 절연층(330)의 상면의 제2 영역(R2, R2-1)와 인접한 영역에서 폭이 넓어지는 단차부를 가질 수 있다.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

제1 절연층;
상기 제1 절연층 상에 배치된 제1 회로 패턴; 및
상기 제1 절연층 상에 배치되고, 상기 제1 절연층보다 좁은 폭을 가지는 제1 보호층을 포함하고,
상기 제1 절연층의 상면은 상기 제1 보호층과 수직으로 중첩되는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함하고,
상기 제1 회로 패턴 중 적어도 하나는,
패드부; 및
상기 패드부에서 상기 제2 영역을 향하여 연장되는 연장부를 포함하고,
상기 연장부는 상기 제2 영역에 인접한 부분에 폭이 변화하는 단차부를 포함한, 회로 기판.
제1항에 있어서,
상기 연장부는,
상기 패드부에 인접하게 위치한 제1 부분; 및
상기 제1 부분보다 상기 제2 영역에 인접하게 배치된 제2 부분을 포함하고,
상기 제1 부분의 폭은 상기 제2 부분의 폭과 상이한, 회로 기판.
제2항에 있어서,
상기 연장부의 제2 부분의 폭은,
상기 연장부의 제1 부분의 폭보다 넓은, 회로 기판.
제1항에 있어서,
상기 제2 영역은
상기 제1 절연층의 최외측단과 인접한 상기 제1 절연층의 상면의 가장자리 영역을 포함하는, 회로 기판.
제1항에 있어서,
상기 제1 보호층은,
상기 패드부의 상면의 적어도 일부와 수직으로 중첩되는 제1 개구부와,
상기 제1 절연층의 제2 영역과 수직으로 중첩되는 제2 개구부를 포함하고,
상기 연장부는 상기 패드부에서 상기 제2 개구부를 향하여 연장되는, 회로 기판.
제5항에 있어서,
상기 제1 개구부와 수직으로 중첩되는 상기 패드부의 상면에 배치되는 제1 표면처리층을 포함하는, 회로 기판.
제3항에 있어서,
상기 제1 절연층의 상면의 제2 영역에는,
상기 제1 절연층의 하면을 향하여 오목한 리세스가 형성되는, 회로 기판.
제7항에 있어서,
상기 리세스는 상기 연장부의 상기 제2 부분의 일측단 및 상기 제1 절연층의 최외측단과 연결되는, 회로 기판.
제8항에 있어서,
상기 리세스의 폭은,
상기 연장부의 제2 부분의 폭과 동일한, 회로 기판.
제8항 또는 제9항에 있어서,
상기 리세스의 바닥면은 상기 연장부의 하면과 동일 평면 상에 위치하는, 회로 기판.
제1 절연층; 및
상기 제1 절연층 상에 배치된 제1 회로 패턴;
상기 제1 회로 패턴은,
패드부; 및
상기 패드부에서 상기 제1 절연층의 최외측단을 향하여 연장되는 연장부를 포함하고,
상기 연장부는 상기 최외측단에 인접한 부분에 폭이 변화하는 단차부를 포함한, 회로 기판.
제11항에 있어서,
상기 제1 절연층 상에 배치되는 제1 보호층을 포함하고,
상기 연장부는,
상기 패드부에 인접하게 위치하고, 상기 제1 보호층과 수직으로 중첩되는 제1 부분; 및
상기 제1 부분과 상기 제1 절연층의 최외측단 사이에 배치되고, 상기 제1 보호층과 수직으로 중첩되는 제2 부분을 포함하고,
상기 제2 부분은 상기 제1 부분의 폭보다 넓은, 회로 기판.
제11항에 있어서,
상기 제1 절연층 상에 배치되는 제1 보호층을 포함하고,
상기 제1 절연층의 상면은 상기 제1 보호층과 수직으로 중첩되는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함하고,
상기 연장부는,
상기 패드부에 인접하게 위치한 제1 부분; 및
상기 제1 부분보다 상기 제2 영역에 인접하게 배치된 제2 부분을 포함하고,
상기 제2 부분의 폭은 상기 제1 부분의 폭보다 넓은, 회로 기판.
제13항에 있어서,
상기 제1 보호층은,
상기 제1 절연층의 제2 영역과 수직으로 중첩되는 개구부를 포함하고,
상기 제1 절연층의 상면의 제2 영역에는,
상기 제1 보호층의 개구부와 수직으로 중첩되고, 상기 제1 절연층의 하면을 향하여 오목한 리세스가 형성되는, 회로 기판.
제1 절연층;
상기 제1 절연층 상에 배치된 제1 회로 패턴; 및
상기 제1 절연층 상에 배치되는 제1 보호층을 포함하고,
상기 제1 절연층의 상면은 상기 제1 보호층과 수직으로 중첩되는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함하고,
상기 제1 회로 패턴 중 적어도 하나는,
패드부; 및
상기 패드부에서 상기 제2 영역을 향하여 연장되는 연장부를 포함하고,
상기 제1 절연층의 상면의 제2 영역에는,
상기 제1 절연층의 하면을 향하여 오목하며, 상기 연장부와 상이한 폭을 가지며 상기 연장부와 연결되는 리세스가 형성된, 회로 기판.
제15항에 있어서,
상기 리세스는 상기 연장부의 폭보다 넓은 폭을 가지며, 상기 제1 절연층의 최외측단과 연결되는, 회로 기판.
제1 절연층;
상기 제1 절연층 상에 배치된 제1 회로 패턴; 및
상기 제1 절연층 상에 배치되는 제1 보호층을 포함하고,
상기 제1 절연층의 상면은 상기 제1 보호층과 수직으로 중첩되는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함하고,
상기 제1 회로 패턴 중 적어도 하나는,
패드부; 및
상기 패드부에서 상기 제2 영역을 향하여 연장되는 연장부를 포함하고,
상기 제1 절연층의 상면의 제2 영역에는,
상기 제1 절연층의 하면을 향하여 오목하며, 상기 제2 영역에 인접한 부분에 폭이 변화하는 단차부를 포함하는 리세스가 형성된, 회로 기판.
제17항에 있어서,
상기 리세스는
상기 연장부에 인접한 제1 리세스와,
상기 제1 절연층의 최외측단과 인접한 제2 리세스를 포함하고,
상기 제1 리세스의 폭은, 상기 제2 리세스의 폭과 상이한, 회로 기판.
제18항에 있어서,
상기 제1 리세스의 폭은 상기 연장부의 폭과 동일하고,
상기 제2 리세스의 폭은, 상기 연장부의 폭 및 상기 제1 리세스의 폭보다 넓은, 회로 기판.