KR20230018236A - 회로 기판, 패키지 기판 및 이의 검사 방법 - Google Patents

회로 기판, 패키지 기판 및 이의 검사 방법 Download PDF

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KR20230018236A
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권명재
남상혁
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은 제1 절연층; 및 상기 제1 절연층에 일부 매립된 제1 회로 패턴을 포함하고, 상기 제1 회로 패턴의 측면은 0.05㎛ 내지 0.6㎛ 사이의 범위의 제1 중심선 표면 거칠기를 가지고, 상기 제1 회로 패턴의 하면은, 상기 제1 중섬선 표면 거칠기와 다른 제2 중심선 표면 거칠기를 가진다.

Description

회로 기판, 패키지 기판 및 이의 검사 방법{CIRCUIT BOARD, PACKAGE SUBSTRATE AND METHOD FOR INSPECTING OF THE SAME}
실시 예는 회로 기판에 관한 것으로, 특히 ETS(Embedded Trace Substrate) 패턴의 전기적 신뢰성을 향상시킬 수 있는 회로 기판, 패키지 기판 및 이의 검사 방법에 관한 것이다.
전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.
회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 엠에스에이피(MSAP; modified semi-additive process) 등이 제안되었다.
이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.
한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.
그리고, 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가 시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집척화 기술들이 개발 되고 있다. 이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커진다.
이러한 안테나 및 AP 모듈은 회로기판에 패턴닝되거나 실장되기 때문에, 회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.
상기와 같이 5G 통신 시스템에 적용되는 회로기판은 다양한 기판이 하나의 소형장치에 집적화되어야 하기 때문에, 회로 패턴의 미세화가 더욱 중요하다.
종래에는 상기와 같은 ETS 구조에서, 최외층에 형성되는 매립 패턴은 상기 매립 패턴이 형성된 이후에 바로 AOI(Automatic Optical Inspection) 검사가 진행될 수 없다. 이는, 상기 매립 패턴의 도금을 위해 사용한 시드층의 제거는 회로 기판의 제조 공정에서 회로 패턴 형성 및 절연층 적층 공정이 모두 완료된 이후에 마지막에 수행되며, 상기 시드층이 제거되기 전에는 상기 시드층과 매립 패턴 사이의 구분이 이루어지지 않아 상기 AOI 검사가 진행될 수 없기 때문이다.
그리고, 상기 매립 패턴의 도금을 위해 사용한 시드층이 제거된 이후에 AOI 검사를 진행하는 경우, 상기 매립 패턴의 상면, 측면 및 하면 중 절연층 내에 매립된 측면 및 하면에 대해서는 정상적인 검사가 불가한 문제가 있다.
실시 예에서는 절연층에 매립된 패턴(ETS 패턴)에 대해서도 AOI 검사가 가능하도록 한 회로 기판, 패키지 기판 및 이를 포함하는 검사 방법을 제공하도록 한다.
또한, 실시 예에서는 ETS 구조의 매립 패턴에 대한 검사 정밀도 및 검사 효율성을 향상시킬 수 있는 회로 기판, 패키지 기판 및 이를 포함하는 검사 방법을 제공하도록 한다.
또한, 실시 예에서는 상면, 측면 및 하면의 각각의 표면 거칠기(Ra)가 서로 다른 회로 패턴을 포함하는 회로 기판, 패키지 기판 및 이를 포함하는 검사 방법을 제공하도록 한다.
또한, 실시 예에서는 절연층 내에 매립된 구조를 가지는 ETS 패턴의 전기적 신뢰성을 향상시킬 수 있는 회로 기판, 패키지 기판 및 이를 포함하는 검사 방법을 제공하도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 및 상기 제1 절연층에 일부 매립된 제1 회로 패턴을 포함하고, 상기 제1 회로 패턴의 측면은 0.05㎛ 내지 0.6㎛ 사이의 범위의 제1 중심선 표면 거칠기를 가지고, 상기 제1 회로 패턴의 하면은, 상기 제1 중섬선 표면 거칠기와 다른 제2 중심선 표면 거칠기를 가진다.
또한, 상기 제1 절연층은, 복수의 절연층 중 최상측에 배치된 절연층이고, 상기 제1 회로 패턴은 상기 복수의 절연층에 배치된 회로 패턴 중 최상측에 배치된 회로 패턴이다.
또한, 상기 제1 회로 패턴의 상면은, 상기 제1 절연층의 상면과 수직 방향으로 중첩되지 않는다.
또한, 상기 제1 회로 패턴의 하면의 제2 중심선 표면 거칠기는, 상기 제1 회로 패턴의 측면의 제1 중심선 표면 거칠기보다 크다.
또한, 상기 제1 회로 패턴의 하면의 제2 중심선 표면 거칠기는, 상기 제1 회로 패턴의 측면의 제1 중심선 표면 거칠기의 110% 내지 170% 사이의 범위를 가진다.
또한, 상기 제1 회로 패턴의 상면은 상기 제1 회로 패턴의 측면 및 하면과 다른 제3 중심선 표면 거칠기를 가진다.
또한, 상기 제3 중심선 표면 거칠기는, 상기 제1 및 제2 중심선 표면 거칠기보다 작다.
또한, 상기 제1 절연층의 하면에 배치된 제2 회로 패턴을 포함하고, 상기 제2 회로 패턴의 측면 및 하면은 서로 동일한 제4 중심선 표면 거칠기를 가진다.
또한, 상기 제4 중심선 표면 거칠기는, 상기 제1 중심선 표면 거칠기와 동일하다.
또한, 상기 제4 중심선 표면 거칠기는, 상기 제1 중심선 표면 거칠기의 97% 내지 103% 사이의 범위를 만족한다.
또한, 상기 제4 중심선 표면 거칠기는, 상기 제2 중심선 표면 거칠기보다 작다.
또한, 상기 제1 회로 패턴의 측면의 전체는 상기 제1 절연층에 의해 덮인다.
한편, 실시 예에 따른 패키지 기판은 제1 절연층; 상기 제1 절연층에 일부 매립된 제1 회로 패턴; 상기 제1 회로 패턴의 상면에 배치된 접속부; 상기 접속부 상에 배치된 칩; 및 상기 칩을 덮는 몰딩층을 포함하고, 상기 제1 회로 패턴의 측면은 0.05㎛ 내지 0.6㎛ 사이의 범위의 제1 중심선 표면 거칠기를 가지고, 상기 제1 회로 패턴의 하면은 상기 제1 중심선 표면 거칠기보다 큰 제2 중심선 표면 거칠기를 가지며, 상기 제1 회로 패턴의 상면은 상기 제1 및 제2 중심선 표면 거칠기보다 작은 제3 중심선 표면 거칠기를 가진다.
또한, 상기 칩은 수직 방향 또는 수평 방향으로 이격된 제1 및 제2 칩을 포함하고, 상기 제1 칩은 센트랄 프로세서(CPU)를 포함하고, 상기 제2 칩은 그래픽 프로세서(GPU)를 포함한다.
한편, 실시 예에 따른 회로 기판의 검사 방법은 캐리어 절연층 및 상기 캐리어 절연층의 하면에 캐리어 금속층이 포함된 캐리어 보드를 준비하고, 상기 캐리어 금속층의 하면에, 제1 회로 패턴 형성 영역과 수직 방향으로 중첩되는 개구부를 포함하는 제1 드라이 필름을 형성하고, 상기 캐리어 금속층을 시드층으로 전해 도금을 진행하여, 상기 제1 드라이 필름의 개구부를 채우는 제1 회로 패턴을 형성하고, 상기 제1 회로 패턴의 하면을 소프트 애칭하고, 상기 소프트 애칭된 상기 제1 회로 패턴의 하면에 대한 AOI(Automatic Optical Inspection)를 진행하는 것을 포함한다.
실시 예에서의 회로 기판은 최상측에 배치되고, 절연층에 매립된 제1 회로 패턴을 포함한다. 이때, 상기 제1 회로 패턴은 상면, 측면 및 하면을 포함한다. 그리고, 상기 제1 회로 패턴의 측면 및 하면은 상기 절연층에 의해 덮일 수 있다. 이때, 실시 예에서 상기 제1 회로 패턴(121)의 측면 및 하면은 서로 다른 중심선 표면 거칠기(Ra)를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 하면은 상기 제1 회로 패턴의 측면보다 큰 중심선 표면 거칠기(Ra)를 가질 수 있다. 이는, 상기 제1 회로 패턴의 형성 공정 중에, 상기 제1 회로 패턴의 하면에 대한 AOI 검사를 진행하기 위해 추가로 진행된 소프트 에칭 공정에 의한 것일 수 있다. 이에 따라, 실시 예에서는 상기 제1 회로 패턴이 형성되고, 상기 제1 회로 패턴의 시드층이 제거되기 전에 상기 제1 회로 패턴의 하면에 대한 AOI 검사를 진행할 수 있고, 이에 따른 상기 제1 회로 패턴의 AOI 검사 정확도를 향상시키면서, 검사 효율성을 향상시킬 수 있다.
도 1은 비교 예에 따른 회로기판을 나타낸 도면이다.
도 2는 도 1의 회로기판에서의 불량 예를 설명하기 위한 도면이다.
도 3은 제1 실시 예에 따른 회로 기판 및 제1 회로 패턴의 표면 거칠기를 설명하기 위한 도면이다.
도 4는 도 3의 내측 회로 패턴 또는 제2 회로 패턴의 표면 거칠기를 설명하기 위한 도면이다.
도 5는 도 2의 회로 패턴의 층 구조를 설명하기 위한 도면이다.
도 6은 실시 예에 따른 제1 회로 패턴의 하면의 소프트 에칭 공정을 설명하기 위한 도면이다.
도 7은 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 8 내지 도 21은 도 3에 도시된 회로 기판의 제조 방법을 공정순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
도 1은 비교 예에 따른 회로기판을 나타낸 도면이고, 도 2는 도 1의 회로기판에서의 불량 예를 설명하기 위한 도면이다.
도 1 및 2를 참조하면, 회로기판은 복수의 절연층 및 이들의 표면에 각각 배치되는 회로 패턴을 포함한다.
즉, 회로기판은 제1 절연층(10), 제2 절연층(20) 및 제3 절연층(30)을 포함할 수 있다. 이때, 상기 회로기판의 절연층의 층수는 2층 이하를 가지거나 4층 이상을 가질 수도 있을 것이다.
그리고, 회로기판은 제1 절연층(10)에 매립된 제1 회로 패턴(15)을 포함한다. 상기 제1 회로 패턴(15)의 상면은 상기 제1 절연층(10)의 상면과 중첩되지 않을 수 있다. 이를 통해, 상기 제1 회로 패턴(15)은 상기 제1 절연층(10)이 배치된 상태에서, 측면 및 하면은 상기 제1 절연층(10)에 의해 덮이고, 상면은 상기 제1 절연층(10)의 상측으로 노출될 수 있다.
또한, 회로기판은 제1 절연층(10)의 하면에 배치된 제2 회로 패턴(25)을 포함한다. 또한, 회로기판은 제2 절연층(20)의 하면에 배치된 제3 회로 패턴(35)을 포함한다. 또한, 회로기판은 제3 절연층(30)의 하면에 배치된 제4 회로 패턴(45)을 포함한다.
이때, 제1 절연층(10)에 매립된 제1 회로 패턴(15)은 ETS(Embedded Trace Substrate) 공법을 통해, 복수의 회로 패턴들 중 가장 먼저 형성된 최상측 회로 패턴 또는 최하측 회로 패턴을 의미할 수 있다.
여기에서, ETS 공법으로 회로 패턴을 형성하는 경우, 가장 처음에 형성된 회로 패턴은 절연층의 표면 내에 매립된 구조를 가진다. 즉, 도 1에서의 회로기판에서는, 제1 회로 패턴(15)이 가장 처음에 형성된 회로 패턴이며, 이에 따라 제1 회로 패턴(15)이 제1 절연층(10)에 매립된 구조를 가지게 된다.
이때, 상기 제1 회로 패턴(15)은 신호 전달 배선인 트레이스(ER)와, 칩 실장 등을 위한 패드(미도시)를 포함한다. 이때, 상기 트레이스는 10㎛ 이하의 선폭과 10㎛ 이하의 피치를 가지게 된다.
이때, ETS 공법으로 매립된 구조의 미세 회로 패턴을 제조하기 위해서는, 다층의 회로기판의 제조 공정 중 미세 회로 패턴을 가장 처음에 형성해야만 한다. 그리고, 최근 고집적/고사양 등의 AP(Application Processor) 모듈 등에 적용하기 위해서는 8층 내지 10층의 회로기판이 필요하다.
그리고, 상기 제1 회로 패턴(15)의 형성에 사용된 시드층(미도시)은 상기 8층 내지 10층의 회로 기판의 제조가 모두 완료된 이후에 제거된다. 이때, 상기 제1 회로 패턴(15)의 신뢰성 검사(예를 들어, 패턴 형상 검사)는 상기 시드층이 제거된 이후에 가능하다. 이는, 상기 시드층이 형성된 상태에서는 상기 시드층과 상기 제1 회로 패턴(15)의 구분이 어렵고, 이에 따라 상기 제1 회로 패턴(15)에 대해서만 검사를 진행하기 어렵기 때문이다.
이때, 상기 시드층이 제거된 이후에 상기 제1 회로 패턴(15)의 검사를 진행하는 경우, 상기 제1 회로 패턴(15)의 상면은 제1 절연층 상으로 노출되어 있기 때문에 카메라와 같은 검사 장비를 이용하여 AOI 검사가 가능하나, 상기 제1 회로 패턴(15)의 하면은 제1 절연층에 매립되어 있음에 따라 AOI 검사가 불가능하다. 이때, 상기 제1 회로 패턴(15)은 전해 도금에 의해 형성되며, 이때, 전해 도금 공정에서의 도금 성장은 상기 제1 회로 패턴(15)의 상면에서 하면으로 진행된다. 이에 따라, 상기 제1 회로 패턴(15)의 검사는 실질적으로 상기 제1 회로 패턴(15)의 하면에 대해서 진행해야 하나, 비교 예에서는 상기 제1 회로 패턴(15)의 하면에 대한 AOI 검사에 어려움이 있다.
예를 들어, 도 2에 도시된 바와 같이, 제1 회로 패턴(15)의 상면은 정상적인 형상을 가지고 있으나, 하면은 제1 회로 패턴(15)의 도금 공정 조건에 따라 다양한 형상을 가지게 된다.
상기 제1 회로 패턴(15)은 불량의 제1-1 내지 제1-5 회로 패턴(15-1, 15-2, 15-3, 15-4, 15-5)와, 정상의 제1-6 회로 패턴(15-6)을 포함할 수 있다. 그러나, 상기와 같은 제1-1 내지 제1-5 회로 패턴(15-1, 15-2, 15-3, 15-4, 15-5)은 도금 공정에서 불량이 발생하나, 상기 제1 회로 패턴(15)의 시드층이 제거되지 않은 상태이기 때문에, 상기 제1 회로 패턴(15)의 도금이 완료된 이후에 바로 AOI 검사가 불가능하다.
그리고, 상기 제1 회로 패턴(15)의 시드층이 제거된 이후에, 상기 제1 회로 패턴(15)의 AOI 검사를 진행하는 경우, 상기 제1 회로 패턴(15)의 하면에 대한 AOI 검사가 불가능하며, 이에 따라 제1-1 내지 제1-5 회로 패턴(15-1, 15-2, 15-3, 15-4, 15-5)와 같은 불량의 선별이 어려운 문제가 있다.
이에 따라, 실시 예에서는 제1 회로 패턴의 시드층이 제거되기 전에, 상기 제1 회로 패턴의 검사가 가능하도록 하여, 추가 절연층의 적층이 이루어지기 전에 상기 제1 회로 패턴의 불량의 선별이 가능하도록 하고, 이에 따른 회로 기판의 제조 공정의 효율성 및 상기 제1 회로 패턴의 전기적 신뢰성을 향상시킬 수 있도록 한다.
이하에서는 실시 예에 따른 회로 기판 및 이의 패키지 기판에 대해 구체적으로 설명하기로 한다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 회로 기판에 칩을 실장된 구조를 가지는 패키지 기판은 전자 디바이스에 포함될 수 있다.
이때, 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.
그리고, 실시 예에서는 상기 전자 디바이스의 메인 보드와 연결되는 패키지 기판의 두께를 감소하면서, 하나의 기판에 서로 다른 종류의 2개 이상의 칩을 실장할 수 있는 패키지 기판을 제공한다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판 및 이를 포함하는 패키지 기판에 대해 설명하기로 한다.
- 회로 기판 -
도 3은 제1 실시 예에 따른 회로 기판 및 제1 회로 패턴의 표면 거칠기를 설명하기 위한 도면이고, 도 4는 도 3의 내측 회로 패턴 또는 제2 회로 패턴의 표면 거칠기를 설명하기 위한 도면이며, 도 5는 도 2의 회로 패턴의 층 구조를 설명하기 위한 도면이며, 도 6은 실시 예에 따른 제1 회로 패턴의 하면의 소프트 에칭 공정을 설명하기 위한 도면이다.
이하에서는 도 3 내지 도 6을 참조하여 실시 예에 따른 회로 기판에 대해 구체적으로 설명하기로 한다.
실시 예의 회로 기판은 적어도 1개의 칩이 실장될 수 있도록 하는 실장 공간을 제공한다. 실시 예의 상기 회로 기판에 실장되는 칩은, 1개일 수 있으며, 이와 다르게 2개일 수 있으며, 이와 다르게 3개 이상일 수 있다. 예를 들어, 회로 기판에는 1개의 프로세서 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩이 실장될 수 있으며, 이와 다르게 1개의 프로세서 칩과 함께 1개의 메모리 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩과 적어도 1개의 메모리 칩이 실장될 수 있다.
회로 기판은 절연층(110)을 포함한다. 상기 절연층(110)은 적어도 1층 이상의 구조를 가진다. 이때, 도 2에서는 상기 회로 기판이 절연층(110)의 층수를 기준으로 3층 구조를 가지는 것으로 도시하였으나 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판은 절연층(110)의 층수를 기준으로 2층 이하의 적층 구조를 가질 수 있고, 이와 다르게 4층 이상의 적층 구조를 가질 수 있을 것이다.
다만, 이하에서는 설명의 편의를 위해, 상기 회로 기판이 절연층(110)의 층수를 기준으로 3층 구조를 가지는 것으로 하여 설명하기로 한다.
상기 절연층(110)은 프리프레그(PPG, prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(110)을 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.
상기 절연층(110)은 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 절연층(110)의 수지는 나프탈렌(naphthalene)기를 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.
한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.
다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(110)은 다른 절연물질을 포함할 수 있을 것이다.
예를 들어, 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다. 예를 들어, 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다. 예를 들어, 상기 절연층(110)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(110)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.
상기 절연층(110)은 최상측에서부터 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다.
상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)은 각각 10㎛ 내지 100㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)은 15㎛ 내지 80㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)은 각각 20㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 각각의 두께가 10㎛ 미만이면, 회로 기판에 포함된 회로 패턴이 안정적으로 보호되지 않을 수 있다. 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 각각의 두께가 100㎛를 초과하면, 회로 기판의 전체적인 두께가 증가할 수 있다. 또한, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 각각의 두께가 100㎛를 초과하면, 이에 대응하게 회로 패턴이나 비아의 두께도 증가하고, 이에 따른 회로 패턴을 통해 전달되는 신호의 손실이 증가할 수 있다.
이때, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 두께는, 서로 다른 층에 배치된 회로패턴들 사이의 두께 방향으로의 거리에 대응할 수 있다.
예를 들어, 제1 절연층(111)의 두께는, 제1 회로 패턴(121)의 하면과 제2 회로 패턴(122)의 상면 사이의 직선 거리를 의미할 수 있다. 예를 들어, 제2 절연층(112)의 두께는 제2 회로 패턴(122)의 하면과 제3 회로 패턴(123) 사이의 직선 거리를 의미할 수 있다. 예를 들어, 제3 절연층(113)의 두께는 제3 회로 패턴(123)의 하면과 제4 회로 패턴(124) 사이의 직선 거리를 의미할 수 있다.
한편, 상기 제1 절연층(111)은 실시 예의 회로 기판에서 제1 최외곽에 배치된 제1 최외곽 절연층일 수 있다. 예를 들어, 제1 절연층(111)은 회로 기판의 최상측에 배치된 최상측 절연층일 수 있다.
또한, 상기 제3 절연층(113)은 실시 예의 회로 기판에서, 상기 제1 절연층(111)과 반대되는 제2 최외곽에 배치된 제2 최외곽 절연층일 수 있다. 예를 들어, 상기 제3 절연층(113)은 회로 기판의 최하측에 배치된 최하측 절연층일 수 있다.
또한, 상기 제2 절연층(112)은 상기 제1 최외측 절연층과 제2 최외측 절연층 사이에 배치된 내측 절연층일 수 있다. 이때, 상기 회로 기판이 4층 이상의 층 구조를 가지는 경우, 상기 내측 절연층은 2층 이상의 층 구조를 가질 수 있다.
상기 절연층(110)의 표면에는 회로 패턴이 배치된다.
예를 들어, 상기 제1 절연층(111)의 상면에는 제1 회로 패턴(121)이 배치된다. 예를 들어, 상기 제1 절연층(111)의 하면 또는 제2 절연층(112)의 상면에는 제2 회로 패턴(122)이 배치된다. 예를 들어, 상기 제2 절연층(112)의 하면 또는 제3 절연층(113)의 상면에는 제3 회로 패턴(123)이 배치된다. 예를 들어, 상기 제3 절연층(113)의 하면에는 제4 회로 패턴(124)이 배치된다.
실시 예에서, 회로 기판은 ETS(Embedded Trace Substrate) 공법을 이용하여 제조될 수 있다. 이에 따라, 상기 회로 기판에 포함된 복수의 회로 패턴들 중 적어도 하나는 ETS 구조를 가질 수 있다. 여기에서, ETS 구조를 가진다는 것은, 최외곽에 배치된 최외곽 회로 패턴이 최외곽 절연층에 매립된 구조를 가짐을 의미할 수 있다.
예를 들어, 상기 회로 기판의 각 층에 배치된 회로 패턴들 중 적어도 한 층에 배치된 회로 패턴은 절연층에 매립된 구조를 가질 수 있다. 예를 들어, 실시 예에서, 제1 최외측 절연층의 상면에 배치된 회로 패턴은 ETS 구조를 가질 수 있다. 예를 들어, 실시 예에서 제1 절연층(111)의 상면에 배치된 제1 회로 패턴(121)은 ETS 구조를 가질 수 있다.
이에 따라, 상기 제1 회로 패턴(121)은 상기 제1 절연층(111)에 매립된 구조를 가질 수 있다. 예를 들어, 제1 회로 패턴(121)의 적어도 일부는 상기 제1 절연층(111)에 매립될 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 상면(121T)은 상기 제1 절연층(111)의 상면의 적어도 일부는 수직 방향으로 중첩되지 않을 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 상면(121T) 전체는 상기 제1 절연층(111)의 상면과 수직 방향으로 중첩되지 않을 수 있다. 이에 따라, 제1 회로 패턴(121)의 상면(121T)은 상기 제1 절연층(111)이 배치된 상태에서, 상기 제1 절연층(111)의 상측 방향으로 노출될 수 있다.
또한, 상기 제1 회로 패턴(121)의 측면(121S)의 적어도 일부는 상기 제1 절연층(111)에 의해 덮일 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 측면(121S)의 전체는 상기 제1 절연층(111)에 의해 덮일 수 있다.
또한, 상기 제1 회로 패턴(121)의 하면(121B)의 전체는 상기 제1 절연층(111)에 의해 덮일 수 있다.
그리고, 실시 예에서, 상기 제1 회로 패턴(121)을 제외한 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)은, 상기 절연층(110)의 표면으로부터 돌출된 구조를 가질 수 있다.
절연층(110)의 각각의 표면에 배치된 회로 패턴의 배치 구조를 보면 다음과 같다.
제1 회로 패턴(121)의 적어도 일부 또는 전체는 상기 제1 절연층(111)에 매립된 구조를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)은 회로기판의 최외곽에 배치된 최외곽 회로 패턴 또는 최상측 회로 패턴일 수 있다. 이에 따라, 상기 제1 회로 패턴(121)의 측면(121S)의 적어도 일부는 상기 제1 절연층(111)에 의해 덮일 수 있다.
한편, 상기 제1 회로 패턴(121)의 상면(121T)은 상기 제1 절연층(111)의 상면과 동일 평면 상에 낮게 위치할 수 있다. 이와 다르게, 상기 제1 회로 패턴(121)의 상면(121T)은 상기 제1 절연층(111)의 상면보다 낮게 위치할 수 있다. 이는, 상기 제1 회로 패턴(121)의 시드층(미도시)의 에칭 공정에서, 상기 제1 회로 패턴(121)의 일부도 함께 제거될 수 있기 때문이다.
이때, 상기 제1 회로 패턴(121)은 기능에 따라 패드 및 트레이스를 포함할 수 있다. 상기 패드는 칩이 실장되는 패드나, 외부 기판과 결합되는 패드일 수 있다. 상기 트레이스는 복수의 패드 사이를 연결하는 신호 배선 라인일 수 있다. 상기 트레이스는 미세 패턴이며, 이에 따라 복수의 트레이스들 사이의 간격이 2㎛ 내지 10㎛의 범위를 가지고, 각각의 트레이스의 선폭이 2㎛ 내지 10㎛의 범위를 가질 수 있다.
제2 회로 패턴(122)은 상기 제1 절연층(111)의 하면에 배치될 수 있다. 상기 제2 회로 패턴(122)은 상기 제1 절연층(111) 아래로 돌출될 수 있다. 상기 제2 회로 패턴(122)의 측면 및 하면은 상기 제2 절연층(112)으로 덮일 수 있다.
예를 들어, 제3 회로 패턴(123)은 상기 제2 절연층(112)의 하면에 배치될 수 있다. 상기 제3 회로 패턴(123)은 상기 제2 절연층(112) 아래로 돌출될 수 있다. 예를 들어, 제3 회로 패턴(123)의 측면 및 하면은 상기 제3 절연층(113)으로 덮일 수 있다.
예를 들어, 제4 회로 패턴(124)은 상기 제3 절연층(113)의 하면에 배치될 수 있다. 상기 제4 회로 패턴(124)은 상기 제3 절연층(113) 아래로 돌출될 수 있다.
상기와 같은 회로 패턴들은, 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 회로 패턴들은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴(121), 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴(121), 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)은 각각 5㎛ 내지 20㎛의 범위의 두께(T1)를 가질 수 있다. 예를 들어, 제1 회로 패턴(121), 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)은 각각 6㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴(121), 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)은 각각 7㎛ 내지 16㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴(121), 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)의 각각의 두께가 5㎛ 미만인 경우에는 회로 패턴의 저항이 증가하고, 이에 따른 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제1 회로 패턴(121), 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)의 각각의 두께가 5㎛ 미만인 경우에는 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 제1 회로 패턴(121), 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)의 각각의 두께가 20㎛를 초과하는 경우에는 상기 회로 패턴들의 선폭이 증가하고, 이에 따른 회로 기판의 전체적인 부피가 증가할 수 있다.
실시 예의 회로 기판은 비아를 포함한다.
상기 비아는 실시 예의 회로 기판에 포함된 절연층(110)을 관통하며, 이에 따라 서로 다른 층에 배치된 회로 패턴들 사이를 전기적으로 연결할 수 있다. 이때, 상기 비아는 1개의 절연층만을 관통하며 형성될 수 있으며, 이와 다르게 적어도 2개 이상의 절연층을 공통으로 관통하며 형성될 수 있다.
예를 들어, 회로 기판은 제1 비아(131)를 포함한다. 상기 제1 비아(131)는 상기 제1 절연층(111)을 관통하며 형성될 수 있다. 상기 제1 비아(131)는 상기 제1 회로 패턴(121)과 상기 제2 회로 패턴(122) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제1 비아(131)의 상면은 상기 제1 회로 패턴(121)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제1 비아(131)의 하면은 상기 제2 회로 패턴(122)의 상면과 직접 연결될 수 있다. 그리고, 상기 제1 회로 패턴(121) 및 상기 제2 회로 패턴(122)은 상기 제1 비아(131)를 통해 상호 전기적으로 연결되어 신호를 전달할 수 있다.
예를 들어, 회로 기판은 제2 비아(132)를 포함한다. 상기 제2 비아(132)는 제2 절연층(112)을 관통하며 형성될 수 있다. 상기 제2 비아(132)는 상기 제2 회로 패턴(122)과 상기 제3 회로 패턴(123) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제2 비아(132)의 상면은 상기 제2 회로 패턴(122)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제2 비아(132)의 하면은 상기 제3 회로 패턴(123)의 상면과 직접 연결될 수 있다. 이에 따라, 상기 제2 회로 패턴(122)과 상기 제3 회로 패턴(123)은 상기 제2 비아(132)를 통해 상호 직접 전기적으로 연결되어 신호를 전달할 수 있다.
예를 들어, 회로 기판은 제3 비아(133)를 포함한다. 상기 제3 비아(133)는 제3 절연층(113)을 관통하며 형성될 수 있다. 상기 제3 비아(133)는 상기 제3 회로 패턴(123)과 상기 제4 회로 패턴(124)을 전기적으로 연결할 수 있다. 예를 들어, 상기 제3 비아(133)의 상면은 상기 제3 회로 패턴(123)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제3 비아(133)의 하면은 상기 제4 회로 패턴(124)의 상면과 직접 연결될 수 있다. 이에 따라, 상기 제3 회로 패턴(123)과 상기 제4 회로 패턴(124)은 상호 전기적으로 연결되어 신호를 전달할 수 있다.
상기와 같은 제1 비아(131), 제2 비아(132) 및 제3 비아(133)를 포함하는 회로 기판의 비아는 상기 절연층(110)을 관통하는 비아 홀을 형성하고, 상기 형성된 비아 홀 내부를 전도성 물질로 충진하는 것에 의해 형성될 수 있다.
상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 상기 실시 예의 비아를 형성할 수 있다. 상기 비아를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 실시 예의 회로 기판은 제1 보호층(140) 및 제2 보호층(150)을 포함할 수 있다. 상기 제1 보호층(140) 및 제2 보호층(150)은 상기 회로 패턴(121)의 최외측에 배치될 수 있다.
예를 들어, 제1 보호층(140)은 회로기판의 제1 최외곽 또는 최상측에 배치될 수 있다. 예를 들어, 상기 제1 보호층(140)은 제1 절연층(111)의 상면에 배치될 수 있다. 예를 들어, 상기 제2 보호층(150)은 회로 기판의 제2 최외곽 또는 최하측에 배치될 수 있다. 예를 들어, 상기 제2 보호층(150)은 제3 절연층(113)의 하면에 배치될 수 있다.
상기 제2 보호층(150)은 적어도 1개의 개구부(미도시)를 포함할 수 있다.
예를 들어, 상기 제2 보호층(150)은 상기 제4 회로 패턴(124)의 하면과 수직 방향으로 중첩되는 개구부를 가질 수 있다. 예를 들어, 상기 제2 보호층(150)은 상기 제4 회로 패턴(124)의 하면 중 추후 솔더 볼이 배치된 영역(예를 들어, 외부 기판과 연결되는 단자 패드 부분)과 수직 방향으로 오버랩되는 개구부를 가질 수 있다.
이때, 도면 상에는 도시하지 않았지만, 상기 제2 보호층(150)의 개구부와 수직 방향으로 중첩된 제4 회로 패턴(124)의 하면에는 표면 처리층(미도시)이 배치될 수 있다. 상기 표면 처리층은 상기 제2 보호층(150)을 통해 노출된 제4 회로 패턴(124)의 부식 및 산호를 방지하면서 솔더링 특성을 향상시키기 위해 형성될 수 있다.
상기 표면 처리층은 OSP(Organic Solderability Preservative) 층일 수 있다. 예를 들어, 상기 표면 처리층은 상기 제4 회로 패턴(124)의 하면에 코팅된 벤지미다졸(Benzimidazole)과 같은 유기물로 형성된 유기층일 수 있다.
다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 표면 처리층은 도금층일 수 있다. 예를 들어, 상기 표면 처리층은 니켈(Ni) 도금층, 팔라듐(Pd) 도금층 및 금(Au) 도금층 중 적으도 하나를 포함할 수 있다. 또한, 상기 표면 처리층은 제1 보호층(140)을 통해 노출되거나, 상기 제1 보호층(140)이 배치되지 않은 제1 회로 패턴(121)의 상면에도 형성될 수 있을 것이다.
한편, 실시 예에서, 회로 패턴 및 비아들은 복수의 층 구조를 가질 수 있다. 다만, 실시 예에서, 회로 패턴 중 제1 회로 패턴(121)은 ETS 구조를 가지며, 이에 따라 ETS 구조를 가지는 제1 회로 패턴(121)은 다른 회로 패턴이나 비아들과 다른 층 구조를 가질 수 있다.
예를 들어, 상기 제1 회로 패턴(121)은 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)과 다른 층 구조를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)은 상기 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)의 층수보다 작은 층수를 가질 수 있다.
예를 들어, 상기 제1 회로 패턴(121)은 전해 도금층만을 포함할 수 있다. 이와 다르게, 상기 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)은 각각 시드층 및 전해 도금층을 포함할 수 있다. 예를 들어, 상기 제2 회로 패턴(122)은 시드층(122-1) 및 전해 도금층(122-2)을 포함할 수 있다. 예를 들어, 제3 회로 패턴(123)은 시드층(123-1) 및 전해 도금층(123-2)을 포함할 수 있다. 예를 들어, 제4 회로 패턴(124)은 시드층(124-1) 및 전해 도금층(124)을 포함할 수 있다. 또한, 이에 대응하게, 회로 기판에 포함된 비아는 시드층 및 전해 도금층을 포함할 수 있다. 예를 들어, 제1 비아(131)는 시드층(131-1) 및 전해 도금층(131-2)을 포함할 수 있다. 예를 들어, 제2 비아(132)는 시드층(132-1) 및 전해 도금층(132-2)을 포함할 수 있다. 예를 들어, 제3 비아(133)는 시드층(133-1) 및 전해 도금층(133-2)을 포함할 수 있다.
한편, 실시 예에서의 회로 기판에서 회로 패턴에는 일정 수준의 표면 거칠기가 부여될 수 있다.
이하에서는, 실시 예의 회로 기판에 포함된 회로 패턴의 표면 거칠기에 대해 설명하기로 한다.
실시 예에서, 최상측에 배치된 제1 회로 패턴(121)은 상면(121T), 측면(121S) 및 하면(121B)을 포함할 수 있다.
상기 제1 회로 패턴(121)의 상면(121T)은 상기 제1 절연층(111)의 상면과 수직 방향으로 중첩되지 않는다. 예를 들어, 상기 제1 절연층(111)에 배치된 상태에서, 상기 제1 회로 패턴(121)의 상면(121T)은 상기 제1 절연층(111)의 상측으로 노출될 수 있다.
이때, 실시 예에서, 상기 제1 회로 패턴(121)의 상면(121T), 측면(121S) 및 하면(121B)은 서로 다른 표면 거칠기를 가질 수 있다. 이때, 상기 표면 거칠기는 중심선 표면 거칠기(Ra)일 수 있고, 이와 다르게 십점 평균 거칠기(Rz)일 수 있다.
여기에서, 비교 예에서의 회로 기판에서, 제1 회로 패턴의 상면은 상기 제1 회로 패턴의 측면 및 하면의 표면 거칠기와는 다른 표면 거칠기를 가진다. 그러나, 비교 예에서의 회로 기판에서, 제1 회로 패턴의 측면 및 하면은 서로 동일한 표면 거칠기를 가진다. 예를 들어, 상기 제1 회로 패턴의 측면 및 하면은 도금에 의해 형성된 표면이고, 도금 공정 후에 동일한 전처리 공정을 거친 표면이기 때문에, 실질적으로 서로 동일한 표면 거칠기를 가지게 된다.
이에 반하여, 실시 예에서의 제1 회로 패턴(121)의 측면(121S) 및 하면(121B)은 서로 다른 표면 거칠기를 가질 수 있다. 이는, 상기 제1 회로 패턴(121)의 AOI 검사 진행을 위해, 상기 제1 회로 패턴(121)의 하면(121B)에는 적어도 2회의 전처리 공정이 진행되고, 상기 제1 회로 패턴(121)의 측면(121S)에는 상기 하면(121B)보다 적은 횟수의 전처리 공정이 진행되기 때문이다.
이에 따라, 실시 예에서, 상기 제1 회로 패턴(121)의 측면(121S)의 표면 거칠기는 상기 제1 회로 패턴(121)의 하면(121B)의 표면 거칠기보다 작을 수 있다.
예를 들어, 상기 제1 회로 패턴(121)의 하면(121B)은 상기 제1 회로 패턴(121)의 측면보다 적어도 1회 이상의 전처리 공정이 추가 진행되며, 이에 따라 상기 제1 회로 패턴(121)의 측면의 표면 거칠기보다 큰 표면 거칠기를 가질 수 있다.
상기 제1 회로 패턴(121)의 측면(121S)은 0㎛ 보다 큰 표면 거칠기를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 측면(121S)은 0.05㎛ 내지 0.6㎛ 사이의 범위의 중심선 표면 거칠기(Ra)를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 측면(121S)은 0.08㎛ 내지 0.55㎛ 사이의 범위의 중심선 표면 거칠기(Ra)를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 측면(121S)은 0.1㎛ 내지 0.45㎛ 사이의 범위의 중심선 표면 거칠기(Ra)를 가질 수 있다. 상기 제1 회로 패턴(121)의 측면(121S)의 중심선 표면 거칠기(Ra)가 0.05㎛보다 작으면, 상기 제1 절연층(111)과 상기 제1 회로 패턴(121)의 측면(121S)의 접합력이 감소할 수 있다. 상기 제1 회로 패턴(121)의 측면(121S)의 중심선 표면 거칠기(Ra)가 0.6㎛보다 크면, 상기 제1 회로 패턴(121)의 측면(121S)을 통해 전달되는 신호의 전송 손실이 증가할 수 있다. 예를 들어, 고주파 신호는 표피 효과(Skin Effect)에 의해 회로 패턴의 표면을 따라 신호가 이동하는 특성을 가진다. 이때, 상기 회로 패턴의 표면 거칠기가 증가할수록 저항이 증가하고, 이에 따라 상기 표피 효과에 의한 신호 전송 손실이 증가할 수 있다.
상기 제1 회로 패턴(121)의 하면(121B)은 상기 제1 회로 패턴(121)의 측면(121S)보다 큰 중심선 표면 거칠기(Ra)를 가질 수 있다. 이는, 상기 제1 회로 패턴(121)의 제조 공정에서, 상기 제1 회로 패턴(121)의 도금이 완료된 후에, 상기 제1 회로 패턴(121)에 대한 AOI 검사를 진행하기 위해, 상기 제1 회로 패턴(121)의 하면(121B)에 대해서만 추가적인 전처리 공정이 진행되었기 때문이다.
상기 제1 회로 패턴(121)의 하면(121B)은 상기 제1 회로 패턴(121)의 측면(121S)이 가지는 중심선 표면 거칠기(Ra)의 범위 내에서, 상기 제1 회로 패턴(121)의 측면(121S)이 가지는 중심선 표면 거칠기(Ra)보다 큰 값을 가질 수 있다.
예를 들어, 상기 ㄴ제1 회로 패턴(121)의 하면(121B)의 중심선 표면 거칠기(Ra)는 상기 제1 회로 패턴(121)의 측면(121S)의 중심선 표면 거칠기(Ra)의 110% 내지 170% 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 하면(121B)의 중심선 표면 거칠기(Ra)는 상기 제1 회로 패턴(121)의 측면(121S)의 중심선 표면 거칠기(Ra)의 120% 내지 160% 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 하면(121B)의 중심선 표면 거칠기(Ra)는 상기 제1 회로 패턴(121)의 측면(121S)의 중심선 표면 거칠기(Ra)의 125% 내지 150% 사이의 범위를 가질 수 있다
상기 제1 회로 패턴(121)의 하면(121B)의 중심선 표면 거칠기(Ra)가 상기 제1 회로 패턴(121)의 측면(121S)의 중심선 표면 거칠기(Ra)의 110% 미만이면, 상기 제1 회로 패턴(121)의 하면(121B)의 AOI 검사 시에 검사 정확도가 낮아질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 하면(121B)의 AOI 검사를 진행하기 위해서는, 상기 제1 회로 패턴(121)의 하면(121B)의 중심선 표면 거칠기(Ra)가 일정 수준 이상을 가져야 한다. 이때, 상기 제1 회로 패턴(121)의 하면(121B)의 중심선 표면 거칠기(Ra)가 상기 제1 회로 패턴(121)의 측면(121S)의 중심선 표면 거칠기(Ra)의 110% 미만이라는 것은, 상기 제1 회로 패턴(121)의 하면(121B)이 상기 AOI 검사 진행 시에, 상기 AOI 검사 진행이 가능한 수준의 중심선 표면 거칠기(Ra)를 가지지 않았음을 의미하며, 이에 따라 상기 제1 회로 패턴(121)에 대한 검사 정확도가 낮아질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 하면(121B)의 중심선 표면 거칠기(Ra)가 상기 제1 회로 패턴(121)의 측면(121S)의 중심선 표면 거칠기(Ra)의 110% 미만이면, 상기 AOI 검사 공정에서, 상기 제1 회로 패턴(121)의 하면(121B)의 산화막이 완전히 제거되지 않았음을 의미하며, 이에 따른 검사 정확도가 감소할 수 있다. 예를 들어, 상기 제1 회로 패턴(121)이 형성이 완료된 후에, 상기 제1 회로 패턴(121)의 측면(121S)은 드라이 필름(미도시)에 덮인 상태에서, 상기 제1 회로 패턴(121)의 하면(121B)에 대해 소프트 에칭 공정을 진행할 수 있다.
예를 들어, 도 6의 (a)에 도시된 바와 같이, 상기 제1 회로 패턴(121)의 형성 공정에서, 상기 제1 회로 패턴(121)의 도금이 완료되면, 상기 제1 회로 패턴(121)의 측면(121S) 및 하면(121B)은 실질적으로 동일한 중심선 표면 거칠기(Ra)를 가질 수 있다. 이때, 상기 제1 회로 패턴(121)의 하면(121B)은 도금 공정에 따른 산화막이 형성된 상태일 수 있다. 그리고, 상기 산화막이 형성된 상태에서는 상기 제1 회로 패턴(121)의 하면(121B)에 대한 AOI 검사 정확도가 감소할 수 있다. 나아가, 상기 제1 회로 패턴(121)의 도금이 완료된 이후, 상기 도금에 의해 형성되는 중심선 표면 거칠기(Ra)는 AOI 검사가 가능한 중심선 표면 거칠기(Ra)가 아니며, 이에 따라 AOI 검사 정확도가 감소할 수 있다.
이에 따라, 실시 예에서는 상기 제1 회로 패턴(121)이 도금이 완료된 후에, 상기 제1 회로 패턴(121)의 하면(121B)에 대해서만 소프트 에칭 공정을 진행하여, 상기 제1 회로 패턴(121)의 하면(121B)의 산화막을 제거하면서, 상기 제1 회로 패턴(121)의 하면(121B)에 AOI 검사가 가능한 중심선 표면 거칠기(Ra)를 부여하도록 한다.
따라서, 실시 예에서는 상기 제1 회로 패턴(121)의 측면(121S)과 하면(121B)이 서로 다른 중심선 표면 거칠기(Ra)를 가지게 된다.
한편, 상기 제1 회로 패턴(121)의 상면(121T)는 상기 제1 회로 패턴(121)의 도금에 사용된 시드층의 제거에 따른 에칭 공정에서, 상기 시드층과 함께 에칭이 이루어지며, 이에 따라 상기 제1 회로 패턴(121)의 측면(121S) 및 하면(121B)보다는 낮은 중심선 표면 거칠기(Ra)를 가질 수 있다. 이때, 상기 제1 회로 패턴(121)의 시드층의 에칭 공정에서, 상기 제1 회로 패턴(121)의 측면(121S) 및 하면(121B)은 상기 제1 절연층(111)에 의해 덮인 상태이기 때문에, 상기 에칭이 이루어지지 않는다.
한편, 실시 예에서, 상기 제1 회로 패턴(121)을 제외한 다른 회로 패턴의 측면 및 하면은 서로 동일한 중심선 표면 거칠기(Ra)를 가질 수 있다.
예를 들어, 제2 회로 패턴(122)은 측면(122S) 및 하면(122B)은 서로 동일한 중심선 표면 거칠기(Ra)를 가질 수 있다. 이는, 상기 제2 회로 패턴(122)은 추가 절연층이 적층되기 전에 상기 제2 회로 패턴(122)의 시드층의 제거 공정이 이루어지며, 이에 따라 상기 제1 회로 패턴(121)과 같은 제1 회로 패턴(121)의 하면(121B)에 대한 소프트 에칭 공정이 불필요하기 때문이다.
이에 따라, 상기 제2 회로 패턴(122)의 측면(122S) 및 하면(122B)은 상기 제1 회로 패턴(121)의 측면(121S)에 대응하는 중심선 표면 거칠기(Ra)를 가질 수 있다. 상기 대응한다는 것은, 상기 제2 회로 패턴(122)의 측면(122S) 및 하면(122B)의 중심선 표면 거칠기(Ra)가 상기 제1 회로 패턴(121)의 측면(121S)의 중심선 표면 거칠기(Ra)와 동일하다는 것을 의미할 수 있다. 이와 다르게, 상기 대응한다는 것은, 상기 제2 회로 패턴(122)의 측면(122S) 및 하면(122B)의 중심선 표면 거칠기(Ra)가 상기 제1 회로 패턴(121)의 측면(121S)의 중심선 표면 거칠기(Ra)의 97% 내지 103% 사이의 범위를 가진다는 것을 의미할 수 있다. 즉, 상기 대응한다는 것은, 상기 제2 회로 패턴(122)의 측면(122S) 및 하면(122B)의 중심선 표면 거칠기(Ra)가 상기 제1 회로 패턴(121)의 측면(121S)의 중심선 표면 거칠기(Ra)와 동일하거나, 차이가 거의 없다는 거의 없다는 것을 의미할 수 있다.
상기와 같이 실시 예에서는 ETS 공법을 통해 상기 제1 회로 패턴(121)이 형성된 후에, 상기 제1 회로 패턴(121)의 하면(121B)에 대해서만 추가적인 전처리 공정(예를 들어, 소프트 애칭 공정)을 진행하고, 이에 따라 상기 제1 회로 패턴(121)의 하면에 대한 AOI 검사가 가능하도록 한다. 따라서, 실시 예에서의 제1 회로 패턴(121)의 측면(121S) 및 하면(121B)은 서로 다른 중심선 표면 거칠기(Ra)를 가질 수 있다.
그리고, 실시 예에서, 상기 제1 회로 패턴(121) 이외의 제2 회로 패턴(122)은 제1 회로 패턴(121)과는 다르게 소프트 애칭 공정이 불필요하며, 이에 따라 상기 제1 회로 패턴(121)과는 다르게, 상기 제2 회로 패턴(122)의 측면(122S)과 상기 제2 회로 패턴(122)의 하면(122B)은 서로 동일한 중심선 표면 거칠기(Ra)를 가질 수 있다.
실시 예에서의 회로 기판은 최상측에 배치되고, 절연층에 매립된 제1 회로 패턴을 포함한다. 이때, 상기 제1 회로 패턴은 상면, 측면 및 하면을 포함한다. 그리고, 상기 제1 회로 패턴의 측면 및 하면은 상기 절연층에 의해 덮일 수 있다. 이때, 실시 예에서 상기 제1 회로 패턴(121)의 측면 및 하면은 서로 다른 중심선 표면 거칠기(Ra)를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 하면은 상기 제1 회로 패턴의 측면보다 큰 중심선 표면 거칠기(Ra)를 가질 수 있다. 이는, 상기 제1 회로 패턴의 형성 공정 중에, 상기 제1 회로 패턴의 하면에 대한 AOI 검사를 진행하기 위해 추가로 진행된 소프트 에칭 공정에 의한 것일 수 있다. 이에 따라, 실시 예에서는 상기 제1 회로 패턴이 형성되고, 상기 제1 회로 패턴의 시드층이 제거되기 전에 상기 제1 회로 패턴의 하면에 대한 AOI 검사를 진행할 수 있고, 이에 따른 상기 제1 회로 패턴의 AOI 검사 정확도를 향상시키면서, 검사 효율성을 향상시킬 수 있다.
-패키지 기판-
도 7은 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 7을 참조하면, 실시 예의 패키지 기판은 도 3에 도시된 회로 기판, 상기 회로 기판 상에 실장되는 적어도 하나의 칩과, 상기 칩을 몰딩하는 몰딩층과, 상기 칩이나 외부 기판과의 결합을 위한 접속부를 포함한다.
이하에서는 도 3의 회로 기판을 포함하는 패키지 기판에 대해 설명하기로 한다.
예를 들어, 패키지 기판(200)은 상기 회로 기판의 최외측에 배치된 제1 회로 패턴(121) 상에 배치된 접속부(210)를 포함한다. 상기 접속부(210)는 상기 회로 기판의 복수의 패드 상에 배치될 수 있다. 예를 들어, 상기 접속부(210)은 상기 제1 회로 패턴(121)의 제1 패드 상에 배치되는 제1 접속부(211)와, 상기 제1 회로 패턴(121)의 제2 패드 상에 배치되는 제2 접속부(212)를 포함할 수 있다.
제1 접속부(211) 및 제2 접속부(212)는 육면체 형상을 가질 수 있다. 예를 들어, 상기 제1 접속부(211) 및 제2 접속부(212)의 단면은 사각형 형상을 포함할 수 있다. 상기 제1 접속부(211) 및 제2 접속부(212)의 단면은 직사각형 또는 정사각형을 포함할 수 있다. 예를 들어, 상기 제1 접속부(211) 및 제2 접속부(212)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(211) 및 제2 접속부(212)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(211) 및 제2 접속부(212)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제1 접속부(211) 및 제2 접속부(212)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 제1 접속부(211) 및 제2 접속부(212)는 솔더볼일 수 있으나, 이에 한정되는 것은 아니다.
한편, 실시 예에서는 상기 접속부(210) 상에 배치되는 칩(220)을 포함할 수 있다. 상기 칩(220)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(220)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다. 상기 칩(220)의 단자(230)는 상기 접속부(210)를 통해 상기 제1 회로 패턴(121)의 제1 패드 및 제2 패드와 연결될 수 있다.
또한, 도면 상에는 도시되지 않았지만, 실시 예의 패키지 기판은 추가 칩을 더 포함할 수 있다. 예를 들어, 실시 예에서는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 2개의 칩이 상기 회로 기판 상에 일정 간격을 두고 각각 배치될 수 있다. 예를 들어, 실시 예에서의 칩(220)은 센트랄 프로세서 칩 및 그래픽 프로세서 칩을 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 상기 복수의 칩은 상기 회로 기판 상에서 상호 일정 간격 이격될 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 150㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 120㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 100㎛ 이하일 수 있다.
바람직하게, 상기 복수의 칩 사이의 이격 간격은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 상기 복수의 칩 사이의 이격 간격이 60㎛보다 작으면, 상기 복수의 칩의 상호 간의 간섭에 의해, 동작 신뢰성에 문제가 발생할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 상기 복수의 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 패키지 기판(200)의 부피가 커질 수 있다.
상기 패키지 기판(200)은 몰딩층(240)을 포함할 수 있다. 상기 몰딩층(240)은 상기 칩(220)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(240)은 상기 실장된 칩(220)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
상기 몰딩층(240)은 상기 제1 보호층(140) 상에 배치되는 제1 부분과, 상기 제1 절연층(111) 상에 배치되는 제2 부분을 포함할 수 있다.
이때, 상기 몰딩층(240)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(240)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(240)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(240)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(250)이 저유전율을 가지도록 하여, 상기 칩(220)에서 발생하는 열에 대한 방열 특성을 높일 수 있도록 한다.
한편, 패키지 기판(200)은 상기 회로 기판의 최하측에 배치된 접속부(250)를 포함할 수 있다. 상기 접속부(250)는 상기 제2 보호층(150)을 통해 노출된 상기 제4 회로 패턴(124)의 하면에 배치될 수 있다.
-제조 방법-
이하에서는 실시 예에 따른 회로 기판의 제조 방법 및 이에 따른 검사 방법에 대해 설명하기로 한다. 구체적으로, 이하에서는 도 3에 도시된 회로 기판의 제조 방법을 공정순으로 설명하기로 한다.
도 8 내지 도 21은 도 3에 도시된 회로 기판의 제조 방법을 공정순으로 나타낸 도면이다.
도 8을 참조하면, 실시 예에서는 ETS 공법으로 회로 기판을 제조하기 위한 기초 자재를 준비할 수 있다.
예를 들어, 실시 예에서는 캐리어 절연층(311) 및 상기 캐리어 절연층(311)의 적어도 일면에 금속층(312)이 배치된 캐리어 보드(310)를 준비할 수 있다. 이때, 상기 금속층(312)은 상기 캐리어 절연층(311)의 제1면 및 제2면 중 어느 하나의 면에만 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다. 예를 들어, 상기 금속층(312)은 캐리어 절연층(311)의 일면에만 배치되고, 그에 따라 상기 일면에서만 회로 기판의 제조를 위한 ETS 공정을 진행할 수 있다. 이와 다르게, 상기 금속층(312)은 상기 캐리어 절연층(311)의 양면에 모두 배치될 수 있고, 그에 따라 상기 캐리어 보드(311)의 양면에서 회로 기판의 제조를 위한 ETS 공정을 동시에 진행할 수 있다. 이와 같은 경우, 한번에 2개의 회로 기판을 제조할 수 있다.
상기 금속층(312)은 상기 캐리어 절연층(311)에 무전해 도금을 하여 형성될 수 있다. 이와 다르게, 상기 캐리어 절연층(311) 및 금속층(312)은 CCL(Copper Clad Laminate)일 수 있다.
다음으로, 도 9를 참조하면, 실시 예에서는 상기 금속층(312) 상에 제1 드라이 필름(320)을 형성한다. 이때, 상기 제1 드라이 필름(320)은 상기 금속층(312)의 전체를 덮으며 배치될 수 있다. 다음으로, 실시 예에서는 상기 형성된 제1 드라이 필름(320)을 노광 및 현상할 수 있다.
구체적으로, 실시 예에서는 상기 제1 드라이 필름(320)을 노광 및 현상하여, 상기 금속층(312)의 표면 중 제1 회로 패턴(121)이 형성될 영역과 수직 방향으로 중첩되는 개구부(321)를 형성하는 공정을 진행할 수 있다.
상기 개구부(321)는 상기 금속층(312)의 표면에서, 제1 회로 패턴(121)이 형성될 영역에 대응하게 형성될 수 있다.
이때, 실시 예에서는 상기 노광 및 현상을 통해 개구부(321)가 형성된 제1 드라이 필름(320)을 경화시키는 공정을 진행할 수 있다.
상기 제1 드라이 필름(320)의 경화는, 자외선을 이용한 경화와 적외선을 이용한 경화를 포함할 수 있다.
예를 들어, 실시 예에서는 상기 제1 드라이 필름(320)을 5mV 내지 100mV 사이의 범위의 자외선을 이용하여 경화시킬 수 있다. 이와 다르게, 실시 예에서는 상기 제1 드라이 필름(320)을 적외선 열 경화(curing)할 수 있다.
상기와 같이, 실시 예에서는 상기 제1 드라이 필름(320)을 경화하는 공정을 추가로 진행함으로써, 상기 금속층(312)과 상기 제1 드라이 필름(320) 사이의 접합력을 향상시킬 수 있다. 이에 따라, 실시 예에서는 상기 제1 드라이 필름(320)과 상기 금속층(312)의 접합력 향상에 따라, 상기 개구부(321)에 형성되는 제1 회로 패턴(121)의 미세화가 가능하다. 예를 들어, 실시 예에서는 상기 제1 드라이 필름(320)을 경화하는 공정을 추가로 진행하는 것에 의해, 상기 제1 회로 패턴(121)의 트레이스의 선폭 및 간격을 줄일 수 있다. 나아가, 실시 예에서는 상기 제1 드라이 필름(320)을 경화하는 공정을 추가로 진행하는 것에 의해, 상기 제1 회로 패턴(121)의 트레이스의 선폭보다 상기 트레이스들 사이의 간격을 더 작게 형성하는 것이 가능하다.
다음으로, 도 10을 참조하면, 실시 예에서는 상기 금속층(312)을 시드층으로, 상기 경화된 제1 드라이 필름(320)의 개구부(321) 내에 도금층을 형성하여, 제1 회로 패턴(121)을 형성하는 공정을 진행할 수 있다.
이후, 실시 예에서는 상기 제1 회로 패턴(121)이 형성된 이후에, 상기 제1 드라이 필름(320)을 바로 제거하지 않고, 상기 제1 드라이 필름(320)이 적층된 상태에서 상기 제1 회로 패턴(121)의 AOI 검사를 진행하도록 한다.
이를 위해, 도 11에 도시된 바와 같이, 실시 예에서는 소프트 에칭 장치(300)를 이용하여, 상기 제1 드라이 필름(320)과 수직 방향으로 중첩된 상기 제1 회로 패턴(121)의 하면(121B)의 소프트 에칭 공정을 진행할 수 있다. 이를 통해, 실시 예에서는 상기 소프트 에칭 공정이 진행된 후에, 상기 제1 드라이 필름(320)에 의해 덮인 상기 제1 회로 패턴(121)의 측면(121S)과 상기 제1 회로 패턴(121)의 하면은 서로 다른 중심선 표면 거칠기(Ra)를 가지게 된다.
상기 소프트 에칭 공정을 통해, 상기 제1 회로 패턴(121)의 하면(121B)에는 일정 수준의 중심선 표면 거칠기(Ra)가 부여되고, 그에 따라 표면에 형성된 산화막의 제거가 이루어질 수 있다.
이를 통해, 도 12에 도시된 바와 같이 실시 예에서는 상기 제1 드라이 필름(320)이 배치된 상태에서, AOI 검사 장비(400)를 이용하여, 상기 소프트 애칭된 상기 제1 회로 패턴(121)의 하면(121B)에 대한 AOI 검사를 진행할 수 있다.
다음으로, 상기 AOI 검사가 완료되면, 도 13에 도시된 바와 같이, 상기 제1 드라이 필름(320)을 제거하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 상기 제1 회로 패턴(121)의 측면(121S) 및 하면(121B)에 대한 전처리 공정을 진행할 수 있다.
이때, 전처리 공정 전의 상기 제1 회로 패턴(121)의 측면(121S) 및 하면(121B)은 서로 다른 중심선 표면 거칠기(Ra)를 가지고 있으며, 이에 따라 상기 전처리 공정 후의 상기 제1 회로 패턴(121)의 측면(121S) 및 하면(121B)은 서로 다른 중심선 표면 거칠기(Ra)를 가지게 된다.
다음으로, 실시 예에서는 도 14에 도시된 바와 같이, 상기 금속층(312) 상에, 상기 제1 회로 패턴(121)을 덮는 제1 절연층(111)을 형성할 수 있다.
다음으로, 도 15를 참조하면 실시 예에서는 상기 제1 절연층(111)에 비아 홀(VH)을 형성하는 공정을 진행할 수 있다. 상기 비아 홀(VH)은 레이저 가공에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 도 16을 참조하면, 실시 예에서는 제1 비아(131) 및 제2 회로 패턴(122)을 형성하는 공정을 진행할 수 있다.
구체적으로, 실시 예에서는 상기 제1 절연층(111)의 하면 및 상기 비아 홀(VH)의 내벽이 시드층을 형성하고, 상기 시드층을 이용하여 전해 도금을 진행하여 상기 제2 회로 패턴(122)과 상기 제1 비아(131)를 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 17에 도시된 바와 같이, 도 14 내지 도 16에 도시된 공정을 반복 진행하여, 적층 공정을 진행할 수 있다.
구체적으로, 실시 예에서는 상기 제1 절연층(111)의 하면에, 상기 제2 회로 패턴(122)을 덮는 제2 절연층(112)을 형성하는 공정을 진행할 수 있다. 다음으로, 실시 예에서는 상기 제2 절연층(112)을 관통하는 제2 비아(132) 및 상기 제2 절연층(112)의 하면에 돌출된 제3 회로 패턴(123)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 18에 도시된 바와 같이, 도 17에 도시된 공정을 반복 진행하여, 추가 적층 공정을 진행할 수 있다.
구체적으로, 실시 예에서는 상기 제2 절연층(112)의 하면에 상기 제3 회로 패턴(123)을 덮는 제3 절연층(113)을 형성하는 공정을 진행할 수 있다. 다음으로, 실시 예에서는 상기 제3 절연층(113)을 관통하는 제3 비아(133) 및 상기 제3 절연층(113)의 하면에 돌출된 제4 회로 패턴(124)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 19에 도시된 바와 같이, 실시 예에서는 상기와 같이 제조된 회로 기판에서, 캐리어 보드를 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 캐리어 보드(310)에서, 캐리어 절연층(311)과 금속층(312)을 서로 분리하는 공정을 진행할 수 있다.
다음으로, 도 20에 도시된 바와 같이, 실시 예에서는 상기 회로 기판의 제1 절연층(111)의 상면에 남아있는 금속층(312)을 에칭하여 제거하는 공정을 진행할 수 있다. 이를 통해, 실시 예에서는 상기 회로 기판의 최상측에 배치된 제1 절연층(111)의 상면이 노출될 수 있다.
이때, 상기 금속층(312)이 제거된 후의 제1 절연층(111)의 상면은 상기 제1 회로 패턴(121)의 상면(121T)과 동일 평면 상에 위치할 수 있다.
이와 다르게, 상기 금속층(312)이 제거된 후의 제1 절연층(111)의 상면은 상기 제1 회로 패턴(121)의 상면(121T)보다 높게 위치할 수 있다.
이때, 상기 제1 회로 패턴(121)의 일부는 상기 금속층(312)의 제거 시에 함께 제거될 수 있으며, 이에 따라 상기 제1 회로 패턴(121)의 상면(121T)은 상기 제1 회로 패턴(121)의 측면(121S) 및 하면(121B)보다 낮은 중심선 표면 거칠기(Ra)를 가지게 된다.
다음으로, 도 21에 도시된 바와 같이, 실시 예에서는 상기 제1 절연층(111)의 상면에 제1 보호층(140)을 형성하고, 제3 절연층(113)의 하면에 개구부를 가지는 제2 보호층(150)을 형성하는 공정을 진행할 수 있다.
실시 예에서의 회로 기판은 최상측에 배치되고, 절연층에 매립된 제1 회로 패턴을 포함한다. 이때, 상기 제1 회로 패턴은 상면, 측면 및 하면을 포함한다. 그리고, 상기 제1 회로 패턴의 측면 및 하면은 상기 절연층에 의해 덮일 수 있다. 이때, 실시 예에서 상기 제1 회로 패턴(121)의 측면 및 하면은 서로 다른 중심선 표면 거칠기(Ra)를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 하면은 상기 제1 회로 패턴의 측면보다 큰 중심선 표면 거칠기(Ra)를 가질 수 있다. 이는, 상기 제1 회로 패턴의 형성 공정 중에, 상기 제1 회로 패턴의 하면에 대한 AOI 검사를 진행하기 위해 추가로 진행된 소프트 에칭 공정에 의한 것일 수 있다. 이에 따라, 실시 예에서는 상기 제1 회로 패턴이 형성되고, 상기 제1 회로 패턴의 시드층이 제거되기 전에 상기 제1 회로 패턴의 하면에 대한 AOI 검사를 진행할 수 있고, 이에 따른 상기 제1 회로 패턴의 AOI 검사 정확도를 향상시키면서, 검사 효율성을 향상시킬 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다

Claims (15)

  1. 제1 절연층; 및
    상기 제1 절연층에 일부 매립된 제1 회로 패턴을 포함하고,
    상기 제1 회로 패턴의 측면은 0.05㎛ 내지 0.6㎛ 사이의 범위의 제1 중심선 표면 거칠기를 가지고,
    상기 제1 회로 패턴의 하면은, 상기 제1 중섬선 표면 거칠기와 다른 제2 중심선 표면 거칠기를 가지는, 회로 기판.
  2. 제1항에 있어서,
    상기 제1 절연층은,
    복수의 절연층 중 최상측에 배치된 절연층이고,
    상기 제1 회로 패턴은 상기 복수의 절연층에 배치된 회로 패턴 중 최상측에 배치된 회로 패턴인, 회로 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 회로 패턴의 상면은,
    상기 제1 절연층의 상면과 수직 방향으로 중첩되지 않는, 회로 기판.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 회로 패턴의 하면의 제2 중심선 표면 거칠기는,
    상기 제1 회로 패턴의 측면의 제1 중심선 표면 거칠기보다 큰, 회로 기판.
  5. 제4항에 있어서,
    상기 제1 회로 패턴의 하면의 제2 중심선 표면 거칠기는,
    상기 제1 회로 패턴의 측면의 제1 중심선 표면 거칠기의 110% 내지 170% 사이의 범위를 가지는, 회로 기판.
  6. 제4항에 있어서,
    상기 제1 회로 패턴의 상면은 상기 제1 회로 패턴의 측면 및 하면과 다른 제3 중심선 표면 거칠기를 가지는, 회로 기판.
  7. 제6항에 있어서,
    상기 제3 중심선 표면 거칠기는,
    상기 제1 및 제2 중심선 표면 거칠기보다 작은, 회로 기판.
  8. 제1항 또는 제2항에 있어서,
    상기 제1 절연층의 하면에 배치된 제2 회로 패턴을 포함하고,
    상기 제2 회로 패턴의 측면 및 하면은 서로 동일한 제4 중심선 표면 거칠기를 가지는, 회로 기판.
  9. 제8항에 있어서,
    상기 제4 중심선 표면 거칠기는,
    상기 제1 중심선 표면 거칠기와 동일한, 회로 기판.
  10. 제8항에 있어서,
    상기 제4 중심선 표면 거칠기는,
    상기 제1 중심선 표면 거칠기의 97% 내지 103% 사이의 범위를 만족하는, 회로 기판.
  11. 제8항에 있어서,
    상기 제4 중심선 표면 거칠기는,
    상기 제2 중심선 표면 거칠기보다 작은, 회로 기판.
  12. 제1항 또는 제2항에 있어서,
    상기 제1 회로 패턴의 측면의 전체는 상기 제1 절연층에 의해 덮이는, 회로 기판.
  13. 제1 절연층;
    상기 제1 절연층에 일부 매립된 제1 회로 패턴;
    상기 제1 회로 패턴의 상면에 배치된 접속부;
    상기 접속부 상에 배치된 칩; 및
    상기 칩을 덮는 몰딩층을 포함하고,
    상기 제1 회로 패턴의 측면은 0.05㎛ 내지 0.6㎛ 사이의 범위의 제1 중심선 표면 거칠기를 가지고,
    상기 제1 회로 패턴의 하면은 상기 제1 중심선 표면 거칠기보다 큰 제2 중심선 표면 거칠기를 가지며,
    상기 제1 회로 패턴의 상면은 상기 제1 및 제2 중심선 표면 거칠기보다 작은 제3 중심선 표면 거칠기를 가지는, 패키지 기판.
  14. 제13항에 있어서,
    상기 칩은 수직 방향 또는 수평 방향으로 이격된 제1 및 제2 칩을 포함하고,
    상기 제1 칩은 센트랄 프로세서(CPU)를 포함하고,
    상기 제2 칩은 그래픽 프로세서(GPU)를 포함하는 패키지 기판.
  15. 캐리어 절연층 및 상기 캐리어 절연층의 하면에 캐리어 금속층이 포함된 캐리어 보드를 준비하고,
    상기 캐리어 금속층의 하면에, 제1 회로 패턴 형성 영역과 수직 방향으로 중첩되는 개구부를 포함하는 제1 드라이 필름을 형성하고,
    상기 캐리어 금속층을 시드층으로 전해 도금을 진행하여, 상기 제1 드라이 필름의 개구부를 채우는 제1 회로 패턴을 형성하고,
    상기 제1 회로 패턴의 하면을 소프트 애칭하고,
    상기 소프트 애칭된 상기 제1 회로 패턴의 하면에 대한 AOI(Automatic Optical Inspection)를 진행하는 것을 포함하는,
    회로 기판의 검사 방법.
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