KR20230023492A

KR20230023492A - 회로기판 및 이를 포함하는 패키지 기판

Info

Publication number: KR20230023492A
Application number: KR1020210105665A
Authority: KR
Inventors: 정재훈; 신종배; 이수민
Original assignee: 엘지이노텍 주식회사
Priority date: 2021-08-10
Filing date: 2021-08-10
Publication date: 2023-02-17
Also published as: WO2023018234A1

Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및 상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치된 제2 절연층을 포함하고, 상기 제2 절연층은, 캐비티를 포함하는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함하고, 상기 제2 절연층의 제1 영역은, 상기 제2 절연층의 하면을 향하여 오목한 제1 부분과, 상기 제2 절연층의 상면을 향하여 볼록한 제2 부분을 포함한다.

Description

회로기판 및 이를 포함하는 패키지 기판{CIRCUIT BOARD AND PACKAGE SUBSTRATE HAVING THE SAME}

실시 예는 회로 기판 및 이를 포함하는 패키지 기판에 관한 것이다.

최근 들어 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다.

높은 데이터 전송률을 달성하기 위해, 5G 통신 시스템은 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다. 이러한 높은 주파수 대역은 파장의 길이로 인하여 mmWave로 불린다.

초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집척화 기술들이 개발되고 있다.

이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커질 수 있다

이것은 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.

이에 따라, 종래의 5G 통신 시스템에 적용되는 회로 기판은 상기와 같은 여러 개의 기판들이 집적화된 구조를 가졌으며, 이에 따라 상대적으로 두꺼운 두께를 가졌다. 이에 따라, 종래에는 회로 기판을 구성하는 절연층의 두께를 얇게 함으로써, 회로 기판의 전체적인 두께를 줄였따.

그러나, 상기 절연층의 두께를 얇게 하여 회로 기판을 제작하는데에는 한계가 있으며, 나아가 상기 절연층의 두께가 얇아짐에 따라 회로 패턴이 안정적으로 보호되지 못하는 문제가 있다.

이에 따라, 최근에는 회로 기판에 드릴 비트(drill bit)를 이용하여 소자를 내장하기 위한 캐비티(cavity)를 형성하거나, 소자의 안착을 위하여 이형 필름 등의 부자재를 사용하거나, 샌드블러스트(sand blast)를 이용하여 소자를 내장하기 위한 캐비티를 형성하였다.

이때, 종래의 회로 기판에 캐비티를 형성하기 위해서는 캐비티 가공 영역에서 원하는 깊이의 캐비티를 형성하기 위해, 스톱 레이어가 필요했다. 그러나, 상기 스톱 레이어를 사용하는 경우, 캐비티가 형성된 이후에는 상기 스톱 레이어를 제거하는 과정이 필수적으로 진행되어야만 하며, 이에 따른 공정이 복잡해지는 문제가 있다.

또한, 상기 스톱 레이어는 금속으로 형성되며, 이에 따라 종래에는 상기 캐비티가 형성된 이후에 식각 공정을 진행하여 상기 스톱 레이어를 제거하였다. 그러나, 상기 스톱 레이어의 식각 공정 중에, 상기 캐비티 내에 배치된 패드도 함께 제거되는 문제가 있으며, 이에 따라 상기 패드의 변형이 발생하는 문제가 있다.

또한, 상기와 같은 문제는 샌드블러스트 공정을 이용하여 캐비티를 형성하는 경우에도 동일하게 발생한다.

실시 예에서는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

또한, 실시 예에서는 스톱 레이어를 포함하지 않고 캐비티의 형성이 가능한 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

또한, 실시 예에서는 캐비티의 바닥면에 일정 수준 이상의 표면 조도를 부여하여 몰딩층과의 접합력을 향상시킬 수 있는 패키지 기판 및 이의 제조 방법을 제공하고자 한다.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

또한, 상기 제1 부분의 최하단은 상기 제1 절연층의 상면보다 높게 위치하고, 상기 제2 부분의 최상단은 상기 제1 회로 패턴층의 상면보다 낮게 위치한다.

또한, 상기 제2 절연층의 제1 영역은, 상기 제2 절연층의 폭 방향 및 길이 방향 중 적어도 어느 하나의 방향으로, 상기 제1 부분 및 상기 제2 부분이 규칙적으로 배치된다.

또한, 상기 제2 절연층의 제1 영역의 두께는 상기 제1 회로 패턴층의 두께보다 얇으며, 상기 제2 절연층의 제1 영역의 두께는 상기 제1 부분 및 상기 제2 부분의 평균 두께를 포함한다.

또한, 상기 제2 절연층의 제1 영역의 두께는, 상기 제1 회로 패턴층의 두께의 20% 내지 95%의 범위를 만족한다.

또한, 상기 제1 절연층의 상면은, 상기 캐비티와 수직으로 중첩된 제1 상면과, 상기 제1 상면 이외의 제2 상면을 포함하고, 상기 제1 회로 패턴층은, 상기 제1 절연층의 제1 상면 상에 배치된 제1 패드부; 및 상기 제1 절연층의 제2 상면 상에 배치된 제2 패드부를 포함한다.

또한, 상기 제1 회로 패턴층은, 상기 제1 패드부와 상기 제2 패드부 사이를 연결하는 트레이스를 포함한다.

또한, 상기 트레이스의 일단은 상기 제1 패드부와 직접 연결되고, 상기 트레이스의 타단은 상기 제2 패드부와 직접 연결된다.

또한, 상기 트레이스는, 상기 제1 절연층의 제1 상면 상에 배치되고 상기 제1 패드부와 연결되는 제1 부분과, 상기 제1 절연층의 제2 상면 상에 배치되고, 상기 제2 패드부와 연결되는 제2 부분을 포함한다.

또한, 상기 트레이스의 제1 부분의 폭 및 두께 중 적어도 하나는, 상기 트레이스의 제2 부분의 폭 및 두께 중 적어도 하나보다 작다.

또한, 상기 제2 절연층의 제1 영역의 제1 부분의 폭 또는 제2 부분의 폭은, 상기 제1 패드부의 폭 또는 복수의 제1 패드부 사이의 이격 간격의 5% 내지 90%의 범위를 만족한다.

또한, 상기 제2 절연층의 상기 제1 영역의 표면 거칠기(Ra)는 0.7㎛ 내지 2.8㎛의 범위를 만족한다.

또한, 상기 제2 절연층은, RCC(Resin Coated Copper)을 포함한다.

또한, 상기 캐비티의 내벽은 상기 제2 절연층의 상면에서 하면으로 갈수록 폭이 감소하는 경사를 가지며, 상기 캐비티와 수직으로 중첩된 상기 제1 절연층의 상면에 대한 상기 캐비티의 내벽의 경사는, 91도 내지 130도의 범위를 만족한다.

한편, 실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및 상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치된 제2 절연층을 포함하고, 상기 제2 절연층은, 캐비티를 포함하는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함하고, 상기 제1 절연층의 상면은, 상기 캐비티와 수직으로 중첩된 제1 상면과, 상기 제1 상면 이외의 제2 상면을 포함하고, 상기 제1 회로 패턴층은, 상기 제1 절연층의 제1 상면 상에 배치된 제1 패드부; 상기 제1 절연층의 제2 상면 상에 배치된 제2 패드부; 및 상기 제1 패드부와 상기 제2 패드부 사이를 연결하는 트레이스를 포함하고, 상기 트레이스는, 상기 제1 절연층의 제1 상면 상에 배치되고, 일단이 상기 제1 패드부와 직접 연결되는 제1 부분과, 상기 제1 절연층의 제2 상면 상에 배치되고, 타단이 상기 제2 패드부와 연결되는 제2 부분을 포함한다.

또한, 상기 제2 절연층의 제1 영역은, 폭 방향 또는 길이 방향으로, 오목부 및 볼록부가 규칙적으로 형성된 에그 플레이트 형상을 가진다.

한편, 실시 예에 따른 패키지 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치되고, 캐비티를 포함하는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함하는 제2 절연층; 상기 제1 회로 패턴층 중 상기 제1 영역과 수직으로 중첩된 제1 회로 패턴층 상에 배치된 접속부; 및 상기 접속부 상에 배치된 칩을 포함하고, 상기 제1 절연층의 상면은, 상기 캐비티와 수직으로 중첩된 제1 상면과, 상기 제1 상면 이외의 제2 상면을 포함하고, 상기 제1 회로 패턴층은, 상기 제1 절연층의 제1 상면 상에 배치된 제1 패드부; 상기 제1 절연층의 제2 상면 상에 배치된 제2 패드부; 및 상기 제1 패드부와 상기 제2 패드부 사이를 연결하는 트레이스를 포함하고, 상기 트레이스는, 상기 제1 절연층의 제1 상면 상에 배치되고, 일단이 상기 제1 패드부와 직접 연결되는 제1 부분과, 상기 제1 절연층의 제2 상면 상에 배치되고, 타단이 상기 제2 패드부와 연결되는 제2 부분을 포함하며, 상기 제2 절연층의 제1 영역은, 폭 방향 또는 길이 방향으로, 오목부 및 볼록부가 규칙적으로 형성된 에그 플레이트 형상을 가진다.

또한, 상기 패키지 기판은 상기 캐비티 내에 상기 칩을 덮으며 배치되고, 상기 제2 절연층의 제1 영역과 접촉하는 몰딩층을 포함한다.

실시 예의 회로 기판은 제1 절연층 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함한다. 그리고, 상기 제2 절연층에는 캐비티가 형성된다. 이때, 제2 절연층은, 상기 캐비티와 수직으로 중첩된 제1 영역과 상기 제1 영역 이외의 제2 영역을 포함한다. 그리고, 상기 제2 절연층의 제1 영역은 일정 두께를 가진다. 이에 따라, 실시 예에서의 상기 캐비티는 상기 제2 절연층을 관통하는 구조가 아닌, 상기 제1 절연층 상에 상기 제1 영역이 잔존하는 비관통 구조를 가질 수 있다. 이에 따라, 실시 예에서는 상기 제2 절연층에 캐비티를 형성하는 공정에서 필수적으로 필요한 스톱 레이어를 제거할 수 있으며, 이에 따른 상기 스톱 레이어 형성 및 이를 제거하는 공정을 생략함에 따른 제조 공정을 간소화할 수 있다.

또한, 실시 예의 회로 기판은 제1 회로 패턴층을 포함한다. 이때, 상기 제2 절연층의 제1 영역은 캐비티의 바닥면을 구성한다. 그리고, 상기 제2 절연층의 제1 영역의 두께는 상기 제1 회로 패턴층의 두께의 20% 내지 95%의 범위를 만족하도록 한다. 이에 따라, 실시 예에서는 상기 제2 절연층의 제1 영역이 상기 제1 회로 패턴층보다 큰 두께를 가짐에 따라 발생하는 상기 제1 회로 패턴층의 미노출과 같은 문제를 해결할 수 있으며, 나아가 상기 제2 절연층의 제1 영역에서 상기 제1 절연층의 상면이 노출됨에 따른 신뢰성 문제를 해결할 수 있다.

또한, 실시 예서의 제1 회로 패턴층은 상기 제1 영역과 수직으로 중첩된 영역에 배치된 제1 패턴부 및 상기 제2 영역과 수직으로 중첩된 영역에 배치된 제2 패턴부를 포함한다. 이때, 실시 예에서의 캐비티는 스톱 레이어 없이 레이저 공정을 통해 형성되며, 이에 따라 상기 제1 영역과 수직으로 중첩된 영역에 트레이스의 배치가 가능하다. 예를 들어, 실시 예에서의 제1 회로 패턴층은 상기 제1 패턴부와 제2 패턴부 사이를 직접 연결하는 트레이스를 포함한다. 이에 따라, 실시 예에서는 상기 트레이스의 배치가 가능함에 따라, 상기 트레이스를 이용하여 상기 제1 패턴부와 제2 패턴부 사이의 직접 연결이 가능하다. 따라서, 실시 예에서는 상기 제1 패턴부와 제2 패턴부 사이의 신호 전송 거리를 줄일 수 있고, 이에 따른 신호 전송 손실을 최소화할 수 있다. 또한, 실시 예에서의 트레이스는 상기 제1 영역에 배치되는 제1 부분과 상기 제2 영역에 배치되는 제2 부분을 포함한다. 이때, 상기 트레이스의 제1 부분은 상기 캐비티를 형성하는 레이저 공정에서, 폭의 변화가 발생할 수 있다. 예를 들어, 상기 트레이스의 제1 부분의 폭은 상기 제2 부분의 폭보다 작을 수 있다. 이를 통해 실시 예에서는 상기 제1 영역에서의 트레이스의 폭을 미세화할 수 있으며, 이에 따른 회로 집적도를 향상시킬 수 있다.

또한, 실시 예에서의 제2 절연층의 제1 영역은 레이저 공정에 따른 에그 플레이트 형상을 가지며, 일정 수준 이상의 표면 거칠기를 가질 수 있다. 이에 따라, 실시 예에서는 상기 캐비티를 채우는 몰딩층과 상기 제2 절연층 사이의 접합력을 향상시킬 수 있으며, 이에 따른 패키지 기판의 물리적 신뢰성을 향상시킬 수 있다.

도 1a는 제1 비교 예의 회로 기판의 단면도이다.
도 1b는 도 1a의 회로 기판의 평면도이다.
도 1c는 제2 비교 예의 회로 기판의 단면도이다.
도 2a는 제1 실시 예에 따른 회로기판을 나타낸 도면이다.
도 2b는 제2 실시 예에 따른 회로기판을 나타낸 도면이다.
도 3a는 도 2a 및 도 2b 중 어느 하나의 캐비티 영역을 확대한 도면이다.
도 3b는 도 3a의 평면도이다.
도 3c는 도 3a에 대응하는 일 제품의 현미경 사진을 나타낸 것이다.
도 4는 실시 예에 따른 트레이스의 변형 예를 설명하기 위한 도면이다.
도 5는 제1 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 6은 제2 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 7 내지 도 11은 도 2a에 도시된 인쇄회로기판의 제조 방법을 공정순으로 나타낸 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.

또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.

또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.

또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.

또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한 "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

본 발명의 실시 예의 설명에 앞서, 비교 예에 따른 회로 기판에 대해 설명하기로 한다.

도 1a는 제1 비교 예의 회로 기판의 단면도이고, 도 1b는 도 1a의 회로 기판의 평면도이며, 도 1c는 제2 비교 예의 회로 기판의 단면도이다.

도 1a를 참조하면, 제1 비교 예에 따른 회로 기판은 캐비티(C)를 포함한다.

제1 비교 예에 따른 회로 기판은 복수의 절연층 중 적어도 하나의 절연층을 관통하는 구조를 가지며 캐비티(C)가 형성된다.

구체적으로, 제1 비교 예의 회로 기판은 제1 절연층(10) 및 상기 제1 절연층(10) 위에 배치된 제2 절연층(20)을 포함한다.

그리고, 상기 캐비티(C)는 상기 제2 절연층(20)을 관통하며 형성된다.

또한, 회로 기판은 절연층의 표면에 배치된 회로 패턴층을 포함한다.

예를 들어, 회로 기판은 제1 절연층(10)의 상면에 배치된 제1 회로 패턴층(30)을 포함한다.

또한, 회로 기판은 제1 절연층(10)의 하면에 배치된 제2 회로 패턴층(40)을 포함한다.

또한, 회로 기판은 제2 절연층(20)의 상면에 배치된 제3 회로 패턴층(50)을 포함한다.

또한, 회로 기판은 상기 제1 절연층(10)을 관통하는 관통 전극(60)을 포함한다. 상기 관통 전극(60)은 상기 제1 절연층(10)의 상면에 배치된 제1 회로 패턴층(30)과 하면에 배치된 제2 회로 패턴층(40) 사이를 전기적으로 연결한다.

상기 제1 절연층(10)의 상면은 상기 캐비티(C)와 수직으로 중첩된 제1 영역(R1) 및 상기 제1 영역을 제외한 제2 영역(R2)을 포함한다. 이때, 이하에서 설명되는 상기 제1 절연층(110)의 제1 영역(R1)은 제1 절연층(110)의 제1 상면이라고 할 수 있고, 제1 절연층(110)의 제2 영역(R2)은 제1 절연층(110)의 제2 상면이라고 할 수 있다.

그리고, 상기 제1 회로 패턴층(30)은 상기 제1절연층(10)의 상면의 제1 영역 및 제2 영역에 각각 배치될 수 있다.

이때, 제1 비교 예에서는 스톱 레이어(미도시)를 이용하여 상기 제2 절연층(20)을 관통하는 캐비티(C)를 형성할 수 있다.

이에 따라, 상기 제1 회로 패턴층(30)은 상기 제1 절연층(10)의 상면의 제1 영역에 배치된 패드부(32)와, 상기 제1 절연층(10)의 상면의 제2 영역에 배치되는 스톱 패턴(34)을 포함한다. 상기 스톱 패턴(34)은 상기 제1 절연층(10)의 상면의 제1 영역과 제2 영역의 경계영역에 배치될 수 있다. 예를 들어, 상기 스톱 패턴(34)은 상기 제1 절연층(10)의 상면의 제2 영역에 배치되며, 측면이 상기 캐비티(C)의 내벽의 일부를 구성할 수 있다. 예를 들어, 제1비교 예의 캐비티(C)는 제2 절연층(20)을 포함하는 제1 내벽과, 상기 스톱 패턴(34)을 포함하는 제2 내벽을 포함할 수 있다.

도 1b에서와 같이, 제1 비교 예에서는 상기 스톱 패턴(34)이 상기 제1 절연층(10)의 상면에서, 상기 제1 영역과 제2 영역의 경계 영역을 둘러싸며 배치된다.

이에 따라, 제1 비교 예에서는 상기 캐비티(C)를 형성하기 위해 스톱 레이어를 형성하는 공정 및 상기 스톱 레이어를 제거하여 상기 스톱 패턴(34)을 형성하는 공정을 포함하며, 이에 따른 제조 공정이 복합해지는 문제가 있다.

또한, 제1 비교 예에서는 상기 스톱 레이어를 제거하는 에칭 공정에서, 상기 제1 회로 패턴층(30)의 패드부(32)의 일부도 함께 에칭되는 문제가 있으며, 이에 따른 상기 패드부(32)의 변형이 발생하는 문제가 있다. 또한, 제1 비교 예에서는 상기 패드부(32)의 변형 시에, 상기 패드부(32) 상에 솔더 볼과 같은 접속부가 안정적으로 안착되지 못하는 신뢰성 문제가 발생할 수 있다.

또한, 제1 비교 예에서, 상기 제1 절연층(10)의 상면의 제1 영역에는 패드부(32)는 상기 제1 절연층(10)의 상면의 제2 영역에 배치된 다른 패턴부(36)들과 직접 연결되지 못하는 문제가 있다.

예를 들어, 제1 비교 예에서는 상기 캐비티(C)에 대응하는 경계 영역에 스톱 패턴(34)이 배치된다. 이에 따라 패드부(32)와 상기 패턴부(36) 사이를 연결하는 트레이스(T)가 존재하는 경우, 상기 트레이스(T)는 상기 스톱 패턴(34)과 전기적으로 접촉하게 되며, 이에 따른 전기적 신뢰성 문제가 발생할 수 있다. 예를 들어, 제1 비교 예에서, 상기 트레이스(T)가 적어도 2개 이상 존재하는 경우, 상기 트레이스(T)들은 상기 스톱 패턴(34)에 의해 서로 전기적으로 연결되는 문제가 발생할 수 있고, 이에 따라 서로 전기적으로 분리되어야 하는 패드부들이 상기 스톱 패턴(34)에 의해 서로 전기적으로 연결됨에 따른 쇼트 문제가 발생할 수 있다.

이에 따라, 제1 비교 예에서 상기 패드부(32)와 상기 패턴부(36)는 트레이스를 통해 서로 직접 연결되는 구조가 아닌, 관통전극(60)을 통해 연결되는 구조를 가진다. 따라서, 제1 비교 예에서는 상기 패드부(32)와 상기 패턴부(36)가 상기 제1 절연층(10)의 상면에서 서로 직접 연결되는 구조를 가지지 못하기 때문에, 이들 사이의 신호 전송 라인의 길이가 길어지는 문제가 있고, 상기 신호 전송 라인의 길이가 길어짐에 따라 노이즈에 취약하여 신호 전송 손실이 증가하는 문제가 있다.

또한, 도 1c에서와 같이, 제2 비교 예에서는 상기 스톱 레이어와 상기 캐비티(C)의 폭을 서로 동일하게 하여, 상기 회로 기판에 스톱 패턴(34)이 남지 않도록 하고 있다. 그러나, 레이저 공정에서의 공정 오차로 인해, 실질적으로 상기 스톱 레이어의 폭에 대응하게 상기 캐비티(C)를 형성하는 것은 쉽지 않으며, 상기 스톱 레이어의 폭이 상기 캐비티(C)의 폭보다 큰 경우, 도 1a와 같은 스톱 패턴(34)의 일부가 남는 문제가 있다. 또한, 제2 비교 예에서, 상기 스톱 레이어의 폭이 상기 캐비티(C)의 폭보다 작은 경우, 상기 캐비티(C)가 상기 스톱 레이어가 배치되지 않은 영역에도 형성되며, 이에 따라 상기 제1 절연층(10)의 상면에 패임부(10r)가 형성되는 문제가 있다. 그리고, 상기 패임부(10r)는, 상기 제1 절연층(10)의 하면에 배치된 제2 회로 패턴층(40)에 데미지가 발생하는 문제가 있으며, 이에 따른 전기적 신뢰성 또는 물리적 신뢰성 문제가 발생할 수 있다.

따라서, 실시 예에서는 제1 및 제2 비교 예의 문제점을 해결할 수 있는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

예를 들어, 실시 예에서는 스톱 레이어 없이도, 레이저 공정을 통해 회로 기판에 캐비티(C)를 형성할 수 있도록 한다. 예를 들어, 실시 예에서의 제1 회로 패턴층은 제1 절연층의 제1 영역에 배치된 제1 패드부와, 제2 영역에 배치된 제2 패드부 사이를 서로 직접 연결하는 트레이스를 포함할 수 있도록 한다. 예를 들어, 실시 예에서의 캐비티(C)는 제2 절연층을 관통하는 구조가 아닌 비관통 구조를 가지도록 한다. 예를 들어, 실시 예에서의 캐비티(C)의 바닥면은 상기 제2 절연층의 하면보다 높게 위치하는 것을 특징으로 하도록 한다.

이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.

-전자 디바이스-

실시 예의 설명에 앞서, 실시 예의 회로 기판에 칩을 실장된 구조를 가지는 패키지 기판은 전자 디바이스에 포함될 수 있다.

이때, 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.

그리고, 실시 예에서는 상기 전자 디바이스의 메인 보드와 연결되는 패키지 기판의 두께를 감소하면서, 하나의 기판에 서로 다른 종류의 2개 이상의 칩을 실장할 수 있는 패키지 기판을 제공한다.

이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.

이하에서는 실시 예에 따른 회로 기판 및 이를 포함하는 패키지 기판에 대해 설명하기로 한다.

- 회로 기판 -

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.

도 2a는 제1 실시 예에 따른 회로기판을 나타낸 도면이고, 도 2b는 제2 실시 예에 따른 회로기판을 나타낸 도면이다.

또한, 도 3a는 도 2a 및 도 2b 중 어느 하나의 캐비티 영역을 확대한 도면이고, 도 3b는 도 3a의 평면도이고, 도 3c는 도 3a에 대응하는 일 제품의 현미경 사진을 나타낸 것이고, 도 4는 실시 예에 따른 트레이스의 변형 예를 설명하기 위한 도면이다.

이하에서는, 도 2a, 도 2b, 도 3a, 도 3b, 도 3c 및 도 4를 참조하여 실시 예에 따른 회로 기판에 대해 설명하기로 한다.

도 1a, 도 1b, 도 2a 및 도 2b를 참조하면, 회로기판(100)은 제1 절연층(110), 제2 절연층(120), 제3 절연층(130), 회로패턴층(141, 141, 143, 144, 145, 146, 147, 148), 관통 전극(V1, V2, V3, V4, V5, V6, V7), 보호층(151, 152)을 포함한다.

제1 절연층(110)은 회로기판(100)의 내측에 배치된 절연층일 수 있다.

상기 제1 절연층(110) 위에는 제2 절연층(120)이 배치된다.

또한, 제1 절연층(110) 아래에는 제3 절연층(130)이 배치된다.

이때, 도면 상에는 제1 절연층(110)이 회로기판(100)의 전체 적층 구조에서, 정중앙층에 배치되는 것으로 도시하였으나, 이에 한정되지는 않는다. 즉, 상기 제1 절연층(110)은 회로기판(100)의 전체 적층 구조에서, 상부측에 치우친 위치에 배치될 수도 있으며, 이와 반대로 하부측에 치우친 위치에 배치될 수도 있을 것이다.

여기에서, 도 2a를 참조하면, 제1 절연층(110)의 상부에는 제2 절연층(120)이 배치된다. 이때, 제2 절연층(120)은 복수의 층 구조를 가진다. 예를 들어, 제2 절연층(120)은 상기 제1 절연층(110)의 상면 위에 배치된 제2-1 절연층(121)과, 상기 제2-1 절연층(121)의 상면 위에 배치된 제2-2 절연층(122)과, 상기 제2-2 절연층(122)의 상면 위에 배치된 제2-3 절연층(123)을 포함할 수 있다. 이때, 도면 상에는 상기 제2 절연층(120)이 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지 않는다. 즉, 제2 절연층(120)은 2층 이하로 구성될 수도 있을 것이며, 이와 다르게 4층 이상의 구조를 가지며 구성될 수도 있을것이다.

또한, 도 2a에서와 같이, 제1 절연층(110)의 아래에는 제3 절연층(130)이 배치된다. 이때, 제3 절연층(130)은 복수의 층 구조를 가진다. 예를 들어, 제3 절연층(130)은 상기 제1 절연층(110)의 하면 아래에 배치된 제3-1 절연층(131)과, 상기 제3-1 절연층(131)의 하면 아래에 배치된 제3-2 절연층(132)과, 상기 제3-2 절연층(132)의 하면 아래에 배치된 제3-3 절연층(133)을 포함할 수 있다. 이때, 도면 상에는 상기 제3 절연층(130)이 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지 않는다. 즉, 제2 절연층(130)은 2층 이하로 구성될 수도 있을 것이며, 이와 다르게 4층 이상의 구조를 가지며 구성될 수도 있을 것이다.

또한, 도면 상에는 회로기판(100)이 절연층을 기준으로 7층 구조를 가지는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 회로기판(100)은 절연층을 기준으로 6층 이하의 층수를 가질 수도 있으며, 이와 다르게 8층 이상의 층수를 가질 수도 있을 것이다.

한편, 도 2a에서는 제2 절연층(120) 및 제3 절연층(130)이 복수의 층 구조를 가지는 것으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 제2 절연층(120) 및 제3 절연층(130)은 단층으로 구성될 수 있다.

즉, 도 2b에 도시된 바와 같이, 제1 절연층(110)의 위 및 아래에는 각각 1층의 제2 절연층(120) 및 제3 절연층(130)이 배치될 수 있다.

이에 따라, 도 2a에서는 복수의 층으로 구성되는 제2 절연층(120)에 캐비티(추후 설명)가 형성되고, 이에 따라 상기 캐비티는 복수의 층 구조를 가질 수 있다.

또한, 도 2b에서는 단일 층으로 구성되는 제2 절연층(120)에 캐비티가 형성될 수 있다.

즉, 도 2a에서의 제1 실시 예와, 도 2b에서의 제2 실시 예의 차이는, 제2 절연층이 복수의 층으로 구성되는지 아니면 단일 층으로 구성되는지에 있다. 또한, 도 2a에서의 제1 실시 예와, 도 2b에서의 제2 실시 예의 차이는 상기 제2 절연층에 형성되는 캐비티가 복수의 층을 가공하여 형성되는지 아니면 단일 층을 가공하여 형성되는지에 있다.

다시 말해서, 실시 예에서의 제2 절연층(120)은 복수의 층으로 구성될 수 있고, 이와 다르게 단일 층으로 구성될 수 있다. 그리고, 복수의 층 또는 단일 층의 제2 절연층(120) 내에는 캐비티가 형성될 수 있다.

제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.

예를 들어, 제1 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.

또한, 상기 제1 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.

또한, 상기 제1 절연층(110)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 제1 절연층(110)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 제1 절연층(110)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.

또한, 상기 제1 절연층(110)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 제1 절연층(110)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다.

바람직하게, 상기 제1 절연층(110)은 프리프레그(PPG, prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 절연층(110)을 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.

상기 제1 절연층(110)은 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 제1 절연층(110)의 수지는 나프탈렌(naphthalene)기를 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.

한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.

또한, 상기 제2 절연층(120) 및 제3 절연층(130)은 상기 제1 절연층(110)과 동일한 절연물질을 포함할 수 있고, 이와 다르게 다른 절연물질을 포함할 수 있다.

예를 들어, 상기 제2 절연층(120) 및 제3 절연층(130)은 상기 제1 절연층(110)과 동일한 프리프레그를 포함할 수 있다.

바람직하게, 실시 예에서의 제2 절연층(120) 및 제3 절연층(130)은 RCC(Resin Coated Copper)로 구성될 수 있다.

즉, 제1 실시 예에서의 제2 절연층(120) 및 제3 절연층(130)을 각각 구성하는 복수의 층은 각각 RCC로 구성될 수 있다. 또한, 제2 실시 예에서의 제2 절연층(120) 및 제3 절연층(130)은 각각 RCC로 구성될 수 있다.

이에 따라, 상기 제2 절연층(120) 및 제3 절연층(130)은 5㎛ 내지 20㎛의 두께를 가질 수 있다. 예를 들어, 제2 절연층(120)이 복수의 층 구조를 가지는 경우, 상기 복수의 층의 각각의 두께는 5㎛ 내지 20㎛일 수 있다. 또한, 상기 제2 절연층(120)이 단일 층을 가지는 경우, 상기 단일 층의 제2 절연층(120)의 두께는 5㎛ 내지 20㎛일 수 있다.

즉, 비교 예에서의 회로기판을 구성하는 절연층은 유리 섬유를 포함하는 프리프레그(PPG)로 구성되었다. 이때, 비교 예에서의 회로 기판은 프리프레그를 기준으로 유리 섬유의 두께를 줄이기가 어렵다. 이는, 상기 프리프레그의 두께가 감소하는 경우, 상기 프리프레그에 포함된 유리 섬유가 상기 프리프레그의 표면에 배치된 회로패턴과 전기적으로 접속될 수 있으며, 이에 따른 크랙 리스트가 유발되기 때문이다. 이에 따라, 비교 예에서의 회로기판은 프리프레그의 두께를 감소시키는 경우, 이에 따른 유전체 파괴 및 회로패턴의 손상이 발생할 수 있었다. 이에 따라, 비교 예에서의 회로기판은 프리프레그를 구성하는 유리 섬유의 두께로 인해 전체적인 두께를 감소시키는데 한계가 있었다.

또한, 비교 예에서의 회로 기판은 유리 섬유를 포함한 프리프레그로만의 절연층으로 구성되기 때문에, 높은 유전율을 가지고 있다. 그러나, 높은 유전율을 가지는 유전체의 경우, 고주파 대용으로 접근하기가 어려운 문제가 있다. 즉, 비교 예에서의 회로 기판은 유리 섬유의 유전율이 높은 관계로 고주파수 대역에서 유전율이 파괴되는 현상이 발생하게 된다.

이에 따라, 실시 예에서는 저유전율의 RCC를 이용하여 절연층을 구성하도록 하여, 이에 따른 회로 기판의 두께를 슬림하게 하면서 고주파수 대역에서도 신호 손실이 최소화되는 신뢰성 높은 회로기판을 제공할 수 있다.

한편, 실시 예에서의 제2 절연층(120)을 RCC로 구성함에 따라, 프리프레그로 구성되는 비교 예 대비 인쇄회로기판의 두께를 획기적으로 감소시킬 수 있다. 이에 따라, 실시 예에서는 저유전율 재료로 만들어진 RCC를 이용하여 비교 예 대비 인쇄회로기판의 두께를 최소 5㎛ 줄일 수 있다.

다만, 프리프레그의 유전율인 3.0 수준에서 10% 개선된 2.7의 저유전율을 가진 RCC를 사용하더라도, 비교 예 대비 두께의 감소율은 10%에 불과하다. 따라서, 실시 예에서는 전자 소자와 같은 칩이 실장되는 부분에 레이저 가공을 통해 캐비티를 형성시켜 최적의 회로기판을 제공할 수 있도록 한다.

이때, 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130) 중 적어도 하나는 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130) 중 적어도 하나는 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.

상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130)의 표면에는 회로 패턴층이 배치될 수 있다.

예를 들어, 제1 절연층(110)의 상면에는 제1 회로 패턴층(141)이 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴층(141)은 상기 제1 절연층(110)의 상면에 상호 일정 간격 이격되며 배치되는 복수의 회로 패턴부를 포함할 수 있다.

제1 절연층(110)의 하면에는 제2 회로 패턴층(142)이 배치될 수 있다. 제2 회로 패턴층(142)은 상호 일정 간격 이격되면서, 상기 제1 절연층(110)의 하면에 복수 개 배치될 수 있다. 이때, 상기 제2 회로 패턴층(142)이 상기 제1 절연층(110)의 하면 아래로 돌출되는 구조를 가지며 형성되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 실시 예의 회로 기판의 제조 공법에 따라, 상기 제2 회로 패턴층(142)은 상기 제1 절연층(110) 내에 매립되는 구조(예를 들어, 상기 제3 절연층(130)의 상면 위로 돌출된 구조)를 가질 수도 있을 것이다.

또한, 제2 절연층(120)의 표면에도 회로패턴층들이 배치될 수 있다. 예를 들어, 제2-1 절연층(121)의 상면에는 제3 회로 패턴층(143)이 배치될 수 있다. 또한, 제2-2 절연층(122)의 상면에는 제4 회로 패턴층(144)이 배치될 수 있다. 또한, 제2-3 절연층(123)의 상면에는 제5 회로 패턴층(145)이 배치될 수 있다.

또한, 도 2b에서와 같이 상기 제2 절연층(120)이 단일층인 경우, 상기 단일의 제2 절연층(120)의 상면에는 회로 패턴층(143)이 배치될 수 있을 것이다.

또한, 제3 절연층(130)의 표면에도 회로 패턴들이 배치될 수 있다. 예를 들어, 제3 절연층(130)이 단일층으로 구성된 경우, 상기 단일층의 제3 절연층(130)의 하면에는 회로 패턴층(146)이 배치될 수 있다.

또한, 제3 절연층(130)이 복수의 층으로 구성된 경우, 제3-1 절연층(131)의 하면에는 제6 회로 패턴층(146)이 배치될 수 있다. 또한, 제3-2 절연층(132)의 하면에는 제7 회로 패턴층(147)이 배치될 수 있다. 또한, 제3-3 절연층(133)의 하면에는 제8 회로 패턴층(148)이 배치될 수 있다.

한편, 상기와 같은 제1 내지 제8 회로 패턴층(141, 142, 143, 144, 145, 146, 147, 148)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 제1 내지 제8 회로 패턴층(141, 142, 143, 144, 145, 146, 147, 148)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 제1 내지 제8 회로 패턴층(141, 142, 143, 144, 145, 146, 147, 148)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 내지 제8 회로 패턴층(141, 142, 143, 144, 145, 146, 147, 148)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.

상기 제1 내지 제8 회로 패턴층(141, 142, 143, 144, 145, 146, 147, 148)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.

한편, 제1 회로 패턴층(141)은 제1 절연층(110)의 상면에 배치된다.

이때, 제1 절연층(110)의 상면은 복수의 영역을 포함할 수 있다.

예를 들어, 상기 제1 절연층(110)의 상면은 캐비티(C)와 수직으로 중첩되는 제1 영역(R1)을 포함한다. 또한, 상기 제1 절연층(110)의 상면은 상기 캐비티(C)와 수직으로 중첩되지 않은, 상기 제1 영역(R1) 이외의 제2 영역(R2)을 포함한다. 이때, 이하에서 설명되는 상기 제1 절연층(110)의 제1 영역(R1)은 제1 절연층(110)의 제1 상면이라고 할 수 있고, 제1 절연층(110)의 제2 영역(R2)은 제1 절연층(110)의 제2 상면이라고 할 수 있다.

그리고, 상기 제1 회로 패턴층(141)은 상기 제1 절연층(110)의 상면의 제1 영역(R1) 및 제2 영역(R2)에 각각 배치될 수 있다.

예를 들어, 상기 제1 회로 패턴층(141)은 상기 제1 절연층(110)의 상면의 제1 영역(R1)에 배치되는 제1 패드부(141a)를 포함한다. 상기 제1 패드부(141a)는 실장 패드일 수 있다. 예를 들어, 상기 제1 패드부(141a)의 적어도 일부는 상기 캐비티(160) 내에 배치될 수 있다. 그리고, 상기 제1 패드부(141a)는 상기 캐비티(160) 내에 배치되는 칩(추후 설명)이 실장되는 패드일 수 있다. 예를 들어, 상기 제1 패드부(141a)는 와이어를 통해 상기 칩과 연결되는 와이어 본딩 패드일 수 있다. 예를 들어, 상기 제1 패드부(141a)는 상기 칩의 단자가 배치되는 플립칩 본딩 패드일 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.

한편, 제1 내지 제8 회로 패턴층(141, 142, 143, 144, 145, 146, 147, 148)은 각각 층간 도통을 위한 비아와 연결되는 패턴과, 신호 전달을 위한 패턴과, 전자 소자 등과 연결되는 패드를 포함할 수 있다.

제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130)에는 서로 다른 층에 배치된 회로패턴들을 상호 전기적으로 연결하는 관통 전극(V1, V2, V3, V4, V5, V6, V7)이 배치될수 있다. 관통 전극(V1, V2, V3, V4, V5, V6, V7)은 상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130) 중 적어도 어느 하나를 관통할 수 있다.

그리고, 관통 전극(V1, V2, V3, V4, V5, V6, V7)의 양단은 서로 다른 절연층에 배치된 회로패턴층들과 각각 연결되며, 그에 따라 전기적 신호를 전달할 수 있다.

제1 절연층(110)에는 제1 관통 전극(V1)이 배치될 수 있다. 제1 관통 전극(V1)은 상기 제1 절연층(110)의 상면 및 하면을 관통하며 배치될 수 있다. 제1 관통 전극(V1)의 제1 절연층(110)의 상면에 배치된 제1 회로 패턴층(141)과 상기 제1 절연층(110)의 하면에 배치된 제2 회로 패턴층(142)을 전기적으로 연결할 수 있다.

제2 절연층(120)에는 관통 전극이 형성될 수 있다.

예를 들어, 제2-1 절연층(121)에는 제2 관통 전극(V2)이 배치될 수 있다. 제2 관통 전극(V2)은 제1 절연층(110)의 상면에 배치된 제1 회로 패턴층(141)과, 상기 제2-1 절연층(121)의 상면에 배치된 제3 회로 패턴층(143)을 전기적으로 연결할 수 있다.

또한, 제2-2 절연층(122)에는 제3 관통 전극(V3)이 배치될 수 있다. 제3 관통 전극(V3)은 상기 제2-2 절연층(122)의 상면에 배치된 제4 회로 패턴층(144)과 상기 제2-1 절연층(121)의 상면에 배치된 제3 회로 패턴층(143)을 전기적으로 연결할 수 있다.

또한, 제2-3 절연층(123)에는 제4 관통 전극(V4)이 배치될 수 있다. 제4 관통 전극(V4)은 상기 제2-3 절연층(123)의 상면에 배치된 제5 회로 패턴층(145)과 상기 제2-2 절연층(122)의 상면에 배치된 제4 회로 패턴층(144)을 전기적으로 연결할 수 있다.

또한, 제2 절연층(120)이 단일층으로 구성된 경우, 단일층의 제2 절연층(120)에는 제2 관통 전극(V2)만이 배치될 수 있을 것이다.

제3 절연층(130)에는 관통 전극이 형성될 수 있다.

예를 들어, 제3-1 절연층(131)에는 제5 관통 전극(V5)이 배치될 수 있다. 제5 관통 전극(V5)은 제1 절연층(110)의 하면에 배치된 제2 회로 패턴층(142)과, 상기 제3-1 절연층(131)의 하면에 배치된 제6 회로 패턴층(146)을 전기적으로 연결할 수 있다.

또한, 제3-2 절연층(132)에는 제6 관통 전극(V6)이 배치될 수 있다. 제6 관통 전극(V6)은 상기 제3-2 절연층(132)의 하면에 배치된 제7 회로 패턴층(147)과 상기 제3-1 절연층(131)의 하면에 배치된 제6 회로 패턴층(146)을 전기적으로 연결할 수 있다.

또한, 제3-3 절연층(133)에는 제7 관통 전극(V7)이 배치될 수 있다. 제7 관통 전극(V7)은 상기 제3-3 절연층(133)의 하면에 배치된 제8 회로 패턴층(148)과 상기 제3-2 절연층(132)의 하면에 배치된 제7 회로 패턴층(147)을 전기적으로 연결할 수 있다.

또한, 제3 절연층(130)이 단일층으로 구성된 경우, 단일층의 제3 절연층(130)에는 제5 관통 전극(V5)만이 배치될 수 있을 것이다.

한편, 상기 관통 전극(V1, V2, V3, V4, V5, V6, V7)은 상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130) 중 어느 하나의 절연층만을 관통할 수 있으며, 이와 다르게 복수의 절연층을 공통으로 관통하며 배치될 수도 있다. 이에 따라, 관통 전극(V1, V2, V3, V4, V5, V6, V7)은 서로 이웃하는 절연층이 아닌 적어도 2층 이상 떨어진 절연층의 표면 상에 배치된 회로패턴층들을 서로 연결할 수도 있을 것이다.

한편, 상기 관통 전극(V1, V2, V3, V4, V5, V6, V7)은 상기 복수의 절연층 중 적어도 하나의 절연층을 관통하는 관통 홀(도시하지 않음) 내부를 전도성 물질로 충진하여 형성할 수 있다.

상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 Co₂ 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.

한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.

또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.

상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 Co₂ 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO₂ 레이저는 절연층만 가공할 수 있는 레이저이다.

상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 관통 전극(V1, V2, V3, V4, V5, V6, V7)를 형성할 수 있다. 상기 관통 전극(V1, V2, V3, V4, V5, V6, V7)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.

한편, 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130) 중 최외곽에 배치된 절연층의 표면에는 보호층(151, 152)이 배치될 수 있다. 예를 들어, 복수의 절연층 중 최상측에 배치된 최상측 절연층의 상면에는 제1 보호층(151)이 배치될 수 있다. 예를 들어, 제2 절연층(120) 중 최상측에 배치된 제2-3 절연층(123)의 상면에는 제1 보호층(151)이 배치될 수 있다.

또한, 복수의 절연층 중 최하측에 배치된 최하측 절연층의 하면에는 제2 보호층(152)이 배치될 수 있다. 예를 들어, 제3 절연층(130) 중 최하측에 배치된 제3-3 절연층(133)의 하면에는 제2 보호층(152)이 배치될 수 있다.

또한, 제2 절연층(120) 및 제3 절연층(130)이 각각 단일층으로 구성된 경우, 상기 제1 보호층(151)은 제2 절연층(120)의 상면에 배치될 수 있고, 제2 보호층(152)은 제3 절연층(130)의 하면에 배치될 수 있을 것이다.

상기 제1 보호층(151) 및 제2 보호층(152)은 각각 개구부를 가질 수 있다. 예를들어, 제1 보호층(151)은 제2-3 절연층(123)의 상면에 배치된 제5 회로 패턴층(145)의 상면 중 적어도 일부와 수직으로 오버랩되는 개구부를 포함할 수 있다.

또한, 제2 보호층(152)은 제3-3 절연층(133)의 하면에 배치된 제8 회로 패턴층(148)의 하면 중 적어도 일부와 수직으로 오버랩되는 개구부를 포함할 수 있다.

이러한 제1 보호층(151) 및 제2 보호층(152)은 절연성 물질을 포함할 수 있다. 제1 보호층(151) 및 제2 보호층(152)은 회로패턴들의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다. 상기 제1 보호층(151) 및 제2 보호층(152)은 레지스트(resist)층일 수 있다. 예를 들어, 제1 보호층(151) 및 제2 보호층(152)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일예로, 상기 제1 보호층(151) 및 제2 보호층(152)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 제1 보호층(151) 및 제2 보호층(152)은 수지, 경화제, 광개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(151) 및 제2 보호층(152)은 포토솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.

상기 제1 보호층(151) 및 제2 보호층(152)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(151) 및 제2 보호층(152)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(151) 및 제2 보호층(152)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(151) 및 제2 보호층(152)의 두께가 20㎛ 초과인 경우에는 회로기판(100)의 두께가 증가할 수 있다. 상기 제1 보호층(151) 및 제2 보호층(152)의 두께가 1㎛ 미만인 경우에는 회로기판(100)에 포함된 회로 패턴층들이 안정적으로 보호되지 않음에 따른 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.

한편, 제2 절연층(120)에는 캐비티(160)가 형성될 수 있다. 이때, 상기 캐비티(160)는 복수의 층 또는 단층으로 구성되는 제2 절연층(120)에 형성될 수 있다. 이때, 캐비티(160)는 상기 복수의 층으로 구성된 제2 절연층(120) 중 적어도 하나의 절연층을 관통하며 배치되고, 적어도 다른 하나의 절연층을 비관통하며 배치될 수 있다.

즉, 비교 예의 캐비티는 절연층을 관통하며 형성된다. 예를 들어, 비교 예에서의 캐비티는 제2 절연층의 상면 및 하면을 관통하는 구조를 가진다.

이와 다르게, 실시 예에서의 캐비티(160)는 상기 제2 절연층(120)의 상면 및 하면을 관통하는 구조가 아니라, 비관통하는 구조를 가질 수 있다. 예를 들어, 상기 캐비티의 바닥면은 상기 제2 절연층의 하면보다 높게 위치할 수 있다.

즉, 제1 실시 예에서의 캐비티(160)는 상기 제2 절연층(120)에 형성될 수 있다. 예를 들어, 제1 실시 예에서의 캐비티(160)는 제2-1 절연층(121), 제2-2 절연층(122) 및 제2-3 절연층(123)에 형성될 수 있다. 예를 들어, 제2 실시 예에서의 캐비티(160)는 1층으로 구성된 제2 절연층(120)에 형성될 수 있다.

이때, 상기 제2 절연층(120)이 복수의 층 구조를 가지는 경우, 비교 예에서는 상기 캐비티가 상기 제2 절연층의 상면에서 하면까지 관통하는 구조를 가지며 형성된다. 이에 따라, 비교 예에서의 캐비티의 바닥면은 상기 제2 절연층(120)의 하면과 동일 평면이거나, 상기 제1 절연층(110)의 상면과 동일 평면일 수 있다.

이에 반하여, 실시 예에서의 회로 기판에 형성된 캐비티(160)는 제2 절연층(120)을 비관통하는 구조를 가질 수 있다. 예를 들어, 실시 예에서의 캐비티(160)는 제2 절연층의 일부인 제2-2 절연층(122) 및 제2-3 절연층(123)을 관통하면서, 상기 제2 절연층의 나머지 일부인 상기 제2-1 절연층(121)을 비관통하며 형성될 수 있다. 이에 따라, 상기 캐비티(160)의 바닥면은 상기 제2-1 절연층(121)의 하면보다 높게 위치할 수 있다.

이에 따라, 캐비티(160)는 제2-1 절연층(121) 내에 배치되는 제1 파트(P1)와, 제2-2 절연층(122) 내에 배치되는 제2 파트(P2)와, 제2-3 절연층(123) 내에 배치되는 제3 파트(P3)를 포함할 수 있다. 여기에서, 실시 예에서의 제2 절연층(122)이 3층 구조를 가짐에 따라 상기 캐비티(160)가 제1 내지 제3 파트(P1, P2, P3)로 구성되는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 제2 절연층(120)이 2층 구조를 가지는 경우, 상기 캐비티(160)는 제1 및 제2 파트만을 포함할 수 있다. 예를 들어, 상기 제2 절연층(120)이 5층 구조를 가지는 경우, 상기 캐비티(160)는 제1 내지 제5 파트를 포함할 수 있다. 다만, 실시 예에서의 캐비티(160)는 최하부에 배치된 파트가 관통홀 형상이 아닌 홈 형상을 가진다는 것에 그 특징이 있다.

상기 제1 파트(P1)는, 상기 제2-1 절연층(121)에 형성될 수 있다. 이때, 제1 파트(P1)는, 상기 제2-1 절연층(121)에 형성되며, 상기 제2-1 절연층(121)을 비관통하는 홈(Groove)일 수 있다.

상기 제2 파트(P2)는 상기 제2-2 절연층(122)에 형성될 수 있다. 상기 제2 파트(P2)는 상기 제2-2 절연층(122)을 관통하며, 상기 캐비티(160)의 중앙 영역을 형성하는 관통 홀일 수 있다.

상기 제3 파트(P3)는 상기 제2-3 절연층(123)에 형성될 수 있다. 상기 제3 파트(P3)는 상기 제2-3 절연층(123)을 관통하며, 상기 캐비티(160)의 상부 영역을 형성하는 관통 홀일 수 있다.

즉, 캐비티(160)는 상기 제1 파트(P1), 제2 파트(P2) 및 제3 파트(P3)의 조합으로 구성될 수 있다. 이때, 상기 제1 파트(P1)의 두께(또는 깊이)는 상기 제2-1 절연층(121)의 두께보다 작을 수 있다. 따라서, 상기 캐비티(160)는 상기 제2-1 절연층(121)을 비관통하며 형성될 수 있다.

또한, 상기 제2 절연층(120)이 단층으로 형성될 수 있다. 상기 제2 절연층(120)이 단층 구조를 가지는 경우, 상기 캐비티(160)는 상기 제1 파트(P1)만을 포함할 수도 있을 것이다.

상기 제2 절연층(120)은 캐비티(160)와 수직으로 중첩되는 제1 영역(R1) 및 상기 제1 영역(R1)을 제외한 제2 영역(R2)을 포함할 수 있다. 상기 제2 절연층(120)의 제1 영역(R1)은 상기 캐비티(160)가 형성된 영역을 의미할 수 있다.

이때, 상기 제2 절연층(120)이 복수의 층으로 구성되는 경우, 상기 제2 절연층(120)의 제1 영역(R1)은 상기 복수의 제2 절연층 중 최하측에 배치된 제2 절연층의 일부 영역을 포함할 수 있고, 상기 제2 절연층(120)의 제2 영역(R2)은 상기 복수의 제2 절연층(120)을 모두 포함하는 영역일 수 있다.

그리고, 상기 제2 절연층(120)의 제1 영역(R1)의 두께(H2)는 상기 제2 절연층(120)의 제2 영역의 두께(H1)와 다를 수 있다.

상기 제2 절연층(120)의 제1 영역(R1)의 두께(H2)는 도 2a의 제1 실시 예에서는, 복수의 층으로 구성된 제2 절연층 중 제2-1 절연층(120)에서의 두께를 의미할 수 있다. 상기 제2 절연층(120)의 제1 영역(R1)의 두께(H2)는 도 2b의 제2 실시 예에서는, 단일층으로 구성된 제2 절연층(120)의 두께를 의미할 수 있다.

한편, 실시 예에서의 제2 절연층(120)은 복수의 층으로 구성될 수 있고, 이와 다르게 단일층으로 구성될 수 있으며, 이때의 제2 절연층(120)의 제1 영역(R1)에서의 두께(H1)는 실질적으로 동일할 수 있다.

상기 제2 절연층(120)의 제1 영역(R1)의 두께(H2)는 상기 제1 회로 패턴층(141)의 두께(H3)보다 얇을 수 있다. 예를 들어, 상기 제2 절연층(120)의 제1 영역(R1)의 상면(S2)(예를 들어, 캐비티의 바닥면)은 굴곡을 가질 수 있다. 예를 들어, 상기 제2 절연층(120)의 제1 영역(R1)의 상면(S2)은 평면이 아닌 곡면을 가질 수 있다. 그리고, 상기 제2 절연층(120)의 제1 영역(R1)의 두께(H2)는 상기 제2 절연층(120)의 제1 영역(R1)의 평균 두께를 의미할 수 있다. 상기 제2 절연층(120)의 제1 영역(R1)의 두께(H2)는 상기 제1 회로 패턴층(141)의 두께(H3)보다 작을 수 있다. 예를 들어, 상기 제2 절연층(120)의 제1 영역(R1)의 상면(S2)은 상기 제1 회로 패턴층(141)의 상면보다 낮게 위치할 수 있다.

바람직하게, 상기 제2 절연층(120)의 제1 영역(R1)의 두께(H2)는 상기 제1 회로 패턴층(141)의 두께(H3)의 20% 내지 95%의 범위를 만족할 수 있다. 바람직하게, 상기 제2 절연층(120)의 제1 영역(R1)의 두께(H2)는 상기 제1 회로 패턴층(141)의 두께(H3)의 25% 내지 90%의 범위를 만족할 수 있다. 바람직하게, 상기 제2 절연층(120)의 제1 영역(R1)의 두께(H2)는 상기 제1 회로 패턴층(141)의 두께(H3)의 30% 내지 85%의 범위를 만족할 수 있다.

상기 제2 절연층(120)의 제1 영역(R1)의 두께(H2)가 상기 제1 회로 패턴층(141)의 두께(H3)의 20%보다 작으면, 캐비티(160)를 형성하는 레이저 공정에서의 공정 편차로 인해, 상기 제1 절연층(110)의 상면이 손상되는 문제를 가질 수 있다. 또한, 상기 제2 절연층(121)의 제1 영역(R1)의 두께(H2)가 상기 제1 회로 패턴층(141)의 두께(H3)의 95%보다 크면, 상기 캐비티(160)를 형성하는 레이저 공정에서의 공정 편차로 인해, 상기 제2 절연층(120)의 제1 영역(R1)의 상면(S2)이 상기 제1 회로 패턴층(141)의 상면보다 높게 위치하는 문제가 발생할 수 있다. 그리고, 이와 같은 경우, 상기 제1 절연층(110)의 제1 영역(R1)에 배치된 제1 회로 패턴층(141)의 제1 패드부(141a)의 상면이 상기 제2 절연층(120)의 제1 영역(R1)에 의해 덮임에 따라 칩 실장 공정에서의 문제가 발생할 수 있다.

이때, 비교 예에서는 상기와 같은 복수의 절연층 내에 캐비티를 형성하기 위해서, 보호 레이어나 스탑 레이어를 제1 절연층 상에 배치한 상태에서 캐비티 형성 공정을 진행하였다. 이에 따라, 종래에는 원하는 깊이(제2 절연층을 모두 관통하는 깊이)만큼 캐비티를 형성할 수 있었다. 다만, 종래에는 상기 캐비티가 형성된 이후에 상기 보호 레이어나 스탑 레이어를 제거하는 에칭 공정을 진행해야만 했다. 이에 따라, 종래에는 상기 보호 레이어나 스탑 레이어를 제거하는 에칭 공정 중에 상기 제1 절연층 상에 배치되는 패드부의 일부도 함께 제거되며, 이에 따라 상기 패드부의 신뢰성에 문제가 발생할 수 있다. 이때, 샌드블러스트(sand blast)나 레이저 공정 시에 필요한 보호 레이어나 스탑 레이어의 두께는 3um 내지 10um 수준이며, 이에 따라 상기 에칭 공정 시 상기 패드의 전체 두께 중 상기 보호 레이어나 스탑 레이어의 두께에 대응하는 만큼 제거되는 문제가 있었다.

이에 따라, 실시 예에서는 상기 보호 레이어나 스탑 레이어를 형성시키지 않은 상태에서 캐비티를 용이하게 형성할 수 있도록 하며, 이에 따라 상기 보호 레이어나 스탑 레이어의 제거 공정 중에 발생하는 신뢰성 문제를 해결하도록 한다.

그리고 이는 상기 캐비티를 형성하는 공정 조건의 컨트롤을 통해 상기 제2 절연층(120)을 관통하지 않는 구조를 가지도록 상기 캐비티(160)를 형성할 수 있다.

이때, 상기 캐비티(160)는 레이저 공정에 의해 형성될 수 있다. 여기에서, 상기 보호 레이어나 스탑 레이어가 없는 상태에서, 상기 레이저 공정을 통해 원하는 깊이까지 캐비티를 형성하는게 쉽지 않다. 이때, 실시 예에서는 상기 캐비티(160)가 가져야 하는 최소 깊이 및 최대 깊이 사이의 범위를 기준으로 상기 레이저의 공정 조건을 컨트롤 하여 원하는 깊이까지 상기 캐비티(160)를 형성할 수 있도록 한다. 여기에서 상기 컨트롤되는 공정 조건은 레이저 공정 속도 및 레이저 세기를 포함할 수 있다. 즉, 상기 레이저 공정 진행 시간을 고정한 상태에서 상기 공정 속도 및 세기 조건을 변경함에 따라 상기 캐비티(160)의 깊이를 um 단위로 컨트롤 가능하다. 이에 따라, 실시 예에서는 상기 레이저 공정 속도 및 세기를 조정하여 상기 캐비티가 가져야 하는 최소 깊이 및 최대 깊이 사이의 범위 내에서 상기 캐비티(160)를 형성할 수 있도록 한다. 상기 캐비티(160)의 최대 깊이는 상기 제2 절연층(120)의 상면에서 하면까지의 수직 거리보다 작을 수 있다.

구체적으로, 상기 캐비티(160)는 내벽(S1) 및 바닥면(S2)을 포함한다.

상기 캐비티(160)의 내벽(S1) 및 바닥면(S2)은 일정 표면 거칠기를 가질 수 있다. 이때, 실시 예에서는 상기 캐비티(160)의 내벽(S1) 및 바닥면(S2)이 일정 표면 거칠기를 가지도록 추가적인 공정을 진행하는 것이 아니라, 상기 캐비티(160)를 형성하기 위한 레이저 공정 시에 상기 표면 거칠기가 형성되도록 할 수 있다.

다시 말해서, 상기 캐비티(160)의 바닥면(S2)은 상기 제2 절연층(120)의 제1 영역(R1)의 상면을 의미할 수 있다. 그리고, 상기 제2 절연층(120)의 제1 영역(R1)의 상면(S2) 또는 캐비티(160)의 바닥면(S2)은 굴곡을 가질 수 있다.

예를 들어, 실시 예에서의 캐비티(160)의 바닥면(S2)의 표면 거칠기(Ra)는 0.5㎛ 내지 3㎛ 사이의 범위를 가질 수 있다. 예를 들어, 실시 예에서의 캐비티(160)의 바닥면(S2)의 표면 거칠기는 0.7㎛ 내지 2.8㎛ 사이의 범위를 가질 수 있다. 예를 들어, 실시 예에서의 캐비티(160)의 바닥면(S2)의 표면 거칠기(Ra)는 0.8㎛ 내지 2.5㎛ 사이의 범위를 가질 수 있다. 이는, 실시 예에서 하기와 같은 형상을 가지는 레이저 공정을 진행함에 따른 것일 수 있다. 예를 들어, 실시 예에서의 캐비티(160)의 바닥면(S2)의 표면 거칠기(Ra)는 0.8㎛ 내지 2.5㎛ 사이의 범위를 벗어나는 경우, 스톱 레이어 없이 실시 예와 같은 형상을 가진 캐비티(160)를 형성하기 어려울 수 있다.

한편, 실시 예에서는 가우시안 빔을 이용하여 상기 캐비티(160)를 형성하도록 한다. 이때, 상기 캐비티(160)의 최외곽 부분은 상기 가우시안 빔의 중심점을 이용하여 가공을 진행한다. 즉, 상기 가우시안 빔은 중심점은 가장 큰 세기의 레이저가 발생되며, 이에 따라 상기 최외곽 부분에서의 캐비티(160)의 내벽의 경사각은 비교 예 대비 작아질 수 있다.

예를 들어, 캐비티(160)의 내벽(S1)은 상기 제2 절연층(120)의 상면에서 하면으로 갈수록 폭이 감소하는 경사를 가질 수 있다.

예를 들어, 상기 캐비티(160)의 내벽(S1)의 경사는, 상기 제1 절연층(110)의 제1 영역(R1)의 상면에 대한 경사각을 의미할 수 있다.

이때, 상기 캐비티(160)의 내벽(S1)의 경사는 91도 내지 130도의 범위를 가질 수 있다. 예를 들어, 상기 캐비티(160)의 내벽(S1)의 경사는 93도 내지 125도의 범위를 가질 수 있다. 예를 들어, 상기 캐비티(160)의 내벽(S1)의 경사는 95도 내지 120도의 범위를 가질 수 있다.

상기 캐비티(160)의 내벽(S1)의 경사가 91도보다 작은 경우, 상기 캐비티(160)가 상기 제2 절연층(120)의 하면에서 상면으로 갈수록 폭이 증가하는 역사다리꼴 형상을 가질 수 있다. 그리고, 이와 같은 경우, 상기 캐비티(160) 내에 칩을 배치하는 과정에서, 상기 칩의 배치 위치의 틀어짐이 발생할 수 있고, 이에 따른 칩이 틀어진 상태로 실장되는 문제가 발생할 수 있다. 또한, 상기 캐비티(160)의 내벽(S1)의 경사가 130도보다 큰 경우 상기 캐비티(160)의 하부폭과 상부 폭의 차이로 인해, 상기 캐비티(160)가 차지하는 공간이 증가할 수 있고, 이에 따른 회로 기판의 부피(예를 들어, 수평 방향으로의 폭 또는 수직 방향으로의 두께)가 증가하거나, 회로 집적도가 감소할 수 있다.

상기 캐비티(160)의 바닥면(S2) 또는 제2 절연층(120)의 제1 영역(R1)의 상면(S2)은 에그 플레이트(egg plate) 형상을 가질 수 있다. 예를 들어, 상기 캐비티(160)의 바닥면(S2) 또는 제2 절연층(120)의 제1 영역(R1)의 상면(S2)은 제1 부분(S2-1) 및 제2 부분(S2-2)을 포함할 수 있다.

예를 들어, 상기 캐비티(160)의 바닥면(S2) 또는 제2 절연층(120)의 제1 영역(R1)의 상면(S2)의 제1 부분(S2-1)은, 상기 제2 절연층(120)의 하면을 향하여 오목한 오목부일 수 있다. 또한, 상기 캐비티(160)의 바닥면(S2) 또는 제2 절연층(120)의 제1 영역(R1)의 상면(S2)의 제2 부분(S2-2)은 볼록부일 수 있다.

상기 제1 부분(S2-1)은 상기 제2 절연층(120)에 캐비티(160)를 형성하는 과정에서, 상기 제2 절연층(120)에 조사되는 일정 폭을 가지는 레이저 빔(예를 들어, 가우시안 빔)에 대응하게 형성될 수 있다. 예를 들어, 상기 제1 부분(S2-1)의 폭(W3)은 상기 캐비티(160) 형성 공정에서, 상기 제2 절연층(120)에 조사되는 레이저 빔의 폭에 대응할 수 있다.

또한, 상기 제2 부분(S2-2)은 상기 제2 절연층(120)에 캐비티(160)를 형성하는 과정에서, 레이저 빔의 이동에 따라 형성되는 부분일 수 있다. 예를 들어, 캐비티(160)를 형성하는 레이저 공정은, 제1 위치에서 제1 레이저 빔을 조사하고, 상기 제2 위치에서 일정 간격 이격된 제2 위치에서 제2 레이저 빔을 조사하는 공정을 포함할 수 있다. 그리고, 상기 제2 부분(S2-2)은 상기 제1 위치와 제2 위치에서의 이격 폭에 대응하게 형성될 수 있다. 예를 들어, 상기 제2 부분(S2-2)의 폭(W4)은 상기 제1 위치와 상기 제2 위치의 이격 폭에 대응할 수 있다. 예를 들어, 상기 제2 부분(S2-2)의 폭(W4)은 상기 캐비티(160)의 형성 공정에서 진행되는 레이저 빔의 이동 폭에 대응할 수 있다.

이때, 상기 제1 부분(S2-1)의 폭(W3) 또는 제2 부분(S2-2)의 폭(W4)은 상기 제1 회로 패턴층(141)의 제1 패드부(141a)의 폭(W1) 또는 제1 패드부(141a) 사이의 이격 간격(W2)보다 작을 수 있다.

예를 들어, 상기 제1 부분(S2-1)의 폭(W3) 또는 제2 부분(S2-2)의 폭(W4)은 상기 제1 회로 패턴층(141)의 제1 패드부(141a)의 폭(W1) 또는 제1 패드부(141a) 사이의 이격 간격(W2)의 5% 내지 90%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 부분(S2-1)의 폭(W3) 또는 제2 부분(S2-2)의 폭(W4)은 상기 제1 회로 패턴층(141)의 제1 패드부(141a)의 폭(W1) 또는 제1 패드부(141a) 사이의 이격 간격(W2)의 10% 내지 85% 이하일 수 있다. 예를 들어, 상기 제1 부분(S2-1)의 폭(W3) 또는 제2 부분(S2-2)의 폭(W4)은 상기 제1 회로 패턴층(141)의 제1 패드부(141a)의 폭(W1) 또는 제1 패드부(141a) 사이의 이격 간격(W2)의 15% 내지 80% 이하일 수 있다.

상기 제1 부분(S2-1)의 폭(W3) 또는 제2 부분(S2-2)의 폭(W4)이 상기 제1 회로 패턴층(141)의 제1 패드부(141a)의 폭(W1) 또는 제1 패드부(141a) 사이의 이격 간격(W2)의 5%보다 작으면, 상기 캐비티(160)를 형성하는 공정에서 소요되는 시간이 증가하고, 이에 따른 공정성이 감소할 수 있다. 예를 들어, 상기 제1 부분(S2-1)의 폭(W3) 또는 제2 부분(S2-2)의 폭(W4)이 상기 제1 회로 패턴층(141)의 제1 패드부(141a)의 폭(W1) 또는 제1 패드부(141a) 사이의 이격 간격(W2)의 90%보다 크면, 상기 제1 패드부(141a)의 상면보다 상기 제2 부분(S2-2)의 상단이 더 높게 위치할 수 있고, 이에 따른 칩 실장 시에 칩의 평탄도가 감소할 수 있다. 예를 들어, 예를 들어, 상기 제1 부분(S2-1)의 폭(W3) 또는 제2 부분(S2-2)의 폭(W4)이 상기 제1 회로 패턴층(141)의 제1 패드부(141a)의 폭(W1) 또는 제1 패드부(141a) 사이의 이격 간격(W2)의 90%보다 크면, 상기 제2 부분(S2-2)의 상단의 높이를 상기 제1 패드부(141a)의 상면의 높이보다 낮게 형성하기 어려울 수 있다. 그리고, 이에 따라, 칩 실장 시에, 칩의 하면의 일부가 상기 제2 부분(S2-2)과 접촉함에 따라, 상기 칩의 실장 위치가 틀어지는 문제가 발생할 수 있다.

이때, 실시 예에서, 상기 캐비티(160)의 바닥면(S2) 또는 제2 절연층(120)의 제1 영역(R1)의 상면(S2)에는 상기 제1 부분(S2-1) 및 상기 제2 부분(S2-2)이 규칙적으로 형성될 수 있다. 예를 들어, 상기 캐비티(160)의 바닥면(S2) 또는 제2 절연층(120)의 제1 영역(R1)의 상면(S2)에는 폭 방향 또는 길이 방향으로 제1 부분(S2-1) 및 상기 제2 부분(S2-2)이 규칙적으로 형성될 수 있다.

그리고, 상기 제2 절연층(120)의 제1 영역(R1)의 두께(H2)는 상기 제1 부분(S2-1)의 높이(H2-1)와 제2 부분(S2-2)의 두께(H2-2)의 평균 두께를 의미할 수 있다. 또한, 상기 두께는 높이로도 표현될 수 있을 것이다.

한편, 실시 예에서의 제1 회로 패턴층(141)은 상기 제1 패드부(141a), 제2 패드부(141b) 및 트레이스(141C)를 포함한다.

구체적으로, 상기 제1 회로 패턴층(141)의 제1 패드부(141a)는 상기 제1 절연층(110)의 상면의 제1 영역(R1)에 배치된다. 예를 들어, 상기 제1 패드부(141a)는 상기 캐비티(160)와 수직으로 중첩될 수 있다.

또한, 상기 제1 회로 패턴층(141)의 제2 패드부(141b)는 상기 제1 절연층(110)의 상면의 제2 영역(R2)에 배치된다. 예를 들어, 상기 제2 패드부(141b)는 상기 캐비티(160)와 수직으로 중첩되지 않을 수 있다.

또한, 실시 예에서의 제1 회로 패턴층(141)은 트레이스(141C)를 포함한다. 그리고, 상기 트레이스(141C)는 상기 제1 패드부(141a)와 제2 패드부(141b) 사이를 직접 연결할 수 있다.

구체적으로, 비교 예에서는 스톱 레이어에 대응하는 스톱 패턴(34)이 상기 캐비티(160)의 테두리 영역에 배치되며, 이에 따라 상기 제1 패드부와 제2 패드부를 직접 연결하는 트레이스의 형성이 불가능하였다.

이에 반하여, 실시 예에서는 스톱 레이어 없이 캐비티(160)의 형성이 가능하며, 이에 따라 상기 제1 패드부(141a)와 제2 패드부(141b) 사이를 직접 연결하는 트레이스(141C)의 형성이 가능하다.

상기 트레이스(141C)는 복수의 부분으로 구분될 수 있다.

예를 들어, 상기 트레이스(141C)는 상기 제1 패드부(141a)에 인접하고, 상기 제1 절연층(110)의 상면의 제1 영역(R1)에 배치되는 제1 부분(141C1)을 포함할 수 있다.

또한, 상기 트레이스(141C)는 상기 제2 패드부(141b)에 인접하고, 상기 트레이스(141C)의 제1 부분(141C1)으로부터 연장되며, 상기 제1 절연층(110)의 상면의 제2 영역(R2)에 배치되는 제2 부분(141C2)을 포함할 수 있다.

상기와 같이, 실시 예는 상기 제1 패드부(141a)와 제2 패드부(141b) 사이를 직접 연결하는 트레이스(141C)의 형성이 가능하고, 이에 따라 상기 제1 패드부(141a)와 제2 패드부(141b) 사이에서의 신호 전송 거리를 비교 예 대비 줄일 수 있다. 예를 들어, 비교 예에서는 상기 트레이스의 형성이 불가능하였으며, 이에 따라 상기 제1 패드부와 제2 패드부 사이를 연결하기 위해서는 적어도 2개의 관통 전극을 포함하였다. 이에 반하여, 실시 예에서는 상기 관통 전극 없이도 상기 제1 패드부(141a)와 제2 패드부(141b) 사이를 직접 연결할 수 있으며, 이에 따른 신호 전송 거리를 줄여, 이에 따른 신호 전송 손실을 최소화할 수 있다.

한편, 도 4를 참조하면, 실시 예에서의 상기 트레이스(141C1)는 부분별로 서로 다른 폭을 가질 수 있다.

예를 들어, 상기 트레이스(141C1)는 상기 제1 절연층(110)의 상면의 제1 영역(R1)에 배치되는 제1 부분(141C11)과, 제2 영역(R2)에 배치되는 제2 부분(141C21)을 포함할 수 있다. 이때, 상기 제1 부분(141C11)과 상기 제2 부분(141C21)은 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 트레이스(141C)의 상기 제1 부분(141C11)은 상기 캐비티(160)와 수직으로 중첩되는 부분이다. 이에 따라 상기 캐비티(160)을 형성하는 과정에서, 레이저에 의해 변형이 이루어질 수 있다. 다만, 실시 예에서는 상기 레이저 공정에서의 조건을 조절하는 것에 의해, 상기 트레이스(141C1)의 변형을 최소화할 수 있다. 다만, 실시 예에서는 상기 레이저 공정 시에, 상기 트레이스(141C1)의 제1 부분(141C11)의 폭이 제2 부분(141C21)의 폭보다 작아지도록 한다.

예를 들어, 상기 트레이스(141C1)는 회로 패턴의 형성 공정에서, 특정 폭을 가지도록 형성될 수 있다. 이때, 상기 트레이스(141C1)의 제1 부분(141C11)은 상기 캐비티(160) 형성 공정에서, 레이저에 의해 일부 가공이 이루어질 수 있으며, 이에 따라 상기 제2 부분(141C21)이 가지는 폭보다 작은 폭을 가질 수 있다. 이에 따라, 실시 예에서는 상기 제1 부분(141C11)의 폭이 제2 부분(141C21)의 폭보다 작은 폭을 가지도록 할 수 있으며, 이에 따라 상기 캐비티(160)와 수직으로 중첩된 영역에 배치된 트레이스(141C1)의 미세화가 가능하다. 이에 따라, 실시 예에서는 상기 캐비티(160)와 수직으로 중첩된 영역에 더 많은 트레이스(141C1)의 배치가 가능하고, 따라 회로 집적도를 향상시킬 수 있다.

또한, 상기 트레이스(141C1)의 제1 부분(141C11)은 상기 캐비티(160) 형성 공정에서, 레이저에 의해 일부 가공이 이루어질 수 있으며, 이에 따라 상기 제2 부분(141C21)이 가지는 두께보다 얇은 두께를 가질 수도 있을 것이다.

다만, 상기 제1 패드부(141a)는 상기 트레이스(141C1)가 가지는 폭보다 큰 폭을 가지며, 이에 따라 상기 트레이스(141C1) 대비, 상기 레이저 가공 공정에서의 폭 또는 두께 변화가 거의 없을 수 있다. 예를 들어, 상기 제1 패드부(141a)는 상기 제2 패드부(141b)와 실질적으로 동일한 폭 및 두께를 가질 수 있다. 다만, 상기 제1 패드부(141a)의 폭은 제품 디자인 설계에 따라 달라질 수 있을 것이다.

- 패키지 기판 -

도 5는 제1 실시 예에 따른 패키지 기판을 나타낸 도면이다.

도 5를 참조하면, 실시 예에서의 패키지 기판(100A)은 도 2a에 도시한 회로기판(100) 및 상기 회로기판(100)의 캐비티(160) 내에 실장된 칩(180)를 포함한다.

도 2a 및 도 2b에서 설명한 회로기판(100)은 칩(180)를 실장하기 위한 패키지 기판(200)으로 이용될 수 있다.

이때, 상기 회로기판(100)에 대해서는 상기에서 이미 상세하게 설명하였으므로, 이에 대한 설명은 생략하기로 한다.

회로기판(100)은 캐비티(160)를 포함하고, 상기 캐비티(160)에는 제1 패드부(141a)가 배치될 수 있다. 예를 들어, 상기 제1 패드부(141a)는 상기 캐비티(160)와 수직으로 중첩될 수 있다.

또한, 상기 제2 절연층(120)의 제1 영역(R1)은 상기 제1 패드부(141a) 사이에 배치되고, 그에 따라 상기 제1 패드부(141a)를 지지할 수 있다. 이때, 상기 제1 패드부(141a)의 상면은 상기 제2 절연층(120)의 제1 영역(R2)의 상면보다 높게 위치한다. 이에 따라, 상기 칩(180)는 제2 절연층의 제1 영역에 의해 영향을 받지 않고, 상기 제1 패드부(141a) 상에 안정적으로 실장될 수 있다. 다시 말해서, 상기 제1 패드부(141a)의 높이보다 상기 제2 절연층(121)의 제1 영역의 높이가 높다면, 상기 칩(180)은 상기 제1 패드부(141a) 상에 기울어진 상태로 실장될 수 있으며, 더 나아가 상기 제1 패드부(141a)와 전기적 접속 상태에 불량이 발생할 수 있다.

이때, 상기 칩(180)은 회로기판(100)의 캐비티(160) 내에 배치되는 전자 부품일 수 있으며, 이는 능동 소자와 수동 소자로 구분될 수 있다. 그리고, 상기 능동 소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동 소자는 선형 및 비선형 특성이 모두 존재하여도 비선형 특성은 이용하지 않는 소자를 의미한다. 그리고, 상기 수동 소자에는 트랜지스터, IC 반도체 칩 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행하기 위해, 통상의 인쇄회로기판에 실장된다.

한편, 상기 제1 패드부(141a) 상에는 접속부(170)가 배치될 수 있다. 상기 접속부(170)의 평면 형상은 사각형일 수 있다. 상기 접속부(170)는 상기 제1 패드부(141a) 상에 배치되어, 상기 칩(180)을 고정하면서 상기 칩(180)와 상기 제1 패드부(141a) 사이를 전기적으로 연결한다. 이를 위해, 제1 패드부(141a)는 전도성 물질로 형성될 수 있다. 일 예로 상기 접속부(170)는 솔더 볼일 수 있다. 상기 접속부(170)는 솔더에 이종 성분의 물질이 함유될 수 있다. 상기 솔더는 SnCu, SnPb, SnAgCu 중 적어도 어느 하나로 구성될 수 있다. 그리고, 상기 이종 성분의 물질은 Al, Sb, Bi, Cu, Ni, In, Pb, Ag, Sn, Zn, Ga, Cd 및 Fe 중 어느 하나를 포함할 수 있다.

한편, 상기 칩(180)의 상면은 상기 회로기판(100)의 최상층의 표면보다 높게 위치할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 칩(180)의 종류에 따라 상기 칩(180)의 상면이 상기 회로기판(100)의 최상층의 표면과 동일 높이에 배치될 수 있으며, 이와 다르게 낮게 배치될 수도 있을 것이다.

도 6은 제2 실시 예에 따른 패키지 기판을 나타낸 도면이다.

도 6를 참조하면, 실시 예에서의 패키지 기판(200A)은 회로기판(100) 및 상기 회로기판(100)의 캐비티(160) 내에 실장된 칩(180a)을 포함한다.

또한, 패키지 기판(200A)은 상기 캐비티(160) 내에 배치되며, 상기 칩(180a)을 덮는 몰딩층(190)을 더 포함한다.

상기 몰딩층(190)은 선택적으로 상기 캐비티(160) 내에 배치되어, 상기 캐비티(160) 내에 실장된 칩(180a)을 보호할 수 있다.

상기 몰딩층(190)은 몰딩용 수지로 구성될 수 있으며, 예를 들어, EMC(Epoxy molding compound)일 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 몰딩층(190)은 EMC 이외에도 다양한 다른 몰딩용 수지로 구성될 수도 있을 것이다.

회로기판(100)은 캐비티(160)를 포함하고, 상기 캐비티(160)에는 제1 패드부(141a)가 노출될 수 있다. 이때, 상기 캐비티(160) 내에서 상기 제1 패드부(141a)가 형성된 영역을 제외한 나머지 영역에는 상기 제2-1 절연층(121)이 배치될 수 있다.

실시 예에서의 몰딩층(190)은 상기 캐비티(160)의 내벽(S1) 및 바닥면(S2)과 접촉하며 배치된다. 이때, 상기 캐비티(160)의 내벽(S1) 및 바닥면(S2)은 일정 표면 거칠기를 가지며, 이에 따라 상기 몰딩층(190)과의 접합력을 향상시킬 수 있다.

- 회로 기판의 제조 방법 -

이하에서는, 첨부된 도면을 참조하여 실시 예에 따른 회로기판의 제조 방법에 대해 설명하기로 한다.

도 7 내지 도 11은 도 2a에 도시된 인쇄회로기판의 제조 방법을 공정순으로 나타낸 도면이다.

도 7을 참조하면, 제1 절연층(110)을 준비하고, 상기 제1 절연층(110)의 표면에 제1 및 제2 회로 패턴층(141, 142)을 형성할 수 있으며, 상기 제1 절연층(110)을 관통하며 상기 제1 및 제2 회로 패턴층(141, 142)을 전기적으로 연결하는 제1 관통 전극(V1)를 형성할 수 있다.

상기 제 1 절연층(110)은 프리프레그일 수 있다. 상기 프리프레그(PPG)는 반경화 상태에서 흐름성 및 점착성이 좋고, 접착제 층 및 절연재 층으로 이용되는 섬유 강화 복합재료용의 중간 기재로 사용되는데, 강화섬유에 매트릭스 수지를 예비 함침한 성형 재료이다. 이러한 프리프레그를 적층하여 가열/가압하여 수지를 경화시킴으로써 성형품이 형성된다. 즉, 프리프레그(Prepreg)는 유리섬유(Glass fiber)에 수지(BT/Epoxy, FR4, FR5 등)가 함침되어 B-stage까지 경화된 재료를 말한다

즉, 상기 제 1 절연층(110)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다.

즉, 상기 제 1 절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 판으로, 절연기판 표면에 도체 패턴을 형성할 수 있는 절연 재료로 만들어진, 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.

상기 제 1 절연층(110)의 표면에는 금속층(미도시)이 적층된다. 상기 금속층은 상기 제 1 절연층(110) 위에 구리를 포함하는 금속을 무전해 도금하여 형성될 수 있다. 또한, 상기 금속층은 상기 제 1 절연층(110)에 무전해 도금을 하여 형성하는 것과는 달리, CCL(Copper Clad Laminate)을 사용할 수 있다.

상기 금속층을 무전해 도금하여 형성하는 경우, 상기 제 1 절연층(110)의 상면에 조도를 부여하여 도금이 원활히 수행되도록 할 수 있다. 그리고, 상기 금속층을 패터닝하여, 상기 제 1 절연층(110)의 상면 및 하면에 각각 제 1 및 제2 회로 패턴층(141, 142)을 형성한다. 이때, 상기 제 1 회로 패턴층(141)은 추후 상기 제 1 절연층(110) 위에 실장될 칩(180, 180a)과 접속부(170)를 통해 연결되는 제1 패드부(141a)를 포함할 수 있다.

상기와 같은 제1 및 제2 회로 패턴층(141, 142)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.

다음으로, 도 8을 참조하면 상기 제1 절연층(110)의 상부 및 하부에 각각 제2 절연층(120) 및 제3 절연층(130)을 적층하는 공정을 진행할 수 있다.

이때 제2 절연층(120)은 복수의 층 구조를 가진다. 예를 들어, 제2 절연층(120)은 상기 제1 절연층(110)의 상면 위에 배치된 제2-1 절연층(121)과, 상기 제2-1 절연층(121)의 상면 위에 배치된 제2-2 절연층(122)과, 상기 제2-2 절연층(122)의 상면 위에 배치된 제2-3 절연층(123)을 포함할 수 있다.

또한, 제3 절연층(130)은 복수의 층 구조를 가진다. 예를 들어, 제3 절연층(130)은 상기 제1 절연층(110)의 하면 아래에 배치된 제3-1 절연층(131)과, 상기 제3-1 절연층(131)의 하면 아래에 배치된 제3-2 절연층(132)과, 상기 제3-2 절연층(132)의 하면 아래에 배치된 제3-3 절연층(133)을 포함할 수 있다.

다만, 실시 예는 이에 한정되지 않으며, 도 2b에 도시된 바와 같이 상기 제2 절연층(120) 및 제3 절연층(130)은 단일 층으로 구성될 수 있을 것이다.

또한, 상기 제2 절연층(120) 및 제3 절연층(130)은 RCC로 구성될 수 있다.

즉, 제1 실시 예에서의 제2 절연층(120) 및 제3 절연층(130)을 각각 구성하는 복수의 층은 모두 RCC로 구성될 수 있다. 또한, 제2 실시 예에서의 제2 절연층(120) 및 제3 절연층(130)을 구성하는 각각의 단일 층은 RCC로 구성될 수 있다.

또한, 제2 절연층(120)의 표면에 회로패턴을 형성하는 공정을 진행할 수 있다. 예를 들어, 제2-1 절연층(121)의 상면에 상호 일정 간격 이격되며 복수의 제3 회로 패턴층(143)을 형성하는 공정을 진행할 수 있다. 또한, 제2-2 절연층(122)의 상면에 상호 일정 간격 이격되는 복수의 제4 회로 패턴층(144)을 형성하는 공정을 진행할 수 있다. 또한, 제2-3 절연층(123)의 상면에 상호 일정 간격 이격되며 배치되는 복수의 제5 회로 패턴층(145)을 형성하는 공정을 진행할 수 있다. 있다.

또한, 제3 절연층(130)의 표면에 회로 패턴을 형성하는 공정을 진행할 수 있다. 예를 들어, 제3-1 절연층(131)의 하면에 상호 일정 간격 이격되며 배치되는 복수의 제6 회로 패턴층(146)을 형성하는 공정을 진행할 수 있다. 또한, 제3-2 절연층(132)의 하면에 상호 일정 간격 이격되며 배치되는 복수의 제7 회로 패턴층(147)을 형성하는 공정을 진행할 수 있다. 또한, 제3-3 절연층(133)의 하면에 상호 일정 간격 이격되며 배치되는 복수의 제8 회로 패턴층(148)을 형성하는 공정을 진행할 수 있다.

또한, 상기 1 절연층(110), 제2 절연층(120) 및 제3 절연층(130)에는 서로 다른 층에 배치된 회로패턴들을 상호 전기적으로 연결하는 관통 전극(V1, V2, V3, V4, V5, V6, V7)를 형성하는 공정을 진행할 수 있다.

한편, 상기 제2 절연층(120)의 상면에는 상기 제5 회로 패턴층(145)과 함께, 마스크 패턴(145a)이 형성될 수 있다. 상기 마스크 패턴(145a)은 상기 제2 절연층(120)의 상면 중 캐비티가 형성될 영역의 주위를 둘러싸며 형성될 수 있다. 상기 마스크 패턴(145a)은 상기 제5 회로 패턴층(145)과 동일한 금속 물질로 형성될 수 있다. 예를 들어, 마스크 패턴(145a)은 구리를 포함하는 금속 물질로 형성될 수 있다.

한편, 상기 마스크 패턴(145a)은 별도로 형성하지 않고, 상기 제5 회로 패턴층(145)을 형성하는데 사용한 시드층을 이용할 수 있다. 예를 들어, 상기 제5 회로 패턴층(145)의 형성이 완료되면, 이의 전해 도금을 위해 사용한 시드층의 제거가 이루어진다. 이때, 실시 예에서는 상기 시드층의 전체를 제거하지 않고, 상기 마스크 패턴(145a)에 대응하는 부분은 남겨놓도록 한다.

다음으로, 도 9를 참조하면 제2 절연층(120)에의 캐비티 영역 상에 캐비티(160)를 형성하는 공정을 진행할 수 있다. 이때, 상기 캐비티(160)는 복수의 층으로 구성되는 제2 절연층(120) 내에 형성할 수 있다.

이때, 상기 캐비티(160)는 레이저 빔을 이용한 레이저 공정에 의해 형성될 수 있다. 일예로, 실시 예에서의 캐비티(160)는 가우시안 빔을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.

여기에서, 실시 예에서는 보호 레이어나 스탑 레이어가 없는 상태에서, 상기 레이저 공정을 통해 원하는 깊이까지 캐비티를 형성하는게 쉽지 않다. 이때, 실시 예에서는 상기 캐비티(160)가 가져야 하는 최소 깊이 및 최대 깊이 사이의 범위를 기준으로 상기 레이저의 공정 조건을 컨트롤 하여 원하는 깊이까지 상기 캐비티(160)를 형성할 수 있도록 한다. 여기에서 상기 컨트롤되는 공정 조건은 레이저 공정 속도 및 세기 등을 포함할 수 있다. 즉, 상기 레이저 공정 속도 및 세기를 변경함에 따라 상기 캐비티(160)의 깊이를 um 단위로 컨트롤 가능하다. 이에 따라, 실시 예에서는 상기 레이저 공정의 속도 및 세기를 조정하여 상기 캐비티가 가져야 하는 최소 깊이 및 최대 깊이 사이의 범위 내에서 상기 캐비티(160)를 형성할 수 있도록 한다. 상기 캐비티(160)의 최대 깊이는 상기 제2 절연층(120)의 전체 두께보다 작을 수 있다. 또한, 상기 캐비티(160)의 최소 깊이는 상기 제2 절연층(120)의 전체 두께에서 상기 제1 패드부(141a)의 두께를 뺀 깊이보다 클 수 있다.

이때, 실시 예에서는 레이저 빔(200)의 중심선(CP)을 이용하여 상기 캐비티(160)의 최외곽 영역을 형성하도록 한다.

이에 따라, 실시 예에서의 상기 캐비티(160)의 바닥면(S2)에 대응하는, 제2 절연층(120)의 제1 영역(R1)의 상면(S2)은 에그 플레이트 형상(예를 들어, 볼록부와 오목부가 규칙적으로 배열된 형상)을 가질 수 있다.

다음으로, 도 10에 도시된 바와 같이, 실시 예에서는 상기와 같은 공정을 통해, 제2 절연층(120)을 비관통하는 캐비티(160)를 형성하는 공정을 진행할 수 있다. 그리고, 실시 예에서는 상기 제2 절연층(120)의 상면에 형성된 마스크 패턴(145a)을 제거하는 공정을 진행할 수 있다.

다음으로, 실시 예에서는 도 11에 도시된 바와 같이, 상기 제2 절연층(120) 및 제3 절연층(130)의 최외곽에 보호층(151, 152)을 형성한다.

예를 들어, 복수의 절연층 중 최상부에 배치된 절연층의 상면에는 제1 보호층(151)이 배치될 수 있다. 예를 들어, 제2 절연층(120) 중 최상부에 배치된 제2-3 절연층(123)의 상면에는 제1 보호층(151)이 배치될 수 있다. 또한, 복수의 절연층 중 최하부에 배치된 절연층의 하면에는 제2 보호층(152)이 배치될 수 있다. 예를 들어, 제3 절연층(130) 중 최하부에 배치된 제3-3 절연층(133)의 하면에는 제2 보호층(152)이 배치될 수 있다.

상기 제1 보호층(151) 및 제2 보호층(152)은 각각 개구부를 가질 수 있다. 예를들어, 제1 보호층(151)은 제2-3 절연층(123)의 상면에 배치된 제5 회로 패턴층(145) 중 노출되어야 하는 제5 회로 패턴의 표면을 노출하는 개구부를 가질 수 있다.

또한, 제2 보호층(152)은 제3-3 절연층(133)의 하면에 배치된 제8 회로 패턴층(148) 중 노출되어야 하는 제8 회로 패턴의 표면을 노출하는 개구부를 가질 수 있다.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

제1 절연층;
상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및
상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치된 제2 절연층을 포함하고,
상기 제2 절연층은,
캐비티를 포함하는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함하고,
상기 제2 절연층의 제1 영역은,
상기 제2 절연층의 하면을 향하여 오목한 제1 부분과,
상기 제2 절연층의 상면을 향하여 볼록한 제2 부분을 포함하는,
회로 기판.
제1항에 있어서,
상기 제1 부분의 최하단은 상기 제1 절연층의 상면보다 높게 위치하고,
상기 제2 부분의 최상단은 상기 제1 회로 패턴층의 상면보다 낮게 위치하는,
회로 기판.
제1항에 있어서,
상기 제2 절연층의 제1 영역은,
상기 제2 절연층의 폭 방향 및 길이 방향 중 적어도 어느 하나의 방향으로, 상기 제1 부분 및 상기 제2 부분이 규칙적으로 배치되는,
회로 기판.
제1항에 있어서,
상기 제2 절연층의 제1 영역의 두께는 상기 제1 회로 패턴층의 두께보다 얇으며,
상기 제2 절연층의 제1 영역의 두께는 상기 제1 부분 및 상기 제2 부분의 평균 두께를 포함하는,
회로 기판.
제4항에 있어서,
상기 제2 절연층의 제1 영역의 두께는,
상기 제1 회로 패턴층의 두께의 20% 내지 95%의 범위를 만족하는,
회로 기판.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 제1 절연층의 상면은,
상기 캐비티와 수직으로 중첩된 제1 상면과,
상기 제1 상면 이외의 제2 상면을 포함하고,
상기 제1 회로 패턴층은,
상기 제1 절연층의 제1 상면 상에 배치된 제1 패드부; 및
상기 제1 절연층의 제2 상면 상에 배치된 제2 패드부를 포함하는,
회로 기판.
제6항에 있어서,
상기 제1 회로 패턴층은,
상기 제1 패드부와 상기 제2 패드부 사이를 연결하는 트레이스를 포함하는, 회로 기판.
제7항에 있어서,
상기 트레이스의 일단은 상기 제1 패드부와 직접 연결되고,
상기 트레이스의 타단은 상기 제2 패드부와 직접 연결되는,
회로 기판.
제7항에 있어서,
상기 트레이스는,
상기 제1 절연층의 제1 상면 상에 배치되고 상기 제1 패드부와 연결되는 제1 부분과,
상기 제1 절연층의 제2 상면 상에 배치되고, 상기 제2 패드부와 연결되는 제2 부분을 포함하는,
회로 기판.
제9항에 있어서,
상기 트레이스의 제1 부분의 폭 및 두께 중 적어도 하나는,
상기 트레이스의 제2 부분의 폭 및 두께 중 적어도 하나보다 작은,
회로 기판.
제6항에 있어서,
상기 제2 절연층의 제1 영역의 제1 부분의 폭 또는 제2 부분의 폭은,
상기 제1 패드부의 폭 또는 복수의 제1 패드부 사이의 이격 간격의 5% 내지 90%의 범위를 만족하는,
회로 기판.
제1항에 있어서,
상기 제2 절연층의 상기 제1 영역의 표면 거칠기(Ra)는 0.7㎛ 내지 2.8㎛의 범위를 만족하는,
회로 기판.
제1항에 있어서,
상기 제2 절연층은, RCC(Resin Coated Copper)을 포함하는
회로 기판.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 캐비티의 내벽은 상기 제2 절연층의 상면에서 하면으로 갈수록 폭이 감소하는 경사를 가지며,
상기 캐비티와 수직으로 중첩된 상기 제1 절연층의 상면에 대한 상기 캐비티의 내벽의 경사는, 91도 내지 130도의 범위를 만족하는,
회로 기판.
제1 절연층;
상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및
상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치된 제2 절연층을 포함하고,
상기 제2 절연층은,
캐비티를 포함하는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함하고,
상기 제1 절연층의 상면은,
상기 캐비티와 수직으로 중첩된 제1 상면과, 상기 제1 상면 이외의 제2 상면을 포함하고,
상기 제1 회로 패턴층은,
상기 제1 절연층의 제1 상면 상에 배치된 제1 패드부;
상기 제1 절연층의 제2 상면 상에 배치된 제2 패드부; 및
상기 제1 패드부와 상기 제2 패드부 사이를 연결하는 트레이스를 포함하고,
상기 트레이스는,
상기 제1 절연층의 제1 상면 상에 배치되고, 일단이 상기 제1 패드부와 직접 연결되는 제1 부분과,
상기 제1 절연층의 제2 상면 상에 배치되고, 타단이 상기 제2 패드부와 연결되는 제2 부분을 포함하는,
회로 기판.
제15항에 있어서,
상기 제2 절연층의 제1 영역은,
폭 방향 또는 길이 방향으로, 오목부 및 볼록부가 규칙적으로 형성된 에그 플레이트 형상을 가지는,
회로 기판.
제1 절연층;
상기 제1 절연층 상에 배치된 제1 회로 패턴층;
상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치되고, 캐비티를 포함하는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함하는 제2 절연층;
상기 제1 회로 패턴층 중 상기 제1 영역과 수직으로 중첩된 제1 회로 패턴층 상에 배치된 접속부; 및
상기 접속부 상에 배치된 칩을 포함하고,
상기 제1 절연층의 상면은,
상기 캐비티와 수직으로 중첩된 제1 상면과, 상기 제1 상면 이외의 제2 상면을 포함하고,
상기 제1 회로 패턴층은,
상기 제1 절연층의 제1 상면 상에 배치된 제1 패드부;
상기 제1 절연층의 제2 상면 상에 배치된 제2 패드부; 및
상기 제1 패드부와 상기 제2 패드부 사이를 연결하는 트레이스를 포함하고,
상기 트레이스는,
상기 제1 절연층의 제1 상면 상에 배치되고, 일단이 상기 제1 패드부와 직접 연결되는 제1 부분과,
상기 제1 절연층의 제2 상면 상에 배치되고, 타단이 상기 제2 패드부와 연결되는 제2 부분을 포함하며,
상기 제2 절연층의 제1 영역은,
폭 방향 또는 길이 방향으로, 오목부 및 볼록부가 규칙적으로 형성된 에그 플레이트 형상을 가지는,
패키지 기판.
제17항에 있어서,
상기 캐비티 내에 상기 칩을 덮으며 배치되고, 상기 제2 절연층의 제1 영역과 접촉하는 몰딩층을 포함하는,
패키지 기판.