KR20230089386A

KR20230089386A - 회로 기판 및 이를 포함하는 반도체 패키지

Info

Publication number: KR20230089386A
Application number: KR1020210177974A
Authority: KR
Inventors: 이수민; 신종배; 정재훈; 정지철
Original assignee: 엘지이노텍 주식회사
Priority date: 2021-12-13
Filing date: 2021-12-13
Publication date: 2023-06-20

Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층의 상면에 배치되고, 캐비티를 포함하는 제2 절연층; 및 상기 캐비티를 포함하는 상기 제2 절연층의 내벽에 배치되는 차폐층을 포함하고, 상기 캐비티의 일측에서의 상기 차폐층의 상면의 폭은, 상기 캐비티의 일측에서의 상기 차폐층의 하면의 폭보다 크다.

Description

회로 기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE COMPRISING THE SAME}

실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.

최근 들어 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다.

높은 데이터 전송률을 달성하기 위해, 5G 통신 시스템은 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가(28GHz), 38기가(38GHz) 또는 그 이상 주파수)를 사용한다. 이러한 높은 주파수 대역은 파장의 길이로 인하여 mmWave로 불린다.

초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집적화 기술들이 개발되고 있다.

이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커질 수 있다

이것은 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.

이에 따라, 종래의 5G 통신 시스템에 적용되는 회로 기판은 상기와 같은 여러 개의 기판들이 집적화된 구조를 가졌으며, 이에 따라 상대적으로 두꺼운 두께를 가졌다. 이에 따라, 종래에는 회로 기판을 구성하는 절연층의 두께를 얇게 함으로써, 회로 기판의 전체적인 두께를 줄였다.

그러나, 상기 절연층의 두께를 얇게 하여 회로 기판을 제작하는 데에는 한계가 있으며, 나아가 상기 절연층의 두께가 얇아짐에 따라 회로 패턴이 안정적으로 보호되지 못하는 문제가 있다.

이에 따라, 최근에는 레이저나 샌드 블러스트(sand blast)를 이용하여 회로 기판에 캐비티를 형성하고, 상기 형성된 캐비티 내에 소자를 배치함으로써, 소자의 전체적인 두께를 감소하였다.

일반적인 캐비티 형성 공정은 레이저나 샌드 블러스트를 이용하여 회로 기판을 형성한 이후에 캐비티의 내벽의 잔해물 제거를 위한 디스미어 공정을 필수적으로 진행해야만 했다. 상기 디스미어 공정은 상기 캐비티의 내벽을 에칭으로 제거하는 공정을 의미한다.

그러나, 상기와 같이 디스미어 공정이 진행되는 경우, 상기 캐비티의 내벽의 일부가 제거됨에 따라 캐비티의 사이즈의 확장이 이루어지며, 이로 인해 상기 캐비티의 사이즈가 목표 사이즈보다 커지는 문제가 있다.

그리고 상기 캐비티의 사이즈가 목표 사이즈보다 커지는 경우, 회로 패턴을 배치하지 못하는 영역인 데드 영역이 증가하게 되고, 이에 따라 회로 집적도가 감소하거나, 회로 기판의 수평 방향으로의 폭 또는 수직 방향으로의 두께가 증가하는 문제가 있다.

실시 예는 캐비티의 사이즈가 확장되는 것을 방지할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공하고자 한다.

또한, 실시 예는 캐비티의 내벽의 경사각을 개선할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공하고자 한다.

또한, 실시 예는 회로 집적도를 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공하고자 한다.

또한, 실시 예에서는 동작 특성이 개선된 회로 기판 및 이를 포함하는 반도체 패키지를 제공하고자 한다.

또한, 실시 예에서는 신호 전송 시에 발생하는 신호 간섭을 최소화할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공하고자 한다.

실시 예에서 해결하고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제는 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

또한, 상기 캐비티는, 상기 제2 절연층의 상면에 인접한 상부 폭이 상기 제2 절연층의 하면에 인접한 하부 폭보다 크다.

또한, 상기 차폐층은, 상기 차폐층의 상면에 형성되고, 상기 차폐층의 하면을 향하여 오목한 적어도 하나의 오목부를 포함한다.

또한, 상기 제2 절연층의 내벽의 적어도 일부는 상기 오목부와 수평으로 중첩되면서, 상기 차폐층과 접촉하지 않는다.

또한, 상기 제2 절연층을 관통하는 관통 전극을 포함하고, 상기 차폐층의 폭은, 상기 관통 전극의 폭보다 작다.

또한, 상기 차폐층의 상면의 폭은, 상기 관통 전극의 상면의 폭의 20% 내지 75%의 범위를 만족하고, 상기 차폐층의 하면의 폭은, 상기 관통 전극의 하면의 폭의 20% 내지 75%의 범위를 만족한다.

또한, 상기 차폐층은 상기 캐비티를 통해 노출된 측면을 포함하고, 상기 차폐층의 상기 측면은, 상기 캐비티를 향하여 볼록한 복수의 볼록부를 포함하는 평면 형상을 가진다.

또한, 상기 차폐층의 상기 측면의 볼록부는, 상기 차폐층의 길이 방향 또는 폭 방향으로 곡률을 가지는 곡면을 포함한다.

또한, 상기 회로 기판은 상기 제1 절연층의 상면에 배치된 제1 회로 패턴층을 포함하고, 상기 제1 회로 패턴층은, 상기 제1 절연층의 상면 중 상기 캐비티와 수직으로 중첩되면서, 상기 제2 절연층 및 상기 차폐층과 접하지 않는 제1 영역 상에 배치된 제1-1 패드; 및 상기 제1 절연층의 상면 중 상기 캐비티와 수직으로 중첩되지 않으면서, 상기 제2 절연층과 접하는 제2 영역 상에 배치된 제1-2 패드를 포함한다.

또한, 상기 제1 회로 패턴층은, 상기 제1 절연층의 상면 중 상기 차폐층과 수직으로 중첩된 제3 영역 상에 배치된 제1-3 패드를 포함하고, 상기 제1-3 패드는, 상기 제1-1 패드 및 상기 제1-2 패드와 연결되지 않으면서, 상기 제1-1 패드 및 상기 제1-2 패드보다 작은 두께를 가진다.

또한, 상기 제2 절연층의 내벽은, 상기 차폐층이 배치된 제1 내벽과, 상기 차폐층이 배치되지 않는 제2 내벽을 포함하고, 상기 제1 회로 패턴층은, 상기 제1 절연층의 상면 중 상기 제2 내벽과 수직으로 중첩되는 영역에 배치되고, 일단이 상기 제1-1 패드와 연결되고, 타단이 상기 제1-2 패드와 연결되는 트레이스를 포함한다.

또한, 상기 회로 기판은 상기 제2 절연층의 상면에 배치된 제2 회로 패턴층을 포함하고, 상기 제2 회로 패턴층은, 상기 제2 절연층의 상면 중 상기 차폐층과 인접하게 배치된 제2-1 패드; 및 상기 제2 절연층의 상면 중 상기 차폐층 및 상기 제2-1 패드와 이격된 위치에 배치되는 제2-2 패드를 포함하고, 상기 제2-1 패드의 두께는 상기 제2-2 패드의 두께보다 작다.

또한, 상기 제2-1 패드는, 상기 차폐층의 상면과 수직으로 중첩되지 않는다.

또한, 상기 제2-1 패드는, 상기 제2 절연층의 상면에 배치된 제1 부분과, 상기 제1 부분으로부터 연장되고, 상기 차폐층의 상면에 배치된 제2 부분을 포함한다.

한편, 실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층의 상면에 배치되고, 캐비티를 포함하는 제2 절연층; 상기 캐비티를 포함하는 상기 제2 절연층의 내벽에 배치되는 차폐층; 상기 제1 절연층의 상면 중 상기 캐비티와 수직으로 중첩되면서 상기 제2 절연층 및 상기 차폐층과 접하지 않는 제1 영역 상에 배치된 제1-1 패드를 포함하는 제1 회로 패턴층; 상기 제1 회로 패턴층의 상기 제1-1 패드 상에 배치된 접속부; 및 상기 접속부 상에 실장된 소자를 포함하고, 상기 차폐층은 상기 캐비티를 통해 노출된 측면을 포함하고, 상기 차폐층의 상기 측면은 상기 캐비티를 향하여 볼록한 복수의 볼록부를 포함하는 평면 형상을 가지며, 상기 캐비티의 일측에서의 상기 차폐층의 상면의 폭은, 상기 캐비티의 일측에서의 상기 차폐층의 하면의 폭보다 크다.

실시 예의 회로 기판은 캐비티를 포함하는 절연층을 포함한다. 그리고, 상기 캐비티를 포함하는 절연층의 내벽에는 차폐층이 형성된다. 이때, 상기 차폐층은 절연층을 관통하는 관통 전극보다는 작은 폭을 가진다. 나아가, 상기 차폐층의 상면의 폭은 하면의 폭보다 크다. 이를 통해, 실시 예에서는 상기 차폐층을 이용하여, 상기 캐비티(C)가 형성된 영역과 그 이외의 영역 사이의 신호 간섭을 최소화할 수 있고, 이에 따른 동작 특성을 향상시킬 수 있다.

나아가, 실시 예에서는 상기 차폐층의 상면의 폭이 하면의 폭보다 크도록 하여, 이를 통한 회로 기판의 외측을 향하도록 열 전달 경로를 형성할 수 있다. 예를 들어, 상기 실시 예에서의 캐비티 내에는 소자가 배치될 수 있고, 상기 소자에서 열이 발생할 수 있다. 이때, 실시 예에서는 상기 차폐층을 이용하여 상기 소자에서 발생한 열을 회로 기판의 외측으로 전달할 수 있고, 이를 통해 회로 기판의 방열 특성을 향상시킬 수 있다.

또한, 실시 예에서의 차폐층의 상면에는 하면을 향하여 오목한 오목부가 형성된다. 그리고, 상기 오목부는 상기 캐비티를 포함하는 절연층의 내벽의 적어도 일부를 노출할 수 있다. 이때 상기 캐비티(C) 내에 소자가 실장된 상태에서, 상기 캐비티(C)를 몰딩하는 몰딩층을 형성하여 반도체 패키지를 제조할 수 있다. 이때, 상기 몰딩층은 금속층과의 밀착력보다 유전층과의 밀착력이 더 높다. 이에 따라, 실시 예에서는 상기 몰딩층의 적어도 일부가 상기 차폐층의 오목부를 채우면서, 상기 캐비티를 포함하는 절연층의 내벽의 적어도 일부와 접촉하도록 한다. 이를 통해, 실시 예에서는 상기 절연층과 상기 몰딩층 사이의 밀착력을 향상시킬 수 있다.

또한, 실시 예에서의 제1 회로 패턴층은 상기 제1 절연층의 상면 중 제1 영역(R1)과 수직으로 중첩되는 영역에 배치된 제1-1 패드 및 제2 영역과 수직으로 중첩되는 영역에 배치된 제1-2 패드(를 포함한다. 그리고, 실시 예에서는 상기 캐비티(C)를 포함하는 제2 절연층의 내벽 중 적어도 일부에는 차폐층이 배치되지 않도록 한다. 이때, 실시 예에서는 상기 차폐층이 배치되지 않은 영역에 상기 제1-1 패드와 제1-2 패드를 서로 직접 연결하는 트레이스를 배치한다. 이에 따라, 실시 예에서는 상기 제1-1 패드와 상기 제1-2 패드 사이의 신호 경로 길이를 비교 예 대비 줄일 수 있고, 이를 통해 신호 경로가 길어짐에 따라 발생하는 신호 손실을 최소화할 수 있다. 또한, 실시 예에서는 상기 제1-1 패드와 제1-2 패드를 직접 연결하는 트레이스를 배치함에 따라 회로 기판의 회로 집적도를 향상시킬 수 있고, 이를 통해 회로 기판의 전체적인 부피를 줄일 수 있다.

도 1은 제1 실시 예에 따른 회로 기판의 단면도이다.
도 2는 제1 실시 예에 따른 회로 기판의 일부 구성이 생략된 평면도이다.
도 3은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 4는 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 5는 도 4의 회로 기판의 일부 구성의 상세 층 구조를 나타낸 도면이다.
도 6은 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 7은 도 6의 회로 기판의 일부 구성의 상세 층 구조를 나타낸 도면이다.
도 8은 도 6의 제3 패드의 제1 변형 예를 나타낸 도면이다.
도 9는 도 6의 제3 패드의 제2 변형 예를 나타낸 도면이다.
도 10은 제5 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 11은 도 10의 회로 기판에서 일부 구성이 생략된 평면도이다.
도 12 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 13 내지 도 20은 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.

또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.

또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.

또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.

또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한 "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

-전자 디바이스-

실시 예의 설명에 앞서, 실시 예의 회로 기판에 칩을 실장된 구조를 가지는 반도체 패키지는 전자 디바이스에 포함될 수 있다.

이때, 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 칩이 실장될 수 있다. 크게, 상기 반도체 패키지에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.

그리고, 실시 예에서는 상기 전자 디바이스의 메인 보드와 연결되는 반도체 패키지의 두께를 감소하면서, 하나의 기판에 서로 다른 종류의 2개 이상의 칩을 실장할 수 있는 반도체 패키지를 제공한다.

이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.

이하에서는 실시 예에 따른 회로 기판 및 이를 포함하는 패키지 기판에 대해 설명하기로 한다.

- 회로 기판 -

도 1은 제1 실시 예에 따른 회로 기판의 단면도이고, 도 2는 제1 실시 예에 따른 회로 기판의 일부 구성이 생략된 평면도이다.

이하에서는 도 1 및 도 2를 참조하여 실시 예에 따른 회로 기판에 대해 설명하기로 한다.

실시 예에 따른 회로기판은 제1 절연층(111), 제2 절연층(112), 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123), 제1 관통 전극(131), 제2 관통 전극(132), 제1 보호층(141) 및 제2 보호층(142)을 포함한다.

또한, 실시 예의 회로 기판에서, 상기 제2 절연층(112)에는 캐비티(C)가 형성될 수 있다. 상기 캐비티(C)는 상기 제2 절연층(112)을 관통할 수 있고, 이와 다르게 비관통할 수 있다.

또한, 실시 예의 회로 기판은 상기 제2 절연층(112)에 형성된 캐비티(C)의 내벽에 배치된 차폐층(150)을 포함할 수 있다. 상기 차폐층(150)은 상기 캐비티(C)의 내벽에 형성되고, 그에 따라 상기 회로 기판의 상기 캐비티(C)가 형성된 영역과 이를 제외한 영역 사이를 차폐할 수 있다. 상기 차폐층(150)는 실드층이라고도 할 수 있다.

본원의 회로 기판에 대해 구체적으로 설명하기로 한다.

절연층은 제1 절연층(111) 및 제2 절연층(112)을 포함할 수 있다. 다만, 실시 예의 절연층의 층 구조는 이에 한정되지 않는다. 예를 들어, 절연층은 제1 절연층(111)의 하면 또는 상기 제2 절연층(112)의 상면 중 적어도 하나의 적어도 하나의 절연층이 추가로 적층될 수 있다. 예를 들어, 실시 예의 절연층은 3층 이상의 층 구조를 가질 수 있다.

상기 제1 절연층(111) 및 제2 절연층(112)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.

예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(111) 및 제2 절연층(112) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.

또한, 상기 제1 절연층(111) 및 제2 절연층(112) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층(111) 및 제2 절연층(112) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.

또한, 상기 제1 절연층(111) 및 제2 절연층(112) 중 적어도 하나는, 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)을 구성하는 재료로, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.

또한, 상기 제1 절연층(111) 및 제2 절연층(112) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 상기 제1 절연층(111) 및 제2 절연층(112) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 제1 절연층(111) 및 제2 절연층(112) 중 적어도 하나는 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.

상기 제1 절연층(111) 및 제2 절연층(112)은 서로 동일한 절연 물질을 포함할 수 있고, 이와 다르게 서로 다른 절연 물질을 포함할 수 있다. 일 예로, 상기 제1 회로 패턴층(121)은 프리프레그를 포함하고, 상기 제2 절연층(112)은 RCC(Resin Coated Copper)일 수 있다.

상기 제1 절연층(111) 및 제2 절연층(112)의 각각의 두께는 10㎛ 내지 60㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)의 각각의 두께는 12㎛ 내지 45㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)의 각각의 두께는 15㎛ 내지 30㎛의 범위를 만족할 수 있다.

다만, 도면상에는 상기 제1 절연층(111) 및 제2 절연층(112)이 서로 동일한 두께를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 서로 상이한 두께를 가질 수 있다.

예를 들어, 상기 제1 절연층(111)은 10㎛ 내지 60㎛의 범위를 만족할 수 있다. 그리고, 상기 제2 절연층(112)은 상기 기재한 10㎛ 내지 60㎛의 범위 내에서 상기 제1 절연층(111)의 두께보다 작은 또는 큰 두께를 가질 수 있다.

상기 제1 절연층(111) 및 제2 절연층(112)의 각각의 두께는 두께 방향으로 서로 이웃하는 회로층들 사이의 수직 거리를 의미할 수 있다. 예를 들어, 상기 제1 절연층(111)의 두께는 제1 회로 패턴층(121)의 하면과 제3 회로 패턴층(123)의 상면 사이의 수직 거리를 의미할 수 있다. 예를 들어, 상기 제2 절연층(112)의 두께는 상기 제1 회로 패턴층(121)의 상면과 제2 회로 패턴층(122)의 하면 사이의 수직 거리를 의미할 수 있다.

상기 제1 절연층(111) 및 제2 절연층(112)의 각각의 두께가 10㎛ 미만이면, 이에 대응하게 두께 방향으로 이웃하는 회로층들 사이의 거리가 가까워지고, 이에 따라 상호 간의 신호 간섭에 의한 동작 특성이 저하될 수 있다. 또한, 상기 제1 절연층(111) 및 제2 절연층(112)의 두께가 60㎛를 초과하면, 회로 기판의 전체적인 두께가 증가할 수 있다. 또한, 상기 제1 절연층(111) 및 제2 절연층(112)의 각각의 두께가 60㎛를 초과하면, 이에 대응하게 관통 전극의 두께도 증가하고, 이에 따른 신호 전송 거리가 증가하여 신호 전송 손실이 증가할 수 있다.

한편, 상기 제2 절연층(112)은 캐비티(C)를 포함할 수 있다. 상기 캐비티(C)는 상기 제2 절연층(112)을 관통할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 캐비티(C)는 상기 제2 절연층(112)을 비관통하며 형성될 수 있다. 다만, 상기 캐비티(C)가 상기 제2 절연층(112)을 비관통하는 경우, 상기 캐비티(C)의 바닥면(미도시)은 상기 제1 회로 패턴층(121)의 상면보다 낮게 위치할 수 있다. 즉, 상기 캐비티(C)가 스토퍼층이 형성되지 않은 상태에서 레이저 가공 조건을 조절하여 형성되는 경우, 상기 캐비티(C)의 바닥면은 상기 제1 절연층(111)의 상면과 상기 제1 회로 패턴층(121)의 상면 사이에 위치할 수 있다. 예를 들어, 상기 스토퍼층이 없는 상태에서 상기 캐비티(C)를 비관통 구조로 형성하는 경우, 상기 레이저 가공 조건은 상기 캐비티(C)의 바닥면이 상기 제1 절연층(111)의 상면과 상기 제1 회로 패턴층(121)의 상면 사이에 위치하도록 조절될 수 있다. 다만, 이하의 제1 실시 예에서는 상기 캐비티(C)가 상기 제2 절연층(112)을 관통하며 형성되는 것으로 하여 설명한다.

그리고, 상기 캐비티(C)가 상기 제2 절연층(112)을 관통하는 경우, 상기 캐비티(C)의 바닥면은 상기 캐비티(C)와 수직으로 중첩되면서, 차폐층(150) 및 제2 절연층(112)과 접촉하지 않는 상기 제1 절연층(111)의 상면을 의미할 수 있다.

상기 제1 절연층(111) 및 제2 절연층(112)의 표면에는 회로 패턴층이 배치될 수 있다.

예를 들어, 제1 절연층(111)의 상면과 제2 절연층(112)의 하면 사이에는 제1 회로 패턴층(121)이 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)은 상기 제1 절연층(111)의 상면 위에 배치될 수 있다.

또한, 상기 제2 절연층(112)의 상면에는 제2 회로 패턴층(122)이 배치될 수 있다. 예를 들어, 상기 제2 회로 패턴층(122)은 상기 제2 절연층(112)의 상면 위에 배치될 수 있다.

또한, 상기 제1 절연층(111)의 하면에는 제3 회로 패턴층(123)이 배치될 수 있다. 예를 들어, 상기 제3 회로 패턴층(123)은 상기 제1 절연층(111)의 하면 아래에 배치될 수 있다.

상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속 물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.

상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 각각 5㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 각각 10㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 각각 15㎛ 내지 30㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)의 두께가 5㎛ 미만이면, 회로 패턴의 저항이 증가하고, 이에 따른 신호 전송 손실이 증가할 수 있다. 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)의 두께가 5㎛ 미만이면, 해당 회로 패턴층으로 전달할 수 있는 신호의 허용 전류가 감소하고, 이에 따른 신호 전송 속도가 감소하는 등의 통신 성능에 문제가 발생할 수 있다. 또한, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)의 두께가 50㎛를 초과하면, 이에 따른 해당 회로 패턴의 선폭이 증가하고, 이에 따른 회로 패턴의 미세화가 어려울 수 있다. 또한, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)의 두께가 50㎛을 초과하면, 이에 대응하게 회로 기판의 두께가 증가할 수 있다.

상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다. 그리고, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은은 제조 공법에 따라 서로 다른 층 구조를 가질 수 있다. 일 예로, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 각각은 MSAP 공법으로 제조됨에 따라 3층 구조를 가질 수 있다. 다른 예로, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 SAP 공법으로 제조됨에 따라 2층 구조를 가질 수 있다. 이에 대해서는 하기에서 설명하기로 한다.

한편, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 각각은 트레이스 및 패드를 포함한다.

트레이스는 전기적 신호를 전달하는 기다란 라인 형태의 배선을 의미한다. 그리고, 상기 패드는 칩과 같은 부품이 실장되는 실장 패드이거나, 외부 보드와의 연결을 위한 코어 패드 또는 BGA 패드이거나, 관통 전극과 연결되는 관통 전극 패드를 의미할 수 있다.

특히, 상기 제1 회로 패턴층(121)은 패드(121P)를 포함할 수 있다. 상기 패드(121P)는 추후 소자가 실장되는 실장 패드를 의미할 수 있다.

구체적으로, 상기 제1 절연층(111)의 상면은 상기 캐비티(C)와 수직으로 중첩되면서 상기 제2 절연층(112) 및 상기 차폐층(150)과 접촉하지 않는 제1 영역(R1)을 포함한다. 또한, 상기 제1 절연층(111)의 상면은 상기 제2 절연층(112)과 접촉하는 제2 영역(R2)을 포함할 수 있다. 상기 제1 절연층(111)의 상면의 제2 영역(R2)은 상기 캐비티(C)의 바닥면과 수직으로 중첩되지 않는 영역을 의미할 수 있다. 또한, 상기 제1 절연층(111)의 상면은 상기 제1 영역(R1)과 제2 영역(R2) 사이의 제3 영역(R3)을 포함할 수 있다. 예를 들어, 상기 제1 절연층(111)의 상면의 제3 영역(R3)은 상기 차폐층(150)과 수직으로 중첩되는 영역을 의미할 수 있다. 바람직하게, 상기 제1 절연층(111)의 상면의 제3 영역(R3)은 상기 차폐층(150)의 하면과 수직으로 중첩되는 영역을 의미할 수 있다.

상기 패드(121P)는 상기 제1 회로 패턴층(121) 중 상기 제1 절연층(111)의 상기 제1 영역(R1) 상에 배치될 수 있다. 상기 패드(121P)는 상기 캐비티(C)와 수직으로 중첩되며, 이에 따라 상기 캐비티(C)를 통해 상면이 노출될 수 있다. 이에 따라, 상기 패드(121P)는 상기 캐비티(C) 내에 소자가 실장되는 경우, 상기 소자와 연결되는 실장 패드로 기능할 수 있다.

상기 제1 절연층(111)의 하면에는 제1 보호층(141)이 배치될 수 있다.

상기 제1 보호층(141)은 상기 제3 회로 패턴층(123)의 하면과 수직으로 중첩되면서, 상기 제3 회로 패턴층(123)의 하면의 적어도 일부를 노출하는 개구부(미도시)를 포함할 수 있다.

또한, 상기 제2 절연층(112)의 상면에는 제2 보호층(142)이 배치될 수 있다. 상기 제2 보호층(142)은 상기 제1 회로 패턴층(121)의 상면과 수직으로 중첩되면서, 상기 제3 회로 패턴층(123)의 상면의 적어도 일부를 노출하는 개구부(미도시)를 포함할 수 있다.

상기 제1 보호층(141) 및 제2 보호층(142)은 레지스트(resist)층일 수 있다. 예를 들어, 상기 제1 보호층(141) 및 제2 보호층(142)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(141) 및 제2 보호층(142)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 보호층(141) 및 제2 보호층(142)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(141) 및 제2 보호층(142)은 포토솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.

상기 제1 보호층(141) 및 제2 보호층(142)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(141) 및 제2 보호층(142)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)의 두께가 20㎛ 초과인 경우에는 회로기판의 두께가 증가할 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)의 두께가 1㎛ 미만인 경우에는 회로기판에 포함된 회로 패턴층들이 안정적으로 보호되지 않음에 따른 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.

한편, 실시 예의 회로 기판은 관통 전극을 포함한다. 상기 관통 전극은 서로 다른 층에 배치된 회로 패턴층을 전기적으로 연결할 수 있다.

예를 들어, 상기 제1 절연층(111)에는 제1 관통 전극(131)이 배치된다. 상기 제1 관통 전극(131)은 상기 제1 절연층(111)을 관통한다. 상기 제1 관통 전극(131)은 제1 회로 패턴층(121)과 제3 회로 패턴층(123) 사이를 연결할 수 있다.

예를 들어, 상기 제2 절연층(112)에는 제2 관통 전극(132)이 배치된다. 상기 제2 관통 전극(132)은 상기 제1 회로 패턴층(121)과 상기 제2 회로 패턴층(122) 사이를 연결할 수 있다.

상기와 같은 관통 전극(131, 132)은 각각의 절연층 내에 형성된 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다. 상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO₂ 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 절연층을 개방할 수 있다.

상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 관통 전극(131, 132)을 형성할 수 있다. 상기 관통 전극(131, 132)은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 금속 물질로 형성될 수 있다. 또한, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.

한편, 실시 예에서의 관통 전극은 복수의 층 구조를 가질 수 있다. 예를 들어, 관통 전극(131, 132)은 2층 구조를 가질 수 있다. 예를 들어, 관통 전극(131, 132)은 3층 구조를 가질 수 있다. 구체적으로, 상기 관통 전극(131, 132)은 이와 연결되는 회로 패턴층의 층 구조에 대응할 수 있다. 예를 들어, 상기 제1 관통 전극(131)의 층 구조는 상기 제1 회로 패턴층(121)의 층 구조에 대응할 수 있다. 또한, 상기 제2 관통 전극(132)의 층 구조는 상기 제2 회로 패턴층(122)의 층 구조에 대응할 수 있다. 여기에서, 상기 층 구조에 대응한다는 것은 실질적으로 각각의 구성에서의 층이 서로 연결된 하나의 층으로 구성됨을 의미할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)은 시드층 및 금속층을 포함하며, 상기 제1 관통 전극(131)은 상기 제1 회로 패턴층(121)의 시드층에 대응되는 시드층과, 상기 제1 회로 패턴층(121)의 금속층에 대응하는 금속층을 포함할 수 있다.

한편, 상기 캐비티(C)의 내벽에는 차폐층(150)에 배치될 수 있다. 상기 차폐층(150)은 상기 캐비티(C) 내에서, 상기 캐비티(C)의 깊이 방향으로 연장될 수 있다. 예를 들어, 상기 차폐층(150)은 상기 제2 절연층(112)의 상면에 인접한 상기 캐비티(C)의 내벽의 상단과, 상기 제2 절연층(112)의 하면에 인접한 상기 캐비티(C)의 내벽의 하단 사이에 배치될 수 있다.

상기 차폐층(150)은 상기 회로 패턴층이나 상기 관통 전극에 대응하는 물질을 포함할 수 있다. 예를 들어, 상기 차폐층(150)은 상기 제2 관통 전극(132)에 대응하는 금속 물질을 포함할 수 있다.

상기 차폐층(150)은 상기 캐비티(C)가 형성될 영역에 대응하게 상기 제2 절연층(112)을 관통하는 관통 홀 내부를 금속 물질로 충진하여 형성할 수 있다.

이때, 상기 제1 절연층(111)의 상면의 제3 영역(R3)은 상기 제1 영역(R1)의 주위를 둘러싸며 배치된다. 이에 따라 상기 차폐층(150)은 상기 제1 영역(R1)과 수직으로 중첩되는 캐비티 영역의 주위를 둘러싸며 배치될 수 있다.

상기 차폐층(150)은 상면에서의 폭(W5)과 하면에서의 폭(W4)이 다를 수 있다. 바람직하게, 상기 차폐층(150)은 두께 방향으로 전체 영역 중 폭이 변화하는 영역을 포함할 수 있다. 바람직하게, 상기 차폐층(150)은 상면의 폭(W5)이 하면의 폭(W4)보다 클 수 있다. 예를 들어, 상기 캐비티(C)를 통해 노출된 차폐층(150)의 제2 측면(150S2)은, 상기 제2 절연층(112)의 상면에서 하면을 향할수록 상기 차폐층(150)의 폭이 증가하는 경사를 가질 수 있다.

상기 차폐층(150)의 제2 측면(150S2)의 경사각은 90도보다 작을 수 있다. 상기 차폐층(150)의 제2 측면(150S2)은 상기 캐비티(C)의 일측에 배치된 차폐층(150)에서, 상기 캐비티(C)와 인접한 측면 또는 상기 캐비티(C)를 통해 노출된 측면을 의미할 수 있다. 즉, 상기 차폐층(150)은 상기 제2 절연층(112)의 내벽과 접촉하는 제1 측면(150S1) 및 상기 제1 측면(150S1)과 반대되며 상기 캐비티(C)를 통해 노출된 제2 측면(150S2)을 포함할 수 있다.

상기 차폐층(150)의 제2 측면(150S2)의 경사각은, 상기 캐비티(C)의 바닥면(예를 들어, 캐비티(C) 및 차폐층(150)과 접촉하지 않는 제1 절연층(111)의 상면)과 상기 차폐층(150)의 제2 측면(150S2) 사이의 내각을 의미할 수 있다.

상기 차폐층(150)의 제2 측면(150S2)의 경사각은 75도 내지 89도 사이의 범위를 만족할 수 있다. 예를 들어, 상기 차폐층(150)의 제2 측면(150S2)의 경사각은 78도 내지 87도 사이의 범위를 만족할 수 있다. 예를 들어, 상기 차폐층(150)의 제2 측면(150S2)의 경사각은 80도 내지 85도 사이의 범위를 만족할 수 있다.

상기 차폐층(150)의 제2 측면(150S2)의 경사각이 75도보다 작으면, 이를 통해 형성되는 캐비티(C)의 상부 폭과 하부 폭의 차이가 커지고, 이를 통해 상기 캐비티(C) 내에 소자를 실장하는 과정에서 공정성이 저하될 수 있다. 예를 들어, 상기 차폐층(150)의 제2 측면(150S2)의 경사각이 75도보다 작으면, 상기 캐비티(C) 내에 소자를 실장하는 과정에서, 상기 차폐층(150)의 상단부가 상기 소자와 접촉하는 문제가 발생할 수 있고, 이를 통해 소자의 실장 위치가 틀어지는 문제가 발생할 수 있다. 또한, 상기 차폐층(150)의 제2 측면(150S2)의 경사각이 75도보다 작으면, 상기 캐비티(C) 내에 원하는 사이즈의 소자를 실장하기 위해, 상기 차폐층(150)을 포함한 캐비티(C)의 전체적인 사이즈가 커질 수 있고, 이를 통해 회로 집적도가 저하될 수 있다. 예를 들어, 상기 차폐층(150)의 제2 측면(150S2)의 경사각이 75도보다 크면, 회로 기판 내에서 회로 패턴층이 배치되지 못하는 데드 영역이 증가할 수 있고, 이에 따라 회로 기판의 수평 방향으로 폭 및 수직 방향으로의 두께가 증가할 수 있다.

또한, 상기 차폐층(150)의 제2 측면(150S2)의 경사각이 89도보다 크면, 상기 차폐층(150)의 기능이 저하될 수 있다. 예를 들어, 상기 차폐층(150)은 신호 간섭을 방지하면서, 상기 캐비티(C) 내에 실장된 소자로부터 발생한 열을 외부로 방출하는 방열 기능을 할 수 있다. 이때, 상기 차폐층(150)의 제2 측면(150S2)의 경사각이 90도보다 크면, 상기 차폐층(150)의 하면의 폭이 상면의 폭보다 크다는 것을 의미한다. 그리고, 상기 차폐층(150)의 하면의 폭이 상면의 폭보다 크면, 상기 차폐층(150)에서의 열 전달 경로가 폭이 넓은 쪽으로 형성되며, 이를 통해 회로 기판의 외부(예를 들어, 차폐층(150)의 상면을 향하는 방향)로 열을 효율적으로 전달하지 못하는 문제가 발생할 수 있다. 예를 들어, 상기 차폐층(150)의 제2 측면(150S2)의 경사각이 90도보다 크면, 상기 차폐층(150)에 의한 방열 효과가 미비할 수 있다.

한편, 상기 차폐층(150)의 제2 측면(150S2)은 캐비티(C)의 내벽을 구성할 수 있다. 예를 들어, 제2 절연층(112)에서의 캐비티(C)의 내벽은 상기 차폐층(150)과 접촉한다. 이에 따라, 실질적인 캐비티(C)의 내벽은 상기 제2 절연층(112)에서의 캐비티(C)의 내벽이 아닌 상기 차폐층(150)의 제2 측면(150S2)일 수 있다.

한편, 상기와 같은 차폐층(150)은 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123), 제1 관통 전극(131) 및 제2 관통 전극(132)과 전기적으로 연결되지 않는다. 이때, 상기 제1 회로 패턴층(121) 및 제2 회로 패턴층(122) 중 적어도 하나는, 상기 차폐층(150)에 대응한 상기 제2 절연층(112)을 관통하는 관통 홀을 형성하는 과정에서 마스크(또는 스토퍼)로 사용된 마스크 패턴을 포함한다. 그리고, 상기 마스크 패턴은 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123), 제1 관통 전극(131) 및 제2 관통 전극(132)과 전기적으로 연결되지 않으며, 상기 차폐층(150)과 연결될 수 있다.

상기와 같이, 차폐층(150)은 상면(W5)의 폭이 하면(W6)의 폭보다 크다. 이에 따라, 상기 캐비티(C)는 상부 폭(W1)과 하부 폭(W2)이 다를 수 있다. 예를 들어, 상기 캐비티(C)의 상부 폭(W1)은 상기 캐비티(C)의 하부 폭(W2)보다 작을 수 있다. 이에 따라, 상기 캐비티(C)의 수직 단면 형상은 상부 폭이 하부 폭보다 작은 사다리꼴 형상을 가질 수 있다.

한편, 상기 차폐층(150)의 폭은 상기 차폐층(150)과 수평으로 중첩된 제2 관통 전극(132)의 폭보다 작을 수 있다.

상기 차폐층(150)에 대응하는 관통 홀은 마스크 패턴이 형성된 상태에서, 가우시안 빔의 파장의 일부를 이용하여 형성된다. 그리고, 상기 제2 관통 전극(132)에 대응하는 관통 홀은 상기 가우시안 빔의 파장을 전체적으로 이용하여 형성된다.

예를 들어, 상기 가우시안 빔의 파장은 에너지 중심점을 기준으로 V자의 포물선 형태를 가질 수 있다. 그리고, 상기 제2 관통 전극(132)에 대응되는 관통 홀은 상기 V자의 포물선 형태의 가우시안 빔의 파장을 모두 이용하여 형성된다. 이에 반하여, 상기 차폐층(150)에 대응하는 관통 홀은 상기 V자의 포물선 형태의 가우시안 빔의 파장 중 일부를 이용하여 형성된다. 예를 들어, 상기 V자의 포물선 형태의 가우시안 빔의 파장 중 일부는 상기 마스크 패턴으로 제공되고, 나머지 일부만이 상기 차폐층(150)에 대응하는 관통 홀을 형성하기 위해 제2 절연층(112)에 제공된다. 이에 따라, 실시 예에서는 상기 차폐층(150)의 폭을 줄일 수 있고, 이를 통해 상기 차폐층(150)으로 인해 발생하는 데드 영역의 증가를 최소화할 수 있다.

이에 따라, 상기 차폐층(150)은 서로 다른 경사를 가지는 제1 측면(150S1) 및 제2 측면(150S2)을 포함할 수 있다. 예를 들어, 상기 차폐층(150)은 상기 제2 절연층(112)의 내벽과 접촉하는 제1 측면(150S1) 및 상기 캐비티(C)를 통해 노출되는 제2 측면(150S2)을 포함할 수 있다.

그리고, 상기 차폐층(150)의 상기 제1 측면(150S1)의 경사각은 상기 제2 측면(150S2)의 경사각보다 클 수 있다. 상기 차폐층(150)의 제2 측면(150S2)의 경사각은 상기 설명하였으므로, 이에 대한 설명은 생략하기로 한다.

상기 차폐층(150)의 제1 측면(150S1)의 경사각은 90도에 가까울 수 있다. 예를 들어, 상기 차폐층(150)의 제1 측면(150S1)의 경사각은 상기 캐비티(C)의 바닥면(예를 들어, 캐비티(C)를 통해 노출된 제1 절연층(111)의 상면)과 상기 제1 측면(150S1) 사이의 내각을 의미할 수 있다.

상기 차폐층(150)의 제1 측면(150S1)의 경사각은 91도 내지 115도 사이의 범위를 만족할 수 있다. 상기 차폐층(150)의 제1 측면(150S1)의 경사각은 93도 내지 112도 사이의 범위를 만족할 수 있다. 상기 차폐층(150)의 제1 측면(150S1)의 경사각은 95도 내지 110도 사이의 범위를 만족할 수 있다.

상기 차폐층(150)의 제1 측면(150S1)의 경사각이 91도보다 작으면, 상기 차폐층(150)에 대응하는 관통 홀을 형성하는 과정에서의 공정성이 저하되고, 이를 통해 상기 차폐층(150)을 형성하는데 소요되는 시간이 증가할 수 있다.

또한, 상기 차폐층(150)의 제1 측면(150S1)의 경사각이 115도보다 크면, 상기 차폐층(150)의 상면의 폭과 하면의 폭의 차이가 커지고, 이를 통해, 회로 패턴층이 배치되지 못하는 데드 영역이 증가할 수 있다.

한편, 상기 설명한 바와 같이, 차폐층(150)의 폭은 상기 제2 관통 전극(132)의 폭보다 작을 수 있다.

구체적으로, 상기 차폐층(150)의 상면의 폭(W5)은 상기 제2 관통 전극(132)의 상면의 폭(W3)보다 작을 수 있다. 또한, 상기 차폐층(150)의 하면의 폭(W6)은 상기 제2 관통 전극(132)의 하면의 폭(W4)보다 작을 수 있다.

예를 들어, 상기 차폐층(150)의 상면의 폭(W5)은 상기 제2 관통 전극(132)의 상면의 폭(W3)의 20% 내지 75%의 범위를 만족할 수 있다. 예를 들어, 상기 차폐층(150)의 상면의 폭(W5)은 상기 제2 관통 전극(132)의 상면의 폭(W3)의 25% 내지 70%의 범위를 만족할 수 있다. 예를 들어, 상기 차폐층(150)의 상면의 폭(W5)은 상기 제2 관통 전극(132)의 상면의 폭(W3)의 30% 내지 65%의 범위를 만족할 수 있다.

상기 차폐층(150)의 상면의 폭(W5)이 상기 제2 관통 전극(132)의 상면의 폭(W3)의 20%보다 작으면, 상기 차폐층(150)에 대응하는 관통 홀을 형성하는 공정에서의 공정성이 저하되고, 이에 따른 차폐층(150)을 형성하는데 소요되는 시간이 증가할 수 있다. 또한, 상기 차폐층(150)의 상면의 폭(W5)이 상기 제2 관통 전극(132)의 상면의 폭(W3)의 75%를 초과하면, 상기 캐비티(C) 내에서 상기 차폐층(150)이 차지하는 면적이 증가하고, 이에 따른 데드 영역 증가에 따른 회로 집적도가 저하되거나, 회로 기판의 부피가 커질 수 있다.

또한, 이에 대응하게, 상기 차폐층(150)의 하면의 폭(W6)은 상기 제2 관통 전극(132)의 하면의 폭(W4)의 20% 내지 75%의 범위를 만족할 수 있다. 예를 들어, 상기 차폐층(150)의 하면의 폭(W6)은 상기 제2 관통 전극(132)의 하면의 폭(W4)의 25% 내지 70%의 범위를 만족할 수 있다. 예를 들어, 상기 차폐층(150)의 하면의 폭(W6)은 상기 제2 관통 전극(132)의 하면의 폭(W4)의 30% 내지 65%의 범위를 만족할 수 있다.

한편, 상기와 같이 차폐층(150)은 상기 제2 절연층(112)에서, 상기 제3 영역(R2)과 수직으로 중첩되는 영역에 형성된 관통 홀 내부에 금속 물질을 충진하여 형성될 수 있다. 이때, 상기 차폐층(150)에 대응하는 관통 홀은 상기 제1 절연층(111)의 상면의 제1 영역(R1)의 상부 영역의 주위를 둘러싸는 구조를 가질 수 있다. 이에 따라, 상기 차폐층(150)에 대응하는 관통 홀은 상기 제1 영역(R1)의 상부 영역의 주위를 둘러싸도록, 서로 연결된 복수의 홀 파트(미도시)를 포함하는 구조를 가진다.

이에 따라, 상기 차폐층(150)의 제2 측면(150S2)(캐비티(C)를 통해 노출된 측면)은, 상기 캐비티(C)를 향하여 볼록한 복수의 볼록부를 포함하는 평면 형상을 가질 수 있다.

예를 들어, 상기 차폐층(150)의 제2 측면(150S2)은 두께 방향과 수직한 폭 방향 또는 길이 방향(예를 들어, 수평 방향)으로 곡률을 가지며, 상기 캐비티(C)를 향하여 볼록한 복수의 볼록부를 포함할 수 있다. 상기 복수의 볼록부는 서로 연결될 수 있다.

한편, 도 2에서는 상기 차폐층(150)의 제1 측면(150S1)의 평면 형상은 곡면이 아닌 평면인 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 차폐층(150)의 제1 측면(150S1)은 상기 캐비티(C)로부터 멀어지는 방향 또는 상기 제2 절연층(112)의 내측 방향으로 볼록한 볼록부를 포함할 수도 있을 것이다. 다만, 실시 예에서는 상기 가우시안 빔의 파장의 일부를 이용하여 상기 차폐층(150)에 대응하는 관통 홀을 형성하며, 이에 따라, 상기 제1 측면(150S1)의 볼록부는 상기 제2 측면(150S2)의 볼록부와 다른 크기를 가질 수 있다. 예를 들어, 상기 제1 측면(150S1)의 볼록부의 수평 길이는 상기 제2 측면(150S2)의 볼록부의 수평 길이보다 작을 수 있다. 이를 다르게 표현하면, 상기 제1 측면(150S1)의 볼록부 및 상기 제2 측면(150S2)의 볼록부는 상기 가우시안 빔의 파장의 평면 형상에 대응한다. 이때, 실시 예는 상기 가우시안 빔의 일부를 이용하여 상기 차폐층(150)의 관통 홀을 형성한다. 이에 따라, 상기 제1 측면(150S1)의 볼록부가 가지는 곡률 반경은 상기 제2 측면(150S2)의 볼록부가 가지는 곡률 반경보다 클 수 있다. 예를 들어, 상기 제1 측면(150S1)의 볼록부는 상기 제2 측면(150S2)의 볼록부 대비 실질적으로 직선에 가까울 수 있다.

한편, 실시 예에서는 상기와 같은 차폐층(150)이 형성된 상태에서, 상기 차폐층(150)의 내측 영역의 제2 절연층(112)을 제거하여 캐비티(C)를 형성한다. 이에 따라, 상기 제2 절연층(112)이 유리 섬유를 포함하는 절연 물질로 구성된 경우, 상기 캐비티(C)를 통해 상기 유리 섬유가 노출되는 문제를 해결할 수 있다. 예를 들어, 비교 예에서는 상기 캐비티를 통해 유리 섬유가 노출되는 문제가 있고, 상기 유리 섬유의 노출에 따라 상기 캐비티 내에 배치되는 소자의 동작 특성이 저하될 수 있다. 이에 반하여, 실시 예에서는 상기 차폐층(150)이 배치된 상태에서 캐비티(C)가 형성됨에 따라, 상기 유리 섬유는 상기 캐비티(C)의 내측으로 돌출될 수 없으며, 이를 통해, 실시 예에서는 회로 기판의 제품 신뢰성을 더욱 향상시킬 수 있다.

이하에서는 실시 예에 따른 회로 기판의 다른 실시 예에 대해 설명하기로 한다.

도 3은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 3을 참조하면, 회로 기판은 제1 절연층(111), 제2 절연층(112), 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123), 제1 관통 전극(131), 제2 관통 전극(132), 차폐층(150A), 제1 보호층(141) 및 제2 보호층(142)을 포함한다.

이때, 제2 실시 예의 회로 기판의 전체적인 구조는 도 1의 회로 기판의 구조와 실질적으로 동일하며, 이에 따라 실질적으로 동일한 구조에 대해서는 이에 대한 상세한 설명을 생략하기로 한다.

상기 차폐층(150A)은 적어도 하나의 오목부(150U)를 포함한다. 예를 들어, 상기 차폐층(150A)의 상면에는 상기 차폐층(150A)의 하면을 향하여 오목한 오목부(150U)가 형성될 수 있다.

상기 오목부(150U)는 상기 차폐층(150A)에 대응하는 관통 홀을 형성하는 과정에서 마스크로 사용한 마스크 패턴의 애칭 공정에서 형성될 수 있다.

예를 들어, 실시 예에서는 상기 차폐층(150A)에 대응하는 관통 홀을 형성하기 위해, 상기 제2 절연층(112)의 상면에 마스크 패턴(제2 회로 패턴층의 일부, 이에 대해서는 추후 설명)을 배치한다. 그리고, 실시 예에서는 상기 차폐층(150A)의 형성 공정이 완료되면, 상기 마스크 패턴을 애칭으로 제거하는 공정을 진행한다. 이때, 상기 마스크 패턴의 애칭 공정에서, 상기 차폐층(150A)의 상면의 일부도 함께 제거될 수 있다. 이를 통해, 상기 차폐층(150A)의 상면에는 하측 방향을 향하여 오목한 오목부(150U)가 형성될 수 있다. 그리고, 실시 예에서는 상기 차폐층(150A)에 오목부(150U)가 형성됨에 따라, 상기 제2 절연층(112)의 내벽 중 적어도 일부는 상기 차폐층(150A)과 접촉하지 않을 수 있다. 예를 들어, 상기 제2 절연층(112)의 내벽 중 적어도 일부는 상기 오목부(150U)와 수평으로 중첩될 수 있다.

이때, 상기 캐비티(C) 내에 소자가 실장된 상태에서, 상기 캐비티(C)를 몰딩하는 몰딩층을 형성하여 반도체 패키지를 제조할 수 있다. 이때, 상기 몰딩층은 금속층과의 밀착력보다 유전층과의 밀착력이 더 높다.

이에 따라, 실시 예에서는 상기 몰딩층의 적어도 일부가 상기 차폐층(150A)의 오목부(150U)를 채우면서, 상기 제2 절연층(112)의 내벽의 적어도 일부와 접촉하도록 한다. 이를 통해, 실시 예에서는 상기 제2 절연층(112)과 상기 몰딩층 사이의 밀착력을 향상시킬 수 있다.

도 4는 제3 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 5는 도 4의 회로 기판의 일부 구성의 상세 층 구조를 나타낸 도면이다.

도 4 및 도 5를 참조하면, 회로 기판은 제1 절연층(211), 제2 절연층(212), 제1 회로 패턴층(221), 제2 회로 패턴층(222), 제3 회로 패턴층(223), 제1 관통 전극(231), 제2 관통 전극(232), 차폐층(250), 제1 보호층(241) 및 제2 보호층(242)을 포함한다.

이때, 제2 실시 예의 회로 기판의 전반적인 구조는 도 1의 회로 기판의 구조에 대응되며, 이에 따라 실질적으로 동일한 구조를 가지는 구성에 대해서는 이의 상세한 설명을 생략하기로 한다.

실시 예에서의 제1 회로 패턴층(221), 제2 회로 패턴층(222), 제3 회로 패턴층(223), 제1 관통 전극(231) 및 제2 관통 전극(232) 각각은 복수의 층 구조를 가질 수 있다.

예를 들어, 상기 제1 회로 패턴층(221), 제2 회로 패턴층(222), 제3 회로 패턴층(223), 제1 관통 전극(231) 및 제2 관통 전극(232)은 각각 2층 또는 3층 구조를 가질 수 있다. 바람직하게, 상기 제1 회로 패턴층(221), 제2 회로 패턴층(222), 제3 회로 패턴층(223), 제1 관통 전극(231) 및 제2 관통 전극(232) 각각은 제1 금속층 및 제2 금속층을 포함한다. 상기 제1 금속층은 시드층에 대응될 수 있다. 또한, 상기 제2 금속층은 상기 제1 금속층을 시드층으로 전해 도금을 진행하여 형성한 전해 도금층일 수 있다.

이때, 실시 예에서의 상기 제1 회로 패턴층(221)은 상기 제1 절연층(211)의 상면의 제1 영역(R1) 상에 배치되는 제1 패드(221P)를 포함한다.

또한, 상기 제1 회로 패턴층(221)은 상기 제1 절연층(211)의 상면 중 상기 캐비티(C)의 경계 영역에 배치된 제2 패드(221S)를 포함한다. 상기 제2 패드(221S)는 상기 제1 절연층(211)의 상면에서, 상기 제1 영역(R1)과 제2 영역(R2)의 사이 영역에 배치될 수 있다.

바람직하게, 상기 제2 패드(221S)는 상기 제1 절연층(211)의 상면 중 상기 차폐층(250)과 수직으로 중첩되는 제3 영역(R3) 상에 배치될 수 있다. 또한, 상기 제2 패드(221S)는 상기 제3 영역(R3)뿐 아니라, 상기 제2 영역(R2)에도 일부 배치될 수 있다. 예를 들어, 상기 제2 패드(221S)의 폭은 상기 차폐층(250)의 하면의 폭보다 클 수 있다. 이에 따라, 상기 제2 패드(221S)의 상면은 상기 차폐층(250)과 접촉하는 부분과, 상기 제2 절연층(212)과 접촉하는 부분을 포함할 수 있다.

즉, 상기 제2 패드(221S)의 상면은 상기 제2 절연층(212) 및 차폐층(250)과 접촉할 수 있다. 그리고, 상기 제2 패드(221S)의 측면은 상기 제2 절연층(212) 및 차폐층(250)과 접촉하지 않을 수 있다. 예를 들어, 상기 제2 패드(221S)의 측면은 캐비티(C)를 통해 노출될 수 있다.

상기 제2 패드(221S)는 실시 예에 따른 상기 차폐층(250)에 대응하는 관통 홀 및 캐비티(C) 형성 시에 사용된 스토퍼층의 일부일 수 있다. 예를 들어, 상기 제2 패드(221S)는 차폐층(250)의 관통 홀 및 상기 캐비티(C)를 형성하기 위한 레이저 공정 시에, 레이저 스토퍼로 사용된 스토퍼층의 일부일 수 있다.

즉, 제3 실시 예에서는 스토퍼층을 이용하여 상기 캐비티(C)의 경계 영역에 대응하는 제3 영역(R3)에 상기 차폐층(250)에 대응하는 관통 홀을 형성하면서, 상기 제1 영역(R1)에 캐비티(C)를 형성한다. 상기 관통 홀 및 캐비티(C)를 형성하는 레이저 가공 조건에 따라, 상기 관통 홀이나 상기 캐비티(C)가 상기 제2 절연층(212)을 관통하면서, 상기 제1 절연층(211)에도 일부 형성되는 신뢰성 문제가 발생할 수 있다. 이에 따라, 실시 예에서는 상기 스토퍼층을 이용하여 상기 관통 홀 및 캐비티(C)를 형성함에 따라, 상기 관통 홀 및 상기 캐비티(C)가 상기 제2 절연층(212)에만 형성될 수 있도록 한다.

또한, 실시 예에서는 상기 스토퍼층을 이용하여 상기 제1 영역(R1)에서의 캐비티(C) 및 제3 영역(R3)에서의 관통 홀을 형성한다. 이때, 상기 스토퍼층의 폭은 상기 제1 영역(R1) 및 제3 영역(R3)의 전체 폭보다 클 수 있다. 만약, 상기 제1 영역(R1) 및 제3 영역(R3)의 전체 폭과 동일하게 상기 스토퍼층이 배치된 경우, 레이저 공정(예를 들어, 차폐층(250)의 관통 홀을 형성하는 공정)에서의 공정 편차에 의해, 상기 스토퍼층의 가장자리에 인접한 제1 절연층(211)의 상면의 일부가 레이저로 가공되는 문제가 발생할 수 있다. 예를 들어, 상기 관통 홀을 형성하는 공정에서, 상기 스토퍼층의 가장자리에 인접한 제1 절연층(211)의 상면의 일부가 가공되는 문제가 발생할 수 있다. 이에 따라, 실시 예에서는 상기 관통 홀을 포함하는 상기 캐비티(C)의 하부 폭보다 큰 폭을 가지도록 상기 스토퍼층을 형성한다. 이에 따라, 상기 스토퍼층의 일부는 상기 캐비티(C)를 통해 상면이 노출될 수 있고, 나머지 일부는 상기 캐비티(C)를 통해 상면이 노출되지 않을 수 있다. 이때, 상기 캐비티(C)를 통해 상면이 노출되는 스토퍼층은 캐비티(C)의 형성 공정이 완료된 후에 에칭 공정을 통해 제거될 수 있다. 그리고, 상기 캐비티(C)를 통해 상면이 노출되지 않은 스토퍼층(예를 들어, 차폐층(250) 및 제2 절연층(212)으로 상면이 덮이는 부분)은 상기 에칭 공정 시에 제거되지 않고 상기 제1 회로 패턴층(221)의 제2 패드(221S)를 구성할 수 있다.

이때, 상기 제2 패드(221S)는 상기 제1 패드(221P)와 다른 두께를 가질 수 있다. 예를 들어, 상기 제2 패드(221S)는 상기 제1 패드(221P)와 다른 층 구조를 가질 수 있다.

구체적으로, 상기 제1 회로 패턴층(221)은 제1 금속층(221-1) 및 제2 금속층(221-2)을 포함한다. 상기 제1 회로 패턴층(221)의 제1 금속층(221-1)은 상기 제1 절연층(211)의 상면에 배치된다. 상기 제1 회로 패턴층(221)의 제1 금속층(221-1)은 상기 제1 회로 패턴층(221)의 제2 금속층(221-2)을 전해 도금하기 위한 시드층일 수 있다. 이때, 상기 제1 회로 패턴층(221)의 제1 금속층(221-1)은 상기 제1 절연층(211)의 상면에서 연장되어 상기 제1 관통 전극(231)의 일부를 구성할 수 있다. 예를 들어, 상기 제1 회로 패턴층(221)의 제1 금속층(221-1)은 상기 제1 절연층(211)을 관통하는 관통 홀의 내벽에 배치되고, 이에 따라 상기 제1 관통 전극(231)의 제1 금속층을 구성할 수도 있다.

또한, 상기 제1 회로 패턴층(221)의 제2 금속층(221-2)은 상기 제1 회로 패턴층(221)의 제1 금속층(221-1)을 시드층으로 전해 도금하여 형성된 전해 도금층이다. 이때, 상기 제1 회로 패턴층(221)의 제2 금속층(221-2)은 상기 제1 절연층(211)을 관통하는 관통 홀 내에도 배치되고, 이에 따라 상기 제1 관통 전극(231)의 제2 금속층을 구성할 수도 있다.

이에 따라, 상기 제1 패드(221P)는 상기 제1 회로 패턴층(221)의 제1 금속층(221-1)에 대응하는 제1 금속층(221P-1)과, 상기 제1 회로 패턴층(221)의 제2 금속층(221-2)에 대응하는 제2 금속층(221-P2)을 포함할 수 있다.

한편, 상기 제1 회로 패턴층(221)을 형성하는 공정을 보면, 상기 제1 금속층(221-1)은 상기 제1 절연층(211)의 상면에 전체적으로 형성된 상태에서, 상기 제2 금속층(221-2)을 상기 제1 금속층(221-1)의 상면에 부분적으로 형성한다. 그리고, 상기 제2 금속층(221-2)이 형성되면, 상기 제2 금속층(221-2)과 수직으로 중첩되지 않은 제1 금속층(221-1)을 에칭으로 제거하는 공정을 진행하여 최종적인 제1 회로 패턴층(221)을 형성한다. 이때, 실시 예에서는 상기 제1 금속층(221-1)을 제거하는 공정에서, 상기 제1 금속층(221-1) 중 상기 캐비티(C)가 형성될 영역과 상기 차폐층(250)의 관통 홀이 형성될 영역에 배치된 부분을 제거하지 않는다. 그리고, 상기 제거되지 않은 제1 금속층(221-1)은 상기 스토퍼층을 구성할 수 있다. 이에 따라, 실시 예에서는 상기 캐비티(C)가 최종적으로 형성된 이후에, 상기 캐비티(C)를 통해 상면이 노출된 스토퍼층을 제거한다. 그리고, 스토퍼층으로 사용된 제1 금속층(221-1) 중 상기 캐비티(C)를 통해 상면이 노출되지 않은 부분은 제거되지 않고 상기 제2 패드(221S)를 구성할 수 있다.

이에 따라, 제1 패드(221P)는 제1 금속층(221P-1) 및 제2 금속층(221P-2)을 포함할 수 있고, 상기 제2 패드(221S)는 제1 금속층(221-1)만을 포함할 수 있다.

도 6은 제4 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 7은 도 6의 회로 기판의 일부 구성의 상세 층 구조를 나타낸 도면이며, 도 8은 도 6의 제3 패드의 제1 변형 예를 나타낸 도면이고, 도 9는 도 6의 제3 패드의 제2 변형 예를 나타낸 도면이다.

도 6 및 도 7을 참조하면, 회로 기판은 제1 절연층(311), 제2 절연층(312), 제1 회로 패턴층(321), 제2 회로 패턴층(322), 제3 회로 패턴층(323), 제1 관통 전극(331), 제2 관통 전극(332), 차폐층(350) 제1 보호층(341) 및 제2 보호층(342)을 포함한다.

이때, 제4 실시 예의 회로 기판의 전반적인 구조는 도 1의 회로 기판의 구조에 대응되며, 이에 따라 실질적으로 동일한 구조를 가지는 구성에 대해서는 이의 상세한 설명을 생략하기로 한다.

도 4 및 도 5에서 설명한 바와 같이, 상기 제2 회로 패턴층(322)은 복수의 층 구조를 가질 수 있다.

상기 제2 회로 패턴층(322)은 상기 제3 영역(R3)과 수직으로 중첩된 제3 절연층(312)의 상면에 배치된 제3 패드(322Ma)를 포함할 수 있다.

이때, 상기 제3 패드(322Ma)는 상기 제2 절연층(312)의 상면 중 상기 제3 영역(R3)과 수직으로 중첩되는 영역, 예를 들어, 상기 차폐층(350)과 수직으로 중첩되는 영역에 배치될 수 있다. 다만, 이에 한정되지 않으며, 도 6 및 도 7에 도시된 바와 같이, 상기 제3 패드(322Ma)의 적어도 일부는 상기 제2 절연층(312)의 상면 중 상기 캐비티(C)와 인접하면서, 상기 제2 영역(R2)과 수직으로 중첩되는 영역에도 배치될 수 있다.

이에 따라, 일 실시 예에서의 상기 제3 패드(322Ma)는 상기 제2 절연층(312)의 상면에 배치되는 제1 부분과, 상기 제1 부분으로부터 캐비티(C)를 향하여 연장되며 상기 차폐층(350)의 상면에 배치되는 제2 부분을 포함할 수 있다.

이때, 상기 차폐층(350)의 상면 중 적어도 일부는 상기 제3 패드(322Ma)와 접촉할 수 있고, 나머지 일부는 상기 차폐층(350)과 접촉하지 않을 수 있다. 예를 들어, 상기 차폐층(350)의 상면의 적어도 일부는 노출될 수 있다.

상기 제3 패드(322Ma)는 실시 예에 따른 상기 차폐층(350)에 대응하는 관통 홀 및 캐비티(C) 형성 시에 사용된 마스크층의 일부일 수 있다. 예를 들어, 상기 제3 패드(322Ma)는 차폐층(350)의 관통 홀이 형성될 위치에 대응하게 형성된 마스크 패턴일 수 있다.

그리고, 제1 실시 예에서와 같이, 상기 제3 패드(322Ma)는 캐비티(C)가 형성된 이후에 애칭으로 제거될 수 있고, 이와 다르게, 제거되지 않고 상기 제2 절연층(312)의 상면에 남아 있을 수 있다.

이때, 상기 제2 회로 패턴층(121)은 상기 제3 패드(322Ma) 및 상기 제3 패드(322Ma)와 수평으로 이격되는 제4 패드(미도시)를 포함한다. 예를 들어, 상기 제4 패드는 신호 패드이며, 상기 제2 관통 전극(332)과 연결되는 패드 또는 트레이스를 의미할 수 있다.

이때, 상기 제3 패드(322Ma)는 상기 제4 패드와 다른 두께를 가질 수 있다. 예를 들어, 상기 제3 패드(322Ma)는 상기 제4 패드와 다른 층 구조를 가질 수 있다.

구체적으로, 상기 제2 회로 패턴층(322)은 제1 금속층(322-1) 및 제2 금속층(322-2)을 포함한다. 상기 제2 회로 패턴층(322)의 제1 금속층(322-1)은 상기 제2 절연층(312)의 상면에 배치된다. 상기 제2 회로 패턴층(322)의 제1 금속층(322-1)은 상기 제2 회로 패턴층(322)의 제2 금속층(322-2)을 전해 도금하기 위한 시드층일 수 있다. 이때, 상기 제2 회로 패턴층(322)의 제1 금속층(322-1)은 상기 제2 절연층(312)의 상면에서 연장되어 상기 제2 관통 전극(332)의 일부를 구성할 수 있다. 예를 들어, 상기 제2 회로 패턴층(322)의 제1 금속층(322-1)은 상기 제2 절연층(312)을 관통하는 관통 홀의 내벽에 배치되고, 이에 따라 상기 제2 관통 전극(332)의 제1 금속층을 구성할 수도 있다.

또한, 상기 제2 회로 패턴층(322)의 제2 금속층(322-2)은 상기 제2 회로 패턴층(322)의 제1 금속층(322-1)을 시드층으로 전해 도금하여 형성된 전해 도금층이다. 이때, 상기 제2 회로 패턴층(322)의 제2 금속층(322-2)은 상기 제2 절연층(312)을 관통하는 관통 홀 내에도 배치되고, 이에 따라 상기 제2 관통 전극(332)의 제2 금속층을 구성할 수도 있다.

이에 따라, 상기 제2 회로 패턴층(121)의 제4 패드는 제1 금속층(322-1) 및 제2 금속층(322-2)을 포함할 수 있다.

한편, 상기 제2 회로 패턴층(322)을 형성하는 공정을 보면, 상기 제1 금속층(322-1)은 상기 제2 절연층(312)의 상면에 전체적으로 형성된 상태에서, 상기 제2 금속층(322-2)을 상기 제1 금속층(322-1)의 상면에 부분적으로 형성한다. 그리고, 상기 제2 금속층(322-2)이 형성되면, 상기 제2 금속층(322-2)과 수직으로 중첩되지 않은 제1 금속층(322-1)을 에칭으로 제거하는 공정을 진행하여 최종적인 제2 회로 패턴층(322)을 형성한다. 이때, 실시 예에서는 상기 제1 금속층(322-1)을 제거하는 공정에서, 상기 제1 금속층(322-1) 중 상기 차폐층(350a)의 관통 홀이 형성될 영역에 인접하게 배치된 부분을 제거하지 않는다. 그리고, 상기 제거되지 않은 제1 금속층(322-1)은 상기 차폐층(350a)의 관통 홀을 형성하는 공정에서, 마스크로 이용될 수 있다.

이에 따라, 상기 제3 패드(322Ma)는 상기 제2 회로 패턴층(322)의 제1 금속층(322-1)만을 포함하는 구조를 가지며, 상기 캐비티(C)와 인접한 상기 제2 절연층(312)의 상면에 부분적으로 배치될 수 있다.

이때, 상기 차폐층(350a)의 관통 홀을 형성하는 공정에서의 공정 조건에 따라, 상기 관통 홀은 상기 마스크 패턴으로 사용된 제3 패드(322Ma)의 수직으로 중첩되지 않는 영역에만 선택적으로 형성될 수 있고, 이와 다르게 도 6에서와 같이 적어도 일부가 상기 제3 패드(322Ma)와 수직으로 중첩되면서 형성될 수 있다. 이에 따라, 도 6에서와 같이 상기 제3 패드(322Ma)의 상면의 적어도 일부는 상기 제3 패드(322Ma)로 덮일 수 있다.

또한, 도 8에 도시된 바와 같이, 차폐층(350b)의 관통 홀을 형성하는 공정에서, 상기 관통 홀은 제3 패드(322Mb)와 수직으로 중첩되지 않는 제2 절연층(312)에 선택적으로 형성될 수 있다.

이에 따라, 상기 제3 패드(322Mb)는 상기 차폐층(350b)의 상면하고는 접촉하지 않으면서, 상기 차폐층(350b)의 상면과 인접한 상기 제2 절연층(312)의 상면에만 선택적으로 형성될 수 있다.

이때, 상기 차폐층(350b)의 상면은 상기 제2 절연층(312)의 상면보다 높지 않을 수 있다. 예를 들어, 상기 차폐층(350b)의 상면은 상기 제2 절연층(312)의 상면과 동일 평면 상에 형성되거나, 상기 제2 절연층(312)의 상면보다 낮게 위치할 수 있다.

또한, 도 9에 도시된 바와 같이, 차폐층(350c)의 관통 홀을 형성하는 공정에서, 상기 관통 홀은 제3 패드(322Mc)와 수직으로 중첩되지 않는 제2 절연층(312)에 선택적으로 형성될 수 있다.

이에 따라, 상기 제3 패드(322Mc)는 상기 차폐층(350c)의 상면하고는 접촉하지 않으면서, 상기 차폐층(350c)의 상면과 인접한 상기 제2 절연층(312)의 상면에만 선택적으로 형성될 수 있다.

이때, 상기 차폐층(350c)의 상면은 상기 제2 절연층(312)의 상면보다 높게 위치할 수 있다. 예를 들어, 상기 관통 홀을 채우는 충진 공정에서, 상기 차폐층(350c)의 상면이 상기 제2 절연층(312)의 상면보다 높게 위치하도록 할 수 있다. 예를 들어, 상기 차폐층(350c)의 상면은 상기 제3 패드(322Mc)의 상면에 대응하는 높이를 가질 수 있다. 이에 따라, 상기 차폐층(350c)의 측면의 적어도 일부는 상기 제3 패드(322Mc)의 측면과 직접 접촉할 수 있다.

도 10은 제5 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 11은 도 10의 회로 기판에서 일부 구성이 생략된 평면도이다.

도 10 및 도 11을 참조하면, 회로 기판은 제1 절연층(411), 제2 절연층(412), 제1 회로 패턴층(421), 제2 회로 패턴층(422), 제3 회로 패턴층(423), 제1 관통 전극(431), 제2 관통 전극(432), 차폐층(450), 제1 보호층(441) 및 제2 보호층(442)을 포함한다.

이때, 제5 실시 예의 회로 기판의 전반적인 구조는 도 1의 회로 기판의 구조에 대응되며, 이에 따라 실질적으로 동일한 구조를 가지는 구성에 대해서는 이의 상세한 설명을 생략하기로 한다.

제5 실시 예의 회로 기판은 도 1 대비, 차폐층(450) 및 제1 회로 패턴층(421)의 구조가 상이할 수 있다.

예를 들어, 도 1의 제1 실시 예에 따른 차폐층은 상기 캐비티(C)를 포함하는 제2 절연층의 내벽에 전체적으로 형성되었다. 예를 들어, 제1 실시 예에서의 상기 차폐층의 평면 형상은 폐루프 형상을 가졌다. 이에 따라, 상기 캐비티(C)의 내벽과 수직으로 중첩되는 영역에는, 신호 전달을 위한 트레이스가 배치되지 못하였다.

이와 다르게 제5 실시 예의 회로 기판에서의 상기 차폐층(450)은 상기 캐비티(C)를 포함하는 제2 절연층(412)의 내벽 중 적어도 일부 내벽에는 형성되지 않을 수 있다.

예를 들어, 도 11에 도시된 바와 같이, 상기 캐비티(C)의 평면 형상이 사각 형상을 가지는 경우, 상기 차폐층(450)은 상기 캐비티(C)를 포함하는 제2 절연층(412)의 4개의 내벽면 중 적어도 1개의 내벽면에는 배치되지 않을 수 있다.

이에 따라, 실시 예에서는 상기 차폐층(450)이 배치되지 않은 제2 절연층(412)의 내벽과 수직으로 중첩되는 영역에 제1 회로 패턴층(421)의 일부를 배치할 수 있다.

예를 들어, 실시 예에서의 제1 회로 패턴층(421)은 상기 제1 절연층(411)의 상면 중 상기 제1 영역(R1)과 수직으로 중첩되는 영역에 배치된 제1-1 패드(421P1) 및 상기 제2 영역(R2)과 수직으로 중첩되는 영역에 배치된 제1-2 패드(421P2)를 포함한다. 그리고, 이전 실시 예에서는 상기 차폐층이 상기 캐비티(C)를 포함하는 제2 절연층의 내벽에 전체적으로 형성되었고, 이에 따라 상기 제1-1 패드(421P1)와 상기 제1-2 패드(421P2)를 서로 직접 연결하는 트레이스를 배치하지 못하였다. 즉, 상기 제1 절연층(411)의 상면에 상기 제1-1 패드(421P1)와 제1-2 패드(421P2)를 연결하는 트레이스를 배치하는 경우, 상기 트레이스는 상기 차폐층과 전기적으로 연결된다. 이때, 제1-1 패드(421P1)와 제1-2 패드(421P2)는 각각 복수 개를 포함하고, 이에 따라 상기 트레이스도 복수 개 포함된다. 이때, 상기 복수의 트레이스는 상기 차폐층을 통해 서로 전기적으로 연결되는 구조를 가지며, 이에 따른 쇼트와 같은 전기적 신뢰성 문제가 발생할 수 있다.

이에 따라, 실시 예에서는 상기 제2 절연층(412)의 내벽 중 적어도 일부에는 상기 차폐층(450)이 배치되지 않도록 한다. 이에 따라, 상기 차폐층(450)이 배치되는 제2 절연층(412)의 내벽과 수직으로 중첩되는 제1 절연층(411)의 상면에, 상기 제1-1 패드(421P1) 및 제1-2 패드(421P2)를 직접 연결하는 트레이스(421T)를 배치할 수 있다.

이에 따라, 상기 트레이스(421T)는 상기 제1-1 패드(421P1)와 직접 연결되면서, 상기 캐비티(C)를 통해 상면이 노출되는 제1 부분과, 상기 제1-2 패드(421P2)와 직접 연결되면서 상면이 상기 제2 절연층(412)으로 덮이는 제2 부분을 포함한다. 그리고, 상기 트레이스(421T)의 상기 제1 부분과 제2 부분 사이의 적어도 일부는 상기 캐비티(C)를 포함하는 제2 절연층(412)의 내벽과 수직으로 중첩될 수 있다.

이와 같이, 실시 예에서의 제1 회로 패턴층(421)은 상기 제1 절연층(411)의 상면 중 상기 제1 영역(R1)과 수직으로 중첩되는 영역에 배치된 제1-1 패드(421P1) 및 상기 제2 영역(R2)과 수직으로 중첩되는 영역에 배치된 제1-2 패드(421P2)를 포함한다. 그리고, 실시 예에서는 상기 캐비티(C)를 포함하는 제2 절연층(412)의 내벽 중 적어도 일부에는 차폐층(450)이 배치되지 않도록 한다. 이때, 실시 예에서는 상기 차폐층(450)층이 배치되지 않은 영역에 상기 제1-1 패드(421P1)와 제1-2 패드(421P2)를 서로 직접 연결하는 트레이스(421T)를 배치한다. 이에 따라, 실시 예에서는 상기 제1-1 패드(421P1)와 상기 제1-2 패드(421P2) 사이의 신호 경로 길이를 비교 예 대비 줄일 수 있고, 이를 통해 신호 경로가 길어짐에 따라 발생하는 신호 손실을 최소화할 수 있다. 또한, 실시 예에서는 상기 제1-1 패드(421P1)와 제1-2 패드(421P2)를 직접 연결하는 트레이스(421T)를 배치함에 따라 회로 기판의 회로 집적도를 향상시킬 수 있고, 이를 통해 회로 기판의 전체적인 부피를 줄일 수 있다.

도 12 실시 예에 따른 반도체 패키지를 나타낸 도면이다.

도 12를 참조하면, 실시 예에서의 반도체 패키지는 도 1에 도시한 캐비티(C) 내에 실장된 소자(520)를 포함한다. 다만, 실시 예의 반도체 패키지는 도 1 이외의 도 3, 도 4, 도 6, 도 8, 도 9 및 도 10 중 어느 하나에 도시된 회로 기판 상에 소자가 실장된 구조를 가질 수도 있을 것이다.

즉, 상기에서 설명한 회로 기판들은 칩과 같은 소자(520)를 실장하기 위한 패키지 기판으로 이용될 수 있다.

이상에서 설명한 바와 같이, 회로 기판은 캐비티(C)를 포함하고, 상기 캐비티(C)에는 제1 회로 패턴층(121)의 제1 패드(121P)가 배치될 수 있다.

상기 제1 패드(121P) 상에는 접속부(510)가 배치될 수 있다.

이때, 상기 접속부(510)의 평면 형상은 원형일 수 있다. 상기 접속부(510)는 상기 제1 패드(121P) 상에 배치되어, 상기 소자(520)를 고정하면서, 상기 소자(520)와 상기 제1 패드(121P) 사이를 전기적으로 연결하는 기능을 할 수 있다. 이를 위해, 상기 접속부(510)는 전도성 물질을 포함할 수 있다. 예를 들어, 상기 접속부(510)는 솔더 볼일 수 있으나, 이에 한정되지는 않는다.

상기 접속부(510)는 솔더에 이종 성분의 물질이 함유될 수 있다. 상기 솔더는 SnCu, SnPb, SnAgCu 중 적어도 어느 하나로 구성될 수 있다. 그리고, 상기 이종 성분의 물질은 Al, Sb, Bi, Cu, Ni, In, Pb, Ag, Sn, Zn, Ga, Cd 및 Fe 중 어느 하나를 포함할 수 있다.

상기 접속부(510) 상에는 전자소자(520)가 실장될 수 있다.

이때, 상기 전자소자(520)는 회로기판의 캐비티(C) 내에 배치되는 전자 부품일 수 있으며, 이는 능동 소자와 수동 소자로 구분될 수 있다. 그리고, 상기 능동 소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동 소자는 선형 및 비선형 특성이 모두 존재하여도 비선형 특성은 이용하지 않는 소자를 의미한다. 그리고, 상기 수동 소자에는 트랜지스터, IC 반도체 칩 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행하기 위해, 통상의 회로기판에 실장된다.

이때, 상기 소자(520)는 하면에 단자(525)를 포함할 수 있다. 그리고, 상기 소자(520)의 단자(525)는 상기 접속부(510)를 통해 상기 제1 패드(121P)와 전기적으로 연결될 수 있다.

또한, 상기 캐비티(C) 내에는 몰딩층(530)이 배치될 수 있다. 상기 몰딩층(530)은 상기 캐비티(C) 내에 상기 소자(520)를 몰딩하며 배치될 수 있다. 상기 몰딩층(530)은 상기 소자(520)를 보호하면서, 상기 캐비티(C) 내로 이물질이 침투하는 것을 방지할 수 있다.

상기 몰딩층(530)은 몰딩용 수지로 구성될 수 있으며, 예를 들어, EMC(Epoxy molding compound)일 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 몰딩층(530)은 EMC 이외에도 다양한 다른 몰딩용 수지로 구성될 수도 있을 것이다.

이하에서는 첨부된 도면을 참조하여 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.

도 13 내지 도 20은 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.

본원의 회로 기판의 제조 방법의 설명에 앞서, 회로 기판은 절연층을 기준으로 3층 이상의 층수를 가질 수 있다. 또한, 상기 회로 기판은 코어층을 포함할 수도 있다. 다만, 이하에서는 설명의 편의를 위해, 상기 회로 기판이 코어리스 기판이면서, 2층의 절연층을 포함하는 것으로 하여 설명하기로 한다. 또한, 상기 회로 기판은 캐비티를 포함하며, 상기 캐비티는 적어도 하나의 절연층을 개방하여 형성될 수 있다. 이때, 상기 캐비티는 2개 이상의 절연층을 개방하여 형성될 수도 있으나, 이하에서는 1층의 절연층만을 개방하여 형성되는 것에 대해 설명하기로 한다.

또한, 실시 예의 회로 기판은 ETS(Embedded Trace Substrate) 구조를 가질 수도 있다.

도 13을 참조하면, 실시 예에서는 제1 절연층(111)을 준비한다.

그리고, 실시 예에서는 상기 제1 절연층(111)에 제1 관통 전극(131), 제1 회로 패턴층(121) 및 제3 회로 패턴층(123)을 각각 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 절연층(111)을 관통하는 관통 홀(미도시)을 형성한다. 그리고, 실시 예에서는 상기 제1 절연층(111)의 상면, 하면 및 상기 관통 홀의 내벽에 각각 시드층인 제1 금속층을 형성하는 공정을 진행할 수 있다. 다음으로, 실시 예에서는 상기 제1 금속층 상에 전해 도금을 진행하여, 상기 제2 금속층을 형성할 수 있다. 그리고, 상기 제1 금속층과 제2 금속층은 각각 제1 회로 패턴층(121), 제3 회로 패턴층(123) 및 제1 관통 전극(131)을 구성할 수 있다.

다음으로, 도 14를 참조하면, 실시 예에서는 상기 제1 절연층(111) 상에 제2 절연층(112)을 형성한다.

그리고, 실시 예에서는 상기 제2 절연층(212)에 관통 홀(VH1)을 형성한다.

다음으로, 도 15를 참조하면, 실시 예에서는 상기 관통 홀(VH1)을 채우는 제2 관통 전극(132)을 형성한다. 또한, 실시 예에서는 상기 제2 절연층(112)의 상면에 제2 회로 패턴층(122)을 형성하는 공정을 진행한다.

이때, 상기 설명한 바와 같이, 상기 제2 회로 패턴층(122)은 시드층인 제1 금속층과, 제1 금속층 상에 형성된 전해 도금층인 제2 금속층을 포함한다. 그리고, 상기 제2 금속층이 형성된 이후에, 상기 제2 금속층과 수직으로 중첩되지 않는 제1 금속층을 부분적으로 제거하는 공정을 진행할 수 있다.

여기에서, 부분적으로 제거한다는 것은, 상기 제1 금속층 중 상기 제2 금속층과 수직으로 중첩되지 않는 영역의 적어도 일부는 제거되지 않는다는 것을 의미한다. 예를 들어, 실시 예에서는 상기 제2 절연층(112)의 상면 중 상기 차폐층(150)의 관통 홀이 형성될 영역의 인접 영역에 형성된 제1 금속층을 제거하지 않고 남겨놓는다. 그리고, 상기 제거되지 않는 제1 금속층은 차폐층(150)의 관통 홀 및 캐비티(C)를 형성하는 공정에서 마스크로 사용되는 마스크 패턴(122M)일 수 있다.

다음으로, 도 16에 도시된 바와 같이 실시 예에서는 상기 마스크 패턴(122M)을 이용하여 상기 마스크 패턴(122M)과 인접한 영역에 차폐층(150)의 관통 홀(150H)을 형성한다. 이때, 상기 관통 홀(150H)은 상기 마스크 패턴(122M)을 이용하여, 가우시안 빔의 파장 중 일부 영역의 빔을 이용하여 형성되며, 이에 따라 상기 제2 관통 전극(132)의 관통 홀(VH1)이 가지는 폭보다 작은 폭을 가질 수 있다.

다음으로, 도 17에 도시된 바와 같이, 실시 예에서는 상기 관통 홀(150H)을 채우는 충진 공정을 진행하여, 상기 관통 홀(150H)을 채우는 차폐층(150)을 형성한다.

다음으로, 도 18에 도시된 바와 같이, 실시 예에서는 상기 제2 절연층(112)에서, 상기 차폐층(150)의 내측 영역에 대응하는 부분을 레이저로 가공하여 캐비티(C)를 형성할 수 있다.

다음으로, 도 19에 도시된 바와 같이, 실시 예에서는 상기 마스크 패턴(122M)을 에칭으로 제거하는 공정을 진행할 수 있다. 이때, 상기 마스크 패턴(122M)을 제거하는 에칭 공정에서, 상기 차폐층(150)의 상면에는 오목부(150U)가 형성될 수도 있다.

다음으로, 도 20에 도시된 바와 같이, 실시 예에서는 상기 제1 절연층(111)의 하면에 제1 보호층(141)을 형성하고, 상기 제2 절연층(112)의 상면에 제2 보호층(142)을 형성하는 공정을 진행할 수 있다.

한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.

상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

제1 절연층;
상기 제1 절연층의 상면에 배치되고, 캐비티를 포함하는 제2 절연층; 및
상기 캐비티를 포함하는 상기 제2 절연층의 내벽에 배치되는 차폐층을 포함하고,
상기 캐비티의 일측에서의 상기 차폐층의 상면의 폭은,
상기 캐비티의 일측에서의 상기 차폐층의 하면의 폭보다 큰,
회로 기판.
제1항에 있어서,
상기 캐비티는,
상기 제2 절연층의 상면에 인접한 상부 폭이 상기 제2 절연층의 하면에 인접한 하부 폭보다 큰,
회로 기판.
제1항에 있어서,
상기 차폐층은,
상기 차폐층의 상면에 형성되고, 상기 차폐층의 하면을 향하여 오목한 적어도 하나의 오목부를 포함하는,
회로 기판.
제3항에 있어서,
상기 제2 절연층의 내벽의 적어도 일부는 상기 오목부와 수평으로 중첩되면서, 상기 차폐층과 접촉하지 않는,
회로 기판.
제1항에 있어서,
상기 제2 절연층을 관통하는 관통 전극을 포함하고,
상기 차폐층의 폭은,
상기 관통 전극의 폭보다 작은,
회로 기판.
제5항에 있어서,
상기 차폐층의 상면의 폭은,
상기 관통 전극의 상면의 폭의 20% 내지 75%의 범위를 만족하고,
상기 차폐층의 하면의 폭은,
상기 관통 전극의 하면의 폭의 20% 내지 75%의 범위를 만족하는,
회로 기판.
제1항에 있어서,
상기 차폐층은 상기 캐비티를 통해 노출된 측면을 포함하고,
상기 차폐층의 상기 측면은,
상기 캐비티를 향하여 볼록한 복수의 볼록부를 포함하는 평면 형상을 가지는,
회로 기판.
제7항에 있어서,
상기 차폐층의 상기 측면의 볼록부는,
상기 차폐층의 길이 방향 또는 폭 방향으로 곡률을 가지는 곡면을 포함하는,
회로 기판.
제1항에 있어서,
상기 제1 절연층의 상면에 배치된 제1 회로 패턴층을 포함하고,
상기 제1 회로 패턴층은,
상기 제1 절연층의 상면 중 상기 캐비티와 수직으로 중첩되면서, 상기 제2 절연층 및 상기 차폐층과 접하지 않는 제1 영역 상에 배치된 제1-1 패드; 및
상기 제1 절연층의 상면 중 상기 캐비티와 수직으로 중첩되지 않으면서, 상기 제2 절연층과 접하는 제2 영역 상에 배치된 제1-2 패드를 포함하는,
회로 기판.
제9항에 있어서,
상기 제1 회로 패턴층은,
상기 제1 절연층의 상면 중 상기 차폐층과 수직으로 중첩된 제3 영역 상에 배치된 제1-3 패드를 포함하고,
상기 제1-3 패드는,
상기 제1-1 패드 및 상기 제1-2 패드와 연결되지 않으면서, 상기 제1-1 패드 및 상기 제1-2 패드보다 작은 두께를 가지는,
회로 기판.
제9항에 있어서,
상기 제2 절연층의 내벽은,
상기 차폐층이 배치된 제1 내벽과, 상기 차폐층이 배치되지 않는 제2 내벽을 포함하고,
상기 제1 회로 패턴층은,
상기 제1 절연층의 상면 중 상기 제2 내벽과 수직으로 중첩되는 영역에 배치되고, 일단이 상기 제1-1 패드와 연결되고, 타단이 상기 제1-2 패드와 연결되는 트레이스를 포함하는,
회로 기판.
제1항에 있어서,
상기 제2 절연층의 상면에 배치된 제2 회로 패턴층을 포함하고,
상기 제2 회로 패턴층은,
상기 제2 절연층의 상면 중 상기 차폐층과 인접하게 배치된 제2-1 패드; 및
상기 제2 절연층의 상면 중 상기 차폐층 및 상기 제2-1 패드와 이격된 위치에 배치되는 제2-2 패드를 포함하고,
상기 제2-1 패드의 두께는 상기 제2-2 패드의 두께보다 작은,
회로 기판.
제12항에 있어서,
상기 제2-1 패드는,
상기 차폐층의 상면과 수직으로 중첩되지 않는,
회로 기판.
제12항에 있어서,
상기 제2-1 패드는,
상기 제2 절연층의 상면에 배치된 제1 부분과,
상기 제1 부분으로부터 연장되고, 상기 차폐층의 상면에 배치된 제2 부분을 포함하는,
회로 기판.
제1 절연층;
상기 제1 절연층의 상면에 배치되고, 캐비티를 포함하는 제2 절연층;
상기 캐비티를 포함하는 상기 제2 절연층의 내벽에 배치되는 차폐층;
상기 제1 절연층의 상면 중 상기 캐비티와 수직으로 중첩되면서 상기 제2 절연층 및 상기 차폐층과 접하지 않는 제1 영역 상에 배치된 제1-1 패드를 포함하는 제1 회로 패턴층;
상기 제1 회로 패턴층의 상기 제1-1 패드 상에 배치된 접속부; 및
상기 접속부 상에 실장된 소자를 포함하고,
상기 차폐층은 상기 캐비티를 통해 노출된 측면을 포함하고,
상기 차폐층의 상기 측면은 상기 캐비티를 향하여 볼록한 복수의 볼록부를 포함하는 평면 형상을 가지며,
상기 캐비티의 일측에서의 상기 차폐층의 상면의 폭은,
상기 캐비티의 일측에서의 상기 차폐층의 하면의 폭보다 큰,
반도체 패키지.