KR20220080306A - 회로기판의 제조 방법 및 이에 의해 제조된 회로기판 - Google Patents

회로기판의 제조 방법 및 이에 의해 제조된 회로기판 Download PDF

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KR20220080306A
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Abstract

실시 예에 따른 회로 기판의 제조 방법은 캐리어 보드를 준비하고, 상기 캐리어 보드의 적어도 일측에서, 복수의 절연층을 순차적으로 적층하여 다층의 회로 기판을 제조하는 것을 포함하고, 상기 복수의 절연층의 각각의 경화 온도는 서로 다르다.

Description

회로기판의 제조 방법 및 이에 의해 제조된 회로기판{METHOD FOR MANUFACTURING CIRCUIT BOARD AND CIRCUIT BOARD MANUFACTURED BY THE METHOD}
실시 예는 회로기판의 제조 방법에 관한 것으로, 특히 ETS(Embedded Trace Substrate) 구조를 가지는 회로기판의 제조 방법 및 이에 의해 제조된 회로기판에 관한 것이다.
전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.
회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 엠에스에이피(MSAP; modified semi-additive process) 등이 제안되었다.
이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.
한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.
그리고, 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가 시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집척화 기술들이 개발 되고 있다. 이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커진다.
이러한 안테나 및 AP 모듈은 회로기판에 패턴닝되거나 실장되기 때문에, 회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.
그리고, 상기와 같은 5G 통신 시스템에 적용되는 회로기판은 경박 단소화 트렌드로 제조되며, 이에 따라 회로 패턴은 점점 미세화되어간다.
한편, 상기와 같은 임베디드 트레이스(ETS) 구조의 회로기판의 경우, 워페이지(warpage)에 취약한 구조를 가지며, 이에 따라 상기와 같이 미세화되어 회로 패턴의 신뢰성이 저하되는 문제가 있다.
즉, ETS 구조의 회로기판의 경우, 기판 자체에서의 휨이 발생하는 문제가 있으며, 어셈블리 후에 Coplanarity나 HT Warpage 특성이 저하되는 문제점이 있다.
더욱이, 상기 ETS 구조의 회로기판은 다수의 회로기판에 대응하는 유닛을 포함하는 스트립 및 다수의 스트립을 포함하는 판넬 상에서 제조가 이루어진다. 그러나, 상기와 같이 ETS 구조는 일면에서만 회로 패턴이 매립되는 비대칭 구조의 한계로 인해 판넬, 스트립 및 유닛에서의 warpage 특성이 저하되는 문제가 있다. 특히, 200도 이상의 열 공정이 진행된 후에는 warpage 특성이 2mm 이상 발생하는 문제가 있다.
실시 예에서는 회로기판의 warpage 특성을 개선할 수 있는 회로기판의 제조 방법을 제공하고자 한다.
또한, 실시 예에서는 ETS 구조를 가지는 회로기판의 층별 적층 시에 발생하는 스트레스를 최소화할 수 있는 회로기판의 제조 방법을 제공하고자 한다.
또한, 실시 예에서는 다층 구조를 가지는 회로기판의 적층 공정 시에, 적층 경화도의 밸런스 최적화를 통해 warpage를 개선할 수 있는 회로기판의 제조 방법을 제공하고자 한다.
또한, 실시 예에서는 캐리어 보드의 양측에서 제조된 2개의 회로기판의 분리 후에 베이킹 공정을 추가로 진행하여 회로기판의 수축 현상을 최소화할 수 있는 회로기판의 제조 방법을 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판의 제조 방법은 캐리어 보드를 준비하고, 상기 캐리어 보드의 적어도 일측에서, 복수의 절연층을 순차적으로 적층하여 다층의 회로 기판을 제조하는 것을 포함하고, 상기 복수의 절연층의 각각의 경화 온도는 서로 다르다.
또한, 상기 복수의 절연층의 각각의 경화 온도는 상기 캐리어 보드에서 멀어질수록 높아진다.
또한, 상기 다층의 회로 기판을 제조하는 것은, 상기 캐리어 보드에 도금층을 형성하고, 상기 도금층 위에 제1 회로 패턴을 형성하고, 상기 도금층 위에 상기 제1 회로 패턴을 덮는 제1 절연층을 형성하고, 상기 제1 절연층을 제1 경화 온도에서 경화하고, 상기 제1 절연층 위에 제2 회로 패턴을 형성하고, 상기 제1 절연층 위에 상기 제2 회로 패턴을 덮는 제2 절연층을 형성하고, 상기 제2 절연층을 상기 제1 경화 온도와 다른 제2 경화 온도로 경화하고, 상기 제2 절연층 위에 제3 회로 패턴을 형성하는 것을 포함한다.
또한, 상기 제1 경화 온도는 상기 제2 경화 온도보다 낮다.
또한, 상기 제1 경화 온도는 200℃ 내지 250℃ 사이의 범위를 가지고, 상기 제2 경화 온도는 205℃ 내지 270℃ 사이의 범위를 가진다.
또한, 상기 다층의 회로 기판을 제조하는 것은, 상기 제2 절연층 위에 제3 회로 패턴을 덮는 제3 절연층을 적층하고, 상기 제3 절연층을 상기 제1 및 제2 경화 온도와 다른 제3 경화 온도로 경화하고, 상기 제3 절연층 위에 제4 회로 패턴을 형성하는 것을 포함한다.
또한, 상기 제3 경화 온도는 상기 제1 및 제2 경화 온도보다 높다.
또한, 상기 제3 경화 온도는 220℃ 내지 300℃ 사이의 범위를 가진다.
또한, 상기 다층의 회로 기판을 제조하는 것은, 상기 캐리어 보드의 상부 및 하부에서 각각 진행되고, 상기 캐리어 보드를 중심으로, 서로 대칭되는 위치에 배치된 절연층의 경화 온도는 서로 동일하다.
또한, 상기 캐리어 보드를 제거하여, 상기 제조된 다층의 회로 기판을 분리하고, 상기 분리된 회로 기판을 베이킹하는 것을 포함한다.
또한, 상기 베이킹하는 것은, 상기 제1 경화 온도 및 상기 제2 경화 온도보다 낮은 베이킹 온도에서 상기 회로 기판을 베이킹하는 것을 포함한다.
또한, 상기 베이킹 온도는 150℃ 내지 200℃ 사이의 범위를 만족한다.
실시 예에서는 회로 기판의 warpage 특성을 향상시킬 수 있다. 구체적으로, 실시 예에서는 ETS 공정을 통해, 캐리어 보드를 중심으로, 복수의 절연층을 순차적으로 적층하는 공정을 진행하여 회로기판을 제조한다. 이때, 실시 예에서는 상기 복수의 절연층의 적층 공정에서, 각각의 절연층에 대한 경화 온도를 서로 다르게 적용한다. 예를 들어, 실시 예에서는 적층 순서대로 경화 온도를 단계적으로 증가시킬 수 있다. 예를 들어, 실시 예에서는 복수의 절연층 중 가장 먼저 적층되는 절연층의 경화 온도를 다른 절연층 대비 가장 낮게 적용한다. 또한, 실시 예에서는 복수의 절연층 중 가장 늦게 적층되는 절연층의 경화 온도를 다른 절연층 대비 가장 높게 적용한다. 이에 따라 실시 예에서는 다층 기판에서, 각각의 절연층의 적층 경화도의 밸런스 최적화를 통한 warpage 특성을 개선할 수 있다.
또한, 실시 예에서는 회로 기판의 어셈블리 공정에서 발생하는 수축 현상을 최소화할 수 있다. 즉, 실시 예에서는 캐리어 보드로부터 회로 기판이 분리되면, 상기 회로 기판을 베이킹하는 공정을 진행한다. 그리고, 상기와 같이 베이킹 공정이 진행되면, 상기 분리된 회로 기판에 대해 추가적으로 진행되는 리플로우 공정에서의 수축 발생을 최소화할 수 있다. 즉, 상기 회로 기판은 패키지 기판으로 이용될 수 있고, 이에 따라 어셈블리 공정에서, 외층 회로 패턴 상에 솔더(미도시)를 배치한 후 이를 리플로우하는 공정을 진행하게 된다. 이때, 상기 리플로우 공정에서 상기 회로 기판의 수축이 발생할 수 있고, 이에 따른 회로 기판의 warpage 특성이 저하되는 문제점이 있다. 이에 반하여, 실시 예에서는 상기 분리된 회로 기판에 대해 베이킹 공정을 진행한다. 그리고, 상기 베이킹 공정에 의해 상기 리플로우 공정에서 발생하는 회로 기판의 수축 정도를 최소화할 수 있으며, 이에 따른 회로 기판의 신뢰성 문제를 해결할 수 있다.
도 1은 실시 예에 따른 회로기판을 나타낸 도면이다.
도 2 내지 도 11은 실시 예에 따른 회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 12는 실시 예 및 비교 예에서의 어셈블리 공정에서의 수축 특성을 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
도 1은 실시 예에 따른 회로기판을 나타낸 도면이다.
도 1의 설명에 앞서, 실시 예에 따른 회로기판은 다층 구조를 가질 수 있다. 바람직하게, 실시 예에 따른 회로기판은 회로 패턴의 층 수를 기준으로 4층 구조를 가질 수 있다. 다만, 이는 일 실시 예에 불과할 뿐, 이에 한정되지는 않는다. 예를 들어, 실시 예에서의 회로기판은 회로 패턴의 층 수를 기준으로 4층보다 작은 층수를 가질 수 있으며, 이와 다르게 4층보다 큰 층수를 가질 수도 있을 것이다.
도 1을 참조하면, 회로기판은 절연층을 포함한다.
바람직하게, 회로기판은 4층의 회로 패턴층을 구현하기 위해, 제1 절연층(121), 제2 절연층(122), 제3 절연층(123)을 포함할 수 있다.
이때, 상기 복수의 절연층 중 제2 절연층(122)은 절연층의 적층 구조에서 회로기판의 내측에 배치된 내측 절연층일 수 있다. 또한, 상기 제1 절연층(121) 및 제3 절연층(123)은 절연층의 적층 구조에서, 회로기판의 외측에 배치된 외측 절연층일 수 있다. 예를 들어, 제1 절연층(121)은 회로기판의 최하측에 배치된 제1 외측 절연층일 수 있다. 예를 들어, 제3 절연층(123)은 회로기판의 최상측에 배치된 제2 외측 절연층일 수 있다. 한편, 도면 상에는 제2 절연층(122)이 1층으로 형성되는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 회로 패턴의 층 수가 증가함에 따라, 상기 내측 절연층은 상기 제2 절연층(122) 이외의 추가적인 적어도 1개의 절연층을 더 포함할 수 있다.
제2 절연층(122)은 절연층의 적층 구조에서 중심에 배치되는 코어 절연층일 수 있다. 제3 절연층(123)은 제2 절연층(122)의 상면 위에 배치된 상부 절연층일 수 있다. 그리고, 제1 절연층(121)은 제2 절연층(122)의 하부에 배치된 하부 절연층일 수 있다.
제1 절연층(121), 제2 절연층(122) 및 제3 절연층(123)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로 패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연 기판을 모두 포함할 수 있다.
예를 들어, 제1 절연층(121), 제2 절연층(122) 및 제3 절연층(123) 중 적어도 하나는, 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(121), 제2 절연층(122) 및 제3 절연층(123) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다.
자세하게, 상기 제1 절연층(121), 제2 절연층(122) 및 제3 절연층(123) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 제1 절연층(121), 제2 절연층(122) 및 제3 절연층(123) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층(121), 제2 절연층(122) 및 제3 절연층(123) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 제1 절연층(121), 제2 절연층(122) 및 제3 절연층(123) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 제1 절연층(121), 제2 절연층(122) 및 제3 절연층(123) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 제1 절연층(121), 제2 절연층(122) 및 제3 절연층(123) 중 적어도 하나는 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 제1 절연층(121), 제2 절연층(122) 및 제3 절연층(123) 중 적어도 하나는 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 제1 절연층(121), 제2 절연층(122) 및 제3 절연층(123) 중 적어도 하나는 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 제1 절연층(121), 제2 절연층(122) 및 제3 절연층(123) 중 적어도 하나는 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 절연층(120) 중 적어도 하나는 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.
제1 절연층(121), 제2 절연층(122) 및 제3 절연층(123)의 표면에는 회로 패턴이 배치될 수 있다.
상기 회로 패턴은 내층 회로 패턴 및 외층 회로 패턴을 포함할 수 있다. 내층 회로 패턴은 회로기판의 적층 구조에서, 내측에 배치된 회로 패턴일 수 있다. 그리고, 외층 회로 패턴은 회로기판의 적층 구조에서, 최외측에 배치된 회로 패턴일 수 있다.
일 예로, 외층 회로 패턴은 제1 절연층(121)의 하면에 배치된 제1 외층 회로 패턴(111)을 포함할 수 있다.
또한, 외층 회로 패턴은 제3 절연층(123)의 상면에 배치된 제2 외층 회로 패턴(114)을 포함할 수 있다.
또한, 내층 회로 패턴은 제1 절연층(121)과 제2 절연층(122) 사이에 배치된 제1 내층 회로 패턴(112)을 포함할 수 있다.
또한, 내층 회로 패턴은 제1 절연층(121)과 제3 절연층(123) 사이에 배치된 제2 내층 회로 패턴(113)을 포함할 수 있다.
즉, 상기 제1 내측 회로 패턴(112)은 제1 절연층(121)의 상면에 배치될 수 있다. 그리고, 상기 제1 내측 회로 패턴(112)은 제2 절연층(122)에 의해 덮일 수 있다.
제2 내측 회로 패턴(113)은 제2 절연층(122)의 상면에 배치될 수 있다. 그리고, 상기 제2 내측 회로 패턴(113)은 제3 절연층(123)에 의해 덮일 수 있다.
외층 회로 패턴은 복수의 절연층 중 최외측 절연층의 표면에 배치될 수 있다.
바람직하게, 외층 회로 패턴은 절연층 중 최하부에 배치된 제1 절연층(111)의 하면에 배치된 제1 외층 회로 패턴(111)을 포함할 수 있다. 이때, 실시 예에서의 회로기판은 ETS 공법으로 제조될 수 있다. 이에 따라, 상기 제1 외층 회로 패턴(111)은 제1 절연층(121)의 하면에 매립된 구조를 가질 수 있다. 예를 들어, 제1 외층 회로 패턴(111)은 제1 절연층(121)의 내부에 배치될 수 있다. 예를 들어, 제1 외층 회로 패턴(111)의 하면은 제1 절연층(121)의 하면과 동일 평면 상에 위치할 수 있다. 예를 들어, 제1 외층 회로 패턴(111)의 상면은 제1 절연층(121)의 하면보다 높게 위치할 수 있다. 이에 따라, 상기 제1 외층 회로 패턴(111)의 측면은 상기 제1 절연층(121)과 접촉할 수 있다. 그리고, 상기 제1 외층 회로 패턴(111)은 제1 절연층(121)에 의해 보호될 수 있다.
또한, 외층 회로 패턴은 복수의 절연층 중 최상측의 제3 절연층(123)의 상면에 배치된 제2 외층 회로 패턴(114)을 포함할 수 있다. 이때, 실시 예에서의 회로기판은 ETS 공법으로 제조된다. 이에 따라, 상기 제2 외층 회로 패턴(114)은 상기 제1 외층 회로 패턴(111)과 다른 구조를 가질 수 있다. 예를 들어, 상기 제1 외층 회로 패턴(111)은 제1 절연층(121) 내에 매립된 구조를 가지는 매립 회로 패턴이다. 이와 다르게, 상기 제2 절연층(122)은 상기 제3 절연층(123)의 상면 위로 돌출된 돌출 패턴일 수 있다.
다시 말해서, 실시 예에서의 제2 외층 회로 패턴(114)은 다수의 회로 패턴 중, 회로기판의 제조 공정에서 가장 늦게 형성된 회로 패턴일 수 있다. 이에 따라, 상기 제2 외층 회로 패턴(114)은 회로기판의 제조 공정에서, 가장 늦게 적층된 제3 절연층(123)의 상면 위로 돌출된 구조를 가진다.
한편, 상기 제1 내층 회로 패턴(112), 제2 내층 회로 패턴(113), 제1 외층 회로 패턴(111) 및 제2 외층 회로 패턴(114)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 제1 내층 회로 패턴(112), 제2 내층 회로 패턴(113), 제1 외층 회로 패턴(111) 및 제2 외층 회로 패턴(114) 중 적어도 하나는 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 제1 내층 회로 패턴(112), 제2 내층 회로 패턴(113), 제1 외층 회로 패턴(111) 및 제2 외층 회로 패턴(114) 중 적어도 하나는 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 제1 내층 회로 패턴(112), 제2 내층 회로 패턴(113), 제1 외층 회로 패턴(111) 및 제2 외층 회로 패턴(114)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
한편, 상기 제1 외층 회로 패턴(111)은 제1 회로 패턴이라고도 할 수 있다. 또한, 상기 제1 내층 회로 패턴(112)은 제2 회로 패턴이라고도 할 수 있다. 또한, 제2 내층 회로 패턴(113)은 제3 회로 패턴이라고도 할 수 있다. 또한, 제2 외층 회로 패턴(114)은 제4 회로 패턴이라고도 할 수 있다.
한편, 상기 제1 절연층(121), 제2 절연층(122) 및 제3 절연층(123) 내에는 비아가 배치될 수 있다. 상기 비아는 각각의 절연층 내에 배치되고, 그에 따라 서로 다른 층에 배치된 회로 패턴을 서로 전기적으로 연결하는 역할을 수행할 수 있다.
제1 절연층(121) 내에는 제1 비아(V1)가 배치될 수 있다. 상기 제1 비아(V1)는 제1 절연층(121)의 상면에 배치된 제1 내층 회로 패턴(112)과 제1 절연층(121)의 하면에 매립된 제1 외층 회로 패턴(111)을 전기적으로 연결할 수 있다.
제2 절연층(122) 내에는 제2 비아(V2)가 배치될 수 있다. 상기 제2 비아(V2)는 제1 절연층(121)의 상면에 배치된 제1 내층 회로 패턴(112)과, 상기 제2 절연층(122)의 상면에 배치된 제2 내층 회로 패턴(113)을 전기적으로 연결할 수 있다.
제3 절연층(113) 내에는 제3 비아(V3)가 배치될 수 있다. 상기 제3 비아(V3)는 제2 절연층(122)의 상면에 배치된 제2 내층 회로 패턴(113)과 상기 제3 절연층(113)의 상면에 배치된 제2 외층 회로 패턴(114) 사이를 전기적으로 연결할 수 있다.
상기와 같은 비아(V1, V2, V3)는 각각의 절연층 내에 형성된 비아 홀 내부를 금속 물질로 충진하는 것에 의해 형성될 수 있다.
상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 비아 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 제1 내지 제3 비아(V1, V2, V3)를 형성할 수 있다. 상기 제1 내지 제3 비아(V1, V2, V3)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 회로기판의 최외측에는 보호층이 배치될 수 있다. 바람직하게, 상기 제1 절연층(121)의 하면에는 제1 보호층(130)이 배치될 수 있다. 또한, 상기 제3 절연층(123)의 상면에는 제2 보호층(140)이 배치될 수 있다.
상기 제1 보호층(130) 및 제2 보호층(140)은 SR(Solder Resist), 산화물, 및 Au 중 어느 하나 이상을 이용하여 적어도 하나 이상의 층으로 형성될 수 있다. 바람직하게, 상기 제1 보호층(130) 및 제2 보호층(140)은 솔더 레지스트일 수 있다.
상기 제1 보호층(130)은 제1 절연층(121)의 하면에 배치되어, 상기 제1 절연층(121)의 하면 및 상기 제1 외층 회로 패턴(111)의 표면을 보호할 수 있다. 예를 들어, 상기 제1 보호층(130)은 상기 제1 외층 회로 패턴(111)의 하면을 덮으며 배치될 수 있다. 상기 제1 보호층(130)은 상기 제1 외층 회로 패턴(111)의 하면의 일부를 노출하는 개구부(미도시)를 포함할 수 있다.
상기 제2 보호층(140)은 상기 제3 절연층(123)의 상면에 배치되어, 상기 제3 절연층(123)의 상면 및 상기 제2 외층 회로 패턴(114)의 상면을 보호할 수 있다. 예를 들어, 상기 제2 보호층(140)은 상기 제3 절연층(123)의 상면 위로 돌출되어 배치되는 제2 외층 회로 패턴(114)의 측면 및 상면을 덮으며 형성될 수 있다. 예를 들어, 상기 제2 보호층(140)은 상기 제2 외층 회로 패턴(114)의 상면 중 일부를 노출하는 개구부(미도시)를 포함할 수 있다.
상기와 같은 ETS 구조를 가지는 회로기판은 warpage 특성을 개선할 수 있다. 이는, 이하에서 설명되는 회로기판의 제조 방법에 의해 달성될 수 있다. 이하에서의 회로기판의 제조 방법에서의 공정상 특징 중 상기 warpage 특성을 개선할 수 있는 특징은 크게 2가지로 구분될 수 있다. 첫 번째 특징은, 절연층의 적층 시에, 각각의 절연층의 적층 온도를 서로 달리 적용하는 것이다. 이에 따라, 순차적으로 적층되는 절연층에 대해서, 추가 절연층의 적층 시에 발생하는 스트레스를 최소화할 수 있다. 두 번째 특징은, 캐리어 보드를 중심으로, 2개의 회로기판을 분리한 후에, 시드층의 애칭 공정 전에 베이킹 공정을 진행하는 것이다. 상기 베이킹 공정은 상기 캐리어 보드의 분리 후에 발생하는 회로기판의 수축 발생 정도를 감소하는 효과를 가져온다.
이하에서는 실시 예에 따른 회로기판의 제조 공정에 대해 구체적으로 설명하기로 한다.
도 2 내지 도 11은 실시 예에 따른 회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
우선, 실시 예에서는 캐리어 보드를 이용하여 상기 캐리어 보드의 양측에서 각각 복수의 기판을 동시에 제조하는 방식으로 진행될 수 있다. 즉, 실시 예는 ETS 공법을 적용하여 캐리어 보드를 중심으로, 이의 양측에서 각각 기판 제조 공정을 진행하도록 하여, 복수의 기판을 동시에 제조할 수 있도록 한다.
도 2를 참조하면, 실시 예에서는 캐리어 보드(210)를 준비한다.
상기 캐리어 보드(210)는 절연 부재(211) 및 상기 절연 부재(211)의 양면에 각각 금속층(212)이 배치된 구조를 가질 수 있다.
상기 캐리어 보드(210)가 분비되면, 상기 캐리어 보드(210)의 금속층(212) 상에 도금층(101)을 형성하는 공정을 진행할 수 있다. 상기 도금층(101)은 실시 예에 따른 제1 외층 회로 패턴(111)을 형성하기 위한 시드층일 수 있다. 상기 도금층(101)은 무전해 도금에 의한 화학동도금층일 수 있으나, 이에 한정되지는 않는다.
다음으로, 도 3을 참조하면, 실시 예에서는 상기 도금층(101) 상에 제1 외층 회로 패턴(111)을 형성하는 공정을 진행할 수 있다.
상기 제1 외층 회로 패턴(111)은 다음과 같은 공정에 의해 형성될 수 있다.
실시 예에서는 상기 도금층(101)이 형성되면, 상기 도금층(101) 상에 상기 제1 외층 회로 패턴(111)의 형성을 위한 마스크(미도시)를 형성하는 공정을 진행할 수 있다. 그리고, 상기 마스크의 노광 및 현상 공정을 진행하여, 상기 도금층(101)의 표면 중 상기 제1 외층 회로 패턴(111)이 형성될 영역을 노출하는 개구부(미도시)를 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 마스크에 개구부가 형성되면, 상기 도금층(101)을 시드층으로 전해 도금을 진행하여, 상기 마스크의 개구부를 채우는 제1 외층 회로 패턴(111)을 형성할 수 있다.
다음으로, 도 4를 참조하면, 상기 도금층(101) 상에 제1 외층 회로 패턴(111)을 덮는 제1 절연층(121)을 형성한다.
상기 제1 절연층(121)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(121)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(121)은, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 제1 절연층(121)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층(121)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 제1 절연층(121)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 제1 절연층(121)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 제1 절연층(121)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 제1 절연층(121)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 제1 절연층(121)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 제1 절연층(121)은 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다.
한편, 상기 제1 절연층(121)이 적층되면, 경화 공정을 진행하여 상기 적층된 제1 절연층(121)을 경화할 수 있다. 이때, 상기 제1 절연층(121)은 제1 경화 온도 내에서 진행될 수 있다. 예를 들어, 상기 제1 경화 온도는 200℃ 이상일 수 있다. 바람직하게, 상기 제1 경화 온도는 200℃ 내지 250℃ 사이의 범위를 가질 수 있다.
상기 제1 경화 온도는 추후 진행되는 추가 절연층의 적층 공정에서, 상기 추가 절연층의 경화 온도를 결정하는데 중요한 조건으로 사용될 수 있다. 즉, 상기 추가 절연층이 적층된 이후의 경화 공정은, 이전의 제1 절연층의 적층 공정 시에 진행되었던 제1 경화 온도를 기준으로 진행될 수 있다.
다음으로, 도 5를 참조하면, 실시 예에서는 상기 제1 절연층(121)에 제1 비아(V1)를 형성하는 공정을 진행할 수 있다.
상기 제1 비아(V1)는 상기 제1 절연층(121) 내에 비아 홀을 형성하고, 상기 형성한 비아 홀 내부를 금속 물질로 충진하는 것에 의해 형성될 수 있다.
상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 제1 절연층(121)을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 상기 제1 비아(V1)를 형성할 수 있다. 상기 제1 비아(V1)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
또한, 상기 제1 비아(V1)의 형성 공정 시에, 상기 제1 절연층(121)의 표면 위로 돌출되는 제1 내층 회로 패턴(112)을 형성할 수 있다.
이에 따라, 상기 제1 비아(V1)는 상기 제1 외층 회로 패턴(111)과 상기 제1 내층 회로 패턴(112)을 서로 연결할 수 있다.
다음으로, 도 6을 참조하면, 실시 예에서는 도 4 및 도 5에 대한 공정을 추가로 진행하는 적층 공정을 진행할 수 있다.
즉, 실시 예에서는 상기 제1 절연층(121) 위에 상기 제1 내층 회로 패턴(112)을 덮는 제2 절연층(122)을 적층하는 공정을 진행할 수 있다. 그리고, 상기 제2 절연층(122)이 적층된 이후, 경화 공정을 진행하여 상기 적층된 제2 절연층(122)을 경화할 수 있다. 상기 제2 절연층(122)은 제2 경화 온도 내에서 진행될 수 있다. 상기 제2 경화 온도는 상기 제1 절연층(121)에 대해 진행된 제1 경화 온도와 다를 수 있다. 예를 들어, 상기 제2 경화 온도는 상기 제1 경화 온도보다 클 수 있다. 다시 말해서, 제2 절연층(122)의 경화도는 상기 제1 절연층(121)의 경화도보다 클 수 있다. 예를 들어, 상기 제2 절연층(122)의 경화 공정은 상기 제1 절연층(121)에 대해 진행된 경화 온도보다 높은 경화 온도에서 진행될 수 있다. 상기 제2 경화 온도는 205℃ 이상일 수 있다. 바람직하게, 상기 제2 경화 온도는 205℃ 내지 270℃ 사이의 범위를 가질 수 있다. 즉, 상기 제2 경화 온도는 205℃ 내지 270℃의 범위 내에서, 상기 제1 경화 온도보다는 높게 설정될 수 있다. 이에 따라, 실시 예에서는 상기 제2 절연층(122)의 경화 공정에서, 상기 제1 절연층(121)의 스트레스를 최소화할 수 있으며, 이에 따른 warpage 특성을 개선할 수 있다.
또한, 실시 예는 상기 제2 절연층(122)이 적층되면, 상기 제2 절연층(122) 내에 제2 비아(V2)를 형성하는 공정을 진행할 수 있다.
또한, 실시 예는 상기 제2 비아(V2)가 형성되면, 상기 제2 절연층(122)의 상면에 제2 내층 회로 패턴(113)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 7을 참조하면, 도 4 및 도 5에 대한 공정을 추가로 진행하는 적층 공정을 진행할 수 있다.
즉, 실시 예에서는 상기 제2 절연층(122) 위에 상기 제2 내층 회로 패턴(113)을 덮는 제3 절연층(123)을 적층하는 공정을 진행할 수 있다. 그리고, 상기 제3 절연층(123)이 적층된 이후, 경화 공정을 진행하여 상기 적층된 제3 절연층(123)을 경화할 수 있다. 상기 제3 절연층(123)은 제3 경화 온도 내에서 진행될 수 있다. 상기 제3 경화 온도는 상기 제1 절연층(121)에 대해 진행된 제1 경화 온도 및 상기 제2 절연층(122)에 대해 진행된 제2 경화 온도와 다를 수 있다. 예를 들어, 상기 제3 경화 온도는 상기 제1 경화 온도 및 상기 제2 경화 온도의 각각보다 클 수 있다. 다시 말해서, 상기 제3 절연층(123)의 경화도는 상기 제2 절연층(122)의 경화도 및 상기 제1 절연층(121)의 경화도보다 클 수 있다. 예를 들어, 상기 제3 절연층(123)의 경화 공정은 제1 절연층(121)의 경화 공정은 상기 제2 절연층(122)의 각각에 대한 경화 온도보다 높은 경화 온도에서 진행될 수 있다. 상기 제3 경화 온도는 220℃ 이상일 수 있다. 바람직하게, 상기 제3 경화 온도는 220℃ 내지 300℃ 사이의 범위를 가질 수 있다. 즉, 상기 제3 경화 온도는 220℃ 내지 300℃의 범위 내에서, 상기 제1 및 제2 경화 온도의 각각보다 높게 설정될 수 있다. 이에 따라, 실시 예에서는 상기 제3 절연층(123)의 경화 공정에서, 상기 제1 절연층(121) 및 상기 제2 절연층(122)의 스트레스를 최소화할 수 있으며, 이에 따른 warpage 특성을 개선할 수 있다.
또한, 실시 예는 상기 제3 절연층(123)이 적층되면, 상기 제3 절연층(123) 내에 제3 비아(V3)를 형성하는 공정을 진행할 수 있다.
또한, 실시 예는 상기 제3 비아(V3)가 형성되면, 상기 제3 절연층(123)의 상면에 제2 외층 회로 패턴(114)을 형성하는 공정을 진행할 수 있다.
상기와 같이, 실시 예에서는 ETS 공정을 통해, 캐리어 보드(210)를 중심으로, 복수의 절연층을 순차적으로 적층하는 공정을 진행하여 회로기판을 제조한다. 이때, 실시 예에서는 상기 복수의 절연층의 적층 공정에서, 각각의 절연층에 대한 경화 온도를 서로 다르게 적용한다. 예를 들어, 실시 예에서는 적층 순서대로 경화 온도를 단계적으로 증가시킬 수 있다. 예를 들어, 실시 예에서는 복수의 절연층 중 가장 먼저 적층되는 절연층의 경화 온도를 다른 절연층 대비 가장 낮게 적용한다. 또한, 실시 예에서는 복수의 절연층 중 가장 늦게 적층되는 절연층의 경화 온도를 다른 절연층 대비 가장 높게 적용한다. 이에 따라 실시 예에서는 다층 기판에서, 각각의 절연층의 적층 경화도의 밸런스 최적화를 통한 warpage 특성을 개선할 수 있다.
또한, 실시 예에서는 상기와 같이 캐리어 보드(210)를 중심으로, 이의 양측에서 각각 회로 기판의 제조 공정이 진행된다. 이때, 캐리어 보드(210)를 중심으로 서로 대칭되는 절연층의 경화 온도는 서로 동일할 수 있다. 예를 들어, 실시 예에서는 캐리어 보드(210)의 상부에 적층되는 제1 절연층의 경화 온도와, 캐리어 보드(210)의 하부에 적층되는 제1 절연층(121)의 경화 온도는 서로 동일할 수 있다. 예를 들어, 실시 예에서는 캐리어 보드(210)의 상부에 적층되는 제2 절연층의 경화 온도와, 캐리어 보드(210)의 하부에 적층되는 제2 절연층의 경화 온도는 서로 동일할 수 있다. 예를 들어, 실시 예에서는 캐리어 보드(210)의 상부에 적층되는 제3 절연층의 경화 온도와, 캐리어 보드(210)의 하부에 적층되는 제3 절연층의 경화 온도는 서로 동일할 수 있다.
다음으로, 도 8을 참조하면, 실시 예에서는 상기와 같이 캐리어 보드(210)를 중심으로, 이의 양측에서 각각 절연층의 적층 공정 및 회로 패턴의 형성 공정이 완료되면, 상기 캐리어 보드(210)를 제거하는 공정을 진행할 수 있다.
구체적으로, 실시 예에서는 상기 캐리어 보드(210)를 중심으로, 이의 양측에 각각 배치된 2개의 회로 기판을 상호 분리하는 공정을 진행할 수 있다.
다음으로, 도 9를 참조하면, 상기 캐리어 보드(210)가 제거됨에 따라, 회로 기판의 분리가 완료되면, 베이킹 공정을 진행할 수 있다. 상기 베이킹 공정은 상기 회로 기판을 구성하는 각각의 절연층의 경화 온도보다 낮은 온도에서 진행될 수 있다. 즉, 상기 베이킹 공정이 상기 절연층의 경화 온도에 대응하는 온도로 진행되는 경우, 상기 회로 기판에 포함된 복수의 절연층에 추가적인 스트레스가 작용할 수 있다. 이에 따라, 실시 예에서는 상기 회로 기판에 포함된 복수의 절연층에 적용된 경화 온도보다 낮은 온도로 상기 분리된 회로 기판을 베이킹하는 공정을 진행할 수 있다. 예를 들어, 상기 베이킹 공정의 온도는 150℃ 이상일 수 있다. 예를 들어, 상기 베이킹 공정의 온도는 200℃미만일 수 있다. 즉, 상기 베이킹 공정의 온도는 150℃ 내지 200℃ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 베이킹 공정의 온도는 160℃ 내지 190℃ 사이의 범위를 만족할 수 있다.
상기와 같이 베이킹 공정이 진행되면, 상기 분리된 회로 기판에 대해 추가적으로 진행되는 리플로우 공정에서의 수축 발생을 최소화할 수 있다. 즉, 상기 회로 기판은 패키지 기판으로 이용될 수 있고, 이에 따라 어셈블리 공정에서, 외층 회로 패턴 상에 솔더(미도시)를 배치한 후 이를 리플로우하는 공정을 진행하게 된다. 이때, 상기 리플로우 공정에서 상기 회로 기판의 수축이 발생할 수 있고, 이에 따른 회로 기판의 warpage 특성이 저하되는 문제점이 있다. 이에 반하여, 실시 예에서는 상기 분리된 회로 기판에 대해 베이킹 공정을 진행한다. 그리고, 상기 베이킹 공정에 의해 상기 리플로우 공정에서 발생하는 회로 기판의 수축 정도를 최소화할 수 있으며, 이에 따른 회로 기판의 신뢰성 문제를 해결할 수 있다.
다음으로, 도 10을 참조하면, 실시 예에서는 제1 절연층(121)의 하면에 배치된 도금층(101)을 제거하는 공정을 진행할 수 있다. 상기 도금층(101)은 플래시 애칭 공정에 통해 제거될 수 있다. 상기 도금층(101)이 제거되면, 상기 제1 절연층(121)의 하면에 매립된 제1 외층 회로 패턴(111)의 하면이 노출될 수 있다.
다음으로, 도 11을 참조하면, 실시 예에서는 제1 절연층(121)의 하면에 제1 보호층(130)을 형성하고, 상기 제3 절연층(123)의 상면에 제2 보호층(140)을 형성하는 공정을 진행할 수 있다. 상기 제1 보호층(130) 및 제2 보호층(140) 각각은 적어도 하나의 개구부(미도시)를 포함할 수 있다.
도 12는 실시 예 및 비교 예에서의 어셈블리 공정에서의 수축 특성을 나타낸 도면이다.
도 12를 참조하면, 실시 예에서는 상기 베이킹 공정이 진행됨에 따라 상기 회로 기판의 어셈블리 공정에서 발생하는 수축 문제를 개선할 수 있다.
도 12의 (a)는 비교 예에 따른 회로 기판의 수축 특성을 나타낸 도면이고, 도 12의 (b)는 실시 예에 따른 회로 기판의 수축 특성을 나타낸 도면이다.
그리고, 도 12의 (a) 및 (b)를 비교하면, 실시 예에 따른 베이킹 공정이 진행됨에 따라, 패키지 어셈블리 공정에서, 수축 특성이 (+)㎛에서 0㎛ 방향으로 낮아지는 것을 확인할 수 있었고, 0㎛에서 (-)㎛ 방향으로 낮아지는 것을 확인할 수 있었다. 이에 따라 실시 예에서는 회로 기판의 어셈블리 공정에서 발생하는 상온에서의 수축 편차를 개선할 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (13)

  1. 캐리어 보드를 준비하고,
    상기 캐리어 보드의 적어도 일측에서, 복수의 절연층을 순차적으로 적층하여 다층의 회로 기판을 제조하는 것을 포함하고,
    상기 복수의 절연층의 각각의 경화 온도는 서로 다른,
    회로 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 복수의 절연층의 각각의 경화 온도는 상기 캐리어 보드에서 멀어질수록 높아지는,
    회로 기판의 제조 방법.
  3. 제1항에 있어서,
    상기 다층의 회로 기판을 제조하는 것은,
    상기 캐리어 보드에 도금층을 형성하고,
    상기 도금층 위에 제1 회로 패턴을 형성하고,
    상기 도금층 위에 상기 제1 회로 패턴을 덮는 제1 절연층을 형성하고,
    상기 제1 절연층을 제1 경화 온도에서 경화하고,
    상기 제1 절연층 위에 제2 회로 패턴을 형성하고,
    상기 제1 절연층 위에 상기 제2 회로 패턴을 덮는 제2 절연층을 형성하고,
    상기 제2 절연층을 상기 제1 경화 온도와 다른 제2 경화 온도로 경화하고,
    상기 제2 절연층 위에 제3 회로 패턴을 형성하는 것을 포함하는,
    회로 기판의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 경화 온도는 상기 제2 경화 온도보다 낮은,
    회로 기판의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 경화 온도는 200℃ 내지 250℃ 사이의 범위를 가지고,
    상기 제2 경화 온도는 205℃ 내지 270℃ 사이의 범위를 가지는,
    회로 기판의 제조 방법.
  6. 제4항에 있어서,
    상기 다층의 회로 기판을 제조하는 것은,
    상기 제2 절연층 위에 제3 회로 패턴을 덮는 제3 절연층을 적층하고,
    상기 제3 절연층을 상기 제1 및 제2 경화 온도와 다른 제3 경화 온도로 경화하고,
    상기 제3 절연층 위에 제4 회로 패턴을 형성하는 것을 포함하는,
    회로 기판의 제조 방법.
  7. 제6항에 있어서,
    상기 제3 경화 온도는 상기 제1 및 제2 경화 온도보다 높은,
    회로 기판의 제조 방법.
  8. 제7항에 있어서,
    상기 제3 경화 온도는 220℃ 내지 300℃ 사이의 범위를 가지는,
    회로 기판의 제조 방법.
  9. 제3항에 있어서,
    상기 다층의 회로 기판을 제조하는 것은,
    상기 캐리어 보드의 상부 및 하부에서 각각 진행되고,
    상기 캐리어 보드를 중심으로, 서로 대칭되는 위치에 배치된 절연층의 경화 온도는 서로 동일한,
    회로 기판의 제조 방법.
  10. 제3항에 있어서,
    상기 캐리어 보드를 제거하여, 상기 제조된 다층의 회로 기판을 분리하고,
    상기 분리된 회로 기판을 베이킹하는 것을 포함하는,
    회로 기판의 제조 방법.
  11. 제10항에 있어서,
    상기 베이킹하는 것은, 상기 제1 경화 온도 및 상기 제2 경화 온도보다 낮은 베이킹 온도에서 상기 회로 기판을 베이킹하는 것을 포함하는,
    회로 기판의 제조 방법.
  12. 제11항에 있어서,
    상기 베이킹 온도는 150℃ 내지 200℃ 사이의 범위를 만족하는,
    회로 기판의 제조 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 기재된 제조 방법에 의해 제조된 회로 기판.
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