JP2023530107A - 回路基板 - Google Patents

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Abstract

実施例に係る回路基板は、第１～第３領域を含む絶縁層と、前記絶縁層の前記第１～第３領域の上面の上に配置された外層回路パターンと、前記絶縁層の前記第１領域に配置された第１パート、前記第２領域に配置された第２パート、及び前記第３領域に配置された第３パートを含むソルダーレジストと、を含み、前記外層回路パターンは、前記絶縁層の第１領域の上面の上に配置された第１トレースと、前記絶縁層の第３領域の上面の上に配置された第２トレースと、を含み、前記第１トレースの高さは、前記第２トレースの高さとは異なり、前記ソルダーレジストの前記第１パートの上面は、前記第１トレースの上面よりも低く位置する。

Description

実施例は、回路基板に関し、特にソルダーレジストを用いて最外層の回路パターンを支持できる回路基板に関する。
電子部品の小型化、軽量化、集積化の加速に伴い回路の線幅が微細化している。特に、半導体チップのデザインのルールがナノメートルスケールに集積化することに伴い、半導体チップを実装するパッケージ基板または回路基板の回路線幅が数マイクロメートル以下に微細化している。
回路基板の回路集積度を高めるために、即ち、回路線幅を微細化するために多様な工法が提案されている。銅メッキの後パターンを形成するためにエッチングする段階における回路線幅の損失を防止するための目的で、ＳＡＰ（ｓｅｍｉ－ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）工法とＭＳＡＰ（ｍｏｄｉｆｉｅｄ ｓｅｍｉ－ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）などが提案された。
以後、より微細な回路パターンを具現するために、銅箔を絶縁層内に埋め込むＥＴＳ（Ｅｍｂｅｄｄｅｄ Ｔｒａｃｅ Ｓｕｂｓｔｒａｔｅ、以下「ＥＴＳ」という）工法が当業界で用いられている。ＥＴＳ工法は、銅箔回路を絶縁層の表面に形成する代わりに、絶縁層内に埋め込む形式で製造するので、エッチングによる回路損失がなく、回路ピッチを微細化するのに有利である。
一方、最近無線データトラフィック需要を満たすために、改善された５Ｇ（５ｔｈｇｅｎｅｒａｔｉｏｎ）通信システムまたはｐｒｅ－５Ｇ通信システムを開発するための努力がなされている。ここで、５Ｇ通信システムは、高いデータ伝送率を達成するために超高周波（ｍｍＷａｖｅ）帯域（ｓｕｂ６ギガ（６ＧＨｚ）、２８ギガ（２８ＧＨｚ）、３８ギガ（３８ＧＨｚ）またはそれ以上の周波数)を使用する。
そして、超高周波帯域における電波の経路損失の緩和及び電波の伝達距離を増加させるために、５Ｇ通信システムでは、ビームフォーミング（ｂｅａｍｆｏｒｍｉｎｇ）、巨大配列多重入出力（ｍａｓｓｉｖｅ ＭＩＭＯ）、アレイアンテナ（ａｒｒａｙ ａｎｔｅｎｎａ）などの集尺化技術が開発されている。このような周波数帯域で波長の数百個の活性アンテナで構成できる点を考慮すれば、アンテナシステムが相対的に大きくなる。
このようなアンテナ及びＡＰモジュールは、回路基板にパターンニングまたは実装されるので、回路基板の低損失が非常に重要である。これは、活性アンテナシステムを構成する複数の基板、すなわちアンテナ基板、アンテナ給電基板、送受信機（ｔｒａｎｓｃｅｉｖｅｒ）基板、そして基底帯域（ｂａｓｅｂａｎｄ）基板が単一の小型装置（ｏｎｅ ｃｏｍｐａｃｔ ｕｎｉｔ）に集積されなければならないということを意味する。
そして、上記のような５Ｇ通信システムに適用される回路基板は、軽薄短小化トレンドで製造され、これにより前記回路パターンはますます微細化されている。
しかし、従来の微細回路パターンを含む回路基板は、最外郭に配置された回路パターンが絶縁層上部に突出する構造を有し、これにより前記最外郭の回路パターンが容易に崩れるという問題点を有する。
実施例では、新しい構造の回路基板及びその製造方法を提供しようとする。
また、実施例では、最外郭に配置された回路パターンを支持するソルダーレジストを含む構造を提供できる回路基板及びその製造方法を提供しようとする。
また、実施例では、ソルダーレジストのオープン領域に配置された回路パターンの表面に残存するレジンを除去して、前記回路パターンの信頼性を向上させることができる回路基板及びその製造方法を提供しようとする。
提案される実施例において、解決しようとする技術的課題は、以上で言及した技術的課題に制限されず、言及していないまた別の技術的課題は、下記の記載から提案される実施例が属する技術分野における通常の知識を有した者にとって明確に理解されるであろう。
実施例に係る回路基板は、第１～第３領域を含む絶縁層と、前記絶縁層の前記第１～第３領域の上面の上に配置された外層回路パターンと、前記絶縁層の前記第１領域に配置された第１パート、前記第２領域に配置された第２パート、及び前記第３領域に配置された第３パートを含むソルダーレジストと、を含み、前記外層回路パターンは、前記絶縁層の第１領域の上面の上に配置された第１トレースと、前記絶縁層の第３領域の上面の上に配置された第２トレースと、を含み、前記第１トレースの高さは、前記第２トレースの高さとは異なり、前記ソルダーレジストの前記第１パートの上面は、前記第１トレースの上面よりも低く位置する。
また、前記第１トレースは、第１高さを有し、前記第２トレースは、前記第１高さよりも大きい第２高さを有し、前記ソルダーレジストの前記第３パートの上面は、前記第２トレースの上面よりも高く位置する。
また、前記第１トレースの第１高さは、前記第２トレースの第２高さの９０％～９５％の範囲を満たす。
また、前記ソルダーレジストの第１パートは、前記第１高さよりも小さい第３高さを有し、前記ソルダーレジストの第１パートの第３高さは、前記第１トレースの第１高さの７０％～８５％の範囲を満たす。
また、前記外層回路パターンは、前記絶縁層の第１領域の上面の上に配置された第１パッドを含み、前記第１パッドは、前記第１トレースに対応する高さを有する。
また、前記ソルダーレジストの第１パートの第３高さは、前記第１パッドの高さの７０％～８５％の範囲を満たす。
また、前記外層回路パターンは、前記絶縁層の第２領域の上面の上に配置された第２パッドを含み、前記ソルダーレジストの第２パートは、前記第２パッドの上面の一部を露出する開口領域を有する。
また、前記第２パッドの上面は、前記ソルダーレジストの第２パートによって覆われる第１部分と前記ソルダーレジストの第２パートの開口領域を介して露出する第２部分とを含み、前記２パッドの前記第１部分は、前記第２パッドの前記第２部分よりも高く位置する。
また、前記第２パッドの第２部分の高さは、前記第２パッドの第１部分の高さの９０％～９５％の範囲を満たす。
また、前記第２パッドの第１部分の高さは、前記第２トレースの高さに対応し、前記第２パッドの第２部分の高さは、前記第１トレースの高さに対応する。
また、前記ソルダーレジストの前記第２パート及び前記第３パートの表面粗さは、前記ソルダーレジストの前記第１パートの表面粗さよりも小さい。
また、前記絶縁層は、複数の絶縁層を含み、前記外層回路パターンは、前記複数の絶縁層のうち最上側絶縁層の上面の上に突出して配置され、前記最上側絶縁層と前記外層回路パターン及び前記ソルダーレジストとの間に配置されたプライマー層を含む。
一方、実施例に係る回路基板の製造方法は、内層基板を製造し、前記内層基板の上面にプライマー層が配置された最上側絶縁層を形成し、前記最上側絶縁層の前記プライマー層の上に外層回路パターンを形成し、前記プライマー層の上に前記外層回路パターンを覆って、第１領域、第２領域、及び第３領域に区分されるソルダーレジスト層を形成し、前記ソルダーレジスト層を部分的に露光及び現像して、前記第１領域に形成された第１パートと、前記第２領域に形成された第２パートと、前記第３領域に形成された第３パートと、を含むソルダーレジストを形成し、前記ソルダーレジストの前記第１パート及び前記第２パートを介して露出した外層回路パターンをエッチングすることを含み、前記外層回路パターンは、前記第１領域に配置された第１トレース及び前記第３領域に配置された第２トレースを含み、前記エッチング前の前記第１トレースは、前記第２トレースの第２高さと同一であり、前記エッチング後の前記第１トレースの第２高さよりも小さい第１高さを有し、前記エッチング後の前記第１トレースの第１高さは、前記第２トレースの第２高さの９０％～９５％の範囲を満たす。
また、前記ソルダーレジストの前記第１パートの上面は、前記第１トレースの上面よりも低く位置し、前記ソルダーレジストの前記第３パートの上面は、前記第２トレースの上面よりも高く位置する。
また、前記ソルダーレジストの第１パートは、前記第１高さよりも小さい第３高さを有し、前記ソルダーレジストの第１パートの第３高さは、前記第１トレースの第１高さの７０％～８５％の範囲を満たす。
また、前記外層回路パターンは、前記第１領域に配置された第１パッドを含み、前記エッチングの時に、前記第１パッドは、前記第１トレースと共にエッチングされる。
また、前記外層回路パターンは、前記第２領域に配置された第２パッドを含み、前記ソルダーレジストの第２パートは、前記第２パッドの上面の一部を露出する開口領域を有し、前記第２パッドの上面は、前記ソルダーレジストの第２パートによって覆われる第１部分と、前記ソルダーレジストの第２パートの開口領域を介して露出する第２部分と、を含み、前記エッチングの時に、前記第２パッドの前記第２部分のエッチングが行われる。
また、前記第２パッドの第２パートの高さは、前記第２パッドの第１部分の高さの９０％～９５％の範囲を満たす。
また、前記ソルダーレジストの前記第２パート及び前記第３パートの表面粗さは、前記ソルダーレジストの前記第１パートの表面粗さよりも小さい。
本実施例における回路基板は、８層以上の絶縁層を有することができる。そして、前記回路基板は、前記絶縁層のうち最上部に位置した外側絶縁層の上に配置されて、前記外側絶縁層の表面の上に突出する外層回路パターンを含む。このとき、前記外層回路パターンは、前記ソルダーレジストが配置されないオープン領域である第１及び第２領域に配置される第１外層回路パターンと、前記ソルダーレジストが配置される第３領域に位置した第２外層回路パターンと、を含む。このとき、前記第２外層回路パターンは、前記ソルダーレジストによって支持及び保護できるが、前記第１外層回路パターンは、これを支持できる支持層がないため、多様な要因によって容易に崩れるという問題点を有する。
これにより、実施例では、前記第１及び第２領域における前記ソルダーレジストを全て除去せずに残存させるようにして、前記ソルダーレジストによって前記第１外層回路パターンの支持及び保護が行われるようにする。これによれば、実施例では、外層回路パターンの微細化により、前記第１及び第２領域における第１外層回路パターンの崩れや擦れなどの問題を解決することができる。これにより、実施例では、製品の信頼性を向上させることができる。特に、実施例では、前記第１領域において、第１外層回路パターンを構成するトレースの崩れや擦れなどの問題を解決することができる。したがって、実施例は、回路基板の製品信頼性を向上させることができる。
また、実施例では、第１及び第２領域に配置された第２外層回路パターンの表面に対してエッチング工程を行う。前記エッチング工程は、前記第１及び第２領域に配置された第２外層回路パターンの表面に残存するレジンを除去するための工程であり得る。これにより、実施例では、前記エッチング工程を通じて前記第２外層回路パターンの表面に残存するレジンを完全に除去することができる。これにより、実施例では、前記第２外層回路パターンの電気的信頼性を向上させて、回路基板の製品信頼性を向上させることができる。
また、実施例では、絶縁層の全体表面またはプライマー層の全体表面がソルダーレジストによって覆われる構造を有する。これにより、実施例では、前記絶縁層の表面の一部またはプライマー層の表面の一部が露出することによって発生する信頼性問題を解決することができる。詳細には、前記絶縁層の表面の一部またはプライマー層の表面の一部が露出するということは、外層回路パターンとソルダーレジストとの間に一定の空間が存在することを意味する。そして、前記一定の空間が存在する場合、前記空間内に接着部材などの残留溶液が残ってしまい、これによるボイドが発生して信頼性問題が発生する。これに対し、実施例では、前記空間をソルダーレジストで充填することができ、これによる信頼性問題を解決することができる。
また、実施例では、前記ソルダーレジストを除去することにおいて、サンドブラストやプラズマ方式ではなく露光及び現像方式を用いて除去する。このとき、サンドブラストやプラズマ方式を用いてソルダーレジストを除去する場合、外層回路パターンの変形が発生することがある。例えば、前記外層回路パターンの断面は、三角形状などに変形が発生することがある。そして、前記外層回路パターンの断面が三角形を有する場合、前記外層回路パターン上に接着部材を安定して配置することができず、これによる信頼性問題が発生することがある。これに対し、実施例では、外層回路パターンの変形なしにソルダーレジストを除去することができ、これによる信頼性を向上させることができる。
また、実施例における回路基板は、５Ｇ通信システムに適用可能であり、これにより高周波の伝送損失を最小限に抑えて、信頼性をさらに向上させることができる。具体的には、実施例における回路基板は、高周波で使用可能であり、伝搬損失を減らすことができる。
比較例に係るＳＡＰ工法で製造された回路基板を示す図である。 比較例に係るＳＡＰ工法で製造された回路基板を示す図である。 比較例において、ＥＴＳ工法で製造された回路基板を示す図である。 実施例に係る回路基板を示す図である。 実施例に係る保護層を含む回路基板の平面図である。 図３のＢ領域におけるトレースを拡大した図である。 図３のＢ領域におけるＲ１とＲ２を示す図である。 エッチングの程度による残留レジンの程度を示す図である。 エッチングの程度による残留レジンの程度を示す図である。 実施例に係る第２外層回路パターンのエッチング状態による形状を示す図である。 図２に示す回路基板の製造方法を工程順に示す図である。 図２に示す回路基板の製造方法を工程順に示す図である。 図２に示す回路基板の製造方法を工程順に示す図である。 図２に示す回路基板の製造方法を工程順に示す図である。 図２に示す回路基板の製造方法を工程順に示す図である。 図２に示す回路基板の製造方法を工程順に示す図である。 図２に示す回路基板の製造方法を工程順に示す図である。 図２に示す回路基板の製造方法を工程順に示す図である。
以下、添付された図面を参照して、本明細書に開示された実施例を詳しく説明するが、図面符号に関係なく同一または類似する構成要素は、同じ参照番号を付し、それに対する重複説明は省略することにする。以下の説明で使用される構成要素に対する接尾辞「モジュール」及び「部」は、明細書の作成を容易にするために付与また混用されるものとして、それ自体で相互区別される意味または役割を有するものではない。また、本明細書に開示された実施例の説明において、係る公知技術に対する具体的な説明が本明細書に開示された実施例の理解を妨害すると判断される場合には、その詳細な説明は省略する。また、添付された図面は、本明細書に開示された実施例を容易に理解できるようにするためのものであり、添付された図面によって本明細書に開示された技術的思想が制限されるものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むものと理解されるべきである。
第１、第２などの序数を含む用語が多様な構成要素を説明するために使用されることができるが、前記構成要素は、前記用語によって限定されるものではない。前記用語は、一つの構成要素を他の構成要素から区別する目的でのみ使用される。
ある構成要素が他の構成要素に「連結」または「接続」されていると言及された場合には、その他の構成要素に直接的に「連結」または「接続」されていてもよく、間に他の構成要素が存在してもよいと理解されるべきである。反面、ある構成要素が他の構成要素に「直接連結」または「直接接続」されいると言及された場合には、間に他の構成要素が存在しないと理解されるべきである。
単数の表現は、文脈上明白に違うように意味しない限り、複数の表現を含む。
本出願で、「含む」または「有する」等の用語は、明細書に記載された特徴、数字、ステップ、動作、構成要素、部品またはこれらを組合せたものが存在することを指定しようとするものであり、一つまたはそれ以上の他の特徴や数字、ステップ、動作、構成要素、部品またはこれらを組合せたもの存在または付加可能性を予め排除するものではないと理解されるべきである。
以下、添付した図面を参照して、本発明の実施例を詳しく説明すると、次の通りである。
本実例の説明に先立ち、本実施例と比較される比較例について説明する。
図１は、比較例に係る回路基板を示す図である。
図１を参照すると、(ａ)のように、比較例に係る回路基板は、一般的なＳＡＰ工法で製造された回路パターンを含む。
具体的には、回路基板は、絶縁層１０、回路パターン２０、及び保護層３０を含む。
回路パターン２０は、絶縁層１０の上面及び下面にそれぞれ配置される。
このとき、絶縁層１０の表面に配置された回路パターン２０のうち少なくとも一つは、微細回路パターンを含む。
図１では、絶縁層１０の上面に配置された回路パターン２０は、微細回路パターンを含む。微細回路パターンは、信号伝達配線ラインであるトレース２１と、チップ実装などのためのパッド２２と、を含む。
このとき、実施例では、微細回路パターンの保護目的としてソルダーレジストを用いた支持層を形成するため、前記比較例で微細回路パターンが形成された領域における構造について説明する。
また、絶縁層１０の表面には、回路パターン２０を保護する保護層３０が配置される。
このとき、絶縁層１０の上部領域は、保護層３０が配置される第１領域と、保護層３０が配置されないオープン領域である第２領域と、を含む。
これにより、前記絶縁層１０の上面に配置された回路パターン２０の一部は、前記保護層３０によって覆われ、残りの一部は、前記保護層３０によって覆われずに外部に露出する。
このとき、前記保護層３０のオープン領域である第２領域には、前述したように微細回路パターンに対応するトレース２１及びパッド２２が配置される。
例えば、前記トレース２１及びパッド２２のうち少なくとも一つは、幅／間隔が１５μｍ／１５μｍ以下に形成される。
このとき、前記保護層３０のオープン領域に形成された回路パターンが、微細回路パターンではなく１５μｍを超える幅を有するパターンである場合、外部衝撃に強いことがある。
しかし、図１の（ｂ）のように、回路パターンが徐々に微細化されながら、前記最外層の微細回路パターンであるトレース２１の幅及び間隔がますます小さくなっており、これにより保護層のオープン領域である第２領域に絶縁層１０の上面の上に突出した微細回路パターンが配置される場合、外部衝撃によって前記微細回路パターンが簡単に崩れるという問題が発生する。
即ち、図１の（ｂ）のＢのように、最外層の微細回路パターンに対応するトレース２１は、極めて微細なパターン形態を有しており、これにより外部の小さな衝撃にも 簡単に崩れるか、擦れるという問題が発生する。
一方、最近では、ＥＴＳ工法を用いて絶縁層内に埋め込まれた構造を有しつつ、保護層のオープン領域に配置される微細回路パターンを形成している。
図２は、比較例において、ＥＴＳ工法で製造された回路基板を示す図である。
図２を参照すると、具体的には、回路基板は、絶縁層１０Ａ、回路パターン２０Ａ、及び保護層３０Ａを含む。
回路パターン２０Ａは、絶縁層１０Ａの上面及び下面にそれぞれ配置される。
このとき、絶縁層１０Ａの表面に配置された回路パターン２０Ａのうち少なくとも一つは、微細回路パターンを含む。
ここで、ＥＴＳ工法で回路パターンを形成する場合、最初に形成された回路パターンは、絶縁層１０Ａ内に埋め込まれた構造を有している。これにより前記最初に形成される回路パターンを微細回路パターンに形成する場合、比較例においても、微細回路パターンが絶縁層１０Ａ内に埋め込まれた構造を有することができる。
即ち、ＥＴＳ工法で製造された回路基板は、絶縁層１０Ａの表面内に埋め込まれた構造を有する微細回路パターンを含む。即ち、微細回路パターンは、信号伝達配線ラインであるトレース２１Ａと、チップ実装などのためのパッド２２Ａと、を含む。
そして、上記のようにＥＴＳ工法で製造された回路基板の場合、微細回路パターンが絶縁層内に埋め込まれた構造を有するため、外部衝撃から前記微細回路パターンが保護され得る。
このとき、図２のような２層構造（回路パターンの層数基準）の基板については、ＥＴＳ工法で回路基板を製作するには大きな問題はない。しかし、ＥＴＳ工法で８層以上、特に１０層以上を有する回路基板を製作する場合、これを製作するためのリードタイムが少なくとも２ヶ月以上かかり、これによる生産性が低くなるという問題がある。
また、ＥＴＳ工法で埋め込まれた構造の微細回路パターンを製造するためには、多層の回路基板の製造工程中に微細回路パターンを最初に形成しなければならない。そして、最近、高集積／高仕様などのＡＰモジュールなどに適用するためには、８層～１０層の回路基板が必要である。このとき、前記ＥＴＳ工程中に、微細回路パターンを最初に形成し、その後の多層積層工程を行う過程で、前記熱的ストレスなどの理由で前記微細回路パターンにダメージが加わり、これにより前記微細回路パターンを正常に具現しにくいという問題がある。
また、ＥＴＳ工法で回路基板を製作する場合、ＥＴＳコア層が別に必要となる。このとき、前記ＥＴＳ工法で回路基板を製作する場合、最終的にＥＴＳコア層を除去しなければならない追加の工程が必要となる。
また、ＥＴＳ工法で回路基板を製作する場合、一定回数以上の積層時に累積公差による歩留まりが低くなり、これによる製品コストが増加するという問題があり、ＥＴＳコア層を中心に両面にそれぞれ積層工程が行われることにより、ストレスによるパターンダメージが増加するという問題がある。
また、最近では、５Ｇ技術の発達に伴い、これを反映できる回路基板に関心が高まっている。このとき、５Ｇ技術が適用されるためには回路基板が高多層構造を有する必要があり、これによる回路パターンを微細化されなければならない。しかし、比較例では、微細パターンを形成することは可能であるが、これを安定して保護することはできないという問題点がある。
これにより、実施例は、最外側に配置される微細パターンの信頼性問題を解決することができる新しい構造の回路基板及びその制御方法を提供しようとする。
図３は、実施例に係る回路基板を示す図であり、図４は、実施例に係る保護層を含む回路基板の平面図であり、図５は、図３のＢ領域におけるトレースを拡大した図であり、図６は、図３のＢ領域におけるＲ１及びＲ２を示す図である。
図３～図６の説明に先立って、実施例に係る回路基板は、多層構造を有することができる。好ましくは、実施例に係る回路基板は、回路パターンの層数を基準に１０層以上の構造を有することができる。但し、これは一実施例に過ぎず、これに限定されない。即ち、実施例における回路基板は、１０層よりも小さい層数を有してもよく、これとは異なり、１０層よりも大きい層数を有してもよい。
但し、実施例における回路基板は、比較例のＥＴＳ工法が有する問題を解決するためのものである。このとき、前記比較例におけるＥＴＳ工法は、８層以上の回路基板を製作するのに多くの問題があり、これにより、実施例ではこれとの比較のために１０層構造を有するものとして説明する。
図３～図６を参照すると、回路基板１００は、絶縁層１１０を含む。
好ましくは、回路基板１００は、１０層の構造を具現するために、第１～第９の絶縁層１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８、１１９を含むことができる。
このとき、前記絶縁層１１０のうち、第１絶縁層１１１、第２絶縁層１１２、第３絶縁層１１３、第４絶縁層１１４、第５絶縁層１１５、第６絶縁層１１６、及び第７絶縁層１１７は、絶縁層の積層構造において内側に配置された内部絶縁層であってもよく、第８絶縁層１１８は、内層絶縁層の上部に配置される最上部絶縁層（第１最外層絶縁層）であってもよく、第９絶縁層１１９は、内層絶縁層の下部に配置される最下部絶縁層（第２最外層絶縁層）であってもよい。
第１絶縁層１１１は、絶縁層１１０の積層構造において中心に配置されるコア絶縁層であってもよい。第２絶縁層１１２、第４絶縁層１１４、第６絶縁層１１６、及び第８絶縁層１１８は、第１絶縁層１１１の上部に順に配置される上部絶縁層であってもよい。そして、第３絶縁層１１３、第５絶縁層１１５、第７絶縁層１１７、及び第９絶縁層１１９は、第１絶縁層１１１の下部に順に配置される下部絶縁層であってもよい。
絶縁層１１０は、配線を変更できる電気回路が編成されている基板であって、表面に回路パターンを形成できる絶縁材料で作られたプリント、配線板、及び絶縁基板を全て含むことができる。
例えば、絶縁層１１０のうち少なくとも一つは、リジッド（ｒｉｇｉｄ）またはフレキシブル（ｆｌｅｘｉｂｌｅ）であってもよい。例えば、前記絶縁層１１０のうち少なくとも一つは、ガラスまたはプラスチックを含むことができる。詳細には、前記絶縁層１１０のうち少なくとも一つは、ソーダライムガラス（ｓｏｄａ ｌｉｍｅ ｇｌａｓｓ）またはアルミノシリケートガラス等の化学強化／半強化ガラスを含むか、ポリイミドＰＩ（Ｐｏｌｙｉｍｉｄｅ）、ポリエチレンテレフタレートＰＥＴ（ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ）、プロピレングリコールＰＰＧ（ｐｒｏｐｙｌｅｎｅ ｇｌｙｃｏｌ）、ポリカーボネート（ＰＣ）などの強化或は延性プラスチックを含むか、サファイアを含むことができる。
また、前記絶縁層１１０のうち少なくとも一つは、光等方性フィルムを含むことができる。一例として、前記絶縁層１１０のうち少なくとも一つは、ＣＯＣ（Ｃｙｃｌｉｃ Ｏｌｅｆｉｎ Ｃｏｐｏｌｙｍｅｒ）、ＣＯＰ（Ｃｙｃｌｉｃ Ｏｌｅｆｉｎ Ｐｏｌｙｍｅｒ）、光等方性ポリカーボネートＰＣ（ｐｏｌｙｃａｒｂｏｎａｔｅ）または光等方性ポリメチルメタクリレート（ＰＭＭＡ）等を含むことができる。
また、前記絶縁層１１０のうち少なくとも一つは、部分的に曲面を有して曲がることがある。即ち、前記絶縁層１１０のうち少なくとも一つは、部分的には平面を有し、部分的には曲面を有して曲がることがある。詳細には、前記絶縁層１１０のうち少なくとも一つは、終端が曲面を有して曲がるか、ランダムな曲率を含む表面を有して曲がるか折曲がることがある。
また、前記絶縁層１１０のうち少なくとも一つは、柔軟な特性を有するフレキシブル（ｆｌｅｘｉｂｌｅ）基板であってもよい。また、前記絶縁層１１０のうち少なくとも一つは、湾曲（ｃｕｒｖｅｄ）または折り曲げ（ｂｅｎｄｅｄ）基板であってもよい。このとき、前記絶縁層１１０のうち少なくとも一つは、回路設計に基づいて回路部品を接続する電気配線を配線図形で表現し、絶縁物上に電気導体を再現することができる。また、前記絶縁層１１０のうち少なくとも一つは、電気部品を搭載し、これらを回路的に連結する配線を形成することができ、部品の電気的連結機能以外の部品を機械的に固定させることができる。
前記絶縁層１１０の表面には、回路パターンが配置され得る。
即ち、前記絶縁層１１０を構成する第１～第９絶縁層１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８、１１９のそれぞれの表面には、回路パターン１１０が配置され得る。
ここで、回路パターンは、内層回路パターン１２０及び外層回路パターン１３０、１４０を含むことができる。内層回路パターン１２０は、回路基板の積層構造において、絶縁層１１０の内部に配置された回路パターンであり、外層回路パターン１３０、１４０は、回路基板の積層構造において、絶縁層１１０の最外側に配置された回路パターンであってもよい。
内層回路パターン１２０は、第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、第４回路パターン１２４、第５回路パターン１２５、第６回路パターン１２６、及び第７回路パターン１２７を含むことができる。
第１回路パターン１２１は、第１絶縁層１１１の上面に配置され、それにより第２絶縁層１１２によって覆われることがある。第２回路パターン１２２は、第１絶縁層１１１の下面に配置されることがあり、それにより第３絶縁層１１３によって覆われることがある。第３回路パターン１２３は、第２絶縁層１１２の上面に配置されることがあり、これにより第４絶縁層１１４によって覆われることがある。第４回路パターン１２４は、第３絶縁層１１３の下面に配置されることがあり、これにより第５絶縁層１１５によって覆われることがある。第５回路パターン１２５は、第４絶縁層１１４の上面に配置されることがあり、これにより第６絶縁層１１６によって覆われることがある。第６回路パターン１２６は、第５絶縁層１１５の下面に配置されることがあり、これにより第７絶縁層１１７によって覆われることがある。第７回路パターン１２７は、第６絶縁層１１６の上面に配置されることがあり、これにより第８絶縁層１１８によって覆われることがある。第８回路パターン１２８は、第７絶縁層１１７の下面に配置されることがあり、これにより第９絶縁層によって覆われることがある。
外層回路パターンは、絶縁層１１０のうち最外側に配置された最外層絶縁層の表面に配置され得る。好ましくは、外層回路パターンは、絶縁層１１０のうち最下部に配置された第９絶縁層１１９の下面に配置された第１外層回路パターン１３０を含むことができる。
また、外層回路パターンは、絶縁層１１０の最上部に配置された第８絶縁層１１８の上面に配置された第２外層回路パターン１４０を含むことができる。
このとき、前記第１外層回路パターン１３０及び第２外層回路パターン１４０の少なくとも一つは、絶縁層の表面上に突出して形成され得る。好ましくは、第１外層回路パターン１３０は、第９絶縁層１１９の下面の下に突出して形成され得る。また、第２外層回路パターン１４０は、第８絶縁層１１８の上面の上に突出して形成され得る。
即ち、第１外層回路パターン１３０は、上面が第９絶縁層１１９の下面と同一平面上に位置することができる。そして、第２外層回路パターン１４０は、下面が第８絶縁層１８０の上面に配置されるプライマー層１５０の上面と同一平面上に位置することができる。
言い換えれば、第８絶縁層１８０の上面と前記第２外層回路パターン１４０上には、プライマー層１５０が配置され得る。
即ち、前記第２外層回路パターン１４０は、微細回路パターンを含むことができる。好ましくは、前記第２外層回路パターン１４０は、パターンの線幅が１０μｍ以下であり、パターン間の間隔が１０μｍ以下の微細回路パターンであり得る。ことにより、前記第８絶縁層１１８上に前記第２外層回路パターン１４０を直接配置する場合、前記第８絶縁層１１８と前記第２外層回路パターン１４０との間の接触面積が小さいので、前記第２外層回路パターン１５０が前記第８絶縁層１１８から離脱する状況が発生することがある。
したがって、実施例では、前記第２外層回路パターン１４０と前記第８絶縁層１１８との間にプライマー層１５０を配置する。前記プライマー層１５０は、前記第２外層回路パターン１４０と前記第８絶縁層１１８との間の接着力を向上させることができる。前記プライマー層１５０は、前記第８絶縁層１１８の上面を全体的に覆って配置され得る。そして、前記第２外層回路パターン１４０は、前記プライマー層１５０上に部分的に配置され得る。したがって、実施例におけるプライマー層１５０の上面は、前記第２外層回路パターン１４０と接触する第１部分と、後述するソルダーレジスト１６０の下面と接触する第２部分と、を含むことができる。即ち、前記プライマー層１５０は、ＳＡＰ工程によって前記第２外層回路パターン１４０を形成する時、前記第８絶縁層１１８と前記第２外層回路パターン１４０との間の接合力を強化させる役割を果たすことができる。このようなプライマー層１５０は、ポリウレタン系樹脂、アクリル系樹脂、及びシリコーン系樹脂を含むことができるが、これに限定されない。
一方、図３では、前記第９絶縁層１１９と前記第１外層回路パターン１３０との間には、プライマー層が配置されないことと示したが、前記プライマー層は、前記第９絶縁層１１９と前記第１外層回路パターン１３０との間にも配置されることもある。但し、前記第１外層回路パターン１３０は、微細回路パターンではないことがあり、これにより、前記第９絶縁層１１９と前記第１外層回路パターン１３０との間のプライマー層は、選択的に省略されることがある。
結論として、内層に微細回路パターンが配置される場合、これは、絶縁層１１０のうち少なくともいずれか一つによって覆われるので、前記プライマー層が省略され得る。一方、実施例では、前記最外層に微細回路パターンが配置される場合、前記微細回路パターンを覆う絶縁層が存在しないため、微細回路パターンと絶縁層との間の接合力を向上させるために、前記プライマー層１５０を配置するようにする。
以下では、前記第２外層回路パターン１４０が微細回路パターンに形成されるものと説明する。但し、実施例はこれに限定されず、第１外層回路パターン１３０も微細回路パターンに形成されることがあり、これにより、以下で説明する第２外層回路パターン１４０の接合力強化及び崩れ防止などのような信頼性向上のための構造は、前記第１外層回路パターン１３０にも適用できることは明らかであろう。
前記内層回路パターン１２０、第１外層回路パターン１３０、及び第２外層回路パターン１４０は、電気信号を伝達する配線であって、電気伝導性の高い金属物質で形成され得る。このために、前記内層回路パターン１２０、第１外層回路パターン１３０、及び第２外層回路パターン１４０は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、錫（Ｓｎ）、銅（Ｃｕ）、及び亜鉛（Ｚｎ）のうちから選択される少なくとも一つの金属物質からなることができる。また、内層回路パターン１２０、第１外層回路パターン１３０、及び第２外層回路パターン１４０は、ボンディング力に優れる金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、錫（Ｓｎ）、銅（Ｃｕ）、及び亜鉛（Ｚｎ）のうちから選択される少なくとも一つの金属物質を含むペーストまたはソルダーペーストからなることができる。好ましくは、内層回路パターン１２０、第１外層回路パターン１３０、及び第２外層回路パターン１４０は、電気伝導性が高く、かつ価格が比較的安価な銅（Ｃｕ）からなることができる。
前記内層回路パターン１２０、第１外層回路パターン１３０、及び第２外層回路パターン１４０のうち少なくとも一つは、通常の回路基板の製造工程であるアディティブ工法（Ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）、サブトラクティブ工法（Ｓｕｂｔｒａｃｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、及びＳＡＰ（Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）工法などで可能であり、ここでは、詳細な説明は省略する。
好ましくは、前記第１外層回路パターン１３０及び前記第２外層回路パターン１４０は、回路基板の最外側に配置された最外層回路パターンであり、これにより、これらは、ＳＡＰ（Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）工法で形成され得る。
一方、前記絶縁層１１０内には、ビアＶを配置され得る。前記ビアＶは、それぞれの絶縁層内に配置され、それにより、互いに異なる層に配置された回路パターンを互いに電気的に連結する役割を果たすことができる。。
第１絶縁層１１１内には、第１ビアＶ１が配置され得る。前記第１ビアＶ１は、第１絶縁層１１１の上面に配置された第１回路パターン１２１と前記第１絶縁層１１１の下面に配置された第２回路パターン１２２とを電気的に連結することができる。
第２絶縁層１１２内には、第２ビアＶ２が配置され得る。前記第２ビアＶ２は、第１絶縁層１１１の上面に配置された第１回路パターン１２１と前記第２絶縁層１１２の上面に配置された第３回路パターン１２３とを電気的に連結することができる。
第３絶縁層１１３内には、第３ビアＶ３が配置され得る。前記第３ビアＶ３は、第１絶縁層１１１の下面に配置された第２回路パターン１２２と前記第３絶縁層１１３の下面に配置された第４回路パターン１２４とを電気的に連結することができる。
第４絶縁層１１４内には、第４ビアＶ４が配置され得る。前記第４ビアＶ４は、第２絶縁層１１２の上面に配置された第３回路パターン１２３と前記第４絶縁層１１４の上面に配置された第５回路パターン１２５とを電気的に連結することができる。
第５絶縁層１１５内には、第５ビアＶ５が配置され得る。前記第５ビアＶ５は、第３絶縁層１１３の下面に配置された第４回路パターン１２４と前記第５絶縁層１１５の下面に配置された第６回路パターン１２６とを電気的に連結することができる。
第６絶縁層１１６内には、第６ビアＶ６が配置され得る。前記第６ビアＶ６は、第４絶縁層１１４の上面に配置された第５回路パターン１２５と前記第６絶縁層１１６の上面に配置された第７回路パターン１２７とを電気的に連結することができる。
第７絶縁層１１７内には、第７ビアＶ７が配置され得る。前記第７ビアＶ７は、第５絶縁層１１５の下面に配置された第６回路パターン１２６と前記第７絶縁層１１７の下面に配置された第８回路パターン１２８とを電気的に連結することができる。
第８絶縁層１１８内には、第８ビアＶ８が配置され得る。前記第８ビアＶ８は、第６絶縁層１１６の上面に配置された第７回路パターン１２７と前記プライマー層１５０の上面に配置された第２外層回路パターン１４０とを電気的に連結することができる。
第９絶縁層１１９内には、第９ビアＶ９が配置され得る。前記第９ビアＶ９は、第７絶縁層１１７の下面に配置された第８回路パターン１２８と前記第９絶縁層１１９の下面に配置された第１外層回路パターン１３０とを電気的に連結することができる。
上記のようなビアＶは、それぞれの絶縁層内に形成されたビアホールの内部を金属物質で充填することによって形成され得る。
前記ビアホールは、機械、レーザー及び化学加工のいずれか一つの加工方法によって形成され得る。前記ビアホールが機械加工によって形成される場合には、ミーリング（Ｍｉｌｌｉｎｇ）、ドリル（Ｄｒｉｌｌ）、及びルーティング（Ｒｏｕｔｉｎｇ）などの方式を用いることができ、レーザー加工によって形成される場合には、ＵＶやＣＯ２レーザー方式を用いることができ、化学加工によって形成される場合には、アミノシラン、ケトン類などを含む薬品を用いて前記絶縁層１１０を開放することができる。
一方、前記レーザーによる加工は、光学エネルギーを表面に集中させて材料の一部を溶かして蒸発させて、所望の形態をとる切断方法であって、コンピュータプログラムによる複雑な形成も容易に加工することができ、他の方法では切断しにくい複合材料も加工することができる。
また、前記レーザーによる加工は、切断直径が最小０．００５ｍｍまで可能であり、加工可能な厚さの範囲が広いという長所がある。
前記レーザー加工ドリルとしては、ＹＡＧ（Ｙｔｔｒｉｕｍ Ａｌｕｍｉｎｕｍ Ｇａｒｎｅｔ）レーザーやＣＯ２レーザーや紫外線（ＵＶ）レーザーを用いることが好ましい。ＹＡＧレーザーは、銅箔層及び絶縁層の両方とも加工できるレーザーであり、ＣＯ２レーザーは、絶縁層のみ加工できるレーザーである。
前記ビアホールが形成されると、前記ビアホールの内部を導電性物質で充填して前記第１～第９ビアＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９を形成することができる。前記 第１～第９ビアＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９を形成する金属物質は、銅（Ｃｕ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、及びパラジウム（Ｐｄ）のうちから選択されるいずれか一つの物質であってもよく、前記導電性物質の充填は、無電解メッキ、電解メッキ、スクリーン印刷（Ｓｃｒｅｅｎ Ｐｒｉｎｔｉｎｇ）、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）、蒸発法（Ｅｖａｐｏｒａｔｉｏｎ）、インクジェットティング、及びディスフェンシングのうちいずれか一つ、またはこれらの組み合わせた方式を用いることができる。
一方、回路基板１００の最外側には、保護層が配置され得る。好ましくは、前記第８絶縁層１１８の上部（好ましくは、プライマー層１５０の上部）には、第１保護層１６０が配置され得る。また、第９絶縁層１１９の下部には、第２保護層１７５が配置され得る。
前記第１保護層１６０及び第２保護層１７５は、ＳＲ（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ）、酸化物、及びＡｕのいずれか一つ以上を用いて、少なくとも一つ以上の層に形成され得る。好ましくは、前記第１保護層１６０及び第２保護層１７５は、ソルダーレジストであり得る。
一方、前記プライマー層１５０上には、第１保護層１６０が配置される。前記第１保護層１６０は、前記プライマー層１５０上に配置される第２外層回路パターン１４０を支持しながら、前記第２外層回路パターン１４０の表面を保護する役割を果たすことができる。
即ち、前記第１保護層１６０は、前記プライマー層１５０上に配置された第２外層回路パターン１４０と部分的に重なることがある。前記第１保護層１６０の面積は、前記第８絶縁層１１８の面積よりも小さくてもよい。前記第１保護層１６０の面積は、前記プライマー層１５０の面積よりも小さくてもよい。前記第１保護層１６０は、前記プライマー層１５０及び前記第２外層回路パターン１４０上に部分的または全体的に配置され、これにより第２外層回路パターン１４０の表面を露出するオープン領域を含むことができる。
前記第１保護層１６０は、溝のような形状のオープン領域を含むことができる。好ましくは、第１保護層１６０は、第１領域Ｒ１及び第２領域Ｒ２に配置された第２外層回路パターン１４０の表面を露出するオープン領域を含む。このとき、前記第１領域Ｒ１及び第２領域Ｒ２は、第２外層回路パターン１４０の表面が露出するオープン領域であり得る。即ち、前記第１領域Ｒ１及び第２領域Ｒ２には、チップ素子が実装される素子実装パッドや、外部ボードとの連結のためのダイとして役割をするためのコアパッドまたはＢＧＡパッド、そして信号伝達配線であるトレースなどを含む。そして、前記第１保護層１６０は、前記第１領域Ｒ１及び第２領域Ｒ２において、前記素子実装パッド、前記コアパッド、及びＢＧＡパッドの表面を露出するオープン領域を有する。
結論として、前記第１領域Ｒ１及び前記第２領域Ｒ２は、前記プライマー層１５０及び前記第２外層回路パターン１４０の上部領域のうち前記第１保護層１６０を介して前記第２外層回路パターン１４０の表面が露出する領域を意味することができる。
即ち、回路基板は、第１領域Ｒ１、第２領域Ｒ２、及び第３領域Ｒ３を含む。第１領域Ｒ１及び第２領域Ｒ２は、第１保護層１６０を介して第２外層回路パターン１４０の表面が露出するべきであるオープン領域であり、前記第３領域Ｒ３は、前記第１保護層１６０によって第２外層回路パターン１４０の表面が覆われる埋め込み領域であり得る。
即ち、前記第１領域Ｒ１は、前記第２外層回路パターン１４０のうちチップなどの部品と電気的に連結されるための第１パッド１４２及びトレース１４１ａが配置された領域である。したがって、第１保護層１６０は、前記第１領域Ｒ１に含まれた第１パッド１４２の表面を露出するオープン領域を有することができる。また、前記第２領域Ｒ２は、前記第２外層回路パターン１４０のうち外部 ボードなどとの接合のためのダイ機能をするコアパッドまたはＢＧＡパッドに対応する第２パッド１４３が配置された領域である。
そして、上記のような第１領域Ｒ１内に配置された第２外層回路パターン１４０は、多様な要因によって崩れや擦れなどの信頼性問題が発生することがある。さらに、前記第２外層回路パターン１４０を構成するトレース１４１ａは、微細回路パターンであり、これにより１０μｍ以下の線幅Ｗ１と１０μｍ以下の間隔を有し、前記プライマー層１５０に配置される。これにより、前記第１領域Ｒ１上に配置されたトレース１４１は、外部の多様な小さな衝撃にも容易に崩れや擦れなどの問題が発生することがある。
これにより、実施例では、前記第１領域Ｒ１上に配置された第２外層回路パターン１４０の信頼性を向上させるために、前記第１領域Ｒ１に対応するプライマー層１５０上にも第１ １保護層１６０を配置する。
即ち、前記第１保護層１６０は、前記プライマー層１５０の上面のうち前記第２外層回路パターン１４０が配置されていない領域に配置され得る。例えば、前記第１保護層１６０は、前記プライマー層１５０の上面に配置され、それにより前記第１領域Ｒ１上の第２外層回路パターン１４０間に配置され得る。
このとき、前記第２外層回路パターン１４０は、前記第１領域Ｒ１及び第２領域Ｒ２に配置された第２－１外層回路パターンと、前記第３領域Ｒ３に形成された第２－２外層回路パターンと、を含む。
そして、前記プライマー層１５０の上面は、前記第１領域Ｒ１に対応する第１上面と、前記第２領域Ｒ２に対応する第２上面と、前記第３領域Ｒ３に対応する第３上面と、を含むことができる。
このとき、第１保護層１６０は、前記第１領域Ｒ１、第２領域Ｒ２、及び第３領域Ｒ３を区別することなく、前記プライマー層１５０上に全体的に配置される。即ち、第１保護層１６０は、前記第２－１外層回路パターンの間の領域と第２－２外層回路パターンの間の領域にそれぞれ配置され得る。
これにより、前記第１保護層１６０は、前記第１領域Ｒ１内に配置される第１パートと、前記第２領域Ｒ２に配置される第２パートと、前記第３領域Ｒ３に配置される第３パートと、を含む。
このとき、前記第１保護層１６０は、段差を有することができる。
即ち、前記第１領域Ｒ１及び第２領域Ｒ２では、第２外層回路パターン１４０の表面が外部に露出するべきであり、第３領域Ｒ３では、第２外層回路パターン１４０の表面が保護層によって覆われるべきである。
ここで、前記第１領域Ｒ１及び第２領域Ｒ２に配置された第２外層回路パターン１４０は、機能に応じて互いに異なる幅を有することができる。例えば、第１領域Ｒ１及び第２領域Ｒ２に配置された第２外層回路パターン１４０は、前述したように、第１パッド１４２、第２パッド１４３、及びトレース１４１を含むことができる。
このとき、トレース１４１は、１０μｍ以下の幅を有することができる。また、第１パッドは、４５μｍ程度の幅を有することができる。また、第２パッド１４３は、１００μｍ～３００μｍの間の幅Ｗ３を有することができる。
これにより、実施例では、上記のようなソルダーレジストのオープン領域において、前記トレース１４１が配置された領域、第１パッド１４２が配置された領域、及び第２パッド１４３が配置された領域に対して互いに異なる高さまたは構造を有する第１保護層１６０を形成する。
即ち、第１保護層１６０は、前記第１領域Ｒ１に配置された第１パート、前記第２領域Ｒ２に配置された第２パート、及び第３領域Ｒ３に配置された第３パートを含むことができる。そして、前記第１パート、前記第２パート、及び前記第３パートのうち少なくとも一つは、少なくとも他の一つとは異なる高さを有することができる。
例えば、前記第１領域Ｒ１に配置された前記第１パートの上面は、前記第２領域Ｒ２に配置された第２パート及び前記第３領域Ｒ３に配置された第３パートの上面よりも低く位置することができる。
また、前記第２パートの上面は、前記第１パートの上面よりも高く位置することができる。また、前記第２パートの上面は、前記第３パートの上面と同じ高さを有することができる。即ち、前記第２パートの上面は、前記第３パートの上面と同一平面上に位置することができる。
以下では、前記第１保護層１６０について具体的に説明する。
前記第１保護層１６０は、前記プライマー層１５０上に配置され得る。前記第１保護層１６０は、ソルダーレジストである。
前記第１保護層１６０は、前記プライマー層１５０上で前記第２外層回路パターン１４０間に配置され得る。即ち、前記第２外層回路パターン１４０は、前記プライマー層１５０上に一定間隔で離隔して配置される。そして、前記第１保護層１６０は、前記プライマー層１５０の上面のうち前記第２外層回路パターン１４０が配置されていない領域上に配置され得る。また、第１保護層１６０は、第２外層回路パターン１４０に選択的に配置され得る。
以下では、前記第１保護層１６０をソルダーレジスト１６０として説明する。
前記ソルダーレジスト１６０は、前記プライマー層１５０の上面のうち第２外層回路パターン１４０が配置されていない領域上に配置され得る。
これにより、前記ソルダーレジスト１６０の下面は、前記プライマー層１５０の上面と直接接触してもよい。また、前記ソルダーレジスト１６０は、前記第２外層回路パターン１４０と直接接触する構造を有することができる。
例えば、第１領域Ｒ１に配置されたソルダーレジスト１６０の第１パートは、第２外層回路パターン１４０の側面と直接接触してもよい。また、第１領域Ｒ１に配置されたソルダーレジスト１６０の第１パートは、前記第２外層回路パターン１４０の上面と非接触であってもよい。即ち、前記第１領域Ｒ１に配置されたソルダーレジスト１６０の第１パートは、前記第２外層回路パターン１４０の上面を露出することがある。これにより、前記ソルダーレジスト１６０の第１パートの高さは、前記第２外層回路パターン１４０の高さよりも低くてもよい。これにより、前記第１領域Ｒ１に配置されたソルダーレジスト１６０の第１パートは、前記第２外層回路パターン１４０の上面の全体及び側面の一部を露出することがある。
また、第２領域Ｒ２に配置されたソルダーレジスト１６０の第２パートは、第２外層回路パターン１４０の側面と直接接触してもよい。また、第２領域Ｒ２に配置されたソルダーレジスト１６０の第２パートは、第２外層回路パターン１４０の上面の一部と直接接触してもよい。また、第２領域Ｒ２に配置されたソルダーレジスト１６０の第２パートは、前記第２外層回路パターン１４０の上面を露出することがある。
また、第３領域Ｒ３に配置されたソルダーレジスト１６０の第３パートは、第２外層回路パターン１４０の側面と直接接触してもよい。また、前記第３領域Ｒ３に配置されたソルダーレジスト１６０の第３パートは、第２外層回路パターン１４０の上面と直接接触してもよい。即ち、第３領域Ｒ３に配置されたソルダーレジスト１６０の第３パートは、前記第２外層回路パターン１４０の上面の上に一定の高さを有して突出して、前記第２外層回路パターン１４０を覆って配置され得る。詳細には、第３領域Ｒ３に配置されたソルダーレジスト１６０の第３パートは、前記第２外層回路パターン１４０の側面及び上面を包んで配置され得る。
一方、実施例に係る第２外層回路パターン１４０は、領域ごとに互いに異なる高さを有することができる。一方、第２外層回路パターン１４０は、前述したようにトレース１４１、第１パッド１４２、及び第２パッド１４２を含むことができる。
このとき、前記第１パッド１４２は、前記第１領域Ｒ１に配置され得る。そして、前記第２パッド１４２は、前記第２領域Ｒ２に配置され得る。また、前記トレース１４１は、第１領域Ｒ１に配置された第１トレース１４１ａと第３領域Ｒ３に配置された第２トレース１４１ｂとを含むことができる。
そして、前記第１トレース１４１ａの高さは、前記第２トレース１４１ｂの高さと異なってもよい。
前記第１トレース１４１ａは、第１高さＨ１を有することができる。前記第１トレース１４１ａが有する第１高さＨ１は、１４．５μｍ～１６．２５μｍであってもよい。
前記第２トレース１４１ｂは、前記第１高さＨ１よりも大きい第２高さＨ２を有することができる。前記第２高さＨ２は、１６μｍ～１７μｍであってもよい。ここで、前記第１トレース１４１ａと第２トレース１４１ｂとの高さ差は、０．７５μｍ～１．５μｍであってもよい。
例えば、前記第１トレース１４１ａの第１高さＨ１は、前記第２トレース１４１ｂの第２高さＨ２の９０％～９５％の範囲を満たすことができる。
即ち、実施例における第１トレース１４１ａが有する第１高さＨ１は、前記第２トレースＨ２が有する第２高さＨ２よりも小さい。これは、前記第１トレース１４１ａの上面の上に残存するレジンを除去するために、前記第１領域Ｒ１に形成された第１トレース１４１ａに対するエッチングを行ったためである。言い換えれば、ソルダーレジスト１６０の第１パートは、前記第１領域Ｒ１上に前記第１トレース１４１ａを覆って配置された状態でシンニング（ｔｈｉｎｎｉｇ）工程によって除去されて、前記第１トレース１４１ａよりも低い高さを有するようになる。このとき、前記シンニング（ｔｈｉｎｎｉｇ）工程においては、前記第１トレース１４１ａの表面に残存するレジンの完全な除去は行われず、これは信頼性問題を引き起こすことがある。したがって、実施例では、前記第１トレース１４１ａの表面に対してエッチング工程を行って前記残存するレジンを完全に除去するようにする。
前記第１トレース１４１ａの第１高さＨ１が前記第２トレース１４１ｂの第２高さＨ２の９０％よりも小さいと、これは前記第１トレース１４１ａの過度なエッチングが行われたことを意味し、これによる前記第１トレース１４１ａの形状変形による信頼性問題が発生することがある。また、前記第１トレース１４１ａの第１高さＨ１が前記第２トレース１４１ｂの第２高さＨ２の９５％よりも大きいと、これは前記第１トレース１４１ａのエッチングが不足することを意味し、これにより前記第１トレース１４１ａの表面にレジンの残存による信頼性問題が発生することがある。したがって、実施例では、前記第１トレース１４１ａの第１高さＨ１が前記第２トレース１４１ｂの第２高さＨ２の９０％～９５％の範囲を満たすようにして、上記のような信頼性問題を解決するようにする。
前記ソルダーレジスト１６０の第１パートは、第３高さＨ３を有することができる。前記第３高さＨ３は、前記第１高さＨ１よりも小さくてもよい。例えば、前記ソルダーレジスト１６０の第１パートの第３高さＨ３は、前記第１トレース１４１ａの第１高さＨ１の７０％～８５％を満たすことができる。例えば、前記ソルダーレジスト１６０の第１パートの第３高さＨ３が、前記第１トレース１４１ａの第１高さＨ１の７０％よりも小さい場合、前記ソルダーレジスト１６０の第１パートによって前記第１トレース１４１ａの安定した支持ができないことがある。例えば、前記ソルダーレジスト１６０の第１パートの第３高さＨ３が、前記第１トレース１４１ａの第１高さＨ１の７０％よりも小さい場合、前記第１トレース１４１ａにおいて、前記ソルダーレジスト１６０の表面の上に突出した部分の面積が大きくなり、これにより前記第１トレース１４１ａのエッチング工程における制御が容易ではないことがある。即ち、前記第１トレース１４１ａにおいて、前記ソルダーレジスト１６０の表面の上に突出した部分の面積が大きくなる場合、前記エッチング工程で所望の高さのみを正確にエッチングすることが困難である。例えば、前記第１トレース１４１ａにおいて、前記ソルダーレジスト１６０の表面の上に突出する部分の面積が大きくなる場合、前記エッチング工程で所望の高さよりもさらに多くのエッチングが行われ、これによる第１トレース１４１ａの形状変形（例えば、潰れ）がひどくなって、信頼性問題を発生させることがある。
一方、前記ソルダーレジスト１６０の第３パートは、第４高さＨ４を有することができる。前記ソルダーレジスト１６０の第３パートが有する第４高さＨ４は、前記第１高さＨ１、第２高さＨ２、及び第３高さＨ３よりも大きい。
このとき、前記ソルダーレジスト１６０の第３パートは、前記第２外層回路パターン１４０を安定して保護するために、前記第２外層回路パターン１４０を覆って配置される。このとき、前記第４高さＨ２は、２０μｍ～４０μｍであってもよい。前記第４高さＨ４が２０μｍよりも小さいと、前記ソルダーレジスト１６０の第３パートに埋め込まれた第２外層回路パターン１４０を多様な要因から安定して保護することができない。また、前記第４高さＨ４が４０μｍよりも大きいと、回路基板の全体的な厚さが増加することがある。また、前記第４高さＨ４が４０μｍよりも大きいと、回路基板の製造コストが増加することがある。
一方、第２領域Ｒ２に配置された前記ソルダーレジスト１６０の第２パートは、開口領域を含むことができる。前記ソルダーレジスト１６０の第２パートは、前記第２領域Ｒ２に配置され、前記第２パッド１４３の上面の一部を露出する開口領域を有することができる。また、前記ソルダーレジスト１６０の第２パートは、前記第２パッド１４３の上面の一部を覆って配置され得る。このとき、前記ソルダーレジスト１６０の第２パートの高さは、前記ソルダーレジスト１６０の第３パートの高さに対応し得る。
即ち、前記第２領域Ｒ２に含まれた第２外層回路パターン１４０は、第２パッド１４３である。前記第２パッド１４３は、前述したようにＢＧＡパッドまたはコアパッドであり得る。したがって、前記第２パッド１４３は、他のパッドに比べて相対的に 大きい幅を有することができる。一例として、前記第２パッド１４３は、１００μｍ～３００μｍの幅Ｗ３を有することができる。そして、前記第２パッド１４３は、 相対的に大きい幅を有するので、露光解像度に大きな影響を受けない。即ち、第２パッド１４３は相対的に大きい幅を有するので、前記第２パッド１４３の上面の全体ではなく一部のみが露出しても信頼性に問題はない。言い換えれば、第２パッド１４３の上面の一部のみが露出しても、他の外部ボードとの接合のためのダイ機能に大きな影響を与えない。したがって、ソルダーレジスト１６０の第２パートは、上記のように前記第２パッド１４３の上面の一部を覆って配置され得る。詳細には、前記ソルダーレジスト１６０の第２パートは、第１部分と同じ第４高さＨ４を有して前記第２パッド１４３の上面の上に突出して配置され、前記第２パッド１４３の上面の一部を露出する開口部領域を有する。
一方、前記第２パッド１４３も第１トレース１４１ａと共に残留レジンを除去するためのエッチング工程が行われることがある。これにより、前記第２パッド１４３の上面は段差を有することができる。即ち、前記第２パッド１４３は、前記ソルダーレジスト１６０の第２パートによって覆われる第１部分と前記ソルダーレジスト１６０の第２パートの開口領域を露出して露出する第２部分とを含むことができる。そして、前記第２パッド１４３の第１部分と第２部分は、互いに異なる高さを有することができる。
そして、前記第２パッド１４３の第１部分は、第５高さＨ５を有することができる。また、前記第２パッド１４３の第２部分は、前記第５高さＨ５よりも小さい第６高さＨ６を有することができる。前記第２パッド１４３の第２部分が有する第６高さＨ６は、１４．５μｍ～１６．２５μｍであってもよい。
そして、前記第２パッド１４３の第１部分は、前記第６高さＨ６よりも大きい第５高さＨ５を有することができる。前記第５高さＨ５は、１６μｍ～１７μｍであってもよい。ここで、前記第２パッド１４３の第１部分と第２部分との高さ差は、０．７５μｍ～１．５μｍであってもよい。
例えば、前記第２パッドの第２部分の第６高さＨ６は、前記第２パッド１４３の第１部分の第５高さＨ５の９０％～９５％の範囲を満たすことができる。
即ち、実施例における第２パッド１４３の第２部分が有する第６高さＨ６は、前記第２パッド１４３の第１部分が有する第５高さＨ５よりも小さい。これは、前記第２パッド１４３の上面の上に残留するレジンを除去するために、前記ソルダーレジスト１６０の第２パートの開口領域を介して露出した前記第２パッド１４３の第２部分に対するエッチングを行ったためである。言い換えれば、ソルダーレジスト１６０の第２パートは、前記第２領域Ｒ２上に前記第２パッド１４３を覆って配置された状態でシンニング（ｔｈｉｎｎｉｇ）工程を通じて除去されて、前記開口領域を形成するようになる。このとき、前記シンニング（ｔｈｉｎｎｉｇ）工程おいては、前記第２パッド１４３の表面に残存するレジンの完全な除去は行われず、これは信頼性問題を引き起こすことがある。したがって、実施例では、前記第２パッド１４３の第２部分の表面に対してエッチング工程を行い、前記残存するレジンを完全に除去するようにする。
このとき、前記第２パッド１４３のエッチングは、前記第１トレース１４１ａと共に行われることがある。したがって、前記第２パッド１４３のエッチング条件は、前記第１トレース１４１ａのエッチング条件に対応し得る。
これにより、前記第２パッド１４３の第２部分の第６高さＨ６が前記第２パッド１４３の第１部分の第５高さＨ５の９０％よりも小さいと、 これは前記第２パッド１４３の過度なエッチングが行われたことを意味し、これによる前記第２パッド１４３の形状変形による信頼性問題が発生することがある。また、前記第２パッド１４３の第２部分の第６高さＨ６が前記第２パッド１４３の第１部分の第５高さＨ５の９５％よりも大きいと、これは前記第２パッド１４３の第２部分のエッチングが不足することを意味し、これにより前記第２パッド１４３の第２部分の表面にレジンの残存による信頼性問題が発生することがある。したがって、実施例では、前記第２パッド１４３の第２部分の第６高さＨ６が前記第２パッド１４３の第１部分の第５高さＨ５の９０％～９５％の範囲を満たすようにして、上記のような信頼性問題を解決するようにする。
一方、前記第１パッド１４２は、前記第２パッド１４３の第２部分と同じ高さを有することができる。即ち、前記第１パッド１４２は、前記第２パッド１４３の第１部分よりも低い高さを有することができる。即ち、前記第１パッド１４２は、前記第２パッド１４３の第２部分と一緒にエッチングが行われ、これにより前記第１パッド１４２は、前記第２パッド１４３の第２部分の第６高さＨ６に対応する第７高さＨ７を有することができる。
前記ソルダーレジスト１６０は、フォトソルダーレジストフィルムを用いることができる。前記ソルダーレジスト１６０は、レジン及びフィラーが混合された形態の構造を有することができる。
例えば、前記ソルダーレジスト１６０には、ＢａＳＯ４、ＳｉＯ２、Ｔａｌｃなどのフィラーが含まれることがあり、この含有量は２０重量％～３５重量％であってもよい。
このとき、前記ソルダーレジスト１６０に含まれるフィラーの含有量が２０重量％よりも小さいと、前記ソルダーレジスト１６０によって前記第２外層回路パターン１４０が安定して保護できないことがある。また、前記ソルダーレジスト１６０に含まれたフィラーの含有量が３５重量％よりも大きいと、前記ソルダーレジスト１６０の現像時に前記第２外層回路パターン１４０上にフィラーが一部残存することがある。
即ち、実施例に係るソルダーレジスト１６０を含む保護層について説明する。ここで、前記ソルダーレジスト１６０は、第３領域Ｒ３において第２外層回路パターン１４０の表面を保護する保護層であり得、第１領域Ｒ１において第２外層回路パターン１４０を支持する支持層であり得る。
このとき、比較例では、絶縁層上に突出した構造を有して回路パターンが配置される。そして、前記回路パターンは、他の支持層によって支持されず、絶縁層上に独立して配置され得る。これにより、比較例における微細パターンに該当する領域では、回路パターンの崩れや擦れ現象が発生するようになる。
これは、ＳＡＰ工法で製造された回路パターンを含む回路基板において、最外層の回路パターンで発生することがある。
これとは異なり、実施例では、第８絶縁層１１８上にプライマー層１５０が配置され、前記プライマー層１５０上に第２外層回路パターン１４０が配置される。
そして、前記プライマー層１５０上には、前記第２外層回路パターン１４０の周囲を囲んで配置される支持層及び保護層の機能をするソルダーレジスト１６０の第１パート～第３パートが配置される。
このとき、ソルダーレジスト１６０は、第１領域Ｒ１、第２領域Ｒ２、及び第３領域Ｒ３に配置され得る。前記ソルダーレジスト１６０は、前記回路基板１００の最外層に配置される第２外層回路パターン１４０を支持することができ、特に、第１領域Ｒ１内に配置された第２外層回路パターン１４０のトレース１４１ａ及び第１パッド１４２を支持して、外部衝撃から前記第２外層回路パターン１４０を保護することができる。
一方、上記のように実施例では、第１領域Ｒ１及び第２領域Ｒ２を介して露出した第２外層回路パターン１４０に対してエッチング工程を行い、残留レジンの除去工程が行われる。したがって、同一のトレースに対しても、第３領域Ｒ３に配置された第２トレース１４１ｂと第１領域Ｒ１に配置された第１トレース１４１ａの高さとが互いに異なるように示される。
このとき、前記エッチングは、前記残留レジンを完全に除去しながら、前記第２外層回路パターン１４０の変形を発生させてはならない。即ち、前記行われるエッチング程度が小さいと、前記エッチングが行われたにもかかわらず、前記第２外層回路パターン１４０の表面に残留レジンが存在することがある。また、前記行われるエッチング程度がひどいと、前記エッチングによって前記第２外層回路パターン１４０の変形（例えば、表面の潰れなど）が発生し、これによる信頼性問題が発生することがある。
図７及び図８は、エッチング程度による残留レジンの程度を示す図である。
図７を参照すると、図７の（ａ）は、第１条件でエッチングを行った後の第２外層回路パターン１４０の表面を示す図である。そして、図７の（ｂ）は、図７（ａ）の拡大図である。具体的には、図７の（ａ）及び（ｂ）は、０．５μｍ程度の高さをエッチングした場合における第２外層回路パターン１４０の表面を示す図である。
このとき、前記第２外層回路パターン１４０の表面を０．５μｍ程度エッチングした後にも、前記第２外層回路パターン１４０の表面に残留レジン（ｒｅｓｉｄｕｅ ｒｅｓｉｎ）が残存することが確認できた。
即ち、前記第１条件で第２外層回路パターン１４０をエッチングした後の第２外層回路パターン１４０の表面物性を見ると、次の表１の通りである。
Figure 2023530107000002

表１のように、０．５μｍのエッチングを行った後の第２外層回路パターン１４０の表面物性は、Ｃｕが８０Ｗｔ％以下に含まれることが確認できた。また、表１のように０．５μｍのエッチングを行った後の第２外層回路パターン１４０の表面物性は、ソルダーレジストに対応するＣが２０Ｗｔ％以上存在することが確認された。
図８を参照すると、図８の（ａ）は、第２条件でエッチングを行った後の第２外層回路パターン１４０の表面を示す図である。そして、図８の（ｂ）は、図８（ａ）の拡大図である。具体的には、図８の（ａ）及び（ｂ）は、０．７５μｍ～０．９５μｍ程度の高さをエッチングした場合における第２外層回路パターン１４０の表面を示す図である。
このとき、前記第２外層回路パターン１４０の表面を０．７５μｍ～０．９５μｍ程度エッチングした後、前記第２外層回路パターン１４０の表面に残留レジン（ｒｅｓｉｄｕｅ ｒｅｓｉｎ）が残存しないことが確認できた。
即ち、前記第２条件で第２外層回路パターン１４０をエッチングした後の第２外層回路パターン１４０の表面物性を見ると、次の表２の通りである。
Figure 2023530107000003

表２のように、０．７５μｍ～０．９５μｍエッチングを行った後の第２外層回路パターン１４０の表面物性は、Ｃｕ含有量が８０Ｗｔ％以上に含まれることが確認できた。また、表２のように０．７５μｍ～０．９５μｍのエッチングを行った後の第２外層回路パターン１４０の表面物性は、ソルダーレジストに対応するＣが２０Ｗｔ％以下に存在することが確認された。これは、前記０．７５ μｍ～０．９５μｍに第２外層回路パターン１４０のエッチングを行う場合、前記第２外層回路パターン１４０の表面に残存するレジンが完全に除去されたことを意味する。
ここで、前記表２では、０．７５μｍ～０．９５μｍ程度に前記第２外層回路パターン１４０のエッチングを行うことと説明したが、これは実質的に最初に形成された第２外層回路パターン１４０の高さによって決定され得る。即ち、前記エッチング程度は、最初に形成された第２外層回路パターン１４０の５％～１０％の高さに行われることがある。
図９は、実施例に係る第２外層回路パターンのエッチング状態による形状を示す図である。
図９を参照すると、（ａ）は、０．５μｍ程度にエッチングした後のトレース１４１の形状変化を示す図であり、（ｂ）は、０．７５μｍ～０．９５μｍ程度にエッチングした後のトレース１４１の形状変化を示す図である。
図８のように、トレース１４１を０．７５μｍ～０．９５μｍ程度にエッチングした後にも、表面の形状の変化は発生するが、信頼性に問題がないことが確認でき、これによる表面に残存するレジンも完全に除去されたことが確認できた。
図１０～図１７は、図２に示す回路基板の製造方法を工程順に示す図である。
図１０を参照すると、実施例は、優先して回路基板１００の内側部分を製造する内層基板１００－１を製造する工程を行うことができる。
前記内層基板１００－１を製造する工程について簡単に説明する。
前記内層基板１００－１は、一つの絶縁層を含むことができ、これとは異なり、複数の絶縁層を含むことができる。
図１０では、内層基板１００－１が７層の絶縁層構造を有するものと示したが、これに限定されない。例えば、内層基板１００－１は、７層よりも少ない絶縁層を含むことができ、これとは異なり、７層よりも多くの絶縁層を含むこともできる。
前記内層基板１００－１は、回路基板１００において、最外層に配置される絶縁層を除いた残りの絶縁層を含むことができる。例えば、内層基板１００－１は、回路基板１００において最上部に配置された絶縁層と最下部に配置された絶縁層を除いた残りの絶縁層とを含むことができる。
内層基板１００－１を製造する工程を簡単に説明すると、優先して第１絶縁層１１１を準備する。
そして、前記第１絶縁層１１１が準備されると、前記第１絶縁層１１１内に第１ビアＶ１を形成し、これと共に第１絶縁層１１１の上面及び下面にそれぞれ第１回路パターン１２１及び第２回路パターン１２２を形成する。
その後、前記第１絶縁層１１１の上に第２絶縁層１１２を形成し、前記第１絶縁層１１１の下に第３絶縁層１１３を形成する。
次に、前記第２絶縁層１１２内に第２ビアＶ２を形成し、前記第２絶縁層１１２の上面の上に第３回路パターン１２３を形成する。また、前記第３絶縁層１１３内に第３ビアＶ３を形成し、前記第３絶縁層１１３の下面の下に第４回路パターン１２４を形成する。
その後、前記第２絶縁層１１２の上に第４絶縁層１１４を形成し、前記第３絶縁層１１３の下に第５絶縁層１１５を形成する。
次に、前記第４絶縁層１１４内に第４ビアＶ４を形成し、前記第４絶縁層１１４の上面の上に第５回路パターン１２５を形成する。また、前記第５絶縁層１１５内に第５ビアＶ５を形成し、前記第５絶縁層１１５の下面の下に第６回路パターン１２６を形成する。
その後、前記第４絶縁層１１４の上に第６絶縁層１１６を形成し、前記第５絶縁層１１５の下に第７絶縁層１１７を形成する。
次に、前記第６絶縁層１１６内に第６ビアＶ６を形成し、前記第６絶縁層１１６の上面の上に第７回路パターン１２７を形成する。また、前記第７絶縁層１１７内に第７ビアＶ７を形成し、前記第７絶縁層１１７の下面の下に第８回路パターン１２８を形成する。
前記内層基板１００－１を製造する工程は、本発明が属する技術分野で公知の技術であるので、これについての詳細な説明は省略する。
図１１を参照すると、前記内層基板１００－１が製造されると、前記内層基板１００－１の上面の上に第１最外層絶縁層に対応する第８絶縁層１１８が形成される。また、前記内層基板１００－１の下面の下に第２最外層絶縁層に対応する第９絶縁層１１９を形成する。
このとき、前記第８絶縁層１１８及び第９絶縁層１１９を積層する時、前記第８絶縁層１１８の上面及び第９絶縁層１１９の下面にはそれぞれプライマー層１５０が配置され、前記プライマー層１５０上には金属層１５５が配置され得る。前記金属層１５５は、前記第８絶縁層１１８及び第９絶縁層１１９が均一な高さを有するように平坦化する役割を果たすことができる。例えば、前記金属層１５５は、前記第８絶縁層１１８及び第９絶縁層１１９の積層信頼性を向上させるために配置され得る。
前記プライマー層１５０は、第８絶縁層１１８及び第９絶縁層１１９のそれぞれと、その上部及び下部にそれぞれ配置される第１外層回路パターン１３０と第２外層回路パターン１４０との間の接合力を高める役割を果たすことができる。即ち、前記プライマー層１５０なしに前記第１外層回路パターン１３０及び第２外層回路パターン１４０が配置される場合、前記第８絶縁層１１８と第２外層回路パターン１４０との間の接合力が低いので、相互分離されることがある。
一方、図１１では、プライマー層１５０が第８絶縁層１１８の上面及び第９絶縁層１１９の下面にそれぞれ配置されることと示したが、これに限定されない。例えば、プライマー層１５０は、微細回路パターンが配置される絶縁層の表面に選択的に配置され得る。即ち、第１外層回路パターン１３０のみが微細回路パターンである場合、前記プライマー層１５０は、前記第９絶縁層１１９の下面にのみ配置され得る。また、第２外層回路パターン１４０のみが微細回路パターンである場合、前記プライマー層１５０は、前記第８絶縁層１１８の上面にのみ配置され得る。また、第１外層回路パターン１３０及び第２外層回路パターン１４０が両方とも微細回路パターンである場合、前記プライマー層１５０は、前記第８絶縁層１１８の上面及び前記第９絶縁層１１９の下面に全て配置され得る。
図１２を参照すると、前記第８絶縁層１１８及び第９絶縁層１１９が配置されると、前記第８絶縁層１１８及び第９絶縁層１１９内にそれぞれビアホールＶＨを形成する。このとき、前記ビアホールＶＨは、前記第８絶縁層１１８及び第９絶縁層１１９内に形成されるだけでなく、前記プライマー層１５０及び金属層１５５にもそれぞれ形成され得る。
次に、図１３を参照すると、前記ビアホールＶＨが形成されると、前記プライマー層１５０上に配置された金属層１５５を除去するエッチング工程を行うことができる。例えば、前記ビアホールＶＨが形成された後には、フラッシュエッチング工程を行い、前記金属層１５５を除去し、それによりプライマー層１５０の表面が露出するようにする工程を行うことができる。
次に、図１４を参照すると、前記ビアホールＶＨを埋めるビアＶ形成工程を行うことができ、これにより、前記第８絶縁層１１８の上面に第２外層回路パターン１４０を形成し、第９絶縁層１１９の下面に第１外層回路パターン１３０を形成することができる。このとき、実施例では、第１外層回路パターン１３０は、微細回路パターンではなく一般の回路パターンであるものと示した。但し、これに限定されず、前記第２外層回路パターンと共に前記第１外層回路パターン１３０も微細回路パターンであり得る。これにより、前記第１外層回路パターン１３０が一般の回路パターンである場合、前記第９絶縁層１１９と前記第１外層回路パターン１３０との間のプライマー層１５０は省略されることがある。
前記第８絶縁層１１８の上面には、上側外層回路パターン１４０が配置される。このとき、前記第８絶縁層１１８の上面に配置された上側外層回路パターン１４０は、第１保護層１７０のオープン領域Ｒ１、Ｒ２に配置される部分と前記第１保護層１７０の配置領域Ｒ３に配置される部分とを含むことができる。また、前記それぞれの領域Ｒ１、Ｒ２、Ｒ３には、信号伝送のための配線ラインであるトレースとパッドが配置され得る。
具体的には、第１領域Ｒ１には、トレース１４１及び第１パッド１４２が配置され得る。前記第１パッド１４２は、素子が実装される実装パッドであり得る。
また、第２領域Ｒ２には、第２パッド１４３が配置され得る。前記第２パッド１４３は、ＢＧＡパッドまたはコアパッドであり得る。特に、前記第２パッド１４３は、前記第１パッド１４２よりも大きい幅を有することができる。したがって、前記第２パッド１４３は、現像解像度に大きな影響を受けなく、これにより前記第１領域Ｒ１に配置されるソルダーレジスト１７０とは異なる形状のソルダーレジスト１７０が配置され得る。
一方、トレース１４１は、第１領域Ｒ１に配置される第１トレース１４１ａと第２領域Ｒ２に配置される第２トレース１４１ｂとを含むことができる。
次に、図１５を参照すると、プライマー層１５０上に上側外層回路パターン１４０を覆うようにソルダーレジスト層を配置する。このとき形成される前記ソルダーレジスト層は、前記第１領域Ｒ１、第２領域Ｒ２、及び第３領域Ｒ３に全て配置され得、前記上側外層回路パターン１４０よりも大きい高さを有するように形成され得る。
図１６を参照すれば、前記ソルダーレジスト層が形成されると、前記ソルダーレジスト層を露光及び現像工程を行い、領域ごとに互いに異なる高さを有するソルダーレジスト１６０を形成することができる。好ましくは、実施例では、ソルダーレジスト層の第２領域Ｒ２の一部と第３領域Ｒ３の全体を露光し、それにより前記ソルダーレジスト層の第１領域Ｒ１の全体及び第２領域Ｒ２の一部を現像する工程を行うことができる。
このために、前記ソルダーレジスト層の上に所望の領域のみをマスキングしてＵＶ露光を行い、その後、露光されていない領域ではテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）またはトリメチル－２－ヒドロキシエチルアンモニウムヒドロキシド（コリン）などが含有された有機アルカリ性化合物にＤｉｐｐｉｎｇして前記ソルダーレジスト層の高さを調節する工程を行い、ソルダーレジスト１６０を形成することができる。このとき、前記第２領域Ｒ２におけるソルダーレジスト層の高さ調節は、前記第２外層回路パターン１４０の高さを基準に決定され得る。例えば、前記第２領域Ｒ２におけるソルダーレジスト層の高さは、前記第２外層回路パターン１４０の高さの７０％～８５％を有するようにすることができる。
次に、図１７を参照すると、第１領域Ｒ１に配置された第１トレース１４１ａ、第１パッド１４２、及び第２領域Ｒ２に配置された第２パッド１４３をエッチングする工程を行うことができる。前記エッチング工程は、第１トレース１４１ａ、第１パッド１４２、及び第２パッド１４３の表面に残存するレジンを除去する工程であり得る。
以上の実施例で説明された特徴、構造、効果などは、少なくとも一つの実施例に含まれ、必ず一つの実施例に限定されるものではない。また、各実施例に例示された特徴、構造、効果などは、実施例が属する分野で通常の知識を有する者によって、他の実施例に対して組合せまたは変形して実施可能である。したがって、このような組合せと変形に係る内容は、実施例の範囲に含まれると解釈されるべきである。
以上では実施例を中心に説明したが、これは単なる例示に過ぎず、実施例を限定するものではなく、実施例が属する分野で通常の知識を有した者であれば、本実施例の本質的な特性を逸脱しない範囲内で、以上で例示されていない多様な変形と応用が可能であることが理解できるであろう。例えば、実施例に具体的に示された各構成要素は、変形して実施することができるものである。そして、このような変形と応用に係る差異点は、添付された請求の範囲で設定する実施例の範囲に含まれると解釈されるべきである。

Claims (10)

  1. 第１～第３領域を含む絶縁層と、
    前記絶縁層の前記第１～第３領域の上面の上に配置された外層回路パターンと、
    前記絶縁層の前記第１領域に配置された第１パート、前記第２領域に配置された第２パート、及び前記第３領域に配置された第３パートを含むソルダーレジストと、を含み、
    前記外層回路パターンは、
    前記絶縁層の第１領域の上面の上に配置された第１トレースと、
    前記絶縁層の第３領域の上面の上に配置された第２トレースと、を含み、
    前記第１トレースの高さは、前記第２トレースの高さとは異なり、
    前記ソルダーレジストの前記第１パートの上面は、前記第１トレースの上面よりも低く位置する、回路基板。
  2. 前記第１トレースは、第１高さを有し、
    前記第２トレースは、前記第１高さよりも大きい第２高さを有し、
    前記ソルダーレジストの前記第３パートの上面は、
    前記第２トレースの上面よりも高く位置する、請求項１に記載の回路基板。
  3. 前記第１トレースの第１高さは、
    前記第２トレースの第２高さの９０％～９５％の範囲を満たす、請求項２に記載の回路基板。
  4. 前記ソルダーレジストの第１パートは、前記第１高さよりも小さい第３高さを有し、
    前記ソルダーレジストの第１パートの第３高さは、
    前記第１トレースの第１高さの７０％～８５％の範囲を満たす、請求項２に記載の回路基板。
  5. 前記外層回路パターンは、
    前記絶縁層の第１領域の上面の上に配置された第１パッドを含み、
    前記第１パッドは、前記第１トレースに対応する高さを有する、請求項２に記載の回路基板。
  6. 前記ソルダーレジストの第１パートの第３高さは、
    前記第１パッドの高さの７０％～８５％の範囲を満たす、請求項５に記載の回路基板。
  7. 前記外層回路パターンは、
    前記絶縁層の第２領域の上面の上に配置された第２パッドを含み、
    前記ソルダーレジストの第２パートは、
    前記第２パッドの上面の一部を露出する開口領域を有する、請求項２に記載の回路基板。
  8. 前記第２パッドの上面は、
    前記ソルダーレジストの第２パートによって覆われる第１部分と前記ソルダーレジストの第２パートの開口領域を介して露出する第２部分とを含み、
    前記２パッドの前記第１部分は、前記第２パッドの前記第２部分よりも高く位置する、請求項７に記載の回路基板。
  9. 前記第２パッドの第２部分の高さは、前記第２パッドの第１部分の高さの９０％～９５％の範囲を満たす、請求項８に記載の回路基板。
  10. 前記第２パッドの第１部分の高さは、前記第２トレースの高さに対応し、
    前記第２パッドの第２部分の高さは、前記第１トレースの高さに対応する、請求項８に記載の回路基板。
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