KR20220109642A - 회로기판 및 이를 포함하는 패키지 기판 - Google Patents

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KR20220109642A
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이상영
김동민
배진수
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은, 절연층; 상기 절연층 상에 배치되는 패드; 및 상기 절연층 상에 배치되고, 상기 패드의 상면을 노출하는 보호층을 포함하고, 상기 패드는, 상기 절연층 상에 배치된 시드층; 상기 시드층 상에 배치되는 제1 패턴; 상기 제1 패턴 상에 배치되고, 상기 제1 패턴과 동일한 금속 물질을 포함하고, 상기 보호층을 통해 상면이 노출되는 제2 패턴; 상기 보호층을 통해 노출된 상기 제2 패턴의 상면에 배치되는 표면 처리층을 포함하고, 상기 제1 패턴의 폭은 상기 제2 패턴의 폭보다 크고, 상기 제1 패턴의 두께는 상기 제2 패턴의 두께보다 두껍고, 상기 보호층의 상면은 상기 제2 패턴의 상면과 동일 평면에 위치하거나, 낮게 위치한다.

Description

회로기판 및 이를 포함하는 패키지 기판 {CIRCUIT BOARD AND PACKAGE SUBSTRATE INCLUDING THE SAME}
실시 예는 회로 기판에 관한 것으로, 특히 접착부재와의 본딩성을 향상된 패드를 포함하는 회로기판 및 이를 포함하는 패키지 기판에 관한 것이다.
전자 부품의 소형화, 경량화 및 집적화가 가속화되면서, 회로의 선폭이 미세화되고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화됨에 따라, 반도체 칩을 실장하는 패키지 기판 또는 회로 기판의 회로 선폭이 수 마이크로미터 이하로 미세화되고 있다.
회로 기판의 회로 집적도를 증가시키기 위해서(즉, 회로 선폭을 미세화하기 위해서) 다양한 공법들이 제안된 바 있다. 예를 들어, 동 도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서 에스에이피(SAP: semi-additive process) 공법과, 엠에스에이피(MSAP: modified semi-additive process) 등이 제안되었다
이후, 보다 미세한 회로 패턴을 구현하기 위해서 동박을 절연층 내에 매립하는 임베디드 트레이스(ETS: embeded trace substrate) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박 회로를 절연층 표면에 돌출시켜 형성하는 대신에, 이를 절연층 내로 매립하는 타입으로 제조하기 때문에, 애칭으로 인한 회로 손실이 없어 회로 피치를 미세회하는데 유리하다.
한편, 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G (5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 고주파(mmWave) 대역(예를 들어, 6GHz, 28GHz, 35GHz) 또는 그 이상의 주파수를 사용하고 있다.
그리고, 초고주파수 대역에서의 전파의 경로 손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 출력(massive MIMO), 어레이 안테나(array antenna) 등의 집적화 기술들이 개발되고 있다. 이러한 5G 이상(6G, 7G ~ etc.)의 통신 시스템에 적용되는 회로 기판에는 AP 모듈을 구성하는 다양한 칩들이 실장되며, 이러한 칩들의 실장을 위한 패드를 포함하고 있다. 그리고, 상기 회로 기판에 실장된 칩의 특성에 따라 상기 5G 이상의 통신 시스템의 성능이 결정될 수 있다. 또한, 상기 실장된 칩과 연결되는 상기 회로 기판의 패드 사이의 본딩성에 의해 최종 제품의 성능 향상이 결정될 수 있다.
따라서, 상기 칩과 연결되는 패드의 본딩성을 향상시킬 수 있는 구조의 회로 기판이 요구되고 있는 실정이다.
실시 예에서는, 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.
구체적으로, 실시 예에서는 칩과의 본딩성이 향상된 패드를 포함하는 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.
또한, 실시 예에서는 보호층과 패드 사이의 접합력이 향상된 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은, 절연층; 상기 절연층 상에 배치되는 패드; 및 상기 절연층 상에 배치되고, 상기 패드의 상면을 노출하는 보호층을 포함하고, 상기 패드는, 상기 절연층 상에 배치된 시드층; 상기 시드층 상에 배치되는 제1 패턴; 상기 제1 패턴 상에 배치되고, 상기 제1 패턴과 동일한 금속 물질을 포함하고, 상기 보호층을 통해 상면이 노출되는 제2 패턴; 상기 보호층을 통해 노출된 상기 제2 패턴의 상면에 배치되는 표면 처리층을 포함하고, 상기 제1 패턴의 폭은 상기 제2 패턴의 폭보다 크고, 상기 제1 패턴의 두께는 상기 제2 패턴의 두께보다 두껍고, 상기 보호층의 상면은 상기 제2 패턴의 상면과 동일 평면에 위치하거나, 낮게 위치한다.
또한, 상기 제1 패턴은, 상기 표면 처리층의 폭보다 큰 폭을 가진다.
또한, 상기 제1 패턴의 두께는 상기 표면 처리층의 두께보다 두껍다.
또한, 상기 보호층의 상면은 상기 제2 패턴의 상면보다 낮게 위치하고, 상기 제2 패턴은, 상기 보호층의 상면으로부터 돌출되는 돌출 영역을 포함하고, 상기 표면 처리층은, 상기 제2 패턴의 상면에 배치되는 제1 부분과, 상기 제1 부분으로부터 연장되고 상기 제2 패턴의 상기 돌출 영역의 측면에 배치되는 제2 부분을 포함한다.
또한, 상기 표면 처리층은, 상기 제2 패턴의 상면에 배치되는 제1 부분과, 상기 제1 부분으로부터 연장되고, 상기 보호층의 상면에 배치되는 제2 부분을 포함한다.
또한, 상기 제1 패턴 및 상기 제2 패턴 중 적어도 하나의 측면은 곡면을 포함한다.
또한, 상기 절연층은, 제1 절연층 및 상기 제1 절연층 상의 제2 절연층을 포함하고, 상기 시드층은 상기 제2 절연층 상에 배치되고, 상기 제1 절연층과 상기 제2 절연층 사이에 배치되는 제1 회로 패턴층을 포함하며, 상기 제1 회로 패턴층의 표면 거칠기(Ra)는 상기 제2 패턴의 표면 거칠기(Ra)보다 크다.
또한, 상기 보호층의 표면 거칠기(Ra)는 상기 제1 회로 패턴층의 표면 거칠기(Ra)보다 작고, 상기 제2 패턴의 표면 거칠기(Ra)보다 크다.
한편, 실시 예에 따른 패키지 기판은 절연층; 상기 절연층의 제1면 상에 배치되는 제1 패드; 상기 절연층의 상기 제1면 상에 배치되고, 상기 제1 패드의 상면을 노출하는 제1 보호층; 상기 제1 보호층을 통해 노출된 상기 제1 패드의 상면에 배치되는 제1 접착부재; 상기 제1 접착부재 상에 배치되는 칩; 및 상기 제1 보호층 상에 배치되고, 상기 칩을 몰딩하는 몰딩층을 포함하고, 상기 제1 패드는, 상기 절연층의 상기 제1면 상에 배치된 시드층; 상기 시드층 상에 배치되는 제1 패턴; 상기 제1 패턴 상에 배치되고, 상기 제1 패턴과 동일한 금속 물질을 포함하고, 상기 제1 보호층을 통해 상면이 노출되는 제2 패턴; 상기 제1 보호층을 통해 노출된 상기 제2 패턴의 상면에 배치되는 표면 처리층을 포함하고, 상기 제1 패턴의 폭은 상기 제2 패턴의 폭보다 크고, 상기 제1 패턴의 두께는 상기 제2 패턴의 두께보다 두껍고, 상기 제1 보호층의 상면은 상기 제2 패턴의 상면과 동일 평면에 위치하거나, 낮게 위치한다.
또한, 상기 제1 패드는 상기 절연층의 상기 제1 면 상에 복수 개 형성되고, 상기 칩은 상기 복수 개의 상기 제1 패드 상에 배치되는 제1 AP 칩 및 제2 AP 칩을 포함하고, 상기 제1 AP 칩은 센트랄 프로세서(CPU)에 대응하고, 상기 제2 AP 칩은 그래픽 프로세서(GPU)에 대응한다.
또한, 상기 절연층의 상기 제1면과 반대되는 제2면 상에 배치되는 제2 패드; 상기 절연층의 상기 제2 면 상에 배치되고, 상기 제2 패드의 하면을 노출하는 제2 보호층; 및 상기 제2 보호층을 통해 노출된 상기 제2 패드의 하면에 배치되는 제2 접착부재를 포함한다.
또한, 상기 절연층은, 내측 절연층; 상기 내측 절연층의 제1면 상에 배치되는 제1 최외측 절연층; 및 상기 내측 절연층의 상기 제1면과 반대되는 제2 면 상에 배치되는 제2 최외측 절연층을 포함하고, 상기 제1 패드는 상기 제1 최외측 절연층의 제1면 상에 배치되고, 상기 제2 패드는 상기 제2 최외측 절연층의 제2면 상에 배치되며, 상기 패키지 기판은, 상기 내측 절연층에 배치되는 제1 비아; 상기 제1 최외측 절연층에 배치되고, 상기 제1 패드와 상기 제1 비아를 연결하는 제2 비아; 및 상기 제2 최외측 절연층에 배치되고, 상기 제1 비아와 상기 제2 패드를 연결하는 제3 비아를 포함하고, 상기 제1 내지 제3 비아는 서로 다른 폭을 가진다.
또한, 상기 제1 비아는 상기 제2 비아보다 큰 폭을 가지고, 상기 제3 비아보다 작은 폭을 가지며, 상기 제2 비아는 상기 제3 비아보다 작은 폭을 가진다.
실시 예에서는 회로 패턴층은 시드층, 제1 패턴, 제2 패턴 및 표면 처리층으로 구성된 패드를 포함한다. 이때, 표면 처리층은 상기 제2 패턴의 상면에 배치되는 제1 부분과, 상기 제1 부분으로부터 연장되어 보호층의 상면에 배치되는 제2 부분을 포함한다. 이에 따라, 실시 예에서는 상기와 같은 제2 부분을 포함하는 표면 처리층에 의해, 칩의 실장을 위한 접착 부재(미도시)의 배치 공간을 넓게 확보할 수 있고, 이에 따른 칩 본딩성을 향상시킬 수 있다. 즉, 실시 예에서는 상기 제2 패턴의 폭 대비 상기 표면 처리층의 폭이 크도록 하고, 이에 따라 접착 부재와의 접촉 면적이 넓어지도록 하여, 솔더볼이나 와이어와 같은 접착 부재와의 본딩성을 향상시킬 수 있다.
뿐만 아니라, 상기 제2 부분이 보호층의 상면에 배치됨으로 인해 칩의 실장을 위한 접착 부재(미도시)의 배치시에 상기 보호층이 상기 제2 부분을 지지해줄 수 있음으로 종래의 오버행 구조(상기 표면 처리층의 끝단이 상기 1,2 패드 및 상기 보호층과 이격 되어진 구조)와 달리 상기 표면처리층이 상기 접착 부재로 인해 파손 되는 것을 방지 할 수 있다.
또한, 실시 예에서는 상기 제2 패턴의 상면이 상기 보호층의 상면보다 높게 위치하도록 한다. 이에 따라, 실시 예에서는 상기 제2 패턴의 상면에 상기 보호층의 레진이 잔존하는 것을 방지할 수 있어 상기 패드의 상면 전체를 상기 보호층으로부터 노출 시킬 수 있음으로 인해 상기 패드의 상면 전체를 상기 칩과의 연결에 사용 할 수 있어 회로 집적도를 증가 시킬 수 있고, 또한 이에 따른 신뢰성을 향상시킬 수 있다. 나아가, 실시 예에서는 상기 표면 처리층이 상기 돌출된 제2 패턴의 측면의 일부에도 배치되도록 하여 상기 표면 처리층과 상기 제2 패턴 사이의 접촉 면적을 향상시킬 수 있다.
또한, 실시 예에서는 상기 패드를 구성하는 시드층, 제1 패턴, 제2 패턴 중 적어도 하나의 측면은 라운드진 곡면을 가지도록 한다. 이에 따라, 실시 예에서는 시드층, 제1 패턴, 제2 패턴 중 적어도 하나의 측면이 라운드진 곡면을 가짐에 따라, 상기 보호층과의 계면 사이의 접촉 면적을 증가시킬 수 있으며, 이에 따른 상기 보호층과의 접착력을 향상시킬 수 있고, 상기 보호층을 형성할 때 상기 패드와 상기 보호층 사이에 들뜸(보호층과 패드 사이에 공기층 형성)을 방지할 수 있어, 상기 보호층의 탈막을 방지할 수 있다.
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 2는 도 1의 제3 회로 패턴층의 패드를 확대한 확대도이다.
도 3 내지 도 15는 도 1에 도시된 회로 기판의 제1 제조 방법을 공정 순으로 나타낸 도면이다.
도 16 및 도 17은 도 1에 도시된 회로 기판의 제2 제조 방법을 설명하기 위한 도면이다.
도 18은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 19는 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 20은 실시 예에 따른 패키지 기판을 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 2는 도 1의 제3 회로 패턴층을 확대한 확대도이다.
도 1 및 도 2를 참조하면, 회로 기판은 절연층(110), 회로 패턴층, 비아, 및 보호층을 포함한다.
절연층(110)은 복수의 층 구조를 가질 수 있다. 예를 들어, 절연층(110)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다. 이때, 도면 상에는 상기 회로 기판이 절연층의 층수를 기준으로 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판은 절연층의 층수를 기준으로 2층 이하의 구조를 가질 수 있고, 이와 다르게 4층 이상의 구조를 가질 수도 있을 것이다.
예를 들어, 상기 제1 절연층(111)은 다층 구조에서, 내측에 배치된 내측 절연층일 수 있다. 그리고, 상기 제2 절연층(112)은 다층 구조에서, 제1 최외측에 배치된 제1 최외측 절연층일 수 있다. 또한, 상기 제3 절연층(113)은 다층 구조에서, 제2 최외측에 배치된 제2 최외측 절연층일 수 있다. 그리고, 상기 내측 절연층은 1층으로 구성되는 것으로 도시하였으나, 이와 다르게 2층 이상으로 구성될 수 있을 것이다.
절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.
예를 들어, 절연층(110) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는, 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(110)을 구성하는 재료로, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
절연층(110)의 표면에는 회로 패턴층이 배치될 수 있다.
예를 들어, 제1 절연층(111)의 제1면에는 제1 회로 패턴층(120)이 배치될 수 있다. 예를 들어, 제1 절연층(111)의 제2면에는 제2 회로 패턴층(130)이 배치될 수 있다. 예를 들어, 제2 절연층(112)의 제1면에는 제3 회로 패턴층(140)이 배치될 수 있다. 예를 들어, 제3 절연층(113)의 제2면에는 제4 회로 패턴층(150)이 배치될 수 있다. 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 내측 절연층의 표면에 배치된 내측 회로 패턴층이라고 할 수 있다. 그리고, 상기 제3 회로 패턴층(140) 및 상기 제4 회로 패턴층(150)은, 최외측 절연층에 배치된 외측 또는 최외측 회로 패턴층이라고 할 수 있다.
상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속 물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
한편, 상기 제3 회로 패턴층(140) 및 제4 회로 패턴층(150) 각각은 트레이스 및 패드를 포함한다.
구체적으로, 제3 회로 패턴층(140)은 패드(140P) 및 트레이스(140T)를 포함할 수 있다. 또한, 제4 회로 패턴층(150)은 패드(150P) 및 트레이스(150T)를 포함할 수 있다. 상기 트레이스(140T, 150T)는 전기적 신호를 전달하는 기다란 라인 형태의 배선을 의미한다. 그리고, 상기 패드(140P, 150P)는 칩과 같은 부품이 실장되는 실장 패드이거나, 외부 보드와의 연결을 위한 코어 패드 또는 BGA 패드를 의미할 수 있다. 이에 따라, 상기 패드(140P)는 '제1 패드'라고도 할 수 있고, 상기 패드(150P)는 '제2 패드'라고도 할 수 있다.
구체적으로, 상기 제3 회로 패턴층(140)의 패드(140P)는 칩과 같은 부품이 실장되는 실장 패드일 수 있다. 또한, 상기 제4 회로 패턴층(140)의 패드(150P)는 외부 보드와의 연결을 위한 코어 패드 또는 BGA 패드일 수 있으나, 이에 한정되는 것은 아니다. 한편, 상기 제3 회로 패턴층(140)의 패드(140P)는 상기 제4 회로 패턴층(150)의 패드(150P)보다 폭이 더 좁을 수 있다.
상기 제3 회로 패턴층(140)의 패드(140P)는 상기 제2 절연층(112)의 제1면에 배치된 제1 보호층(160)에 의해 표면이 노출될 수 있다. 또한, 상기 제4 회로 패턴층(150)의 패드(150P)는 상기 제3 절연층(113)의 제2면에 배치된 제2 보호층(170)에 의해 표면이 노출될 수 있다.
상기 제3 회로 패턴층(140)은 복수의 층 구조를 가질 수 있다. 이때, 상기 제3 회로 패턴층(140)의 패드(140P)와 트레이스(140T)는 서로 다른 층 구조를 가질 수 있다. 예를 들어, 상기 패드(140P)의 층 수는 상기 트레이스(140T)의 층 수보다 많을 수 있다. 예를 들어, 상기 트레이스(140T)는 상기 패드(140P)를 구성하는 복수의 층 중 일부 층 만을 포함할 수 있다.
예를 들어, 상기 제3 회로 패턴층(140)의 패드(140P)는, 상기 제2 절연층(112)의 제1면 상에 배치되는 제1 패턴(142)과, 상기 제1 패턴(142) 상에 배치되는 제2 패턴(143)을 포함한다. 실시 예에서는 상기 제3 회로 패턴층(140)의 패드(140P)가 2층 구조를 가질 수 있도록 한다. 이에 따라, 실시 예에서는 상기 제3 회로 패턴층(140)의 상기 패드(140P)가 상기 제2 절연층(112)의 제1면을 기준으로 일정 높이 이상 돌출될 수 있도록 한다. 이에 따라 실시 예에서는 상기 제3 회로 패턴층(140)의 패드(140P)가 일정 높이 이상을 가짐에 따라, 칩의 실장 공정에서의 용이성을 향상시킬 수 있다.
상기 제1 패턴(142) 및 상기 제2 패턴(143)은 서로 동일한 금속 물질을 포함할 수 있다. 예를 들어, 상기 제1 패턴(142)은 구리를 포함할 수 있다. 그리고, 상기 제2 패턴(143)은 상기 제1 패턴(142)과 동일한 금속 물질인 구리를 포함할 수 있다.
또한, 상기 제3 회로 패턴층(140)의 패드(140P)는 상기 제2 절연층(112)의 제1면과 상기 제1 패턴(142) 사이에 배치되는 시드층(141)을 포함할 수 있다. 상기 시드층(141)은 상기 제1 패턴(142) 및 상기 제2 패턴(143)을 형성하기 위해 사용되는 시드층일 수 있다. 예를 들어, 상기 제1 패턴(142) 및 상기 제2 패턴(143)은 전해 도금 공정에 의해 형성될 수 있다. 이에 따라, 상기 시드층(141)은 상기 제1 패턴(142) 및 상기 제2 패턴(143)을 각각 전해도금하기 위한 시드층일 수 있다.
상기 제3 회로 패턴층(140)의 패드(140P)는 상기 제2 패턴(143) 상에 배치되는 표면 처리층(144)을 포함할 수 있다. 상기 표면 처리층(144)은 상기 패드(140P)의 표면을 보호하거나, 상기 패드(140P)의 본딩성을 높이기 위해 형성될 수 있다. 상기 표면 처리층(144)은 금(Au)을 포함할 수 있다. 예를 들어, 상기 표면 처리층(144)은 금 금속층만을 포함할 수 있다. 그리고, 상기 금 금속층은 구리를 포함하는 상기 제2 패턴(143) 상에 직접 형성될 수 있다. 이와 다르게, 상기 표면 처리층(144)은 ENEPIG층일 수 있다. 예를 들어, 상기 표면 처리층(144)은 니켈 금속층, 팔라듐 금속층 및 금 금속층을 포함할 수 있다.
한편, 상기 제3 회로 패턴층(140)의 트레이스(140T)는 상기 패드(140P)를 구성하는 층 중 일부 층만을 포함할 수 있다. 예를 들어, 상기 제3 회로 패턴층(140)의 트레이스(140T)는 상기 시드층(141) 및 상기 제1 패턴(142)을 포함할 수 있다. 이에 따라, 실시 예에서는 시드층(141) 및 제1 패턴(142)을 형성하여, 상기 제3 회로 패턴층(140)의 상기 패드(140P)의 일부분 및 상기 트레이스(140T)를 형성할 수 있다. 그리고, 실시 예에서는 상기 형성된 제1 패턴(142) 중 상기 패드(140P)에 대응하는 영역 상에 제2 패턴(143) 및 표면 처리층(144)을 형성하여, 상기 패드(140P)를 형성할 수 있다.
상기 제4 회로 패턴층(150)의 패드(150P)는 상기 제3 회로 패턴층(140)의 패드(140P)와 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 상기 제4 회로 패턴층(150)의 패드(150P)는 시드층(151), 제1 패턴(152), 제2 패턴(153), 및 표면 처리층(154)을 포함할 수 있다. 이때, 상기 제4 회로 패턴층(150)의 패드(150P)를 구성하는 시드층(151), 제1 패턴(152), 제2 패턴(153) 및 표면 처리층(154)은 상기 제3 회로 패턴층(140)의 패드(140P)를 구성하는 시드층(141), 제1 패턴(142), 제2 패턴(143) 및 표면 처리층(144)과 실질적으로 동일한 층 구조를 가지며, 이에 따라 이에 대한 상세한 설명은 생략하기로 한다.
또한, 상기 제4 회로 패턴층(150)의 트레이스(150T)는 상기 제3 회로 패턴층(140)의 트레이스(140T)에 대응하게, 상기 패드(150P)를 구성하는 층의 일부인 시드층(151) 및 제1 패턴(152)을 포함할 수 있다.
상기 제3 회로패턴층은 칩과 같은 부품이 실장되는 실장 패드일 수 있다. 상기 제4 회로패턴층은 외부 보드와의 연결을 위한 코어 패드 또는 BGA 패드 일 수 있다. 상기 제4 회로 패턴층(150)의 패드는 상기 제3 회로패턴층의 패드보다 폭이 더 넓을 수 있다.
상기 제2 절연층(112)의 제1면 상에는 제1 보호층(160)의 배치될 수 있다. 상기 제1 보호층(160)은 솔더 레지스트를 포함할 수 있다. 상기 제1 보호층(160)은 상기 제3 회로 패턴층(140)의 패드(140P)의 표면을 노출하는 개구부(미도시)를 포함할 수 있다. 예를 들어, 상기 제1 보호층(160)은 상기 제3 회로 패턴층(140)의 패드(140P)를 구성하는 제2 패턴(143) 의 표면을 노출할 수 있다.
상기 제1 보호층(160)은 상기 제3 회로 패턴층(140)의 시드층(141)의 측면을 덮으며 배치될 수 있다. 또한, 상기 제1 보호층(160)은 패드(140P)의 상기 제1 패턴(142)의 측면을 덮으며 배치될 수 있다. 또한, 상기 제1 보호층(160)은 상기 패드(140P)의 제1 패턴(142)의 상면의 일부를 덮으며 배치될 수 있다. 또한, 상기 제1 보호층(160)은 상기 패드(140P)의 상기 제2 패턴(143)의 측면을 덮으며 배치될 수 있다.
제1 실시 예에서, 상기 제1 보호층(160)의 상면은 상기 제3 회로 패턴층(140)의 제2 패턴(143)의 상면과 동일 평면 상에 위치할 수 있다.
이에 대응하게, 상기 제3 절연층(113)의 제2면 상에는 제2 보호층(170)이 배치될 수 있다. 상기 제2 보호층(170)은 솔더 레지스트를 포함할 수 있다. 상기 제2 보호층(170)은 상기 제4 회로 패턴층(150)의 패드(150P)의 표면을 노출하는 개구부(미도시)를 포함할 수 있다. 예를 들어, 상기 제2 보호층(170)은 상기 제4 회로 패턴층(150)의 패드(150P)를 구성하는 제2 패턴(153)의 표면을 노출할 수 있다.
상기 제2 보호층(170)은 상기 시드층(151)의 측면을 덮으며 배치될 수 있다. 또한, 상기 제2 보호층(170)은 상기 제4 회로 패턴층(150)의 패드(150P)의 제1 패턴(152)의 측면을 덮으며 배치될 수 있다. 또한, 상기 제2 보호층(170)은 상기 제4 회로 패턴층(150)의 패드(150P)의 상기 제1 패턴(152)의 하면의 일부를 덮을 수 있다. 또한, 상기 제2 보호층(170)은 상기 제4 회로 패턴층(150)의 패드(150P)의 제2 패턴(153)의 측면을 덮으며 배치될 수 있다.
또한, 제1 실시 예에서, 상기 제2 보호층(170)의 하면은 상기 제4 회로 패턴층(150)의 패드(150P)의 제2 패턴(153)의 하면과 동일 평면 상에 위치할 수 있다.
한편, 실시 예의 회로 기판은 비아를 포함한다. 상기 비아는 서로 다른 층에 배치된 회로 패턴층을 전기적으로 연결할 수 있다. 예를 들어, 상기 제1 절연층(111)에는 제1 비아(V1)가 형성될 수 있다. 상기 제1 비아(V1)는 상기 제1 절연층(111)을 관통하며, 이에 따라 상기 제1 회로 패턴층(120)과 상기 제2 회로 패턴층(130)을 전기적으로 연결할 수 있다. 예를 들어, 상기 제2 절연층(112)에는 제2 비아(V2)가 형성될 수 있다. 상기 제2 비아(V2)는 상기 제2 절연층(112)을 관통하며, 이에 따라 상기 제1 회로 패턴층(120)과 상기 제3 회로 패턴층(140)을 전기적으로 연결할 수 있다. 예를 들어, 상기 제3 절연층(113)에는 제3 비아(V3)가 형성될 수 있다. 상기 제3 비아(V3)는 상기 제3 절연층(113)을 관통하며, 이에 따라 상기 제2 회로 패턴층(130)과 제4 회로 패턴층(150)을 전기적으로 연결할 수 있다.
상기와 같은 비아(V1, V2, V3)은 각각의 절연층 내에 형성된 비아 홀 내부를 금속물질로 충진하여 형성될 수 있다. 상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 절연층을 개방할 수 있다.
상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 상기 비아(V1, V2, V3)를 형성할 수 있다. 상기 비아(V1, V2, V3)는 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 금속 물질로 형성될 수 있다. 또한, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
상기와 같이, 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)의 각각의 패드(140P, 150P)는 시드층, 제1 패턴, 제2 패턴 및 표면 처리층을 포함한다. 이하에서는 이의 구조에 대해 구체적으로 설명하기로 한다. 다만, 상기 제4 회로 패턴층(150)의 패드(150P)는 실질적으로 상기 제3 회로 패턴층(140)의 패드(140P)와 동일한 층 구조를 가짐에 따라, 상기 제3 회로 패턴층(140)의 패드(140P)의 구조를 중심으로 설명하기로 한다.
도 2에 도시된 바와 같이, 제3 회로 패턴층(140)은 패드(140P) 및 트레이스(140T)를 포함한다. 그리고, 상기 패드(140P)는 시드층(141), 제1 패턴(142), 제2 패턴(143) 및 표면 처리층(144)을 포함한다. 그리고, 상기 트레이스(140T)는 시드층(141) 및 제1 패턴(142)을 포함할 수 있다. 예를 들어, 상기 제3 회로 패턴층(140)의 패드(140P) 및 트레이스(140T)는 서로 다른 층 구조를 가질 수 있다.
상기 제1 패턴(142)은 제1 두께(T1)를 가질 수 있다. 예를 들어, 상기 제1 패턴(142)의 상기 제1 두께(T1)는 7㎛ 내지 17㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 패턴(142)의 제1 두께(T1)는 9㎛ 내지 15㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 패턴(142)의 제1 두께(T1)는 10㎛ 내지 13㎛의 범위를 만족할 수 있다. 여기에서, 상기 제1 패턴(142)은 패드(140P) 및 트레이스(140T)를 구성하는 패턴일 수 있다.
상기 제2 패턴(143)은 상기 제1 패턴(142) 상에, 상기 제1 패턴(142)의 제1 두께(T1)보다 얇은 제2 두께(T2)를 가지고 배치될 수 있다. 예를 들어, 상기 제2 패턴(143)의 상기 제2 두께(T2)는 5㎛ 내지 15㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 패턴(143)의 상기 제2 두께(T2)는 7㎛ 내지 13㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 패턴(143)의 상기 제2 두께(T2)는 8㎛ 내지 11㎛의 범위를 만족할 수 있다.
이를 통해, 실시 예에서는 회로 기판의 전체 두께를 줄일 수 있으며, 상기 회로 기판의 최외측 절연층인 상기 제2 절연층(112)의 최상단 표면에서 회로 기판 상에 실장되는 최하단까지의 거리를 줄일 수 있어, 전체적인 칩 패키지의 두께를 감소시킬 수 있다.
상기 표면 처리층(144)은 상기 제2 패턴(143) 상에, 상기 제1 두께(T1) 및 상기 제2 두께(T2)보다 얇은 제3 두께(T3)를 가지고 배치될 수 있다. 예를 들어, 상기 표면 처리층(144)의 제3 두께(T3)는 0.1㎛ 내지 10㎛의 범위를 만족할 수 있다. 예를 들어, 상기 표면 처리층(144)의 제3 두께(T3)는 0.5㎛ 내지 8㎛의 범위를 만족할 수 있다. 예를 들어, 상기 표면 처리층(144)의 제3 두께(T3)는 1㎛ 내지 5㎛의 범위를 만족할 수 있다. 다만, 상기 제3 두께(T3)는 상기 표면 처리층(144)이 상기 설명한 ENEPIG층으로 구성된 경우에서의 표면 처리층(144)의 두께 범위이다. 예를 들어, 표면 처리층(144)은 상기 제2 패턴(143) 상에 형성된 0.002㎛ 내지 0.244㎛의 두께 범위의 니켈(Ni) 금속층과, 상기 니켈(Ni) 금속층 상에 형성된 0.049㎛ 내지 4.878㎛의 두께 범위의 팔라듐(Pd) 금속층과, 상기 팔라듐(Pd) 금속층 상에 형성된 0.049㎛ 내지 4.478㎛의 두께 범위의 금(Au) 금속층을 포함할 수 있다. 하지만, 실시 예는 이에 한정되지 않고, 상기 표면 처리층(144)이 금(Au)을 포함하는 금(Au) 금속층만을 포함할 수 있다. 이때, 상기 표면 처리층(144)이 가지는 제3 두께(T3)는 상기 기재한 두께 범위보다 낮은 두께 범위를 가질 수 있을 것이다. 예를 들어, 상기 금(Au) 금속층의 두께는 0.049㎛ 내지 4.478㎛의 범위를 가질 수 있다. 예를 들어, 상기 금(Au) 금속층의 두께는 0.244㎛ 내지 3.902㎛의 범위를 가질 수 있다. 예를 들어, 상기 금(Au) 금속층의 두께는 0.488㎛ 내지 2.439㎛의 범위를 가질 수 있다.
상기 시드층(141)은 상기 제2 절연층(112)과 상기 제1 패턴(142) 사이에 제4 두께(T4)를 가지고 배치된다. 예를 들어, 상기 시드층(141)의 제4 두께(T4)는 0.5㎛ 내지 5㎛의 범위를 만족할 수 있다. 예를 들어, 시드층(141)의 제4 두께(T4)는 0.8㎛ 내지 3.5㎛의 범위를 만족할 수 있다. 예를 들어, 상기 시드층(141)의 제4 두께(T4)는 1.0㎛ 내지 2.5㎛의 범위를 만족할 수 있다. 여기에서, 상기 시드층(141)은 패드(140P) 및 트레이스(140T)를 구성하는 패턴일 수 있다.
한편, 상기 회로 기판의 내측 회로 패턴층에 대응하는 상기 제1 회로 패턴층(120)은 제5 두께(T5)를 가질 수 있다. 상기 제1 회로 패턴층(120)이 가지는 제5 두께(T5)는 상기 제1 패턴(142)이 가지는 제1 두께(T1)에 대응할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)은 제5 두께(T5)는 7㎛ 내지 17㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)은 제5 두께(T5))는 9㎛ 내지 15㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)은 제5 두께(T5)는 10㎛ 내지 13㎛의 범위를 만족할 수 있다. 다만, 상기 제1 회로 패턴층(120)이 시드층을 포함하는 경우, 상기 제1 회로 패턴층(120)은 상기 기재한 제5 두께(T5)에서 상기 시드층(141)이 가지는 제4 두께(T4)를 합한 것에 대응할 수 있다.
상기 제2 절연층(112)은 제6 두께(T6)를 가질 수 있다. 상기 제2 절연층(112)의 제6 두께(T6)는 상기 제1 회로 패턴층(120)의 상면에서부터 상기 제2 절연층(112)의 상면까지의 거리에 대응할 수 있다. 예를 들어, 상기 제2 절연층(112)의 제6 두께(T6)는 10㎛ 내지 30㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 절연층(112)의 제6 두께(T6)는 15㎛ 내지 25㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 절연층 (112)의 제6 두께(T6)는 18㎛ 내지 23㎛의 범위를 만족할 수 있다.
한편, 상기 제3 회로 패턴층(140)을 구성하는 상기 패드(140P)의 시드층(141), 제1 패턴(142), 제2 패턴(143) 및 표면 처리층(144)은 서로 다른 폭을 가질 수 있다.
상기 패드(140P)의 상기 제1 패턴(142)은 제1 폭(W1)을 가질 수 있다. 예를 들어, 상기 패드(140P)의 상기 제1 패턴(142)의 제1 폭(W1)은 5㎛ 내지 300㎛의 범위를 만족할 수 있다. 예를 들어, 상기 패드(140P)의 상기 제1 패턴(142)의 제1 폭(W1)은 70㎛ 내지 200㎛의 범위를 만족할 수 있다. 예를 들어, 상기 패드(140P)의 상기 제1 패턴(142)의 제1 폭(W1)은 100㎛ 내지 150㎛의 범위를 만족할 수 있다
상기 패드(140P)의 상기 제2 패턴(143)은 상기 패드(140P)의 상기 제1 패턴(142) 상에, 상기 제1 패턴(142)이 가지는 제1 폭(W1)보다 작은 제2 폭(W2)을 가지며 배치될 수 있다. 예를 들어, 상기 패드(140P)의 상기 제2 패턴(143)의 제2 폭(W2)은 3㎛ 내지 250㎛의 범위를 만족할 수 있다. 예를 들어, 상기 패드(140P)의 상기 제2 패턴(143)의 제2 폭(W2)은 50㎛ 내지 150㎛의 범위를 만족할 수 있다. 예를 들어, 상기 패드(140P)의 상기 제2 패턴(143)의 제2 폭(W2)은 60㎛ 내지 100㎛의 범위를 만족할 수 있다.
이에 따라, 상기 패드(140P)의 상기 제1 패턴(142)의 상면은, 상기 제2 패턴(143)의 하면과 직접 접촉하는 제1 부분과, 상기 제1 부분 이외의 제2 부분을 포함할 수 있다. 그리고, 상기 제1 패턴(142)의 상면의 제2 부분은 상기 제1 보호층(160)과 직접 접촉할 수 있다.
또한, 상기 패드(140P)의 상기 제1 패턴(142)의 제1 부분의 폭은 상기 제2 부분의 폭보다 클 수 있다. 상기 제2 부분을 통해 상기 패드(140P)의 일부분이 상기 제1 보호층(160)의 하부에 형성됨으로 인해 상기 회로 기판으로부터 상기 패드(140P)가 분리되어 탈막 되는 것을 방지할 수 있고, 상기 제1 패턴(142)의 두께가 상기 제2 패턴(143)의 두께보다 두껍게 형성됨으로 인해 상기 제2 부분이 상기 제1 부분보다 폭이 작더라도 상기 회로 기판으로부터 상기 패드가 분리되지 않도록 접착력을 확보할 수 있다. 예를 들어, 상기 제1 패턴(142)의 두께가 상기 제2 패턴(143)의 두께보다 얇을 경우 상기 회로 기판 상에 실장되는 칩과의 연결 시 상기 제2 패턴(143)이 탈막할 때 상기 제1 패턴(142)이 지지할 수 없어 상기 패드(140P)가 상기 회로 기판으로부터 탈막할 수 있다. 또한, 실시 예에서는 상기 제 1 부분의 폭을 상기 제2 부분의 폭보다 크게 형성함으로 인해 상기 회로 기판상에 실장되는 칩과의 연결을 용이하게 할 수 있다.
상기 표면 처리층(144)은 상기 제2 패턴(143) 상에, 상기 패드(140P)의 상기 제1 패턴(142)의 제1 폭(W1)보다 작으면서, 상기 제2 패턴(143)의 제2 폭(W2)보다 큰 제3 폭(W3)을 가지며 배치될 수 있다. 예를 들어, 상기 표면 처리층(144)의 제3 폭(W3)은 4㎛ 내지 280㎛의 범위를 만족할 수 있다. 예를 들어, 상기 표면 처리층(144)의 제3 폭(W3)은 70㎛ 내지 180㎛의 범위를 만족할 수 있다. 예를 들어, 상기 표면 처리층(144)의 제3 폭(W3)은 80㎛ 내지 120㎛의 범위를 만족할 수 있다.
한편, 상기 트레이스(140T)의 제1 패턴(142)은 상기 패드(140P)의 제1 패턴과는 다른 폭을 가질 수 있다. 예를 들어, 상기 트레이스(140T)의 제1 패턴(142)은 상기 패드(140P)의 제1 패턴이 가지는 제1 폭(W1)보다 좁은 제4 폭(W4)을 가질 수 있다. 상기 트레이스(140T)의 제1 패턴(142)의 제4 폭(W4)은 0.5㎛ 내지 20㎛의 범위를 만족할 수 있다. 예를 들어, 상기 트레이스(140T)의 제1 패턴(142)의 제4 폭(W4)은 0.8㎛ 내지 15㎛의 범위를 만족할 수 있다. 예를 들어, 상기 트레이스(140T)의 제1 패턴(142)의 제4 폭(W4)은 1.0㎛ 내지 10㎛의 범위를 만족할 수 있다.
한편, 상기 트레이스(140T)는 상기 제2 절연층(112) 상에 상호 이격되어 복수 개 형성될 수 있다. 이때, 복수의 트레이스들 중 상호 이웃하는 트레이스(140T)들은 제5 폭(W5)만큼 이격될 수 있다. 상기 트레이스(140T)들의 이격 간격에 대응하는 제5 폭(W5)은 0.5㎛ 내지 20㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제5 폭(W5)은 0.8㎛ 내지 15㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제5 폭(W5)은 1.0㎛ 내지 10㎛의 범위를 만족할 수 있다.
한편, 제1 실시 예에서, 상기 제2 패턴(143)의 상면은 상기 제1 보호층(160)의 상면과 동일 평면 상에 위치할 수 있다.
이에 따라, 상기 표면 처리층(144)은 상기 제2 패턴(143)의 상면에 배치되는 제1 부분과, 상기 제1 부분으로부터 연장되는 제2 부분을 포함할 수 있다. 예를 들어, 상기 표면 처리층(144)의 하면은 상기 제2 패턴(143)의 상면과 직접 접촉하는 표면 처리층(144)의 제1 부분과, 상기 제1 보호층(160)의 상면과 직접 접촉하는 표면 처리층(144)의 제2 부분을 포함할 수 있다. 이때, 실시 예에서는 상기 표면 처리층(144)을 형성할 때, 마스크(미도시)의 개구부가 상기 제1 폭(W1)과 상기 제2 폭(W2) 사이의 상기 제3 폭(W3)을 가지도록 한다. 이에 따라, 실시 예에서는 상기 표면 처리층(144)이 상기 제2 패턴 (143)의 상면에서 연장되어 상기 제1 보호층(160)의 상면에도 일부 형성될 수 있도록 한다.
뿐만 아니라, 실시 예에서는 마스크 없이 상기 시드층(141), 상기 제2 패턴(142), 상기 제2 패턴(142)을 이용하여 상기 표면 처리층(144)을 도금할 수도 있다. 이때, 상기 표면 처리층(144)의 제1 부분의 폭이 상기 표면 처리층(144)의 제2 부분의 폭보다 클 수 있다. 이에 따라, 상기 표면 처리층(144)과 상기 제2 패턴(143)이 상호 직접 접촉하는 상기 표면 처리층(144)의 제1 부분의 폭을 넓게 형성함으로써, 상기 표면 처리층(144)이 상기 제2 패턴(143)으로부터 탈락되는 것을 방지할 수 있고, 이에 따라 상기 보호층과 상기 패드(140P)의 접착력을 향상시킬 수 있다. 이에 따라, 실시 예에서는 칩의 실장을 위한 접착 부재(미도시)의 배치 공간을 넓게 확보할 수 있고, 이에 따른 칩 본딩성을 향상시킬 수 있다. 즉, 실시 예에서는 상기 제2 패턴(143)의 폭 대비 상기 표면 처리층(144)의 폭이 크도록 하고, 이에 따라 접착 부재(미도시)와의 접촉 면적이 넓어지도록 하여, 솔더볼이나 와이어와 같은 접착 부재와의 본딩성을 향상시킬 수 있다.
한편, 상기 제1 회로 패턴층(120)과 상기 제3 회로 패턴층(140)은 서로 다른 표면거칠기(Ra)를 가질 수 있다. 예를 들어, 실시 예에서의 내측 회로 패턴층은 외측 회로 패턴층과 다른 표면 거칠기(Ra)를 가질 수 있다.
예를 들어, 상기 제1 회로 패턴층(120)은 제1 표면 거칠기(Ra)를 가질 수 있다. 상기 제1 표면 거칠기(Ra)는 0.83㎛ 내지 1.0㎛ 사이의 범위를 가질 수 있다. 즉, 상기 제1 회로 패턴층(120)에는 상기 제2 절연층(112)과의 접합력 향상을 위해 조도 처리가 되며, 이에 따라 0.83㎛ 내지 1.0㎛의 범위의 제1 표면 거칠기(Ra)를 가질 수 있다.
상기 제3 회로 패턴층(140)은 상기 제1 회로 패턴층(120)보다 작은 제2 표면 거칠기(Ra)를 가질 수 있다. 예를 들어, 상기 제2 표면 거칠기(Ra)는 0.70㎛ 내지 0.82㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 패턴(141)의 상기 제2 표면 거칠기(Ra)는 0.70㎛ 내지 0.82㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 패턴(142)의 상기 제2 표면 거칠기(Ra)는 0.70㎛ 내지 0.82㎛의 범위를 만족할 수 있다. 예를 들어, 상기 표면 처리층(144)의 상기 제2 표면 거칠기(Ra)는 0.70㎛ 내지 0.82㎛의 범위를 만족할 수 있다.
즉, 실시 예에서는 상기 제1 표면 거칠기(Ra) 보다 상기 제2 표면 거칠기(Ra)가 클 수 있다. 상기 제1 회로 패턴층(120)에는 상기 제2 절연층(112)과의 접합력 향상을 위해 좀 더 큰 조도 처리가 되어야 하며, 상기 제3 회로 패턴층(140)의 패드(140P)는 상기 보호층 또는 상기 회로 기판상에 실장되는 칩 또는 메인 인쇄회로 기판과의 연결을 위한 접촉부재와의 접촉을 하기 위한 조도가 필요함으로 상대적으로 작은 조도 처리를 해도 무방하다. 뿐만 아니라 상기 제3 회로 패턴층(140)의 패드(140P)는 별도의 조도 처리 없이 도 12와 같이 상기 시드층(141)을 에칭하는 공정으로 발생하는 조도만 형성되어도 무방하다.
한편, 상기 제1 보호층(160)은 상기 제1 표면 거칠기(Ra) 및 상기 제2 표면 거칠기(Ra) 사이의 제3 표면 거칠기(Ra)를 가질 수 있다. 예를 들어, 상기 제1 보호층(160)의 상기 제3 표면 거칠기(Ra)는 0.80㎛ 내지 0.90㎛ 사이의 범위를 만족할 수 있다. 상기 제1 보호층(160)의 표면 거칠기는 별도로 한정되지는 않으나, 상기 제1 보호층(160) 상에 칩을 실장하고 몰딩하는 과정에서 몰딩층과의 접합력을 확보할 정도이면 된다.
도 3 내지 도 15는 도 1에 도시된 회로 기판의 제1 제조 방법을 공정 순으로 나타낸 것이고, 도 16 및 도 17은 도 1에 도시된 회로 기판의 제2 제조 방법을 설명하기 위한 도면이다.
이하에서는 첨부된 도면을 참조하여, 도 1에 도시된 회로 기판의 제조 방법을 구체적으로 설명하기로 한다.
도 3을 참조하면, 실시 예에서는 제1 절연층(111)을 준비한다. 그리고, 실시 예에서는 상기 제1 절연층(111)이 준비되면, 상기 제1 절연층(111)에 제1 회로 패턴층(120), 제2 회로 패턴층(130) 및 제1 비아(V1)를 형성하는 공정을 진행할 수 있다. 이에 대해 간략히 설명하면, 상기 제1 절연층(111)이 준비되면, 상기 제1 절연층(111)의 일면 또는 양면의 표면에 시드층(미도시)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 절연층(111)은 CCL(Copper Clad Laminate)일 수 있고, 이에 따라 상기 시드층은 상기 CCL을 구성하는 동박층일 수 있다. 이와 다르게, 상기 시드층은 무전해 도금을 통해 상기 제1 절연층(111)의 제1면 및 제2면 중 적어도 하나에 각각 형성될 수 있다. 다음으로, 실시 예에서는 상기 시드층이 형성된 제1 절연층(111)에 제1 비아 홀을 형성하는 공정을 진행할 수 있다. 이후, 실시 예에서는 상기 제1 절연층(111)의 제1면 및 제2면 중 적어도 하나의 면 상에 개구부를 포함하는 마스크(미도시)를 형성하고, 상기 마스크의 개구부 내에 도금을 진행하여 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 중 적어도 하나의 회로 패턴층과, 제1 비아(V1)를 형성할 수 있다.
다음으로, 도 4를 참조하면, 실시 예에서는 상기 제1 절연층(111)의 제1면에 제2 절연층(112)을 적층하고, 상기 제1 절연층(111)의 제2면에 제3 절연층(113)을 적층하는 공정을 진행할 수 있다. 이때, 상기 제2 절연층(112)의 제1면 및 상기 제3 절연층(113)의 제2면에는 각각 금속층(141, 151)이 형성될 수 있다. 그리고, 상기 금속층(141, 151)은 상기 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)의 형성을 위한 시드층으로 사용될 수 있다. 이에 따라, 상기 금속층(141, 151)은 시드층이라고도 할 수 있다.
다음으로, 도 5를 참조하면, 실시 예에서는 상기 제2 절연층(112) 및 이의 제1면에 배치된 시드층(141)을 관통하는 제2 비아 홀(VH2)을 형성하고, 상기 제3 절연층(113) 및 이의 제2면에 배치된 시드층(151)을 관통하는 제3 비아 홀(VH3)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 6을 참조하면, 실시 예에서는 상기 시드층(141, 151) 상에 제1 마스크(M1)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 절연층(112) 상의 시드층(141)에 배치된 제1 마스크(M1)는 상기 제2 비아(V2) 및 제3 회로 패턴층(140)이 형성될 영역을 오픈하는 개구부(미도시)를 포함할 수 있다. 또한, 상기 제3 절연층(113) 상의 시드층(151)에 배치된 제1 마스크(M1)는 상기 제3 비아(V3) 및 제4 회로 패턴층(150)이 형성될 영역을 오픈하는 개구부(미도시)를 포함할 수 있다.
다음으로, 도 7을 참조하면, 실시 예에서는 상기 시드층(141, 151)을 이용하여 전해도금을 진행할 수 있다. 구체적으로, 실시 예에서는 상기 제1 마스크(M1)의 개구부 내에 금속 물질을 충진하여 제1-1 도금층(142a), 제1-2 도금층(152a), 제2 비아(V2) 및 제3 비아(V3)를 형성할 수 있다.
상기 제1-1 도금층(142a) 및 제2 비아(V2)는 동시에 형성될 수 있다. 뿐만 아니라 제1-1 도금층(142a) 및 제2 비아(V2)는 동일 물질로 동시에 형성될 수 있다.
이때, 제1-1 도금층(142a)은 상기 설명한 제3 회로 패턴층(140)의 패드(140P) 및 트레이스(140T)의 제1 패턴(142)에 대응할 수 있고, 상기 제1-2 도금층(152a)은 제4 회로 패턴층(150)의 패드(150P) 및 트레이스(150T)의 제1 패턴(152)에 대응할 수 있다. 다만, 상기 제1-1 도금층(142a)은 상기 제3 회로 패턴층(140)의 제1 패턴(142)의 두께보다 두껍고, 상기 제1-2 도금층(152a)은 상기 제4 회로 패턴층(150)의 제1 패턴(152)의 두께보다 두꺼울 수 있다.
다음으로, 도 8 및 도 9를 참조하면 실시 예에서는 1차 그라인딩 공정을 진행할 수 있다. 상기 제 1 그라인딩 공정은 상기 제1-1 도금층(142a) 및 제2 비아(V2)를 도금을 통해 형성할 때, 상기 제2 비아 홀(VH2)로 인해 딤플 현상(상기 제1-1 도금층(142a) 또는 제2 비아(V2)의 폭 방향 중앙부가 움푹하게 형성되는 현상(미도시))으로 인해 상기 제1-1 도금층(142a)의 상부 표면이 평탄하지 않아 절연층들을 다층으로 형성할 때 warpage가 발생하거나, 비아 간의 연결 불량이 발생하는 것을 방지해 줄 수 있다
이때, 상기 1차 그라인딩 공정은 상기 제1 마스크(M1)와 상기 제1-1 도금층(142a)을 함께 그라인딩하여 상기 제3 회로 패턴층(140)의 제1 패턴(142)을 형성하는 제1 공정과, 상기 제1 마스크(M1)와 상기 제1-2 도금층(152a)을 함께 그라인딩하여 상기 제4 회로 패턴층(150)의 제1 패턴(152)을 형성하는 제2 공정을 포함할 수 있다. 상기 제1 그라인딩 공정에 의해, 상기 제3 회로 패턴층(140)의 제1 패턴(142) 및 상기 제4 회로 패턴층(150)의 제1 패턴(152)은 각각 상기 설명한 제1 두께(T1)를 가지게 된다. 그리고, 실시 예에서는 상기 제1 그라인딩 공정이 완료되면, 상기 제1 마스크(M1)를 박리하는 공정을 진행할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 마스크(M1)의 박리 공정 없이, 다음 공정을 진행할 수 있다.
즉, 도 10을 참조하면, 상기 1차 그라인딩 공정이 완료되면, 실시 예에서는 제2 마스크(M2)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 마스크(M2)는 상기 제1 마스크(M1)를 제거한 후에 형성될 수 있고, 이와 다르게 상기 제1 마스크(M1) 위에 형성될 수 있다. 다만, 상기 제2 마스크(M2)는 상기 제1 마스크(M1)가 가지는 개구부보다 작은 개구부를 가질 수 있다. 이에 따라, 상기 제2 마스크(M2)의 적어도 일부는 상기 제3 회로 패턴층(140)의 제1 패턴(142) 및 상기 제4 회로 패턴층(150)의 제1 패턴(142) 상에 배치될 수 있다.
다음으로, 도 11을 참조하면, 실시 예에서는 상기 시드층(141, 151)을 이용하여 전해도금을 진행할 수 있다. 구체적으로, 실시 예에서는 상기 제2 마스크(M2)의 개구부 내에 금속 물질을 충진하여 제2-1 도금층(143a) 및 제2-2 도금층(153a)을 형성할 수 있다.
이때, 제2-1 도금층(143a)은 상기 설명한 제3 회로 패턴층(140)의 패드(140P)의 제2 패턴(143)에 대응할 수 있고, 상기 제2-2 도금층(153a)은 제4 회로 패턴층(150)의 패드(150P)의 제2 패턴 (153)에 대응할 수 있다. 다만, 상기 제2-1 도금층(143a)은 상기 제3 회로 패턴층(140)의 제2 패턴(143)의 두께보다 두껍고, 상기 제2-2 도금층(153a)은 상기 제4 회로 패턴층(150)의 제2 패턴(153)의 두께보다 두꺼울 수 있다.
다음으로, 도 12를 참조하면, 실시 예에서는 상기 제2 마스크(M2)를 제거하는 공정을 진행할 수 있다. 그리고, 실시 예에서는 상기 제2 마스크(M2)가 제거되면, 상기 시드층(141, 151)을 에칭하는 공정을 진행할 수 있다. 구체적으로, 실시 예에서는 상기 제2 절연층(112)의 제1면에 배치된 시드층(141) 중 상기 제1 패턴(141)과 수직 방향으로 오버랩되지 않는 영역을 에칭하여 제거할 수 있다. 또한, 실시 예에서는 상기 제3 절연층(113)의 제2면에 배치된 시드층(151) 중 상기 제1 패턴(151)과 수직 방향으로 오버랩되지 않는 영역을 에칭하여 제거할수 있다.
다음으로, 도 13을 참조하면, 실시 예에서는 상기 제2 절연층(112) 상에 제1 솔더 레지스트층(160a)을 형성할 수 있다. 이때, 상기 제1 솔더 레지스트층(160a)은 상기 제2-1 도금층(143a)과 동일 높이를 가질 수 있다. 또한, 실시 예에서는 상기 제3 절연층(113) 상에 제2 솔더 레지스트층(170a)을 형성할 수 있다. 이때, 상기 제2 솔더 레지스트층(170a)은 상기 제2-2 도금층(153a)과 동일 높이를 가질 수 있다.
다음으로, 도 14를 참조하면, 실시 예에서는 2차 그라인딩 공정을 진행할 수 있다. 즉, 실시 예에서는 상기 제1 솔더 레지스트층(160a)과 상기 제2-1 도금층(143a)을 그라인딩하는 제1 공정과, 상기 제2 솔더 레지스트층(170a)과 상기 제2-2 도금층(153a)을 그라인딩하는 제2 공정을 포함할 수 있다. 이에 따라, 실시 예에서는 상기 제1 솔더 레지스트층(160a)과 상기 제2-1 도금층(143a)을 그라인딩하여 제1 보호층(160)과 제3 회로 패턴층(140)의 패드(140P)의 제2 패턴(143)을 형성할 수 있다. 또한, 실시 예에서는 상기 제2 솔더 레지스트층(170a)과 상기 제2-2 도금층(153a)을 그라인딩하여 제2 보호층(170)과 제4 회로 패턴층(150)의 패드(150P)의 제2 패턴(153)을 형성할 수 있다.
하지만, 상기 2차 그라인딩 공정은 생략될 수 있다. 예를 들어, 상기 제2-1 도금층(143a)은 상기 제3 회로 패턴층(140)의 패드(140P)의 제2 패턴(143)에 대응하는 두께로 형성될 수 있고, 상기 제2-2 도금층(153a)은 제4 회로 패턴층(150)의 패드(150P)의 제2 패턴(153)에 대응하는 두께로 형성될 수 있으며, 이와 같은 경우 상기 제2차 그라인딩 공정을 생략될 수 있다. 다만, 상기 2차 그라인딩 공정은 상기 패드(140P, 150P)의 제2 패턴(143, 153)을 형성할 때, 공정 조건 조절이 어려워, 상기 제2 패턴(143, 153)의 두께 제어가 잘못되었을 경우의 신뢰성 향상을 위해 추가될 수 있다.
다음으로, 도 15를 참조하면, 실시 예에서는 상기 제1 보호층(160)과 상기 제3 회로 패턴층(140)의 패드(140P)의 제2 패턴(143) 상에 표면 처리층(144)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제2 보호층(170)과 상기 제4 회로 패턴층(150)의 패드(150P)의 제2 패턴(153) 상에 표면 처리층(154)을 형성하는 공정을 진행할 수 있다.
한편, 상기에서는 회로 기판의 제조 시에, 2차 그라인딩 공정이, 상기 제1 보호층(160) 및 제2 보호층(170)을 형성하는 솔더 레지스트층이 형성된 이후에 진행되었다. 이에 따라, 상기 제1 보호층(160) 및 제2 보호층(170)은 상기 2차 그라인딩 공정에 의해, 상기 제2 패턴(143, 153)과 동일 높이를 가질 수 있었다.
이와 다르게, 도 16을 참조하면, 다른 실시 예에서는, 도 11의 제조가 완료된 후에, 상기 제2 마스크(M2)와 제2-1 도금층(143a) 및 제2-2 도금층(153a)을 그라인딩하는 2차 그라인딩 공정을 진행할 수 있다. 이에 따라, 도 16을 참조하면, 상기 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)의 패드(140P, 150P)의 제2 패턴(143, 153)은 솔더 레지스트층이 형성되기 전에 형성될 수 있다.
다음으로, 도 17을 참조하면, 실시 예에서는 상기 제2 절연층(112) 및 제3 회로 패턴층(140) 상에, 상기 제2 패턴(143, 153)를 덮는 제1 및 제2 솔더 레지스트층(160a, 170a)을 형성할 수 있다. 그리고, 실시 예에서는 딥핑(dipping) 공정을 진행하여 상기 제1 및 제2 솔더 레지스트층(160a, 170a)의 높이를 조절할 수 있다. 즉, 도 17에서와 같이, 상기 제1 보호층(160) 및 제2 보호층(170)은 그라인딩 공정이 아닌, 노광 및 현상 공정을 통해 상기 제2 패턴 (142, 153)의 높이와 동일 높이를 가질 수 있다.
도 18은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 18을 참조하면, 제2 실시 예에 따른 회로 기판은 제2 패드 및 표면 처리층의 구조를 제외한 나머지 부분은 도 1 및 도 2의 제1 실시 예의 회로 기판과 동일하며, 이에 따라 제2 패드 및 표면 처리층에 대해서만 설명하기로 한다.
회로 기판은 절연층(212), 내측 회로 패턴층에 대응하는 제1 회로 패턴층(212), 비아(V2), 패드 및 제1 보호층(260)을 포함한다.
그리고, 회로기판은 제1 최외측 회로 패턴층에 대응하는, 제3 회로 패턴층(240)을 포함한다. 또한, 상기 제3 회로 패턴층(240)은 패드(240P) 및 트레이스(240T)를 포함한다.
상기 제3 회로 패턴층(240)의 트레이스(240T)는 시드층(241) 및 제1 패턴(242)을 포함할 수 있다. 또한, 상기 제3 회로 패턴층(240)의 패드(240P)는 시드층(241), 제1 패턴(242), 제2 패턴(243) 및 표면 처리층(244)을 포함한다.
이때, 제1 실시 예에서의 패드(140P)의 제2 패턴(143)의 상면과 제1 보호층(160)의 상면은 동일 평면 상에 위치하였다.
이와 다르게, 제2 실시 예에서의 패드(240P)의 제2 패턴(243)의 상면은 상기 제1 보호층(260)의 상면과 서로 다른 평면 상에 위치할 수 있다. 구체적으로, 상기 제1 보호층(260)의 상면은 상기 제2 패턴(243)의 상면보다 낮게 위치할 수 있다.
즉, 상기 제1 보호층(260)은 상기 설명한 바와 같이, 그라인딩 또는 딥핑을 통해 솔더 레지스트층을 제거하여 형성된다. 이때, 상기 그라인딩을 통해 상기 제1 보호층(260)을 형성하는 경우, 제2 패턴(243)과 솔더 레지스트층 사이의 경도의 차이에 의해, 상기 솔더 레지스트층이 상기 제2 패턴(243)보다 더 많이 연마될 수 있다. 이에 따라, 상기와 같이 제1 보호층(260)의 상면은 상기 제2 패턴(243)의 상면보다 낮게 위치할 수 있다.
이와 다르게, 실시 예에서는 상기 제2 패턴 (243)의 표면의 신뢰성을 높이기 위해 상기와 같이 제1 보호층(260)의 상면이 상기 제2 패턴(243)의 상면보다 낮게 위치하도록 한다. 즉, 상기 제1 보호층(260)은 상기 설명한 바와 같이, 제2 패턴(243)의 표면을 덮은 솔더 레지스트층을 제거함에 의해 형성된다. 이때, 상기 제1 보호층(260)의 상면이 상기 제2 패턴(243)의 상면과 동일 높이를 가지도록 그라인딩 또는 딥핑 공정을 진행하는 경우, 공정 능력에 따라 상기 제2 패턴(243)의 상면이 완전히 노출되지 않는 신뢰성 문제가 발생할 수 있다. 나아가, 상기 제2 패턴(243)의 상면이 완전히 노출되었다 하더라도, 상기 제2 패턴(243)의 상면에는 솔더 레지스트층을 구성했던 레진이 잔존할 수 있다. 이에 따라, 실시 예에서는 상기와 같은 문제를 해결하기 위해, 상기 제1 보호층(260)의 상면이 상기 제2 패턴(243)의 상면보다 낮게 위치하도록 한다.
이에 따라, 제2 실시 예에서의 표면 처리층(244)은 상기 제2 패턴(243)의 상면뿐 아니라, 이의 일부 측면에도 형성된다. 즉, 상기 제2 패턴(243)은 제1 보호층(260)의 상면으로부터 돌출되는 돌출 영역을 포함한다.
그리고, 상기 표면 처리층(244)은 상기 제2 패턴(243)의 돌출 영역의 상면에 배치되는 제1 부분과, 상기 제2 패턴(243)의 돌출 영역의 측면에 배치되는 제2 부분을 포함할 수 있다. 그리고, 제1 실시 예와 마찬가지로, 상기 제2 패턴(243)의 제2 부분의 일부는 상기 제1 보호층(260)의 상면과 접촉할 수 있다.
이때, 상기 제2 패턴(243)의 돌출 영역은 상기 제2 패턴(243)과 상기 제1 보호층(260)이 접하는 영역보다 작을 수 있다. 즉, 상기 제1 보호층(260)의 상면이 상기 제2 패턴(243)의 상면보다 조금 낮게 위치하도록 할 수 있다. 상기 돌출 영역이 상기 제1 보호층(260)의 상면으로부터 너무 돌출될 경우 상기 회로 기판 상에 실장 되는 칩 사이의 접착부재들이 서로 연결되어 단선되는 문제가 발생할 수 있고, 상기 회로 기판에 메인 인쇄 회로 기판과 연결하기 위한 솔더볼을 형성할 때 솔더볼 간에 단선이 발생할 수 있다.
도 19는 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 19를 참조하면, 제3 실시 예에 따른 회로 기판은 최외측 회로 패턴층인 제3 회로 패턴층의 패드를 구성하는 시드층, 제1 패턴, 제2 패턴의 형상을 제외한 나머지 부분은 제1 실시 예의 회로 기판과 동일하며, 이에 따라 패드를 구성하는 시드층, 제1 패턴, 제2 패턴의 형상의 형상에 대해서만 설명하기로 한다.
먼저, 제1 실시 예에서는 패드(140P)의 시드층(141), 제1 패턴(142), 제2 패턴(152)의 측면이 제1 보호층(160)의 상면에 대해 수직한 평면이었다.
이와 다르게, 제3 실시 예에서는, 상기 패드(340P)의 시드층(341), 제1 패턴(342), 제2 패턴(343) 중 적어도 하나의 측면은 라운드진 곡면을 포함할 수 있다. 즉, 도 12를 참조하면, 실시 예에서는 회로 기판의 제조 공정에 시드층을 에칭하는 공정을 포함한다. 이때, 실시 예에서는 상기 시드층의 에칭 공정 시간 또는 에칭 조건(예를 들어, 에칭 레이트)를 조절하여, 상기 시드층뿐만 아니라, 상기 제1 패턴(342)의 측면 및/또는 제2 패턴(343)의 측면의 일부도 함께 애칭되도록 한다.
이에 따라, 실시 예에서는 상기 시드층(341)의 측면, 제1 패턴(342)의 측면, 및 상기 제2 패턴(343)의 측면 중 적어도 하나는 상기 에칭에 의해, 라운드진 곡면으로 형성될 수 있다.
한편, 제1 실시 예와 같이, 상기 1 실시 예에서는 패드(140P)의 시드층(141), 제1 패턴(142), 제2 패턴(152)의 측면이 제1 보호층(160)의 상면에 대해 수직한 경우, 상기 제1 보호층(160)을 형성하는 공정에서, 이들 사이의 계면에 에어가 차는 문제가 발생하고, 이에 따른 에어 공간에 대응하는 보이드(void) 문제가 발생하게 된다.
이에 반하여 제3 실시 예에서와 같이, 상기 패드(340P)의 시드층(341), 제1 패턴(342), 제2 패턴(343) 중 적어도 하나의 측면은 라운드진 곡면을 가지는 경우, 상기 에어가 차는 문제를 해결할 수 있으며, 이에 따른 상기 보이드와 같은 신뢰성 문제를 해결할 수 있다.
한편, 상기 패드(340P)의 시드층(341), 제1 패턴(342), 제2 패턴(343) 중 적어도 하나의 측면은 라운드진 곡면을 가지는 경우에는 상기 측면이 평면으로 형성되는 경우 대비 상기 제1 보호층과의 계면 사이의 접촉 면적을 증가시킬 수 있으며, 이에 따른 상기 제1 보호층(360)과의 접착력을 향상시켜, 상기 제1 보호층(360)의 탈막을 방지할 수 있다.
실시 예에서는 시드층, 제1 패턴, 제2 패턴 및 표면 처리층으로 구성된 패드를 포함한다. 이때, 표면 처리층은 상기 제2 패턴의 상면에 배치되는 제1 부분과, 상기 제1 부분으로부터 연장되어 보호층의 상면에 배치되는 제2 부분을 포함한다. 이에 따라, 실시 예에서는 상기와 같은 제2 부분을 포함하는 표면 처리층에 의해, 칩의 실장을 위한 접착 부재(미도시)의 배치 공간을 넓게 확보할 수 있고, 이에 따른 칩 본딩성을 향상시킬 수 있다. 즉, 실시 예에서는 상기 제2 패턴의 폭 대비 상기 표면 처리층의 폭이 크도록 하고, 이에 따라 접착 부재와의 접촉 면적이 넓어지도록 하여, 솔더볼이나 와이어와 같은 접착 부재와의 본딩성을 향상시킬 수 있다.
또한, 실시 예에서는 상기 제2 패턴의 상면이 상기 보호층의 상면보다 높게 위치하도록 한다. 이에 따라, 실시 예에서는 상기 제2 패턴의 상면에 상기 보호층의 레진이 잔존하는 것을 방지할 수 있고, 이에 따른 신뢰성을 향상시킬 수 있다. 나아가, 실시 예에서는 상기 표면 처리층이 상기 돌출된 제2 패턴의 측면의 일부에도 배치되도록 하여 상기 표면 처리층과 상기 제2 패턴 사이의 접촉 면적을 향상시킬 수 있다.
또한, 실시 예에서는 상기 패드를 구성하는 시드층, 제1 패턴, 제2 패턴 중 적어도 하나의 측면은 라운드진 곡면을 가지도록 한다. 이에 따라, 실시 예에서는 시드층, 제1 패턴, 제2 패턴 중 적어도 하나의 측면이 라운드진 곡면을 가짐에 따라, 상기 보호층과의 계면 사이의 접촉 면적을 증가시킬 수 있으며, 이에 따른 상기 보호층과의 접착력을 향상시켜, 상기 보호층의 탈막을 방지할 수 있다.
도 20은 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 20을 참조하면, 패키지 기판(200)은 도 1, 도 18 및 도 19 중 적어도 하나에 도시된 회로 기판을 포함한다. 이하에서는 설명의 편의를 위해, 도 1에 도시된 회로 기판을 포함하는 패키지 기판에 대해 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않으며, 이하에서 설명되는 패키지 기판은 도 18 또는 도 19에 도시된 회로 기판을 포함할 수도 있을 것이다.
또한, 패키지 기판(200)은 상기 회로 기판의 패드 상에 배치되는 접착부재를 포함한다.
구체적으로, 패키지 기판(200)은 상기 회로 기판의 제3 회로 패턴층(140)의 패드(140P) 상에 배치되는 제1 접착부재(210)를 포함할 수 있다. 또한, 패키지 기판(200)은 상기 회로 기판의 제4 회로 패턴층(150)의 패드(150P) 상에 배치되는 제2 접착부재(240)를 포함할 수 있다.
상기 제1 접착부재(210) 및 상기 제2 접착부재(240)는 서로 다른 형상을 가질 수 있다. 예를 들어, 상기 제1 접착부재(210)는 육면체 형상일 수 있다. 예를 들어, 상기 제1 접착부재(210)의 단면은 사각형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접착부재(210)의 단면은 직사각형 또는 정사각형 형상을 포함할 수 있다. 상기 제2 접착부재(240)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제2 접착부재(240)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제2 접착부재(240)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 일 예로, 상기 제2 접착부재(240)의 단면 형상은 일 측면에서 평면이고, 상기 일 측면과 반대되는 타 측면에서 곡면일 것을 포함할 수 있다. 한편, 상기 제2 접착부재(240)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 접착부재(210) 상에는 칩(220)이 실장될 수 있다. 예를 들어, 상기 칩(220)은 구동 IC 칩(Drive IC chip)을 포함할 수 있다. 예를 들어, 상기 칩(220)은 구동 IC 칩(Drive IC chip) 이외의 소켓 또는 소자를 포함하는 다양한 칩을 의미할 수 있다. 예를 들어, 상기 칩(220)은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 칩(220)은 전력관리 집적회로(PMIC: Power Management IC)일 수 있다. 예를 들어, 상기 칩(220)은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수 있다. 예를 들어, 상기 칩(220)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP) 칩이나, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩일 수 있다. 여기에서, 도면 상에는 패키지 기판(200)에 1개의 칩만이 실장되는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판의 제3 회로 패턴층(140)은 상호 이격되는 복수의 패드들을 포함할 수 있다. 그리고, 상기 복수의 패드들 상에는 칩이 각각 실장될 수 있다. 예를 들어, 상기 복수의 칩은 센트랄 프로세서(CPU)에 대응하는 제1 AP 칩과, 그래픽 프로세서(GPU)에 대응하는 제2 AP 칩을 포함할 수 있다.
상기 회로 기판 상에는 몰딩층(230)이 형성될 수 있다. 상기 몰딩층(230)은 상기 실장된 칩(220)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(230)은 상기 실장된 칩(220)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
한편, 실시 예에서의 상기 제3 회로 패턴층(140)의 복수의 패드(140P)의 제1 간격은 상기 제4 회로 패턴층(150)의 복수의 패드(150P)의 제2 간격과 다를 수 있다. 예를 들어, 상기 제3 회로 패턴층(140)의 복수의 패드(140P)의 제1 간격은 상기 칩(220)의 단자(미도시)에 대응할 수 있다. 또한, 상기 제4 회로 패턴층(150)의 복수의 패드(150P)의 제2 간격은 상기 제2 접착부재(240)를 통해 부착되는 외부보드(미도시)의 단자(미도시)에 대응할 수 있다. 이때, 상기 제3 회로 패턴층(140)의 복수의 패드(140P)의 제1 간격은 상기 제4 회로 패턴층(150)의 복수의 패드(150P)의 제2 간격보다 작을 수 있다. 예를 들어, 상기 제3 회로 패턴층(140)은 상기 칩(220)의 단자(미도시)에 대응하는 미세패턴일 수 있다.
상기 회로 기판의 비아(V1, V2, V3), 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 상기 서로 다른 간격을 가지는 상기 제3 회로 패턴층(140)의 복수의 패드(140P)와 상기 제4 회로 패턴층(150)의 복수의 패드(150P) 사이를 연결할 수 있다.
이때, 비아(V1, V2, V3)는 보다 작은 제1 간격을 가지는 패드(140P)와, 보다 큰 제2 간격을 가지는 패드(150P) 사이를 연결하기 위해, 상호 다른 폭을 가질 수 있다.
예를 들어, 제2 비아(V2)는 상기 패드(140P)가 가지는 제1 간격에 대응하는 폭을 가질 수 있다. 예를 들어, 상기 제3 비아(V2)는 상기 패드(150P)가 가지는 제2 간격에 대응하는 폭을 가질 수 있다. 예를 들어, 상기 제1 비아(V1)의 폭은 상기 제2 비아(V2)가 가지는 폭과 상기 제3 비아(V3)가 가지는 폭의 사이일 수 있다. 예를 들어, 실시 예에서의 비아(V1, V2, V3)는 상기 패드(140P)에 가까울수록, 또는 상기 패드(150P)에서 멀어질수록 폭이 점차 감소할 수 있다. 예를 들어, 실시 예에서의 제2 비아(V2)는 가장 작은 폭을 가질 수 있고, 제3 비아(V3)는 가장 큰 폭을 가질 수 있으며, 제1 비아(V1)는 상기 제2 비아(V2)와 제3 비아(V3)의 사이의 폭을 가질 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (13)

  1. 절연층;
    상기 절연층 상에 배치되는 패드; 및
    상기 절연층 상에 배치되고, 상기 패드의 상면을 노출하는 보호층을 포함하고,
    상기 패드는,
    상기 절연층 상에 배치된 시드층;
    상기 시드층 상에 배치되는 제1 패턴;
    상기 제1 패턴 상에 배치되고, 상기 제1 패턴과 동일한 금속 물질을 포함하고, 상기 보호층을 통해 상면이 노출되는 제2 패턴;
    상기 보호층을 통해 노출된 상기 제2 패턴의 상면에 배치되는 표면 처리층을 포함하고,
    상기 제1 패턴의 폭은 상기 제2 패턴의 폭보다 크고,
    상기 제1 패턴의 두께는 상기 제2 패턴의 두께보다 두껍고,
    상기 보호층의 상면은 상기 제2 패턴의 상면과 동일 평면에 위치하거나, 낮게 위치하는,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 패턴은, 상기 표면 처리층의 폭보다 큰 폭을 가지는,
    회로 기판.
  3. 제1항에 있어서,
    상기 제1 패턴의 두께는 상기 표면 처리층의 두께보다 두꺼운,
    회로 기판.
  4. 제1항에 있어서,
    상기 보호층의 상면은 상기 제2 패턴의 상면보다 낮게 위치하고,
    상기 제2 패턴은, 상기 보호층의 상면으로부터 돌출되는 돌출 영역을 포함하고,
    상기 표면 처리층은,
    상기 제2 패턴의 상면에 배치되는 제1 부분과,
    상기 제1 부분으로부터 연장되고 상기 제2 패턴의 상기 돌출 영역의 측면에 배치되는 제2 부분을 포함하는,
    회로 기판.
  5. 제1항에 있어서,
    상기 표면 처리층은,
    상기 제2 패턴의 상면에 배치되는 제1 부분과,
    상기 제1 부분으로부터 연장되고, 상기 보호층의 상면에 배치되는 제2 부분을 포함하는,
    회로 기판.
  6. 제1항에 있어서,
    상기 제1 패턴 및 상기 제2 패턴 중 적어도 하나의 측면은 곡면을 포함하는,
    회로 기판.
  7. 제1항에 있어서,
    상기 절연층은, 제1 절연층 및 상기 제1 절연층 상의 제2 절연층을 포함하고,
    상기 시드층은 상기 제2 절연층 상에 배치되고,
    상기 제1 절연층과 상기 제2 절연층 사이에 배치되는 제1 회로 패턴층을 포함하며,
    상기 제1 회로 패턴층의 표면 거칠기(Ra)는 상기 제2 패턴의 표면 거칠기(Ra)보다 큰,
    회로 기판.
  8. 제7항에 있어서,
    상기 보호층의 표면 거칠기(Ra)는 상기 제1 회로 패턴층의 표면 거칠기(Ra)보다 작고, 상기 제2 패턴의 표면 거칠기(Ra)보다 큰,
    회로 기판.
  9. 절연층;
    상기 절연층의 제1면 상에 배치되는 제1 패드;
    상기 절연층의 상기 제1면 상에 배치되고, 상기 제1 패드의 상면을 노출하는 제1 보호층;
    상기 제1 보호층을 통해 노출된 상기 제1 패드의 상면에 배치되는 제1 접착부재;
    상기 제1 접착부재 상에 배치되는 칩; 및
    상기 제1 보호층 상에 배치되고, 상기 칩을 몰딩하는 몰딩층을 포함하고,
    상기 제1 패드는,
    상기 절연층의 상기 제1면 상에 배치된 시드층;
    상기 시드층 상에 배치되는 제1 패턴;
    상기 제1 패턴 상에 배치되고, 상기 제1 패턴과 동일한 금속 물질을 포함하고, 상기 제1 보호층을 통해 상면이 노출되는 제2 패턴;
    상기 제1 보호층을 통해 노출된 상기 제2 패턴의 상면에 배치되는 표면 처리층을 포함하고,
    상기 제1 패턴의 폭은 상기 제2 패턴의 폭보다 크고,
    상기 제1 패턴의 두께는 상기 제2 패턴의 두께보다 두껍고,
    상기 제1 보호층의 상면은 상기 제2 패턴의 상면과 동일 평면에 위치하거나, 낮게 위치하는,
    패키지 기판.
  10. 제9항에 있어서,
    상기 제1 패드는 상기 절연층의 상기 제1 면 상에 복수 개 형성되고,
    상기 칩은 상기 복수 개의 상기 제1 패드 상에 배치되는 제1 AP 칩 및 제2 AP 칩을 포함하고,
    상기 제1 AP 칩은 센트랄 프로세서(CPU)에 대응하고,
    상기 제2 AP 칩은 그래픽 프로세서(GPU)에 대응하는,
    패키지 기판.
  11. 제9항에 있어서,
    상기 절연층의 상기 제1면과 반대되는 제2면 상에 배치되는 제2 패드;
    상기 절연층의 상기 제2 면 상에 배치되고, 상기 제2 패드의 하면을 노출하는 제2 보호층; 및
    상기 제2 보호층을 통해 노출된 상기 제2 패드의 하면에 배치되는 제2 접착부재를 포함하는,
    패키지 기판.
  12. 제11항에 있어서,
    상기 절연층은,
    내측 절연층;
    상기 내측 절연층의 제1면 상에 배치되는 제1 최외측 절연층; 및
    상기 내측 절연층의 상기 제1면과 반대되는 제2 면 상에 배치되는 제2 최외측 절연층을 포함하고,
    상기 제1 패드는 상기 제1 최외측 절연층의 제1면 상에 배치되고,
    상기 제2 패드는 상기 제2 최외측 절연층의 제2면 상에 배치되며,
    상기 패키지 기판은,
    상기 내측 절연층에 배치되는 제1 비아;
    상기 제1 최외측 절연층에 배치되고, 상기 제1 패드와 상기 제1 비아를 연결하는 제2 비아; 및
    상기 제2 최외측 절연층에 배치되고, 상기 제1 비아와 상기 제2 패드를 연결하는 제3 비아를 포함하고,
    상기 제1 내지 제3 비아는 서로 다른 폭을 가지는,
    패키지 기판.
  13. 제11항에 있어서,
    상기 제1 비아는 상기 제2 비아보다 큰 폭을 가지고, 상기 제3 비아보다 작은 폭을 가지며,
    상기 제2 비아는 상기 제3 비아보다 작은 폭을 가지는,
    패키지 기판.
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