JP2024504796A - 回路基板及びこれを含むパッケージ基板 - Google Patents

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Abstract

実施例に係る回路基板は、絶縁層と、前記絶縁層上に配置された電極層と、前記絶縁層上に配置され、前記電極層の上面の少なくとも一部と垂直に重なる開口部を含む保護層と、を含み、前記電極層は、前記絶縁層上に配置された第１層と、前記第１層上に配置された第２層と、前記第２層上に配置された第３層と、前記第３層上に配置された第４層と、を含み、前記第２層の幅は、前記第３層の幅よりも大きく、前記第２層の厚さは、前記第３層の厚さよりも大きく、前記保護層の上面は、前記第３層の上面の高さ以下である。

Description

実施例は、回路基板に関し、特に接着部材とのボンディング性が向上したパッドを含む回路基板及びこれを含むパッケージ基板に関する。
電子部品の小型化、軽量化、集積化の加速に伴い回路の線幅が微細化している。特に、半導体チップのデザインのルールがナノメートルスケールに集積化することに伴い、半導体チップを実装するパッケージ基板または回路基板の回路線幅が数マイクロメートル以下に微細化している。
回路基板の回路集積度を高めるために（即ち、回路線幅を微細化するために）多様な工法が提案されている。例えば、銅めっきの後パターンを形成するためにエッチングする段階における回路線幅の損失を防止するための目的で、ＳＡＰ（ｓｅｍｉ－ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）工法とＭＳＡＰ（ｍｏｄｉｆｉｅｄ ｓｅｍｉ－ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）などが提案された。
以後、より微細な回路パターンを具現するために、銅箔を絶縁層内に埋め込むＥＴＳ（Ｅｍｂｅｄｄｅｄ Ｔｒａｃｅ Ｓｕｂｓｔｒａｔｅ）工法が当業界で用いられている。ＥＴＳ工法は、銅箔回路を絶縁層の表面に形成する代わりに、これを絶縁層内に埋め込むタイプで製造するので、エッチングによる回路損失がないので、回路ピッチを微細化するのに有利である。
一方、最近無線データトラフィック需要を満たすために、改善された５Ｇ（５ｔｈｇｅｎｅｒａｔｉｏｎ）通信システムまたはｐｒｅ－５Ｇ通信システムを開発するための努力がなされている。ここで、５Ｇ通信システムは、高いデータ伝送率を達成するために超高周波（ｍｍＷａｖｅ）帯域（ｓｕｂ６ギガ（６ＧＨｚ）、２８ギガ（２８ＧＨｚ）、３８ギガ（３８ＧＨｚ）またはそれ以上の周波数)を使用している。
そして、超高周波帯域における電波の経路損失の緩和及び電波の伝達距離を増加させるために、５Ｇ通信システムでは、ビームフォーミング（ｂｅａｍｆｏｒｍｉｎｇ）、巨大配列多重入出力（ｍａｓｓｉｖｅ ＭＩＭＯ）、アレイアンテナ（ａｒｒａｙ ａｎｔｅｎｎａ）などの集尺化技術が開発されている。このような５Ｇ以上（６Ｇ、７Ｇ～ｅｔｃ．）の通信システムに適用される回路基板には、ＡＰモジュールを構成する多様なチップが実装され、このようなチップを実装するためのパッドを含んでいる。そして、前記回路基板に実装されたチップの特性に応じて、前記５Ｇ以上の通信システムの性能が決定され得る。また、前記実装されたチップと連結される回路基板のパッドとの間のボンディング性によって最終製品の性能向上が決定され得る。
したがって、前記チップと連結されるパッドのボンディング性を向上させることができる構造の回路基板が求められている実情である。
実施例においては、新しい構造の回路基板及びこれを含むパッケージ基板を提供しようとする。
具体的には、実施例においては、チップとのボンディング性が向上した電極層を含む回路基板及びこれを含むパッケージ基板を提供しようとする。
また、実施例においては、保護層と電極層との間の接合力が向上した回路基板及びこれを含むパッケージ基板を提供しようとする。
提案される実施例において、解決しようとする技術的課題は、以上で言及した技術的課題に制限されず、言及していないまた別の技術的課題は、下記の記載から提案される実施例が属する技術分野における通常の知識を有した者にとって明確に理解されるであろう。
実施例に係る回路基板は、絶縁層と、前記絶縁層上に配置された電極層と、前記絶縁層上に配置され、前記電極層の上面の少なくとも一部と垂直に重なる開口部を含む保護層と、を含み、前記電極層は、前記絶縁層上に配置された第１層と、前記第１層上に配置された第２層と、前記第２層上に配置された第３層と、前記第３層上に配置された第４層と、を含み、前記第２層の幅は、前記第３層の幅よりも大きく、前記第２層の厚さは、前記第３層の厚さよりも大きく、前記保護層の上面は、前記第３層の上面の高さ以下である。
また、前記第１層は、前記絶縁層の上面に配置されたシード層であり、前記第２層は、前記シード層上に配置された回路パターン層の第１パターン層であり、前記第３層は、前記回路パターン層の第１パターン層上に配置された前記回路パターン層の第２パターン層であり、前記第４層は、前記回路パターン層の第２パターン層上に配置された表面処理層である。
また、前記電極層は、チップが実装されるパッドである。
また、前記電極層の前記第２層は、前記電極層の前記第３層と同じ金属物質を含む。
また、前記電極層の前記第２層は、前記電極層の前記第４層の幅よりも大きい幅を有する。
また、前記電極層の前記第２層の厚さは、前記電極層の前記第４層の厚さよりも大きい。
また、前記保護層の上面は、前記電極層の前記第３層よりも低く位置し、前記電極層の前記第３層は、前記保護層の上面から突出する突出領域を含む。
また、前記電極層の前記第４層は、前記電極層の前記第３層の上面に配置される第１部分と、前記第１部分から延び、前記第３層の前記突出領域の側面に配置される第２部分と、を含む。
また、前記電極層の前記第４層は、前記電極層の前記第３層の上面に配置される第１部分と、前記第１部分から延び、前記保護層の上面に配置される第２部分とを含む。
また、前記電極層の前記第２層及び前記第３層の少なくとも一つの側面は、曲面を含む。
実施例においては、回路パターン層を含む。前記回路パターン層は、チップが実装されるパッドである電極層を含む。前記電極層は、第１～第４層を含むことができる。例えば、前記電極層は、シード層、第１パターン層、第２パターン層、及び表面処理層を含むことができる。このとき、前記表面処理層は、前記第２パターン層の上面に配置される第１部分と、前記第１部分から延びて前記保護層の上面に配置される第２部分とを含むことができる。これにより、実施例は、前記第２部分を含む表面処理層によりチップを実装するための接着部材（図示せず）の配置空間を広く確保することができ、これによるチップボンディング性を向上させることができる。即ち、実施例においては、前記第２パターン層の幅に比べて前記表面処理層の幅が大きくなるようにし、これにより接着部材との接触面積が広くなるようにすることができる。これにより、実施例においては、前記接着部材との接触面積を増加させることができ、これによるソルダーボールやワイヤなどの接着部材とのボンディング性をさらに向上させることができる。
さらに、前記第２部分が前記保護層の上面に配置されることにより、チップを実装するための接着部材（図示せず）を配置するときに、前記保護層が前記第２部分を支持できるようにする。これにより、実施例においては、従来のオーバーハング構造（例えば、前記表面処理層の終端が保護層、第１パターン層、及び第２パターン層と接触せずに離隔して配置された構造）とは異なり、前記表面処理層が前記接着部材による破損を防止することができる。
また、実施例においては、前記第２パターン層の上面が保護層の上面よりも高く位置するようにすることができる。これにより、実施例においては、前記第２パターン層の上面に前記保護層のレジンが残存することを防止することができる。これにより、実施例においては、前記パッドの上面全体を前記チップとの連結のための空間として用いることができる。したがって、実施例においては、回路集積度を向上させることができ、電気的及び物理的信頼性を向上させることができる。さらに、実施例においては、前記表面処理層が前記突出した第２パターン層の側面の一部にも配置されるようにする。これにより、実施例においては、前記表面処理層と前記第２パターン層との間の接触面積を向上させることができる。したがって、実施例においては、前記表面処理層が前記第２パターン層から分離される脱膜問題を解決することができ、これによる電気的及び物理的信頼性を向上させることができる。
また、実施例においては、前記パッドを構成するシード層、第１パターン層、第２パターン層のうち少なくとも一つの側面がラウンドした曲面を有するようにする。これにより、実施例においては、前記シード層、第１パターン層、及び第２パターン層と前記保護層との間の接触面積を増加させることができる。これにより、実施例においては、前記保護層を形成する工程において、前記パッドと前記保護層との間の浮き上がり（例えば、保護層とパッドとの間に空気層を形成）問題を解決することができる。したがって、実施例においては、前記保護層が前記パッドから分離される脱膜問題を解決することができ、さらに回路基板の全体的な物理的信頼性及び電気的信頼性を向上させることができる。
第１実施例に係る回路基板を示す図である。 図１の電極層を拡大した拡大図である。 図１に示す回路基板の第１製造方法を工程順に示す図である。 図１に示す回路基板の第１製造方法を工程順に示す図である。 図１に示す回路基板の第１製造方法を工程順に示す図である。 図１に示す回路基板の第１製造方法を工程順に示す図である。 図１に示す回路基板の第１製造方法を工程順に示す図である。 図１に示す回路基板の第１製造方法を工程順に示す図である。 図１に示す回路基板の第１製造方法を工程順に示す図である。 図１に示す回路基板の第１製造方法を工程順に示す図である。 図１に示す回路基板の第１製造方法を工程順に示す図である。 図１に示す回路基板の第１製造方法を工程順に示す図である。 図１に示す回路基板の第１製造方法を工程順に示す図である。 図１に示す回路基板の第１製造方法を工程順に示す図である。 図１に示す回路基板の第１製造方法を工程順に示す図である。 図１に示す回路基板の第２製造方法を説明するための図である。 図１に示す回路基板の第２製造方法を説明するための図である。 第２実施例に係る回路基板を示す図である。 第３実施例に係る回路基板を示す図である。 実施例に係るパッケージ基板を示す図である。
以下、添付された図面を参照して、本明細書に開示された実施例を詳しく説明するが、図面符号に関係なく同一または類似する構成要素は、同じ参照番号を付し、それに対する重複説明は省略することにする。以下の説明で使用される構成要素に対する接尾辞「モジュール」及び「部」は、明細書の作成を容易にするために付与また混用されるものとして、それ自体で相互区別される意味または役割を有するものではない。また、本明細書に開示された実施例の説明において、係る公知技術に対する具体的な説明が本明細書に開示された実施例の要旨を妨害すると判断される場合には、その詳細な説明は省略する。また、添付された図面は、本明細書に開示された実施例を容易に理解できるようにするためのものであり、添付された図面によって本明細書に開示された技術的思想が制限されず、本発明の思想及び技術範囲に含まれる全ての変更、均等物乃至代替物を含むものと理解されるべきである。
第１、第２などの序数を含む用語が多様な構成要素を説明するために使用されることができるが、前記構成要素は、前記用語によって限定されることはない。前記用語は、一つの構成要素を他の構成要素から区別する目的にのみ使用される。
ある構成要素が他の構成要素に「連結」または「接続」されていると言及された場合には、その他の構成要素に直接的に「連結」または「接続」されていてもよく、間に他の構成要素が存在してもよいと理解されるべきである。一方、ある構成要素が他の構成要素に「直接連結」または「直接接続」されていると言及されたときには、その間に他の構成要素が存在しないものと理解されるべきである。
単数の表現は、文脈上明らかに異なる意味を持たない限り、複数の表現を含む。
本出願で、「含む」または「有する」等の用語は、明細書に記載された特徴、数字、ステップ、動作、構成要素、部品またはこれらを組合せたものが存在することを指定しようとするものであって、一つまたはそれ以上の他の特徴や数字、ステップ、動作、構成要素、部品またはこれらを組合せたものの存在または付加可能性をあらかじめ排除しないものと理解されるべきである。
以下、添付した図面を参照して、本発明の実施例を詳しく説明すると、次の通りである。
図１は、第１実施例に係る回路基板を示す図であり、図２は、図１の第３回路パターン層を拡大した拡大図である。
図１及び図２を参照すると、回路基板は、絶縁層１１０、回路パターン層、ビア、及び保護層を含む。
絶縁層１１０は、複数の層構造を有することができる。例えば、絶縁層１１０は、第１絶縁層１１１、第２絶縁層１１２、及び第３絶縁層１１３を含むことができる。このとき、図面上では、前記回路基板が絶縁層の層数を基準に３層構造を有するものとして示したが、これに限定されない。例えば、前記回路基板は、絶縁層の層数を基準に２層以下の構造を有することができ、これとは異なり、４層以上の構造を有することもできる。
例えば、前記第１絶縁層１１１は、多層構造において、内側に配置された内側絶縁層であり得る。そして、前記第２絶縁層１１２は、多層構造において、第１最外側に配置された第１最外側絶縁層であり得る。また、前記第３絶縁層１１３は、多層構造において、第２最外側に配置された第２最外側絶縁層であり得る。そして、前記内側絶縁層は、１層で構成されるものとして示したが、これとは異なり２層以上で構成され得る。
絶縁層１１０は、配線を変更できる電気回路が編成されている基板であって、表面に回路パターンを形成できる絶縁材料で作られたプリント、配線板、及び絶縁基板を全て含むことができる。
例えば、絶縁層１１０のうち少なくとも一つは、リジッド（ｒｉｇｉｄ）またはフレキシブル（ｆｌｅｘｉｂｌｅ）であり得る。例えば、前記絶縁層１１０のうち少なくとも一つは、ガラスまたはプラスチックを含むことができる。詳細には、前記絶縁層１１０のうち少なくとも一つは、ソーダライムガラス（ｓｏｄａ ｌｉｍｅ ｇｌａｓｓ）またはアルミノシリケートガラス等の化学強化／半強化ガラスを含むか、ポリイミドＰＩ（Ｐｏｌｙｉｍｉｄｅ）、ポリエチレンテレフタレートＰＥＴ（ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ）、プロピレングリコールＰＰＧ（ｐｒｏｐｙｌｅｎｅ ｇｌｙｃｏｌ）、ポリカーボネート（ＰＣ）などの強化或は延性プラスチックを含むか、サファイアを含むことができる。
また、前記絶縁層１１０のうち少なくとも一つは、光等方性フィルムを含むことができる。一例として、前記絶縁層１１０のうち少なくとも一つは、ＣＯＣ（Ｃｙｃｌｉｃ Ｏｌｅｆｉｎ Ｃｏｐｏｌｙｍｅｒ）、ＣＯＰ（Ｃｙｃｌｉｃ Ｏｌｅｆｉｎ Ｐｏｌｙｍｅｒ）、光等方性ポリカーボネートＰＣ（ｐｏｌｙｃａｒｂｏｎａｔｅ）または光等方性ポリメチルメタクリレート（ＰＭＭＡ）等を含むことができる。
また、前記絶縁層１１０の少なくとも一つは、無機フィラーと絶縁樹脂とを含む材料で形成され得る。例えば、絶縁層１１０を構成する材料として、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂と共にシリカ、アルミナなどの無機フィラーのような補強材が含まれた樹脂、具体的にはＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、ＦＲ－４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）、ＰＩＤ（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ ｒｅｓｉｎ）、ＢＴなどを用いることができる。
また、前記絶縁層１１０のうち少なくとも一つは、部分的に曲面を有して曲がることがある。即ち、前記絶縁層１１０のうち少なくとも一つは、部分的には平面を有し、部分的には曲面を有して曲がることがある。詳細には、前記絶縁層１１０のうち少なくとも一つは、終端が曲面を有して曲がるか、ランダムな曲率を含む表面を有して曲がるか折曲がることがある。
絶縁層１１０の表面には、回路パターンが配置され得る。
例えば、第１絶縁層１１１の第１面には、第１回路パターン層１２０が配置され得る。例えば、第１絶縁層１１１の第２面には、第２回路パターン層１３０が配置され得る。例えば、第２絶縁層１１２の第１面には、第３回路パターン層１４０が配置され得る。例えば、第３絶縁層１１３の第２面には、第４回路パターン層１５０が配置され得る。前記第１回路パターン層１２０及び第２回路パターン層１３０は、内側絶縁層の表面に配置された内側回路パターン層とも言える。そして、前記第３回路パターン層１４０及び前記第４回路パターン層１５０は、最外側絶縁層に配置された外側または最外側回路パターン層とも言える。
前記第１～第４回路パターン層１２０、１３０、１４０、１５０は、信号伝達機能を果たす。前記第１～第４回路パターン層１２０、１３０、１４０、１５０は、「電極層」とも言える。
このとき、前記第１回路パターン層１２０、第２回路パターン層１３０、第３回路パターン層１４０、及び第４回路パターン層１５０は、電気信号を伝達する配線であって、電気伝導性の高い金属物質で形成され得る。このために、前記第１回路パターン層１２０、第２回路パターン層１３０、第３回路パターン層１４０、及び第４回路パターン層１５０は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、錫（Ｓｎ）、銅（Ｃｕ）、及び亜鉛（Ｚｎ）のうちから選択される少なくとも一つの金属物質からなることができる。また、前記第１回路パターン層１２０、第２回路パターン層１３０、第３回路パターン層１４０、及び第４回路パターン層１５０は、ボンディング力に優れる金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、チタン（Ｔｉ）、錫（Ｓｎ）、銅（Ｃｕ）、及び亜鉛（Ｚｎ）のうちから選択される少なくとも一つの金属物質を含むペーストまたはソルダーペーストからなることができる。好ましくは、前記第１回路パターン層１２０、第２回路パターン層１３０、第３回路パターン層１４０、及び第４回路パターン層１５０は、電気伝導性が高く、かつ価格が比較的安価な銅（Ｃｕ）からなることができる。
前記第１回路パターン層１２０、第２回路パターン層１３０、第３回路パターン層１４０、及び第４回路パターン層１５０は、通常の回路基板の製造工程であるアディティブ工法（Ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）、サブトラクティブ工法（Ｓｕｂｔｒａｃｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、及びＳＡＰ（Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）工法などで可能であり、ここでは、詳細な説明は省略する。
一方、前記第３回路パターン層１４０及び前記第４回路パターン層１５０のそれぞれは、トレース及びパッドを含む。前記トレースとパッドは、平面形状及び幅のいずれか一つを基準に区分され得る。例えば、前記トレースの平面形状は、四角形状であり得る。そして、前記パッドの平面形状は、円形状であり得る。例えば、パッドの上面の周りの少なくとも一部は、曲面を含むことができる。そして、前記トレースの幅は、前記パッドの幅よりも小さくてもよい。即ち、前記トレースは、複数のパッド間を連結する機能を果たすことができる。これにより、前記トレースは、微細線幅を有することができる。そして、前記パッドは、チップが実装される実装パッドとして機能を果たすことができる。これにより、前記パッドは、チップ実装空間を提供するために一定レベル以上の幅を有することができる。
具体的には、前記第３回路パターン層１４０は、パッド１４０Ｐ及びトレース１４０Ｔを含むことができる。また、前記第４回路パターン層１５０は、パッド１５０Ｐ及びトレース１５０Ｔを含むことができる。前記トレース１４０Ｔ、１５０Ｔは、電気信号を伝達する長い線形状の配線を意味する。そして、前記パッド１４０Ｐ、１５０Ｐは、チップなどの部品が実装される実装パッドであるか、外部ボードとの連結のためのコアパッドまたはＢＧＡパッドを意味することができる。これにより、前記パッド１４０Ｐは、「第１パッド」とも言え、前記パッド１５０Ｐは、「第２パッド」とも言える。そして、前記パッド１４０Ｐ、１５０Ｐは「電極層」とも言える。
具体的には、前記第３回路パターン層１４０のパッド１４０Ｐは、チップなどの部品が実装される実装パッドであり得る。また、前記第４回路パターン層１４０のパッド１５０Ｐは、外部ボードと連結するためのコアパッドまたはＢＧＡパッドであり得るが、これに限定されない。一方、前記第３回路パターン層１４０のパッド１４０Ｐは、前記第４回路パターン層１５０のパッド１５０Ｐよりも幅がさらに狭くてもよい。
前記第３回路パターン層１４０のパッド１４０Ｐは、前記第２絶縁層１１２の第１面に配置された第１保護層１６０によって表面が露出し得る。例えば、第１保護層１６０は、開口部（図示せず）を含むことができる。そして、前記第１保護層１６０の開口部は、前記第３回路パターン層１４０のパッド１４０Ｐの上面と垂直に重なることがある。また、前記第４回路パターン層１５０のパッド１５０Ｐは、前記第３絶縁層１１３の第２面に配置された第２保護層１７０によって表面が露出し得る。例えば、前記第２保護層１７０は、開口部（図示せず）を含むことができる。そして、前記第２保護層１７０の開口部は、前記第４回路パターン層１５０のパッド１５０Ｐの下面と垂直に重なることがある。
前記第３回路パターン層１４０は、複数の層構造を有することができる。このとき、前記第３回路パターン層１４０のパッド１４０Ｐとトレース１４０Ｔは、互いに異なる層構造を有することができる。例えば、前記パッド１４０Ｐの層数は、前記トレース１４０Ｔの層数よりも多くてもよい。例えば、前記トレース１４０Ｔは、前記パッド１４０Ｐを構成する複数の層のうち一部の層のみを含むことができる。
例えば、前記第３回路パターン層１４０のパッド１４０Ｐは、第１層～第４層を含むことができる。そして、前記第３回路パターン層１４０のトレース１４０Ｔは、第１層及び第２層のみを含むことができる。
例えば、前記第３回路パターン層１４０のパッド１４０Ｐは、４層構造を有することができる。そして、前記第３回路パターン層１４０のトレース１４０Ｔは、２層構造を有することができる。
このとき、説明の便宜上、前記第１層～第４層を、シード層、第１パターン、第２パターン、及び表面処理層と称して説明する。例えば、以下で説明されるシード層は、「第１層」とも言える。例えば、以下で説明される第１パターンは、「第２層」とも言える。例えば、以下で説明される第２パターンは、「第３層」とも言える。例えば、以下で説明される表面処理層は、「第４層」とも言える。そして、これは第４回路パターン層にも同様に適用され得る。
例えば、前記第３回路パターン層１４０のパッド１４０Ｐは、前記第２絶縁層１１２の第１面上に配置される第１パターン層１４２と、前記第１パターン層 １４２上に配置される第２パターン層１４３とを含む。実施例においては、前記第３回路パターン層１４０のパッド１４０Ｐが２層構造を有することができる。これにより、実施例においては、前記第３回路パターン層１４０の前記パッド１４０Ｐが前記第２絶縁層１１２の第１面を基準に一定高さ以上突出できるようにする。これにより、実施例においては、前記第３回路パターン層１４０のパッド１４０Ｐが一定高さ以上を有することにより、チップの実装工程における容易性を向上させることができる。
前記第１パターン層１４２と前記第２パターン層１４３は、互いに同じ金属物質を含むことができる。例えば、前記第１パターン層１４２は、銅を含むことができる。そして、前記第２パターン層１４３は、前記第１パターン層１４２と同じ金属物質である銅を含むことができる。
また、前記第３回路パターン層１４０のパッド１４０Ｐは、前記第２絶縁層１１２の第１面と前記第１パターン層１４２との間に配置されるシード層１４１を含むことができる。前記シード層１４１は、前記第１パターン層１４２及び前記第２パターン層１４３を形成するために使用されるシード層であり得る。例えば、前記第１パターン層１４２及び前記第２パターン層１４３は、電解めっき工程によって形成され得る。これにより、前記シード層１４１は、前記第１パターン層１４２及び前記第２パターン層１４３をそれぞれ電解めっきするためのシード層であり得る。
前記第３回路パターン層１４０のパッド１４０Ｐは、前記第２パターン層１４３上に配置される表面処理層１４４を含むことができる。前記表面処理層１４４は、前記パッド１４０Ｐの表面を保護するか、または前記パッド１４０Ｐのボンディング性を高めるために形成され得る。前記表面処理層１４４は、金（Ａｕ）を含むことができる。例えば、前記表面処理層１４４は、金金属層のみを含むことができる。そして、前記金金属層は、銅を含む第２パターン層１４３上に直接形成され得る。これとは異なり、前記表面処理層１４４は、ＥＮＥＰＩＧ層であり得る。例えば、前記表面処理層１４４は、ニッケル金属層、パラジウム金属層、及び金金属層を含むことができる。
一方、前記第３回路パターン層１４０のトレース１４０Ｔは、前記パッド１４０Ｐを構成する層のうち一部層のみを含むことができる。例えば、前記第３回路パターン層１４０のトレース１４０Ｔは、前記シード層１４１及び前記第１パターン層１４２を含むことができる。これにより、実施例においては、シード層１４１及び第１パターン層１４２を形成して、前記第３回路パターン層１４０の前記パッド１４０Ｐの一部分及び前記トレース１４０Ｔを形成することができる。そして、実施例においては、前記形成された第１パターン層１４２のうち前記パッド１４０Ｐに対応する領域上に第２パターン層１４３及び表面処理層１４４を形成して、前記パッド１４０Ｐを形成することができる。
前記第４回路パターン層１５０のパッド１５０Ｐは、前記第３回路パターン層１４０のパッド１４０Ｐと実質的に同じ構造を有することができる。例えば、前記第４回路パターン層１５０のパッド１５０Ｐは、シード層１５１、第１パターン層１５２、第２パターン層１５３、及び表面処理層１５４を含むことができる。このとき、前記第４回路パターン層１５０のパッド１５０Ｐを構成するシード層１５１、第１パターン層１５２、第２パターン層１５３、及び表面処理層１５４は、前記第３回路パターン層１４０のパッド１４０Ｐを構成するシード層１４１、第１パターン層１４２、第２パターン層１４３、及び表面処理層１４４と実質的に同じ層構造を有し、これにより、これについての詳細な説明は省略する。
また、前記第４回路パターン層１５０のトレース１５０Ｔは、前記第３回路パターン層１４０のトレース１４０Ｔに対応して、前記パッド１５０Ｐを構成する層の一部であるシード層１５１及び第１パターン層１５２を含むことができる。
前記第３回路パターン層は、チップなどの部品が実装される実装パッドであり得る。前記第４回路パターン層は、外部ボードと連結するためのコアパッドまたはＢＧＡパッドであり得る。前記第４回路パターン層１５０のパッドは、前記第３回路パターン層のパッドよりも幅がさらに広くてもよい。
前記第２絶縁層１１２の第１面上には、第１保護層１６０が配置され得る。前記第１保護層１６０は、ソルダーレジストを含むことができる。前記第１保護層１６０は、前記第３回路パターン層１４０のパッド１４０Ｐの表面を露出する開口部（図示せず）を含むことができる。例えば、前記第１保護層１６０は、前記第３回路パターン層１４０のパッド１４０Ｐを構成する第２パターン層１４３の表面を露出することができる。
前記第１保護層１６０は、前記第３回路パターン層１４０のシード層１４１の側面を覆って配置され得る。また、前記第１保護層１６０は、パッド１４０Ｐの前記第１パターン層１４２の側面を覆って配置され得る。また、前記第１保護層１６０は、前記パッド１４０Ｐの第１パターン層１４２の上面の一部を覆って配置され得る。また、前記第１保護層１６０は、前記パッド１４０Ｐの前記第２パターン層１４３の側面を覆って配置され得る。
第１実施例においては、前記第１保護層１６０の上面は、前記第３回路パターン層１４０の第２パターン層１４３の上面と同一平面上に位置することができる。
これに対応して、前記第３絶縁層１１３の第２面上には、第２保護層１７０が配置され得る。前記第２保護層１７０は、ソルダーレジストを含むことができる。前記第２保護層１７０は、前記第４回路パターン層１５０のパッド１５０Ｐの表面を露出する開口部（図示せず）を含むことができる。例えば、前記第２保護層１７０は、前記第４回路パターン層１５０のパッド１５０Ｐを構成する第２パターン層１５３の表面を露出することができる。
前記第２保護層１７０は、前記シード層１５１の側面を覆って配置され得る。また、前記第２保護層１７０は、前記第４回路パターン層１５０のパッド１５０Ｐの第１パターン層１５２の側面を覆って配置され得る。また、前記第２保護層１７０は、前記第４回路パターン層１５０のパッド１５０Ｐの前記第１パターン層１５２の下面の一部を覆うことができる。また、前記第２保護層１７０は、前記第４回路パターン層１５０のパッド１５０Ｐの第２パターン層１５３の側面を覆って配置され得る。
また、第１実施例においては、前記第２保護層１７０の下面は、前記第４回路パターン層１５０のパッド１５０Ｐの第２パターン層１５３の下面と同一平面上に位置することができる。
一方、実施例の回路基板は、貫通電極を含む。前記貫通電極は、互いに異なる層に配置された回路パターン層を電気的に連結することができる。例えば、前記貫通電極は、互いに異なる回路パターン層を電気的に連結するための「ビア」とも言える。これにより、以下では、前記貫通電極を「ビア」と称して説明する。
例えば、前記第１絶縁層１１１には、第１ビアＶ１が形成され得る。前記第１ビアＶ１は、前記第１絶縁層１１１を貫通し、これにより前記第１回路パターン層１２０と前記第２回路パターン層１３０とを電気的に連結することができる。例えば、前記第２絶縁層１１２には、第２ビアＶ２が形成され得る。前記第２ビアＶ２は、前記第２絶縁層１１２を貫通し、これにより前記第１回路パターン層１２０と前記第３回路パターン層１４０とを電気的に連結することができる。例えば、前記第３絶縁層１１３には、第３ビアＶ３が形成され得る。前記第３ビアＶ３は、前記第３絶縁層１１３を貫通し、これにより前記第２回路パターン層１３０と前記第４回路パターン層１５０とを電気的に連結することができる。
上記のようなビアＶ１，Ｖ２，Ｖ３は、それぞれの絶縁層内に形成されたビアホールの内部を金属物質で充填して形成され得る。前記ビアホールは、機械、レーザー及び化学加工のいずれか一つの加工方式によって形成され得る。前記ビアホールが機械加工によって形成される場合には、ミーリング（Ｍｉｌｌｉｎｇ）、ドリル（Ｄｒｉｌｌ）、及びルーティング（Ｒｏｕｔｉｎｇ）などの方式を用いることができ、レーザー加工によって形成される場合には、ＵＶやＣＯ２レーザー方式を用いることができ、化学加工によって形成される場合には、アミノシラン、ケトン類などを含む薬品を用いて前記絶縁層１１０を開放することができる。
前記ビアホールが形成されると、前記ビアホールの内部を導電性物質で充填して前記ビアＶ１、Ｖ２、Ｖ３を形成することができる。前記ビアＶ１、Ｖ２、Ｖ３は、銅（Ｃｕ）、銀（Ａｇ）、錫（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、及びパラジウム（Ｐｄ）のうちから選択されるいずれか一つの物質で形成され得る。また、前記導電性物質の充填は、無電解めっき、電解めっき、スクリーン印刷（Ｓｃｒｅｅｎ Ｐｒｉｎｔｉｎｇ）、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）、蒸発法（Ｅｖａｐｏｒａｔｉｏｎ）、インクジェットティング、及びディスフェンシングのうちいずれか一つまたはこれらの組み合わせた方式を用いることができる。
上記のように、前記第３回路パターン層１４０及び前記第４回路パターン層１５０のそれぞれのパッド１４０Ｐ、１５０Ｐは、シード層、第１パターン、第２パターン、及び表面処理層を含む。以下では、その構造について具体的に説明する。但し、前記第４回路パターン層１５０のパッド１５０Ｐは、実質的に前記第３回路パターン層１４０のパッド１４０Ｐと同じ層構造を有するので、前記第３回路パターン層１４０のパッド１４０Ｐの構造を中心に説明する。
図２に示すように、第３回路パターン層１４０は、パッド１４０Ｐ及びトレース１４０Ｔを含む。そして、前記パッド１４０Ｐは、シード層１４１、第１パターン層１４２、第２パターン層１４３、及び表面処理層１４４を含む。そして、前記トレース１４０Ｔは、シード層１４１及び第１パターン層１４２を含むことができる。例えば、前記第３回路パターン層１４０のパッド１４０Ｐ及びトレース１４０Ｔは、互いに異なる層構造を有することができる。
前記第１パターン層１４２は、第１厚さＴ１を有することができる。例えば、前記第１パターン層１４２の第１厚さＴ１は、７μｍ～１７μｍの範囲を満足することができる。例えば、前記第１パターン層１４２の第１厚さＴ１は、９μｍ～１５μｍの範囲を満足することができる。例えば、前記第１パターン層１４２の第１厚さＴ１は、１０μｍ～１３μｍの範囲を満足することができる。ここで、前記第１パターン層１４２は、パッド１４０Ｐ及びトレース１４０Ｔを構成するパターンであり得る。
前記第２パターン層１４３は、前記第１パターン層１４２上に前記第１パターン層１４２の第１厚さＴ１よりも薄い第２厚さＴ２を有して配置され得る。例えば、前記第２パターン層１４３の第２厚さＴ２は、５μｍ～１５μｍの範囲を満足することができる。例えば、前記第２パターン層１４３の第２厚さＴ２は、７μｍ～１３μｍの範囲を満足することができる。例えば、前記第２パターン層１４３の第２厚さＴ２は、８μｍ～１１μｍの範囲を満足することができる。
これを通じて、実施例においては、回路基板の全厚さを減らすことができ、前記回路基板の最外側絶縁層である前記第２絶縁層１１２の最上端の表面から回路基板上に実装される最下端までの距離を減らすことができるので、全体的なチップパッケージの厚さを減らすことができる。
前記表面処理層１４４は、前記第２パターン層１４３上に、前記第１厚さＴ１及び前記第２厚さＴ２よりも薄い第３厚さＴ３を有して配置され得る。例えば、前記表面処理層１４４の第３厚さＴ３は、０．１μｍ～１０μｍの範囲を満足することができる。例えば、前記表面処理層１４４の第３厚さＴ３は、０．５μｍ～８μｍの範囲を満足することができる。例えば、前記表面処理層１４４の第３厚さＴ３は、１μｍ～５μｍの範囲を満足することができる。但し、前記第３厚さＴ３は、前記表面処理層１４４が上述したＥＮＥＰＩＧ層で構成された場合における表面処理層１４４の厚さ範囲である。例えば、前記表面処理層１４４は、前記第２パターン層１４３上に形成された０．００２μｍ～０．２４４μｍの厚さ範囲のニッケル（Ｎｉ）金属層と、前記ニッケル（Ｎｉ）金属層上に形成された０．０４９μｍ～４．８７８μｍの厚さ範囲のパラジウム（Ｐｄ）金属層と、前記パラジウム（Ｐｄ）金属層上に形成された０．０４９μｍ～４．４７８μｍの厚さ範囲の金（Ａｕ）金属層とを含むことができる。しかし、実施例はこれに限定されず、前記表面処理層１４４が金（Ａｕ）を含む金（Ａｕ）金属層のみを含むことができる。このとき、前記表面処理層１４４が有する第３厚さＴ３は、上記記載の厚さ範囲よりも低い厚さ範囲を有することができる。例えば、前記金（Ａｕ）金属層の厚さは、０．０４９μｍ～４．４７８μｍの範囲を有することができる。例えば、前記金（Ａｕ）金属層の厚さは、０．２４４μｍ～３．９０２μｍの範囲を有することができる。例えば、前記金（Ａｕ）金属層の厚さは、０．４８８μｍ～２．４３９μｍの範囲を有することができる。
前記シード層１４１は、前記第２絶縁層１１２と前記第１パターン層１４２との間に第４厚さＴ４を有して配置される。例えば、前記シード層１４１の第４厚さＴ４は、０．５μｍ～５μｍの範囲を満足することができる。例えば、前記シード層１４１の第４厚さＴ４は、０．８μｍ～３．５μｍの範囲を満足することができる。例えば、前記シード層１４１の第４厚さＴ４は、１．０μｍ～２．５μｍの範囲を満足することができる。ここで、前記シード層１４１は、パッド１４０Ｐ及びトレース１４０Ｔを構成するパターンであり得る。
一方、前記回路基板の内側回路パターン層に対応する前記第１回路パターン層１２０は、第５厚さＴ５を有することができる。前記第１回路パターン層１２０が有する第５厚さＴ５は、前記第１パターン層１４２が有する第１厚さＴ１に対応することができる。例えば、前記第１回路パターン層１２０の第５厚さＴ５は、７μｍ～１７μｍの範囲を満足することができる。例えば、前記第１回路パターン層１２０の第５厚さＴ５は、９μｍ～１５μｍの範囲を満足することができる。例えば、前記第１回路パターン層１２０の第５厚さＴ５は、１０μｍ～１３μｍの範囲を満足することができる。但し、前記第１回路パターン層１２０がシード層を含む場合、前記第１回路パターン層１２０は、上記記載の第５厚さＴ５に前記シード層１４１が有する第４厚さＴ４を合わせたものに対応することができる。
前記第２絶縁層１１２は、第６厚さＴ６を有することができる。前記第２絶縁層１１２の第６厚さＴ６は、前記第１回路パターン層１２０の上面から前記第２絶縁層１１２の上面までの距離に対応することができる。例えば、前記第２絶縁層１１２の第６厚さＴ６は、１０μｍ～３０μｍの範囲を満足することができる。例えば、前記第２絶縁層１１２の第６厚さＴ６は、１５μｍ～２５μｍの範囲を満足することができる。例えば、前記第２絶縁層１１２の第６厚さＴ６は、１８μｍ～２３μｍの範囲を満足することができる。
一方、前記第３回路パターン層１４０を構成する前記パッド１４０Ｐのシード層１４１、第１パターン層１４２、第２パターン層１４３、及び表面処理層１４４は、互いに異なる幅を有することができる。
前記パッド１４０Ｐの前記第１パターン層１４２は、第１幅Ｗ１を有することができる。例えば、前記パッド１４０Ｐの前記第１パターン層１４２の第１幅Ｗ１は、５μｍ～３００μｍの範囲を満足することができる。例えば、前記パッド１４０Ｐの前記第１パターン層１４２の第１幅Ｗ１は、７０μｍ～２００μｍの範囲を満足することができる。例えば、前記パッド１４０Ｐの前記第１パターン層１４２の第１幅Ｗ１は、１００μｍ～１５０μｍの範囲を満足することができる。
前記パッド１４０Ｐの前記第２パターン層１４３は、前記パッド１４０Ｐの前記第１パターン層１４２上に、前記第１パターン層１４２が有する第１幅Ｗ１よりも小さい第２幅Ｗ２を有して配置され得る。例えば、前記パッド１４０Ｐの前記第２パターン層１４３の第２幅Ｗ２は、３μｍ～２５０μｍの範囲を満足することができる。例えば、前記パッド１４０Ｐの前記第２パターン層１４３の第２幅Ｗ２は、５０μｍ～１５０μｍの範囲を満足することができる。例えば、前記パッド１４０Ｐの前記第２パターン層１４３の第２幅Ｗ２は、６０μｍ～１００μｍの範囲を満足することができる。
これにより、前記パッド１４０Ｐの前記第１パターン層１４２の上面は、前記第２パターン層１４３の下面と直接接触する第１部分と、前記第１部分以外の第２部分とを含むことができる。そして、前記第１パターン層１４２の上面の第２部分は、前記第１保護層１６０と直接接触することができる。
また、前記パッド１４０Ｐの前記第１パターン層１４２の第１部分の幅は、前記第２部分の幅よりも大きくてもよい。前記第２部分を介して前記パッド１４０Ｐの一部分が前記第１保護層１６０の下部に形成されることにより、前記回路基板から前記パッド１４０Ｐが分離されて脱膜されることを防止することができ、前記第１パターン層１４２の厚さが前記第２パターン層１４３の厚さよりも厚く形成されることにより、前記第２部分が前記第１部分よりも幅が小さくても前記回路基板から前記パッドが分離されないように接着力を確保することができる。例えば、前記第１パターン層１４２の厚さが前記第２パターン層１４３の厚さよりも薄い場合、前記回路基板上に実装されるチップとの連結時に前記第２パターン層１４３が脱膜するとき、前記第１パターン層１４２が支持することができないので、前記パッド１４０Ｐが前記回路基板から脱膜することがある。また、実施例においては、前記第１部分の幅を前記第２部分の幅よりも大きく形成することにより、前記回路基板に実装されたチップとの連結を容易にすることができる。
前記表面処理層１４４は、前記第２パターン層１４３上に、前記パッド１４０Ｐの前記第１パターン層１４２の第１幅Ｗ１よりも小さく、前記第２パターン層１４３の第２幅Ｗ２よりも大きい第３幅Ｗ３を有して配置され得る。例えば、前記表面処理層１４４の第３幅Ｗ３は、４μｍ～２８０μｍの範囲を満足することができる。例えば、前記表面処理層１４４の第３幅Ｗ３は、７０μｍ～１８０μｍの範囲を満足することができる。例えば、前記表面処理層１４４の第３幅Ｗ３は、８０μｍ～１２０μｍの範囲を満足することができる。
一方、前記トレース１４０Ｔの第１パターン層１４２は、前記パッド１４０Ｐの第１パターンとは異なる幅を有することができる。例えば、前記トレース１４０Ｔの第１パターン層１４２は、前記パッド１４０Ｐの第１パターンが有する第１幅Ｗ１よりも狭い第４幅Ｗ４を有することができる。前記トレース１４０Ｔの第１パターン層１４２の第４幅Ｗ４は、０．５μｍ～２０μｍの範囲を満足することができる。例えば、前記トレース１４０Ｔの第１パターン層１４２の第４幅Ｗ４は、０．８μｍ～１５μｍの範囲を満足することができる。例えば、前記トレース１４０Ｔの第１パターン層１４２の第４幅Ｗ４は、１．０μｍ～１０μｍの範囲を満足することができる。
一方、前記トレース１４０Ｔは、前記第２絶縁層１１２上に互いに離隔して複数形成され得る。このとき、複数のトレースのうち互いに隣り合うトレース１４０Ｔは、第５幅Ｗ５だけ離隔し得る。前記トレース１４０Ｔの間隔間隔に対応する第５幅Ｗ５は、０．５μｍ～２０μｍの範囲を満足することができる。例えば、前記第５幅Ｗ５は、０．８μｍ～１５μｍの範囲を満足することができる。例えば、前記第５幅Ｗ５は、１．０μｍ～１０μｍの範囲を満足することができる。
一方、第１実施例においては、前記第２パターン層１４３の上面は、前記第１保護層１６０の上面と同一平面上に位置することができる。
これにより、前記表面処理層１４４は、前記第２パターン層１４３の上面に配置される第１部分と、前記第１部分から延びる第２部分とを含むことができる。例えば、前記表面処理層１４４の下面は、前記第２パターン層１４３の上面と直接接触する表面処理層１４４の第１部分と、前記第１保護層１６０の上面と直接接触する表面処理層１４４の第２部分とを含むことができる。このとき、実施例においては、前記表面処理層１４４を形成するとき、マスク（図示せず）の開口部が前記第１幅Ｗ１と前記第２幅Ｗ２との間の前記第３幅Ｗ３を有するようにする。これにより、実施例においては、前記表面処理層１４４が前記第２パターン１４３の上面から延びて前記第１保護層１６０の上面にも一部形成できるようにする。
また、実施例においては、マスクなしで前記シード層１４１、前記第１パターン層１４２、前記第２パターン層１４３を用いて前記表面処理層１４４をめっきすることもできる。このとき、前記表面処理層１４４の第１部分の幅は、前記表面処理層１４４の第２部分の幅よりも大きくてもよい。これにより、前記表面処理層１４４と前記第２パターン層１４３とが互いに直接接触する前記表面処理層１４４の第１部分の幅を広く形成することにより、前記表面処理層１４４が 前記第２パターン層１４３から脱落することを防止することができ、これにより前記保護層と前記パッド１４０Ｐとの接着力を向上させることができる。これにより、実施例においては、チップを実装するための接着部材（図示せず）の配置空間を広く確保することができ、これによるチップボンディング性を向上させることができる。即ち、実施例においては、前記第２パターン層１４３の幅に比べて前記表面処理層１４４の幅が大きくなるようにし、これにより接着部材（図示せず）との接触面積が広くなるようにして、ソルダーボールやワイヤなどの接着部材とのボンディング性を向上させることができる。
一方、前記第１回路パターン層１２０と前記第３回路パターン層１４０は、互いに異なる表面粗さ（Ｒａ）を有することができる。例えば、実施例における内側回路パターン層は、外側回路パターン層とは異なる表面粗さ（Ｒａ）を有することができる。
例えば、前記第１回路パターン層１２０は、第１表面粗さ（Ｒａ）を有することができる。前記第１表面粗さ（Ｒａ）は、０．８３μｍ～１．０μｍの範囲を有することができる。即ち、前記第１回路パターン層１２０には、前記第２絶縁層１１２との接合力向上のため粗さ処理が施され、これにより０．８３μｍ～１．０μｍの範囲の第１表面粗さ（Ｒａ）を有することができる。
前記第３回路パターン層１４０は、前記第１回路パターン層１２０よりも小さい第２表面粗さ（Ｒａ）を有することができる。例えば、前記第２表面粗さ（Ｒａ）は、０．７０μｍ～０．８２μｍの範囲を満足することができる。例えば、前記第１パターン層１４１の前記第２表面粗さ（Ｒａ）は、０．７０μｍ～０．８２μｍの範囲を満足することができる。例えば、前記第２パターン層１４２の前記第２表面粗さ（Ｒａ）は、０．７０μｍ～０．８２μｍの範囲を満足することができる。例えば、前記表面処理層１４４の前記第２表面粗さ（Ｒａ）は、０．７０μｍ～０．８２μｍの範囲を満足することができる。
即ち、実施例においては、前記第１表面粗さ（Ｒａ）よりも前記第２表面粗さ（Ｒａ）が大きくてもよい。前記第１回路パターン層１２０には、前記第２絶縁層１１２との接合力向上のために、より大きな粗さ処理が必要であり、前記第３回路パターン層１４０のパッド１４０Ｐは、前記保護層または前記回路基板上に実装されるチップまたはメイン印刷回路基板との連結のための接触部材との接触のための粗さが必要であるので、相対的に小さな粗さ処理をしても構わない。さらに、前記第３回路パターン層１４０のパッド１４０Ｐは、別の粗さ処理なしに図１２のように前記シード層１４１をエッチングする工程で発生する粗さのみ形成されても構わない。
一方、前記第１保護層１６０は、前記第１表面粗さ（Ｒａ）と前記第２表面粗さ（Ｒａ）との間の第３表面粗さ（Ｒａ）を有することができる。例えば、前記第１保護層１６０の前記第３表面粗さ（Ｒａ）は、０．８０μｍ～０．９０μｍの範囲を満足することができる。前記第１保護層１６０の表面粗さは、別に限定されないが、前記第１保護層１６０上にチップを実装してモールディングする過程でモールディング層との接合力を確保するほどであればよい。
図３～図１５は、図１に示す回路基板の第１製造方法を工程順に示すものであり、図１６及び図１７は、図１に示す回路基板の第２製造方法を説明するための図である。
以下では、添付の図面を参照して、図１に示す回路基板の製造方法を具体的に説明する。
図３を参照すると、実施例においては第１絶縁層１１１を用意する。そして、実施例においては、前記第１絶縁層１１１が用意されると、前記第１絶縁層１１１に第１回路パターン層１２０、第２回路パターン層１３０、及び第１ビアＶ１が形成する工程を行うことができる。これについて簡単に説明すると、前記第１絶縁層１１１が用意されると、前記第１絶縁層１１１の一面または両面の表面にシード層（図示せず）を形成する工程を行うことができる。このとき、前記第１絶縁層１１１はＣＣＬ（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ）であり得、これにより前記シード層は、前記ＣＣＬを構成する銅箔層であり得る。これとは異なり、前記シード層は、無電解めっきを通じて前記第１絶縁層１１１の第１面及び第２面の少なくとも一つにそれぞれ形成され得る。次に、実施例においては、前記シード層が形成された第１絶縁層１１１に第１ビアホールを形成する工程を行うことができる。その後、実施例においては、前記第１絶縁層１１１の第１面及び第２面の少なくとも一つの面上に開口部を含むマスク（図示せず）を形成し、前記マスクの開口部内にめっきを行い、第１回路パターン層１２０及び第２回路パターン層１３０の少なくとも一つの回路パターン層と第１ビアＶ１を形成することができる。
次に、図４を参照すると、実施例においては、前記第１絶縁層１１１の第１面に第２絶縁層１１２を積層し、前記第１絶縁層１１１の第２面に第３絶縁層１１３を積層する工程を行うことができる。このとき、前記第２絶縁層１１２の第１面及び前記第３絶縁層１１３の第２面には、それぞれ金属層１４１、１５１が形成され得る。そして、前記金属層１４１、１５１は、前記第３回路パターン層１４０及び前記第４回路パターン層１５０を形成するためのシード層として使用され得る。これにより、前記金属層１４１、１５１は、シード層とも言える。
次に、図５を参照すると、実施例においては、前記第２絶縁層１１２及びその第１面に配置されたシード層１４１を貫通する第２ビアホールＶＨ２を形成し、前記第３ 絶縁層１１３及びその第２面に配置されたシード層１５１を貫通する第３ビアホールＶＨ３を形成する工程を行うことができる。
次に、図６を参照すると、実施例においては、前記シード層１４１、１５１上に第１マスクＭ１を形成する工程を行うことができる。このとき、前記第２絶縁層１１２上のシード層１４１に配置された第１マスクＭ１は、前記第２ビアＶ２及び第３回路パターン層１４０が形成される領域をオープンする開口部（図示せず）を含むことができる。また、前記第３絶縁層１１３上のシード層１５１に配置された第１マスクＭ１は、前記第３ビアＶ３及び前記第４回路パターン層１５０が形成される領域をオープンする開口部（図示せず）を含むことができる。
次に、図７を参照すると、実施例においては、前記シード層１４１、１５１を用いて電解めっきを行うことができる。具体的には、実施例においては、前記第１マスクＭ１の開口部に金属物質を充填して、第１－１めっき層１４２ａ、第１－２めっき層１５２ａ、第２ビアＶ２、及び第３ビアＶ３を形成することができる。
前記第１－１めっき層１４２ａ及び第２ビアＶ２は、同時に形成され得る。さらに、前記第１－１めっき層１４２ａ及び第２ビアＶ２は、同一物質で同時に形成され得る。
このとき、前記第１－１めっき層１４２ａは、上述した第３回路パターン層１４０のパッド１４０Ｐ及びトレース１４０Ｔの第１パターン層１４２に対応することができ、前記第１－２めっき層１５２ａは、第４回路パターン層１５０のパッド１５０Ｐ及びトレース１５０Ｔの第１パターン層１５２に対応することができる。但し、前記第１－１めっき層１４２ａは、前記第３回路パターン層１４０の第１パターン層１４２の厚さよりも厚く、前記第１－２めっき層１５２ａは、前記第４回路パターン層 １５０の第１パターン層１５２の厚さよりも厚くてもよい。
次に、図８及び図９を参照すると、実施例においては、一次研削工程を行うことができる。前記第１研削工程は、前記第１－１めっき層１４２ａ及び前記第２ビアＶ２をめっきを通じて形成するとき、前記第２ビアホールＶＨ２によりディンプル現象（前記第１－１めっき層１４２ａまたは前記第２ビアＶ２の幅方向の中央部が凹んで形成される現象（図示せず）により、前記第１－１めっき層１４２ａの上部表面が平坦ではないので、絶縁層を多層に形成するとき、ｗａｒｐａｇｅが発生したり、ビア間の連結不良が発生することを防止することができる。
このとき、前記一次研削工程は、前記第１マスクＭ１と前記第１－１めっき層１４２ａを一緒に研削して前記第３回路パターン層１４０の第１パターン層１４２を形成する第１工程と、前記第１マスクＭ１と前記第１－２めっき層１５２ａを一緒に研削して前記第４回路パターン層１５０の第１パターン層１５２を形成する第２工程とを含むことができる。前記第１研削工程により、前記第３回路パターン層１４０の第１パターン層１４２及び前記第４回路パターン層１５０の第１パターン層１５２は、それぞれ上述した第１厚さＴ１を有するようになる。そして、実施例においては、前記第１研削工程が完了すると、前記第１マスクＭ１を剥離する工程を行うことができる。但し、実施例はこれに限定されず、前記第１マスクＭ１の剥離工程なしに次の工程を行うことができる。
即ち、図１０を参照すると、前記一次研削工程が完了すると、実施例においては、第２マスクＭ２を形成する工程を行うことができる。このとき、前記第２マスクＭ２は、前記第１マスクＭ１を除去した後に形成され得、これとは異なり、前記第１マスクＭ１の上に形成され得る。但し、前記第２マスクＭ２は、前記第１マスクＭ１が有する開口部よりも小さい開口部を有することができる。これにより、前記第２マスクＭ２の少なくとも一部は、前記第３回路パターン層１４０の第１パターン層１４２及び前記第４回路パターン層１５０の第１パターン層１４２上に配置され得る。
次に、図１１を参照すると、実施例においては、前記シード層１４１、１５１を用いて電解めっきを行うことができる。具体的には、実施例においては、前記第２マスクＭ２の開口部に金属物質を充填して第２－１めっき層１４３ａ及び第２－２めっき層１５３ａを形成することができる。
このとき、前記第２－１めっき層１４３ａは、上述した第３回路パターン層１４０のパッド１４０Ｐの第２パターン層１４３に対応することができ、前記第２－２めっき層１５３ａは、第４回路パターン層１５０のパッド１５０Ｐの第２パターン１５３に対応することができる。但し、前記第２－１めっき層１４３ａは、前記第３回路パターン層１４０の第２パターン層１４３の厚さよりも厚く、前記第２－２めっき層１５３ａは、前記第４回路パターン層１５０の第２パターン層１５３の厚さよりも厚くてもよい。
次に、図１２を参照すると、実施例においては、前記第２マスクＭ２を除去する工程を行うことができる。そして、実施例においては、前記第２マスクＭ２が除去されると、前記シード層１４１、１５１をエッチングする工程を行うことができる。具体的には、実施例においては、前記第２絶縁層１１２の第１面に配置されたシード層１４１のうち、前記第１パターン層１４１と垂直方向に重ならない領域をエッチングして除去することができる。また、実施例においては、前記第３絶縁層１１３の第２面に配置されたシード層１５１のうち前記第１パターン層１５１と垂直方向に重ならない領域をエッチングして除去することができる。
次に、図１３を参照すると、実施例においては、前記第２絶縁層１１２上に第１ソルダーレジスト層１６０ａを形成することができる。このとき、前記第１ソルダーレジスト層１６０ａは、前記第２－１めっき層１４３ａと同じ高さを有することができる。また、実施例においては、前記第３絶縁層１１３上に第２ソルダーレジスト層１７０ａを形成することができる。このとき、前記第２ソルダーレジスト層１７０ａは、前記第２－２めっき層１５３ａと同じ高さを有することができる。
次に、図１４を参照すると、実施例においては、二次研削工程を行うことができる。即ち、実施例においては、前記第１ソルダーレジスト層１６０ａと前記第２－１めっき層１４３ａとを研削する第１工程と、前記第２ソルダーレジスト層１７０ａと前記第２－２めっき層１５３ａとを研削する第２工程とを含むことができる。これにより、実施例においては、前記第１ソルダーレジスト層１６０ａと前記第２－１めっき層１４３ａとを研削して第１保護層１６０と第３回路パターン層１４０のパッド１４０Ｐの第２パターン層１４３とを形成することができる。また、実施例においては、前記第２ソルダーレジスト層１７０ａと前記第２－２めっき層１５３ａとを研削して、第２保護層１７０と第４回路パターン層１５０のパッド１５０Ｐの第２パターン層１５３とを形成することができる。
しかし、前記二次研削工程は、省略され得る。例えば、前記第２－１めっき層１４３ａは、前記第３回路パターン層１４０のパッド１４０Ｐの第２パターン層１４３に対応する厚さに形成され得、前記第２－２めっき層１５３ａは、第４回路パターン層１５０のパッド１５０Ｐの第２パターン層１５３に対応する厚さに形成され得、このような場合、前記第２次研削工程を省略することができる。但し、前記二次研削工程は、前記パッド１４０Ｐ、１５０Ｐの第２パターン層１４３、１５３を形成するとき、工程条件の調節が難しくて、前記第２パターン層１４３、１５３の厚さの制御が誤った場合の信頼性向上のために追加され得る。
次に、図１５を参照すると、実施例においては、前記第１保護層１６０と前記第３回路パターン層１４０のパッド１４０Ｐの第２パターン層１４３上に表面処理層１４４を形成する工程を行うことができる。また、実施例においては、前記第２保護層１７０と前記第４回路パターン層１５０のパッド１５０Ｐの第２パターン層１５３上に表面処理層１５４を形成する工程を行うことができる。
一方、上記では、回路基板の製造時に、二次研削工程が、前記第１保護層１６０及び第２保護層１７０を形成するソルダーレジスト層が形成された後に行われた。これにより、前記第１保護層１６０及び第２保護層１７０は、前記２次研削工程により、前記第２パターン層１４３、１５３と同じ高さを有することができた。
これとは異なり、図１６を参照すると、他の実施例においては、図１１の製造が完了した後に、前記第２マスクＭ２と第２－１めっき層１４３ａ及び第２－２めっき層１５３ａとを研削する二次研削工程を行うことができる。これにより、図１６を参照すると、前記第３回路パターン層１４０及び第４回路パターン層１５０のパッド１４０Ｐ、１５０Ｐの第２パターン層１４３、１５３は、ソルダーレジスト層が形成される前に形成され得る。
次に、図１７を参照すると、実施例においては、前記第２絶縁層１１２及び第３回路パターン層１４０上に、前記第２パターン層１４３、１５３を覆う第１及び第２ソルダーレジスト層１６０ａ、１７０ａを形成することができる。そして、実施例においては、ディッピング（ｄｉｐｐｉｎｇ）工程を行い、前記第１及び第２ソルダーレジスト層１６０ａ、１７０ａの高さを調節することができる。即ち、図１７に示すように、前記第１保護層１６０及び第２保護層１７０は、研削工程ではなく、露光及び現像工程を通じて前記第２パターン１４２、１５３の高さと同じ高さを有することができる。
図１８は、第２実施例に係る回路基板を示す図である。
図１８を参照すると、第２実施例に係る回路基板は、第２パッド及び表面処理層の構造を除いた残りの部分は、図１及び図２の第１実施例の回路基板と同一であり、これにより第２パッド及び表面処理層についてのみ説明する。
回路基板は、絶縁層２１２、内側回路パターン層に対応する第１回路パターン層２１２、ビアＶ２、パッド、及び第１保護層２６０を含む。
そして、回路基板は、第１最外側回路パターン層に対応する第３回路パターン層２４０を含む。また、前記第３回路パターン層２４０は、パッド２４０Ｐとトレース２４０Ｔとを含む。
前記第３回路パターン層２４０のトレース２４０Ｔは、シード層２４１及び第１パターン層２４２を含むことができる。また、前記第３回路パターン層２４０のパッド２４０Ｐは、シード層２４１、第１パターン層２４２、第２パターン層２４３、及び表面処理層２４４を含む。
このとき、第１実施例におけるパッド１４０Ｐの第２パターン層１４３の上面と第１保護層１６０の上面は、同一平面上に位置した。
これとは異なり、第２実施例におけるパッド２４０Ｐの第２パターン層２４３の上面は、前記第１保護層２６０の上面とは互いに異なる平面上に位置することができる。具体的には、前記第１保護層２６０の上面は、前記第２パターン層２４３の上面よりも低く位置することができる。
即ち、前記第１保護層２６０は、上述したように、研削またはディッピングを通じてソルダーレジスト層を除去して形成される。このとき、前記研削を通じて前記第１保護層２６０を形成する場合、第２パターン層２４３とソルダーレジスト層との間の硬度の差により、前記ソルダーレジスト層が前記第２パターン層２４３よりも多く研磨され得る。これにより、上記のように、前記第１保護層２６０の上面は、前記第２パターン層２４３の上面よりも低く位置することができる。
これとは異なり、実施例においては、前記第２パターン２４３の表面の信頼性を高めるために、上記のように、前記第１保護層２６０の上面が前記第２パターン層２４３の上面よりも低く位置するようにする。即ち、前記第１保護層２６０は、上述したように、第２パターン層２４３の表面を覆ったソルダーレジスト層を除去することにより形成される。このとき、前記第１保護層２６０の上面が前記第２パターン層２４３の上面と同じ高さを有するように研削またはディッピング工程を行う場合、工程能力によって前記第２パターン層２４３の上面が完全に露出しない信頼性問題が発生することがある。さらに、前記第２パターン層２４３の上面が完全に露出したとしても、前記第２パターン層２４３の上面には、ソルダーレジスト層を構成したレジンが残存することがある。これにより、実施例においては、上記のような問題を解決するために、前記第１保護層２６０の上面が前記第２パターン層２４３の上面よりも低く位置するようにする。
これにより、第２実施例における表面処理層２４４は、前記第２パターン層２４３の上面だけでなく、その一部の側面にも形成される。即ち、前記第２パターン層２４３は、第１保護層２６０の上面から突出する突出領域を含む。
そして、前記表面処理層２４４は、前記第２パターン層２４３の突出領域の上面に配置される第１部分と、前記第２パターン層２４３の突出領域の側面に配置される第２部分とを含むことができる。そして、第１実施例と同様に、前記第２パターン層２４３の第２部分の一部は、前記第１保護層２６０の上面と接触することができる。
このとき、前記第２パターン層２４３の突出領域は、前記第２パターン層２４３と前記第１保護層２６０とが接する領域よりも小さくてもよい。即ち、前記第１保護層２６０の上面が前記第２パターン層２４３の上面よりも少し低く位置するようにすることができる。前記突出領域が前記第１保護層２６０の上面から突出しすぎる場合、前記回路基板上に実装されるチップ間の接着部材が互いに連結されて断線する問題が発生することがあり、前記回路基板にメイン印刷回路基板と連結するためのソルダーボールを形成するとき、ソルダーボール間に断線が発生することがある。
図１９は、第３実施例に係る回路基板を示す図である。
図１９を参照すると、第３実施例に係る回路基板は、最外側回路パターン層である第３回路パターン層のパッドを構成するシード層、第１パターン、第２パターンの形状を除いた残りの部分は、第１実施例の回路基板と同一であり、これによりパッドを構成するシード層、第１パターン、第２パターンの形状についてのみ説明する。
先ず、第１実施例においては、パッド１４０Ｐのシード層１４１、第１パターン層１４２、及び第２パターン層１５２の側面が、第１保護層１６０の上面に対して垂直な平面であった。
これとは異なり、第３実施例においては、前記パッド３４０Ｐのシード層３４１、第１パターン層３４２、第２パターン層３４３のうち少なくとも一つの側面は、ラウンドした曲面を含むことができる。即ち、図１２を参照すると、実施例においては、回路基板の製造工程にシード層をエッチングする工程を含む。このとき、実施例においては、前記シード層のエッチング工程時間またはエッチング条件（例えば、エッチングレート）を調節して、前記シード層だけでなく、前記第１パターン層３４２の側面及び／または第２パターン層３４３の側面の一部も一緒にエッチングされるようにする。
これにより、実施例においては、前記シード層３４１の側面、前記第１パターン層３４２の側面、及び前記第２パターン層３４３の側面のうち少なくとも一つは、エッチングによりラウンドした曲面に形成され得る。
一方、第１実施例のように、前記第１実施例においては、パッド１４０Ｐのシード層１４１、第１パターン層１４２、第２パターン層１５２の側面が第１保護層１６０の上面に対して垂直な場合、前記第１保護層１６０を形成する工程において、これらの間の界面にエアが満ちる問題が発生し、これによるエア空間に対応するボイド（ｖｏｉｄ）問題が発生するようになる。
これに対し、第３実施例のように、前記パッド３４０Ｐのシード層３４１、第１パターン層３４２、第２パターン層３４３のうち少なくとも一つの側面がラウンドした曲面を有する場合、前記エアが満ちる問題を解決することができ、これによる前記ボイドなどの信頼性問題を解決することができる。
一方、前記パッド３４０Ｐのシード層３４１、第１パターン層３４２、第２パターン層３４３のうち少なくとも一つの側面は、ラウンドした曲面を有する場合には、前記側面が平面に形成される場合に比べて、前記第１保護層との界面間の接触面積を増加させることができ、これによる前記第１保護層３６０との接着力を向上させて、前記第１保護層３６０の脱膜を防止することができる。
実施例においては、回路パターン層を含む。前記回路パターン層は、チップが実装されるパッドである電極層を含む。前記電極層は、第１～第４層を含むことができる。例えば、前記電極層は、シード層、第１パターン層、第２パターン層、及び表面処理層を含むことができる。このとき、前記表面処理層は、前記第２パターン層の上面に配置される第１部分と、前記第１部分から延びて前記保護層の上面に配置される第２部分とを含むことができる。これにより、実施例は、前記第２部分を含む表面処理層によりチップを実装するための接着部材（図示せず）の配置空間を広く確保することができ、これによるチップボンディング性を向上させることができる。即ち、実施例においては、前記第２パターン層の幅に比べて前記表面処理層の幅が大きくなるようにし、これにより接着部材との接触面積が広くなるようにすることができる。これにより、実施例においては、前記接着部材との接触面積を増加させることができ、これによるソルダーボールやワイヤなどの接着部材とのボンディング性をさらに向上させることができる。
さらに、前記第２部分が前記保護層の上面に配置されることにより、チップを実装するための接着部材（図示せず）を配置するときに、前記保護層が前記第２部分を支持できるようにする。これにより、実施例においては、従来のオーバーハング構造（例えば、前記表面処理層の終端が保護層、第１パターン層、及び第２パターン層と接触せずに離隔して配置された構造）とは異なり、前記表面処理層が前記接着部材による破損を防止することができる。
また、実施例においては、前記第２パターン層の上面が保護層の上面よりも高く位置するようにすることができる。これにより、実施例においては、前記第２パターン層の上面に前記保護層のレジンが残存することを防止することができる。これにより、実施例においては、前記パッドの上面全体を前記チップとの連結のための空間として用いることができる。したがって、実施例においては、回路集積度を向上させることができ、電気的及び物理的信頼性を向上させることができる。さらに、実施例においては、前記表面処理層が前記突出した第２パターン層の側面の一部にも配置されるようにする。これにより、実施例においては、前記表面処理層と前記第２パターン層との間の接触面積を向上させることができる。したがって、実施例においては、前記表面処理層が前記第２パターン層から分離される脱膜問題を解決することができ、これによる電気的及び物理的信頼性を向上させることができる。
また、実施例においては、前記パッドを構成するシード層、第１パターン層、第２パターン層のうち少なくとも一つの側面がラウンドした曲面を有するようにする。これにより、実施例においては、前記シード層、第１パターン層、及び第２パターン層と前記保護層との間の接触面積を増加させることができる。これにより、実施例においては、前記保護層を形成する工程において、前記パッドと前記保護層との間の浮き上がり（例えば、保護層とパッドとの間に空気層を形成）問題を解決することができる。したがって、実施例においては、前記保護層が前記パッドから分離される脱膜問題を解決することができ、さらに回路基板の全体的な物理的信頼性及び電気的信頼性を向上させることができる。
図２０は、実施例に係るパッケージ基板を示す図である。
図２０を参照すると、パッケージ基板２００は、図１、図１８、及び図１９のうち少なくとも一つに示す回路基板を含む。以下では、説明の便宜上、図１に示す回路基板を含むパッケージ基板について説明する。但し、実施例はこれに限定されず、以下で説明されるパッケージ基板は、図１８または図１９に示す回路基板を含むこともできる。
また、パッケージ基板２００は、前記回路基板のパッド上に配置される接着部材を含む。
具体的には、パッケージ基板２００は、前記回路基板の第３回路パターン層１４０のパッド１４０Ｐ上に配置される第１接着部材２１０を含むことができる。また、パッケージ基板２００は、前記回路基板の第４回路パターン層１５０のパッド１５０Ｐ上に配置される第２接着部材２４０を含むことができる。
前記第１接着部材２１０及び前記第２接着部材２４０は、互いに異なる形状を有することができる。例えば、前記第１接着部材２１０は、六面体形状であり得る。例えば、前記第１接着部材２１０の断面は、四角形状を含むことができる。例えば、前記第１接着部材２１０の断面は、長方形または正方形の形状を含むことができる。前記第２接着部材２４０は、球形状を含むことができる。例えば、前記第２接着部材２４０の断面は、円形状または半円形状を含むことができる。例えば、前記第２接着部材２４０の断面は、部分的または全体的にラウンドした形状を含むことができる。一例として、前記第２接着部材２４０の断面形状は、一側面で平面であり、前記一側面とは反対となる他側面で曲面であることを含むことができる。一方、前記第２接着部材２４０は、ソルダーボールであり得るが、これに限定されない。
前記第１接着部材２１０上には、チップ２２０が実装され得る。例えば、前記チップ２２０は、駆動ＩＣチップ（Ｄｒｉｖｅ ＩＣ ｃｈｉｐ）を含むことができる。例えば、前記チップ２２０は、駆動ＩＣチップ（Ｄｒｉｖｅ ＩＣ ｃｈｉｐ）以外のソケットまたは素子を含む多様なチップを意味することができる。例えば、前記チップ２２０は、ダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサのうち少なくとも一つを含むことができる。例えば、前記チップ２２０は、電力管理集積回路ＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）であり得る。例えば、前記チップ２２０は、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップであり得る。例えば、前記チップ２２０は、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサ（ＡＰ）チップ、またはアナログ－デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップであり得る。ここで、図面上にはパッケージ基板２００に１個のチップのみが実装されるものとして示したが、これに限定されない。例えば、前記回路基板の第３回路パターン層１４０は、互いに離隔する複数のパッドを含むことができる。そして、前記複数のパッド上には、チップがそれぞれ実装され得る。例えば、前記複数のチップは、セントラルプロセッサ（ＣＰＵ）に対応する第１ＡＰチップと、グラフィックプロセッサ（ＧＰＵ）に対応する第２ＡＰチップとを含むことができる。
前記回路基板上には、モールディング層２３０が形成され得る。前記モールディング層２３０は、前記実装されたチップ２２０を覆って配置され得る。例えば、前記モールディング層２３０は、前記実装されたチップ２２０を保護するために形成されるＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄ Ｃｏｍｐｏｕｎｄ）であり得るが、これに限定されない。
一方、実施例における前記第３回路パターン層１４０の複数のパッド１４０Ｐの第１間隔は、前記第４回路パターン層１５０の複数のパッド１５０Ｐの第２間隔とは異なり得る。例えば、前記第３回路パターン層１４０の複数のパッド１４０Ｐの第１間隔は、前記チップ２２０の端子（図示せず）に対応することができる。また、前記第４回路パターン層１５０の複数のパッド１５０Ｐの第２間隔は、前記第２接着部材２４０を介して付着される外部ボード（図示せず）の端子（図示せず）に対応することができる。このとき、前記第３回路パターン層１４０の複数のパッド１４０Ｐの第１間隔は、前記第４回路パターン層１５０の複数のパッド１５０Ｐの第２間隔よりも小さくてもよい。例えば、前記第３回路パターン層１４０は、前記チップ２２０の端子（図示せず）に対応する微細パターンであり得る。
前記回路基板のビアＶ１、Ｖ２、Ｖ３、第１回路パターン層１２０、及び第２回路パターン層１３０は、互いに異なる間隔を有する前記第３回路パターン層１４０の複数のパッド１４０Ｐと前記第４回路パターン層１５０の複数のパッド１５０Ｐとの間を連結することができる。
このとき、ビアＶ１、Ｖ２、Ｖ３は、より小さい第１間隔を有するパッド１４０Ｐと、より大きい第２間隔を有するパッド１５０Ｐとを連結するために、互いに異なる幅を有することができる。
例えば、前記第２ビアＶ２は、前記パッド１４０Ｐが有する第１間隔に対応する幅を有することができる。例えば、前記第３ビアＶ２は、前記パッド１５０Ｐが有する第２間隔に対応する幅を有することができる。例えば、前記第１ビアＶ１の幅は、前記第２ビアＶ２が有する幅と前記第３ビアＶ３が有する幅との間であり得る。例えば、実施例におけるビアＶ１、Ｖ２、Ｖ３は、前記パッド１４０Ｐに近いほど、または前記パッド１５０Ｐから離れるほど幅が徐々に減少し得る。例えば、実施例における第２ビアＶ２は、最小幅を有することができ、前記第３ビアＶ３は、最大幅を有することができ、前記第１ビアＶ１は、前記第２ビアＶ２と前記第３ビアＶ３との間の幅を有することができる。
以上の実施例で説明された特徴、構造、効果などは、少なくとも一つの実施例に含まれ、必ず一つの実施例にのみ限定されるものではない。また、各実施例に例示された特徴、構造、効果などは、実施例が属する分野で通常の知識を有する者によって、他の実施例に対しても組合せまたは変形して実施可能である。したがって、このような組合せと変形に係る内容は、実施例の範囲に含まれると解釈されるべきである。
以上では実施例を中心に説明したが、これは単なる例示に過ぎず、実施例を限定するものではなく、実施例が属する分野で通常の知識を有した者であれば、本実施例の本質的な特性を逸脱しない範囲内で、以上で例示されていない多様な変形と応用が可能であることが理解できるであろう。例えば、実施例に具体的に示された各構成要素は、変形して実施することができるものである。そして、このような変形と応用に係る差異点は、添付された請求範囲で設定する実施例の範囲に含まれると解釈されるべきである。

Claims (10)

  1. 絶縁層と、
    前記絶縁層上に配置された電極層と、
    前記絶縁層上に配置され、前記電極層の上面の少なくとも一部と垂直に重なる開口部を含む保護層と、を含み、
    前記電極層は、
    前記絶縁層上に配置された第１層と、
    前記第１層上に配置された第２層と、
    前記第２層上に配置された第３層と、
    前記第３層上に配置された第４層と、を含み、
    前記第２層の幅は、前記第３層の幅よりも大きく、
    前記第２層の厚さは、前記第３層の厚さよりも大きく、
    前記保護層の上面は、前記第３層の上面の高さ以下である、回路基板。
  2. 前記第１層は、
    前記絶縁層の上面に配置されたシード層であり、
    前記第２層は、
    前記シード層上に配置された回路パターン層の第１パターン層であり、
    前記第３層は、
    前記回路パターン層の第１パターン層上に配置された前記回路パターン層の第２パターン層であり、
    前記第４層は、
    前記回路パターン層の第２パターン層上に配置された表面処理層である、請求項１に記載の回路基板。
  3. 前記電極層は、チップが実装されるパッドである、請求項１に記載の回路基板。
  4. 前記電極層の前記第２層は、
    前記電極層の前記第３層と同じ金属物質を含む、請求項１に記載の回路基板。
  5. 前記電極層の前記第２層は、
    前記電極層の前記第４層の幅よりも大きい幅を有する、請求項１に記載の回路基板。
  6. 前記電極層の前記第２層の厚さは、
    前記電極層の前記第４層の厚さよりも大きい、請求項１に記載の回路基板。
  7. 前記保護層の上面は、前記電極層の前記第３層よりも低く位置し、
    前記電極層の前記第３層は、前記保護層の上面から突出する突出領域を含む、請求項１に記載の回路基板。
  8. 前記電極層の前記第４層は、
    前記電極層の前記第３層の上面に配置される第１部分と、
    前記第１部分から延び、前記第３層の前記突出領域の側面に配置される第２部分と、を含む、請求項７に記載の回路基板。
  9. 前記電極層の前記第４層は、
    前記電極層の前記第３層の上面に配置される第１部分と、
    前記第１部分から延び、前記保護層の上面に配置される第２部分と、を含む、請求項１に記載の回路基板。
  10. 前記電極層の前記第２層及び前記第３層の少なくとも一つの側面は、曲面を含む、 請求項１乃至請求項９のうちいずれか一項に記載の回路基板。
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