KR20150056816A - 배선기판 및 그 제조방법 - Google Patents

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마코토 나가이
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도모히로 니시다
마코토 와카조노
다츠야 이토
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니혼도꾸슈도교 가부시키가이샤
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Abstract

반도체칩과의 접속신뢰성이 우수한 배선기판을 제공하는 것. 오가닉 배선기판(10)의 기판 주면(11)측에는 수지절연층(21, 22)과 도체층(24)을 적층한 제 1 빌드업층(31)이 형성되어 있다. 제 1 빌드업층(31)에 있어서의 최표층의 도체층(24)은 반도체칩을 플립칩 실장하기 위한 복수의 접속단자부(41)를 포함한다. 복수의 접속단자부(41)는 솔더 레지스트층(25)의 개구부(43)를 통하여 노출되어 있다. 각 접속단자부(41)는 반도체칩의 접속영역(51)과, 접속영역(51)에서 평면 방향으로 연장 설치된 배선영역(52)을 가진다. 솔더 레지스트층(25)은 개구부(43) 내에 있어서, 접속단자부(41)의 측면을 피복하는 측면 피복부(55)와, 측면 피복부(55)와 일체적으로 형성되고, 접속영역(51)과 교차하도록 돌출 설치된 볼록 형상 벽부(56)를 가진다.

Description

배선기판 및 그 제조방법{WIRING BOARD AND METHOD FOR MANUFACTURING SAME}
본 발명은 반도체칩을 플립칩 실장하기 위한 복수의 접속단자부를 구비한 배선기판 및 그 제조방법에 관한 것이다.
컴퓨터의 마이크로 프로세서 등으로서 사용되는 반도체 집적회로 소자(반도체칩)는 근래 점점 고속화, 고기능화하고 있으며, 이것에 부수하여 단자수가 증가하고, 단자 사이의 피치도 좁아지는 경향이다. 일반적으로 반도체칩의 바닥면에는 다수의 접속단자가 배치되어 있으며, 반도체칩의 각 접속단자는 배선기판에 형성된 복수의 접속단자부에 플립칩의 형태로 접속된다.
더욱 상세한 것은, 배선기판의 접속단자부는 구리를 주체로 구성된 도체층으로 이루어지며, 반도체칩측의 접속단자가 땜납 범프 등을 통하여 접속된다. 이 배선기판에 있어서, 인접하는 접속단자부 사이의 간격이 좁아지면, 반도체칩의 접속시에 있어서, 땜납이 이웃의 단자부나 배선으로 유출되어 단자 사이의 쇼트 등의 문제가 발생되는 것이 염려된다. 이와 같은 문제를 회피할 목적에서, 배선과 단자부를 분단하는 레지스트 패턴을 가지는 배선기판이 제안되어 있다(예를 들면, 특허문헌 1 참조). 특허문헌 1의 배선기판에서는 땜납 범프의 일부가 매립되는 제 1 개구부를 가지는 제 1 솔더 레지스트층과, 그 솔더 레지스트층 위에 설치되며, 땜납 범프가 관통하는 제 2 개구부를 가지는 제 2 솔더 레지스트층을 구비하고 있다. 배선기판에 있어서, 제 2 솔더 레지스트층은 지그재그 형상으로 배치된 접속단자부 위의 땜납 범프의 각각을 둘러싸도록 격자 형상으로 형성되어 있다. 제 2 솔더 레지스트층을 설치하는 것에 의해, 반도체칩의 접속시에 있어서의 땜납의 유출이 방지된다. 즉, 제 2 솔더 레지스트층이 땜납 유출 방지용의 댐의 역할을 다하고 있다.
특허문헌 1: 일본국 특개2008-147458호 공보
그런데, 특허문헌 1에 개시되어 있는 배선기판에 있어서, 접속단자부 사이의 피치를 좁게하여 고밀도화를 도모할 경우에는, 제 2 솔더 레지스트층의 패턴의 미세화를 도모할 필요가 있다. 또, 제 1 솔더 레지스트층과 제 2 솔더 레지스트층은 따로따로 형성되어 있으며, 레지스트 패턴의 미세화에 동반하여 제 2 솔더 레지스트층의 접속 면적이 적어진다. 이로 인해, 제 1 솔더 레지스트층과 제 2 솔더 레지스트층의 계면 강도가 불충분하게 되어, 제 2 솔더 레지스트층의 패턴이 박리된다고 하는 문제가 염려된다.
본 발명은 상기의 과제에 감안하여 이루어진 것이며, 그 목적은 반도체칩과의 접속신뢰성이 우수한 배선기판을 제공하는 것에 있다. 또, 다른 목적은 반도체칩과의 접속신뢰성이 우수한 배선기판을 제조할 수 있는 배선기판의 제조방법을 제공하는 것에 있다.
그리고 상기 과제를 해결하기 위한 수단(수단 1)으로서는, 절연층 및 도체층이 각각 1층 이상 적층된 적층체를 가지며, 상기 적층체의 최표층(最表層)의 상기 도체층은 반도체칩을 플립칩 실장하기 위해 상기 반도체칩의 탑재영역에 설치된 접속단자부를 포함하고, 상기 적층체의 최표층의 상기 절연층으로서 솔더 레지스트층이 설치되며, 그 솔더 레지스트층에 형성된 개구부를 통하여 상기 접속단자부의 표면이 노출되어 있는 제조방법에 있어서, 상기 접속단자부는 상기 반도체칩의 접속단자가 땜납을 통하여 접속되어야 할 접속영역과, 상기 접속영역에서 평면 방향으로 연장 설치된 배선영역을 가지며, 상기 솔더 레지스트층은 상기 접속단자부의 측면을 피복하는 측면 피복부와, 그 측면 피복부와 일체적으로 형성되고, 상기 접속단자부에 있어서의 상기 접속영역과 교차하도록 돌출 설치된 볼록 형상 벽부를 가지는 것을 특징으로 하는 배선기판이 있다.
수단 1에 기재된 발명에 따르면, 솔더 레지스트층에 있어서, 접속단자부의 측면을 피복하는 측면 피복부와 일체적으로 볼록 형상 벽부가 형성되어 있으며, 그 볼록 형상 벽부는 접속단자부에 있어서의 접속영역과 교차하도록 돌출 설치되어 있다. 여기서, 배선기판의 고밀도화를 도모할 경우, 그 고밀도화에 동반하여 솔더 레지스트층에 있어서의 볼록 형상 벽부의 폭을 좁게 하는 것이 필요하게 된다. 이 경우라도, 볼록 형상 벽부는 측면 피복부와 일체적으로 형성되기 때문에, 충분한 강도를 확보할 수 있다. 따라서, 볼록 형상 벽부가 박리된다고 하는 문제를 회피할 수 있다. 또, 반도체칩의 실장시에는 볼록 형상 벽부가 땜납 댐으로서 기능함으로써, 접속영역의 땜납이 배선영역으로 유출되는 것이 방지되고, 접속영역의 땜납이 확실하게 유지된다. 따라서, 배선기판에 있어서의 반도체칩과의 접속신뢰성을 높일 수 있다.
또한, 배선기판의 접속단자부에 있어서, 접속영역의 평면 방향의 양측에 배선영역이 연장 설치되어 있어도 좋고, 접속영역의 평면 방향의 편측에만 배선영역이 연장 설치되어 있어도 좋다.
또, 반도체칩의 탑재영역에는 그 외주를 따라서 복수의 접속단자부가 배열되고, 솔더 레지스트층의 개구부를 통하여 복수의 접속단자부가 노출되어 있으며, 볼록 형상 벽부는 복수의 배선영역과 교차하도록 연장 설치되어 있어도 좋다. 이와 같이 볼록 형상 벽부를 형성해도 충분한 강도를 확보할 수 있기 때문에, 볼록 형상 벽부를 땜납 댐으로서 기능하게 할 수 있다. 따라서, 볼록 형상 벽부를 설치함으로써, 각 접속영역의 땜납을 확실하게 유지할 수 있어 배선기판에 있어서의 반도체칩과의 접속신뢰성을 높일 수 있다.
볼록 형상 벽부는 개구부를 형성하는 솔더 레지스트층의 내벽면과 일체적으로 형성되어 있어도 좋다. 이와 같이 하면, 볼록 형상 벽부의 강도가 증가하기 때문에, 볼록 형상 벽부가 박리된다고 하는 문제를 확실하게 회피할 수 있다.
볼록 형상 벽부의 폭은 5㎛ 이상 50㎛ 이하라도 좋다. 이와 같이 솔더 레지스트층에 있어서의 볼록 형상 벽부의 미세화를 도모할 경우라도, 볼록 형상 벽부는 측면 피복부와 일체적으로 형성되기 때문에, 충분한 강도를 확보할 수 있다.
배선기판의 고밀도화를 도모할 경우, 그 배선기판에 형성되는 복수의 접속단자부의 단자 피치는 80㎛ 이하라도 좋고, 가일층의 고밀도화를 도모할 경우에는 40㎛ 이하라도 좋다. 이와 같이 단자 피치를 좁게 하여 배선기판의 고밀도화를 도모할 경우에는, 접속영역의 면적이 작아져 땜납의 사용량이 적어진다. 이 경우, 본 발명과 같이 볼록 형상 벽부를 형성하는 것에 의해, 접속영역에 땜납을 확실하게 유지할 수 있기 때문에, 반도체칩과의 접속신뢰성을 충분히 확보할 수 있다.
또한, 배선기판에 있어서, 배선영역의 연장 설치 방향이 서로 평행하게 되도록 복수의 접속단자부가 배열되어 있어도 좋다. 이 경우, 배열 방향으로 서로 이웃하는 접속단자부에 있어서, 접속영역의 위치가 배열 방향으로 겹쳐지지 않도록 그 배열 방향과 직교하는 방향(배선영역의 연장 설치 방향)으로 비켜 놓은 위치에 접속영역을 설치해도 좋다. 이와 같이 하면, 복수의 접속단자부의 단자 피치를 좁게 하는 것이 가능하게 되어 배선기판의 고밀도화를 도모할 수 있다.
수단 1의 배선기판으로서는 절연층으로서 세라믹 절연층을 이용한 세라믹 배선기판이나, 절연층으로서 수지절연층을 이용한 오가닉 배선기판을 들 수 있다. 특히, 배선기판을 오가닉 배선기판으로 하면, 배선의 고밀도화를 도모할 수 있기 때문에, 본 발명의 구성을 채용하는데 있어서 바람직한 형태가 된다.
수지절연층은 열경화성 수지를 주체로 하는 빌드업재를 이용하여 형성되어 있어도 좋다. 수지절연층 형성 재료의 구체적인 예로서는, 에폭시 수지, 페놀 수지, 우레탄 수지, 실리콘 수지, 폴리이미드 수지 등의 열경화성 수지를 들 수 있다. 그 밖에, 이들의 수지와 유리 섬유(유리 직포나 유리 부직포)나 폴리아미드 섬유 등의 유기 섬유와의 복합재료, 혹은, 연속 다공질 PTFE 등의 3차원 그물 형상 불소계 수지 기재에 에폭시 수지 등의 열경화성 수지를 함침시킨 수지-수지 복합 재료 등을 사용해도 좋다.
오가닉 배선기판에 있어서의 도체층은 구리를 주체로서 구성된다. 이 경우, 서브 트랙티브법, 세미 애디티브법, 풀 애디티브법 등이라고 하는 공지의 수법에 의해서 형성된다. 구체적으로 말하면, 예를 들면, 구리박의 에칭, 무전해 구리 도금 혹은 전해 구리 도금 등의 수법이 적용된다. 또한, 스퍼터나 CVD 등의 수법에 의해 박막을 형성한 후에 에칭을 실시하는 것에 의해 도체층을 형성하거나, 도전성 페이스트 등의 인쇄에 의해 도체층을 형성하거나 하는 것도 가능하다.
반도체칩으로서는 컴퓨터의 마이크로 프로세서로서 사용되는 IC칩, DRAM (Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory) 등의 IC칩을 들 수 있다.
또, 상기 과제를 해결하기 위한 다른 수단(수단 2)으로서는, 절연층 및 도체층이 각각 1층 이상 적층된 적층체를 가지며, 상기 적층체의 최표층의 상기 도체층은 반도체칩을 플립칩 실장하기 위해 상기 반도체칩의 탑재영역에 설치된 접속단자부를 포함하고, 상기 적층체의 최표층의 상기 절연층으로서 솔더 레지스트층이 설치되며, 그 솔더 레지스트층에 형성된 개구부를 통하여 상기 접속단자부의 표면이 노출되어 있는 배선기판의 제조방법에 있어서, 상기 적층체에 있어서의 최표층의 도체층을 형성하는 공정으로서, 상기 반도체칩의 접속단자가 땜납을 통하여 접속되어야 할 접속영역과, 상기 접속영역에서 평면 방향으로 연장 설치된 배선영역을 가지는 상기 접속단자부를 형성하는 도체층 형성공정과, 상기 솔더 레지스트층이 되는 감광성을 가지는 수지절연재료를 상기 접속단자부의 측면 및 상면을 덮도록 배치하고, 상기 수지절연재료에 있어서의 부분적인 노광 및 현상을 단계적으로 복수회 반복함으로써, 상기 개구부를 형성함과 아울러, 그 개구부 내에 있어서 상기 접속단자부의 측면을 피복하는 측면 피복부와, 그 측면 피복부와 일체적으로 형성되고, 상기 접속단자부에 있어서의 상기 접속영역과 교차하도록 돌출 설치된 볼록 형상 벽부를 가지는 상기 솔더 레지스트층을 형성하는 솔더 레지스트층 형성공정을 포함하는 것을 특징으로 하는 배선기판의 제조방법이 있다.
수단 2에 기재된 발명에 따르면, 솔더 레지스트층에 있어서, 개구부 내에는 접속단자부의 측면을 피복하는 측면 피복부가 형성됨과 아울러, 접속단자부에 있어서의 접속영역과 교차하도록 돌출 설치된 볼록 형상 벽부가 측면 피복부와 일체적으로 형성된다. 이와 같이 솔더 레지스트층을 형성하면, 볼록 형상 벽부의 강도를 충분히 확보할 수 있기 때문에, 볼록 형상 벽부의 레지스트 패턴이 박리된다고 하는 문제를 회피할 수 있다. 또, 반도체칩의 접속단자를 접속영역에 땜납 접속할 경우에는, 볼록 형상 벽부가 땜납 댐으로서 기능함으로써, 접속영역의 땜납이 배선영역으로 유출된다고 하는 문제를 회피할 수 있다. 따라서, 배선기판에 있어서의 반도체칩과의 접속신뢰성을 높일 수 있다.
솔더 레지스트층이 되는 수지절연재료는 절연필름이며, 솔더 레지스트층 형성공정에서는 절연필름을 접속단자부 위에 배치하고, 표면의 평탄성을 확보하기 위해 필름의 두께 방향으로 프레스한 후에 노광 및 현상을 실시해도 좋다. 이와 같이 하면, 볼록 형상 벽부나 측면 피복부의 표면의 평탄성을 확보할 수 있어 배선기판의 접속신뢰성을 향상시킬 수 있다.
도 1은 일실시형태의 오가닉 배선기판을 나타내는 평면도.
도 2는 일실시형태의 오가닉 배선기판의 주요부를 나타내는 확대 단면도.
도 3은 개구부 내에 있어서의 각 접속단자부, 측면 피복부 및 볼록 형상 벽부를 나타내는 확대 평면도.
도 4는 각 접속단자부 및 볼록 형상 벽부를 나타내는 확대 단면도.
도 5는 측면 피복부 및 볼록 형상 벽부를 나타내는 확대 단면도.
도 6은 일실시형태의 오가닉 배선기판의 제조방법을 나타내는 설명도.
도 7은 일실시형태의 오가닉 배선기판의 제조방법을 나타내는 설명도.
도 8은 일실시형태의 오가닉 배선기판의 제조방법을 나타내는 설명도.
도 9는 일실시형태의 오가닉 배선기판의 제조방법을 나타내는 설명도.
도 10은 일실시형태의 오가닉 배선기판의 제조방법을 나타내는 설명도.
도 11은 일실시형태의 오가닉 배선기판의 제조방법을 나타내는 설명도.
도 12는 일실시형태의 오가닉 배선기판의 제조방법을 나타내는 설명도.
도 13은 일실시형태의 오가닉 배선기판의 제조방법을 나타내는 설명도.
도 14는 다른 실시형태에 있어서의 볼록 형상 벽부를 나타내는 확대 단면도.
도 15는 다른 실시형태에 있어서의 볼록 형상 벽부를 나타내는 확대 단면도.
도 16은 다른 실시형태에 있어서의 볼록 형상 벽부를 나타내는 확대 단면도.
이하, 본 발명을 배선기판으로서의 오가닉 배선기판에 구체화한 일실시형태를 도면에 의거하여 상세하게 설명한다. 도 1은 본 실시형태의 오가닉 배선기판의 평면도이며, 도 2는 오가닉 배선기판의 주요부를 나타내는 확대 단면도이다.
도 1 및 도 2에 나타내는 바와 같이, 본 실시형태의 오가닉 배선기판(10)은 반도체칩 탑재면이 되는 기판 주면(11)과 그 반대측의 기판 이면(12)을 가지고 있다. 상세히 서술하면, 오가닉 배선기판(10)은 직사각형 판 형상의 코어기판(13)과, 코어기판(13)의 코어 주면(14, 도 2에서는 상면) 위에 형성되는 제 1 빌드업층(31)과, 코어기판(13)의 코어 이면(15, 도 2에서는 하면) 위에 형성되는 제 2 빌드업층 (32)으로 이루어진다.
본 실시형태의 코어기판(13)은, 예를 들면 보강재로서의 유리섬유에 에폭시수지를 함침시켜서 이루어지는 수지절연재(유리 에폭시재)로 구성되어 있다. 코어기판(13)에는, 복수의 스루홀 도체(16)가 코어 주면(14) 및 코어 이면(15)을 관통하도록 형성되어 있다. 또한, 스루홀 도체(16)의 내부는, 예를 들면 에폭시 수지 등의 폐색체(17)로 매립되어 있다. 또, 코어기판(13)의 코어 주면(14) 및 코어 이면(15)에는 구리로 이루어지는 도체층(19)이 패턴 형성되어 있으며, 각 도체층(19)은 스루홀 도체(16)에 전기적으로 접속되어 있다.
코어기판(13)의 코어 주면(14) 위에 형성된 제 1 빌드업층(31)은 열경화성 수지(에폭시 수지)로 이루어지는 복수의 수지절연층[21, 22, (절연층)]과, 구리로 이루어지는 복수의 도체층(24)을 적층한 구조를 가지는 적층체이다. 제 1 빌드업층 (31)에 있어서, 최표층의 도체층(24)은 반도체칩(도시생략)을 플립칩 실장하기 위해 반도체칩의 탑재영역(R1)의 외주를 따라서 배치된 복수의 접속단자부(41)를 포함하고 있다. 또, 제 1 빌드업층(31)에 있어서의 최표층의 절연층으로서 솔더 레지스트층(25)이 설치되어 있다. 솔더 레지스트층(25)에는 반도체칩의 탑재영역(R1)의 4변에 대응하는 위치에 슬릿 형상의 개구부(43)가 복수 형성되어 있다. 그리고 솔더 레지스트층(25)의 개구부(43) 내에 복수의 접속단자부(41)가 형성되어 있다.
본 실시형태에 있어서, 복수의 접속단자부(41)는 수지절연층(22)의 상면에 설치되어 있다. 또, 수지절연층(21, 22)에는 각각 비아 구멍(33) 및 필드 비아 도체(34)가 형성되어 있다. 각 비아 도체(34)는 각 도체층(19, 24), 접속단자부(41)에 전기적으로 접속된다.
본 실시형태의 배선기판(10)에 실장되는 반도체칩은, 예를 들면 Cu 필라 구조의 접속단자를 가지는 것이 이용된다. 또한, Cu 필라 구조 이외에, Au 도금 범프 구조나 Au 스터드 구조의 접속단자를 가지는 반도체칩을 플립칩 실장해도 좋다.
코어기판(13)의 코어 이면(15) 위에 형성된 제 2 빌드업층(32)은, 상기한 제 1 빌드업층(31)과 거의 같은 구조를 가지고 있다. 즉, 제 2 빌드업층(32)은 수지절연층(26, 27)과, 도체층(24)을 적층한 구조를 가지고 있다. 제 2 빌드업층(32)에 있어서, 최표층의 도체층(24)으로서, 마더보드(도시생략)에 접속하기 위한 복수의 외부접속단자(45)가 형성되어 있다. 또, 수지절연층(26, 27)에도 비아 구멍(33) 및 비아 도체(34)가 형성되어 있다. 각 비아 도체(34)는 도체층(19, 24), 외부접속단자(45)에 전기적으로 접속되어 있다. 또한, 제 2 빌드업층(32)에 있어서의 최표층에는 솔더 레지스트층(28)이 설치되어 있다. 솔더 레지스트층(28)의 소정 개소에는 외부접속단자(45)를 노출시키기 위한 개구부(47)가 설치되어 있다. 또, 외부접속단자(45)에 있어서, 개구부(47) 내에서 노출하는 하면이 도금층(48, 예를 들면, 주석 도금층)으로 덮여 있다. 그 외부접속단자(45)의 하면에는 도시하지 않는 마더보드에 대해서 전기적으로 접속 가능한 복수의 땜납 범프(49)가 배치 설치되어 있다. 그리고 각 땜납 범프(49)에 의해, 오가닉 배선기판(10)은 도시하지 않는 마더보드 위에 실장된다.
다음에, 기판 주면(11)측의 제 1 빌드업층(31)에 형성되는 접속단자부(41)의 구체적인 구성에 대해서 상세히 서술한다.
도 2 및 도 3에 나타내는 바와 같이, 각 접속단자부(41)는 반도체칩의 접속단자가 땜납을 통하여 접속되어야 할 접속영역(51, 도 3에서는 점선의 원으로 나타내어지는 영역)과 접속영역(51)의 양측(도 3에서는 상측 및 하측)에서 평면 방향으로 연장 설치된 배선영역(52)을 가진다. 각 접속단자부[41, 접속영역(51) 및 배선영역(52)]는 구리를 주체로서 구성되어 있으며, 그들 표면 위에는, 도금층(53, 예를 들면, 주석 도금층)이 형성되어 있다. 또한, 이 접속단자부(41)의 도금층(53) 및 상기한 외부접속단자(45)의 도금층(48)은 주석 도금층 이외에 니켈 도금층, 팔라듐 도금층, 금 도금층 중, 적어도 어느 1층을 포함하는 도금층이라도 좋다. 또, 도금층(53, 48)에 대신하여 접속단자부(41)나 외부접속단자(45)의 표면에 녹 방지용의 OSP(Organic Solderability Preservative) 처리를 실시해도 좋으며, 땜납 코팅 처리를 실시해도 좋다.
솔더 레지스트층(25)의 개구부(43) 내에서 배열되는 복수의 접속단자부(41)에 있어서, 각 배선영역(52)은 연장 설치 방향이 서로 평행하게 되도록 설치되어 있으며, 각 접속영역(51)은 지그재그 형상으로 비켜 놓은 위치에 배치되어 있다. 즉, 배열 방향으로 서로 이웃하는 접속단자부(41)에 있어서, 접속영역(51)의 위치가 배열 방향에 겹쳐지지 않도록 배열 방향에 직교하는 방향[배선영역(52)의 연장 설치 방향]으로 비켜 놓은 위치에 각 접속영역(51)이 배치되어 있다. 이와 같이 접속단자부(41)를 형성하면, 각 접속단자부(41)의 단자 피치를 좁게 하는 것이 가능하게 된다. 또한, 본 실시형태의 단자 피치는, 예를 들면 40㎛이다.
솔더 레지스트층(25)은 개구부(43) 내에 있어서, 접속단자부(41)의 측면을 피복하는 측면 피복부(55)와, 접속단자부(41)에 있어서의 접속영역(51)과 교차하도록 돌출 설치된 볼록 형상 벽부(56)를 가진다. 볼록 형상 벽부(56)는 개구부(43)의 짧은 방향의 중앙 부분을 분단하도록 그 개구부(43)의 긴 방향을 따라서 직선 형상으로 설치되어 있다. 본 실시형태에서는 솔더 레지스트층(25)에 있어서, 볼록 형상 벽부(56)는 측면 피복부(55)와 일체적으로 형성되어 있다(도 4 및 도 5 참조). 또한, 볼록 형상 벽부(56)는 개구부(43)를 형성하는 솔더 레지스트층(25)의 내벽면 (58, 도 3 참조)과 일체적으로 형성되어 있다. 또한, 도 4는 도 3에 나타내는 볼록 형상 벽부(56)를 그 긴 방향을 따라서 절단한 단면도이며, 도 5는 볼록 형상 벽부 (56)를 그 긴 방향과 직교하는 방향(짧은 방향)으로 절단한 단면도이다. 도 3 및 도 4에 나타내는 바와 같이, 볼록 형상 벽부(56)는 15㎛ 정도의 폭을 가지며, 복수의 배선영역(52)에 대해서 직각으로 교차하도록 연장 설치되어 있다. 이 볼록 형상 벽부(56)는 각 접속단자부(41)에 있어서 접속영역(51)에서 배선영역(52)으로의 땜납의 유출을 방지하는 땜납 댐의 역할을 다한다. 본 실시형태에서는, 솔더 레지스트층(25)에 있어서, 볼록 형상 벽부(56)는 접속단자부(41)를 노출시키는 개구부 (43)의 주위 부분의 높이와 같은 높이가 되도록 형성되어 있다(도 5 참조).
다음에, 본 실시형태의 오가닉 배선기판(10)의 제조방법에 대해서 서술한다.
우선, 유리 에폭시로 이루어지는 기재(基材)의 양면에 구리박이 첩부된 동장적층판(銅張積層板)을 준비한다. 그리고 드릴기를 이용하여 천공 가공을 실시하여 동장적층판(61)의 표리면을 관통하는 관통 구멍(62, 도 6 참조)을 소정 위치에 미리 형성하여 둔다. 그리고 동장적층판(61)의 관통 구멍(62)의 내면에 대한 무전해 구리 도금 및 전해 구리 도금을 실시하는 것에 의해, 관통 구멍(62) 내에 스루홀 도체(16)를 형성한다.
그 후, 스루홀 도체(16)의 공동부를 절연수지재료(에폭시 수지)로 매립하여 폐색체(17)를 형성한다. 또한, 동장적층판(61)의 구리박과 그 구리박 위에 형성된 구리 도금층을, 예를 들면 서브 트랙티브법에 의해서 패터닝한다. 이 결과, 도 7에 나타내는 바와 같이, 도체층(19) 및 스루홀 도체(16)가 형성된 코어기판(13)을 얻는다.
그리고 빌드업 공정을 실시하는 것에 의해, 코어기판(13)의 코어 주면(14) 위에 제 1 빌드업층(31)을 형성함과 아울러, 코어기판(13)의 코어 이면(15) 위에도 제 2 빌드업층(32)을 형성한다.
상세한 것은, 코어기판(13)의 코어 주면(14) 및 코어 이면(15) 위에, 에폭시수지로 이루어지는 시트 형상의 수지절연층(21, 26)을 배치하고, 수지절연층(21, 26)을 첩부(貼付)한다. 그리고 예를 들면 엑시머 레이져(excimer laser)나 UV 레이저나 CO2 레이저 등을 이용하여 레이저 가공을 시행함으로써 수지절연층(21, 26)의 소정의 위치에 비아 구멍(33)을 형성한다(도 8 참조). 이어서, 과망간산칼륨 용액 등의 에칭액을 이용하여 각 비아 구멍(33) 내의 스미어를 제거하는 디스미어 공정을 실시한다. 또한, 디스미어 공정으로서는, 에칭액을 이용한 처리 이외에, 예를 들면 O2 플라스마에 의한 플라스마 애싱의 처리를 실시해도 좋다.
디스미어 공정의 후, 종래 공지의 수법에 따라서 무전해 구리 도금 및 전해 구리 도금을 실시하는 것에 의해, 각 비아 구멍(33) 내에 비아 도체(34)를 형성한다. 또한, 종래 공지의 수법(예를 들면 세미 애디티브법)에 따라 에칭을 실시하는 것에 의해, 수지절연층(21, 26) 위에 도체층(24)을 패턴 형성한다(도 9 참조).
다른 수지절연층(22, 27) 및 도체층(24)에 대해서도, 상기한 수지절연층(21, 26) 및 도체층(24)과 마찬가지의 수법에 의해서 형성하고, 수지절연층(21, 26) 위에 적층하여 간다. 또한 여기서, 수지절연층(22) 위의 도체층(24)으로서, 접속영역 (51)과 배선영역(52)을 가지는 복수의 접속단자부(41)가 형성된다(도체층 형성공정). 또, 수지절연층(27) 위의 도체층(24)으로서, 복수의 외부접속단자(45)가 형성된다(도 10 참조).
다음에, 솔더 레지스트층 형성공정을 실시하고, 제 1 빌드업층(31)의 솔더 레지스트층(25)을 형성한다. 더욱 상세한 것은, 먼저, 수지절연층(22) 위에 있어서, 솔더 레지스트층(25)이 되는 감광성을 가지는 절연필름(71, 예를 들면, 감광성 에폭시 수지 등의 수지절연재료로 이루어지는 필름)을 접속단자부(41)의 측면 및 상면을 덮도록 첩부한다(도 11 참조). 그리고 표면의 평탄성을 확보하기 위해 절연필름(71)을 그 두께 방향으로 프레스한다. 그 후, 도 12에 나타내는 바와 같이, 절연필름(71) 위에 마스크(72)를 배치하고, 그 마스크(72)를 통하여 개구부(43)의 주위가 되는 영역과 볼록 형상 벽부(56)가 되는 영역을 노광한 후, 현상을 실시한다. 이 현상에 의해서, 각 접속단자부(41) 사이에 측면 피복부(55)의 부분을 남기면서, 개구부(43)를 형성하여 접속단자부(41)의 표면을 노출시킴과 아울러, 측면 피복부 (55)와 일체적으로 연결되는 볼록 형상 벽부(56)를 형성한다. 또한, 각 접속단자부 (41) 사이에 남아 있는 측면 피복부(55)의 부분을 노광한다. 이와 같이, 노광 및 현상을 반복한 후, 열이나 자외선에 의한 경화 처리를 실시함으로써, 개구부(43) 내에서 측면 피복부(55)와 볼록 형상 벽부(56)를 가지는 솔더 레지스트층(25)을 형성한다(도 13 참조). 또한, 측면 피복부(55)의 부분은 노광을 실시하지 않고 경화처리만을 실시해도 좋다.
또, 제 2 빌드업층(32)의 솔더 레지스트층(28)에 대해서도, 소정의 마스크를 배치한 상태에서 노광 및 현상을 실시하고, 솔더 레지스트층(28)에 개구부(47)를 패터닝한 후, 경화 처리를 실시한다(도 13 참조). 그리고 개구부(43)로부터 노출되어 있는 접속단자부(41)의 표면(상면)에 대해, 무전해 주석 도금을 시행함으로써, 도금층(53)을 형성한다. 또, 이 무전해 주석 도금에 의해서, 개구부(47)로부터 노출되어 있는 외부접속단자(45)의 표면(하면)에 도금층(48)이 형성된다. 이상의 공정을 거치는 것에 의해 도 1 및 도 2에 나타내는 오가닉 배선기판(10)을 제조한다.
그 후, 도시하지 않는 땜납 볼 탑재 장치를 이용하여 각 외부접속단자(45) 위에 땜납 볼을 배치한 상태에서 리플로우 공정을 실시하고, 땜납 볼을 가열함으로써, 각 외부접속단자(45) 위에 땜납 범프(49)를 형성할 수도 있다.
따라서, 본 실시형태에 따르면 이하의 효과를 얻을 수 있다.
(1) 본 실시형태의 오가닉 배선기판(10)에서는, 솔더 레지스트층(25)의 개구부(43) 내에 있어서, 접속단자부(41)의 측면을 피복하는 측면 피복부(55)와 일체적으로 볼록 형상 벽부(56)가 형성되어 있다. 이와 같이 형성하면, 볼록 형상 벽부 (56)의 강도를 충분히 확보할 수 있어 볼록 형상 벽부(56)가 박리된다고 하는 문제를 회피할 수 있다. 또, 볼록 형상 벽부(56)는 접속단자부(41)에 있어서의 접속영역(51)과 교차하도록 돌출 설치되어 있으므로, 반도체칩의 실장시에 있어서, 볼록 형상 벽부(56)가 땜납 댐으로서 기능한다. 이 결과, 접속영역(51)의 땜납이 배선영역(52)으로 유출된다고 하는 문제가 방지되어 접속영역(51)의 땜납이 확실하게 유지된다. 따라서, 오가닉 배선기판(10)에 있어서의 반도체칩과의 접속신뢰성을 높일 수 있다.
(2) 본 실시형태의 오가닉 배선기판(10)에서는, 볼록 형상 벽부(56)는 개구부(43)를 형성하는 솔더 레지스트층(25)의 내벽면(58)과 일체적으로 형성되어 있다. 이와 같이 하면, 볼록 형상 벽부(56)의 강도가 증가하기 때문에, 볼록 형상 벽부(56)가 박리된다고 하는 문제를 확실하게 회피할 수 있다
(3) 본 실시형태에 있어서, 솔더 레지스트층 형성공정에서는 절연필름(71)을 접속단자부(41) 위에 배치하고, 표면의 평탄성을 확보하기 위해 절연필름(71)을 그 두께 방향으로 프레스한 후에 노광 및 현상을 실시하고 있다. 이와 같이 하면, 측면 피복부(55)의 표면이나 볼록 형상 벽부(56)의 표면의 평탄성을 충분히 확보할 수 있어 오가닉 배선기판(10)의 접속신뢰성을 향상시킬 수 있다.
(4) 본 실시형태의 오가닉 배선기판(10)에서는, 배선영역(52)의 연장 설치 방향이 서로 평행하게 되도록 복수의 접속단자부(41)가 배열되어 있다. 또, 배열 방향으로 서로 이웃하는 접속단자부(41)에 있어서, 접속영역(51)의 위치가 각 접속단자부(41)의 배열 방향과 겹쳐지지 않도록 그 배열 방향과 직교하는 방향[배선영역(52)의 연장 설치 방향]으로 비켜 놓은 위치에 접속영역(51)이 설치되어 있다. 이와 같이 하면, 복수의 접속단자부(41)의 단자 피치를 좁게 할 수 있어 오가닉 배선기판(10)의 고밀도화를 도모할 수 있다.
(5) 본 실시형태의 오가닉 배선기판(10)에 있어서, 접속단자부(41)의 측면은 솔더 레지스트층(25)의 측면 피복부(55)에 의해서 피복되어 있다. 이와 같이 하면, 폭이 좁은 접속단자부(41)를 측면 피복부(55)에 의해 확실하게 유지할 수 있기 때문에, 오가닉 배선기판(10)의 고밀도화를 도모하면서, 그 접속신뢰성을 높일 수 있다.
또한, 본 발명의 실시형태는 이하의 같이 변경해도 좋다.
ㆍ상기 실시형태의 오가닉 배선기판(10)에서는 솔더 레지스트층(25)에 있어서 볼록 형상 벽부(56)가 개구부(43) 주위 부분의 높이와 같은 높이가 되도록 형성되어 있었지만, 이것에 한정되는 것은 아니고, 예를 들면 칩 접속시의 땜납의 종류나 사용량에 따라서 적절히 변경해도 좋다. 구체적으로는, 도 14에 나타내는 바와 같이, 솔더 레지스트층(25)에 있어서 개구부(43) 주위 부분의 높이보다도 높은 볼록 형상 벽부(56A)를 형성해도 좋고, 도 15에 나타내는 바와 같이, 개구부(43) 주위 부분의 높이보다도 낮은 볼록 형상 벽부(56B)를 형성해도 좋다. 이들 볼록 형상 벽부(56A, 56B)도 상기 실시형태와 마찬가지로, 절연필름(71)에 있어서의 부분적인 노광 및 현상을 단계적으로 복수회 반복하는 것에 의해, 측면 피복부(55)와 일체적으로 형성된다.
구체적으로는, 솔더 레지스트층(25)에 있어서 도 14의 볼록 형상 벽부(56A)를 형성할 경우, 절연필름(71)에 있어서 개구부(43)의 주위가 되는 영역을 노광한 후, 현상을 실시하여 개구부(43)에 대응하는 부위를 약간 얇게 한다. 그 후, 볼록 형상 벽부(56A)가 되는 영역을 노광한 후, 현상을 실시하여 솔더 레지스트층(25)에 있어서 개구부(43)를 형성함과 아울러, 측면 피복부(55) 및 볼록 형상 벽부(56A)를 형성한다. 또, 솔더 레지스트층(25)에 있어서 도 15의 볼록 형상 벽부(56B)를 형성할 경우, 절연필름(71)에 있어서 볼록 형상 벽부(56B)가 되는 영역을 노광한 후, 현상을 실시하여 볼록 형상 벽부(56B) 이외의 영역을 약간 얇게 한다. 그 후, 개구부(43)의 주위가 되는 영역을 노광한 후, 현상을 실시하여 솔더 레지스트층(25)에 있어서 개구부(43)를 형성함과 아울러, 측면 피복부(55) 및 볼록 형상 벽부(56B)를 형성한다.
ㆍ상기 실시형태의 오가닉 배선기판(10)에서는, 볼록 형상 벽부(56, 56A, 56B)는 두께 방향에 균일한 폭으로 형성되어 있었지만, 이것에 한정되는 것은 아니다. 도 16에 나타내는 볼록 형상 벽부(56C)와 같이, 기단(73)측에 단차를 설치하여 그 기단(73)측이 선단(74)측보다도 폭이 넓어지도록 형성해도 좋다. 이 볼록 형상 벽부(56C)도, 절연필름(71)에 있어서 부분적인 노광 및 현상을 단계적으로 복수회 반복하는 것에 의해, 측면 피복부(55)와 일체적으로 형성된다. 이 볼록 형상 벽부 (56C)와 같이, 기단(73)측의 폭을 넓게 하는 것에 의해 측면 피복부(55)와의 접속면적이 증가되어 볼록 형상 벽부(56C)의 강도를 더욱 높일 수 있다.
ㆍ상기 실시형태의 오가닉 배선기판(10)에서는 개구부(43)에 1개의 볼록 형상 벽부(56)를 형성하고 있었지만, 복수개의 볼록 형상 벽부(56)를 형성해도 좋다. 예를 들면, 3개의 볼록 형상 벽부(56)를 형성하고, 각 볼록 형상 벽부(56)에서 접속영역(51)을 끼워 넣도록 해도 좋다. 이 경우, 각 접속단자부(41)에 있어서 접속영역(51)과 배선영역(52)이 볼록 형상 벽부(56)에 의해서 구획되기 때문에, 접속영역(51)으로부터의 땜납의 유출을 더욱 확실하게 방지할 수 있다.
ㆍ상기 실시형태의 오가닉 배선기판(10)에서는, 개구부(43) 내에 있어서 복수의 배선영역(52)과 직각으로 교차하도록 볼록 형상 벽부(56)가 직선 형상으로 형성되어 있었지만, 이것에 한정되는 것은 아니다. 예를 들면, 각 접속단자부(41)와 직교하는 볼록 형상 벽부(56)에 더불어서, 각 접속단자부(41) 사이에서 평행으로 볼록 형상 벽부를 형성해도 좋다. 또 예를 들면, 각 접속영역(51)을 둘러싸도록 틀 형상의 볼록 형상 벽부를 형성해도 좋다. 또한, 볼록 형상 벽부(56)는, 접속단자부 (41)의 복수의 배선영역(52)에 대해서 경사진 각도로 교차해도 좋다. 구체적으로는, 예를 들면 지그재그 형상으로 배치 설치된 각 접속영역(51)에 따라서 지그재그 형상으로 굴곡하고, 각 배선영역(52)에 대해서 경사진 각도로 교차하도록 볼록 형상 벽부를 설치해도 좋다. 이들 볼록 형상 벽부의 레지스트 패턴을 형성하는 경우라도, 접속영역(51)에 있어서의 땜납의 유출을 방지할 수 있다. 또, 볼록 형상 벽부를 측면 피복부(55)와 일체적으로 형성하는 것에 의해 그 강도를 확보할 수 있어 볼록 형상 벽부의 패턴이 박리된다고 하는 문제를 회피할 수 있다.
ㆍ상기 실시형태의 오가닉 배선기판(10)에서는 각 접속단자부(41)에 있어서, 접속영역(51)의 양측으로부터 배선영역(52)이 연장 설치되어 있었지만, 접속영역 (51)의 편측으로부터 배선영역(52)이 연장 설치되어 있어도 좋다. 또한, 접속영역 (51)의 양측으로부터 배선영역(52)이 연장 설치된 접속단자부(41)와 접속영역(51)의 편측으로부터 배선영역(52)이 연장 설치된 접속단자부가 혼재하여 설치된 배선기판에 본 발명을 구체화해도 좋다.
ㆍ상기 실시형태의 오가닉 배선기판(10)은 코어기판(13)을 가지는 배선기판이었지만, 이것에 한정되는 것은 아니고, 코어를 갖지 않는 코어레스 배선기판에 본 발명을 적용시켜도 좋다.
ㆍ상기 실시형태에 있어서의 오가닉 배선기판(10)의 형태는 BGA(볼 그리드 어레이)이지만, BGA에만 한정되지 않고, 예를 들면 PGA(핀 그리드 어레이)나 LGA (랜드 그리드 어레이) 등의 배선기판에 본 발명을 적용시켜도 좋다.
다음에, 특허청구범위에 기재된 기술적 사상 외에, 상기한 실시형태에 의해서 파악되는 기술적 사상을 이하에 열거한다.
(1) 수단 1에 기재된 상기 배선기판은, 상기 절연층으로서 수지절연층을 이용한 오가닉 배선기판인 것을 특징으로 하는 배선기판.
(2) 수단 1에 있어서, 상기 배선영역은 상기 접속영역의 양측 또는 편측에 연장 설치되는 것을 특징으로 하는 배선기판.
(3) 수단 1에 있어서, 상기 복수의 접속단자부의 단자 피치는 80㎛ 이하인 것을 특징으로 하는 배선기판.
(4) 수단 1에 있어서, 상기 배선영역의 연장 설치 방향이 서로 평행하게 되도록 복수의 상기 접속단자부가 배열되고, 배열 방향으로 서로 이웃하는 접속단자부에 있어서, 상기 접속영역의 위치가 상기 배열 방향과 겹쳐지지 않도록 그 배열 방향과 직교하는 방향으로 비켜 놓은 위치에 상기 접속영역이 설치되어 있는 것을 특징으로 하는 배선기판.
(5) 수단 2에 있어서, 상기 수지절연재료는 절연필름이며, 상기 솔더 레지스트층 형성공정에서는 상기 절연필름을 상기 접속단자부 위에 배치하고, 표면의 평탄성을 확보하기 위해 필름의 두께 방향으로 프레스한 후에 상기 노광 및 현상을 실시하는 것을 특징으로 하는 배선기판의 제조방법.
10: 배선기판으로서의 오가닉 배선기판
21, 22: 절연층으로서의 수지절연층
24: 도체층
25: 솔더 레지스트층
31: 적층체로서의 제 1 빌드업층
41: 접속단자부
43: 개구부
51: 접속영역
52: 배선영역
55: 측면 피복부
56, 56A∼56C: 볼록 형상 벽부
71: 수지절연재료로서의 절연필름
R1: 반도체칩의 탑재영역

Claims (5)

  1. 절연층 및 도체층이 각각 1층 이상 적층된 적층체를 가지며, 상기 적층체의 최표층(最表層)의 상기 도체층은 반도체칩을 플립칩 실장하기 위해 상기 반도체칩의 탑재영역에 설치된 접속단자부를 포함하고, 상기 적층체의 최표층의 상기 절연층으로서 솔더 레지스트층이 설치되며, 그 솔더 레지스트층에 형성된 개구부를 통하여 상기 접속단자부의 표면이 노출되어 있는 배선기판에 있어서,
    상기 접속단자부는 상기 반도체칩의 접속단자가 땜납을 통하여 접속되어야 할 접속영역과, 상기 접속영역에서 평면 방향으로 연장 설치된 배선영역을 가지며,
    상기 솔더 레지스트층은 상기 접속단자부의 측면을 피복하는 측면 피복부와, 그 측면 피복부와 일체적으로 형성되고, 상기 접속단자부에 있어서의 상기 접속영역과 교차하도록 돌출 설치된 볼록 형상 벽부를 가지는 것을 특징으로 하는 배선기판.
  2. 청구항 1에 있어서,
    상기 반도체칩의 탑재영역에는 그 외주를 따라서 복수의 상기 접속단자부가 배열되고, 상기 개구부를 통하여 상기 복수의 접속단자부가 노출되어 있으며,
    상기 볼록 형상 벽부는 복수의 상기 배선영역과 교차하도록 연장 설치되어 있는 것을 특징으로 하는 배선기판.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 볼록 형상 벽부는 상기 개구부를 형성하는 상기 솔더 레지스트층의 내벽면과 일체적으로 형성되어 있는 것을 특징으로 하는 배선기판.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 볼록 형상 벽부의 폭은 5㎛ 이상 50㎛ 이하인 것을 특징으로 하는 배선기판.
  5. 절연층 및 도체층이 각각 1층 이상 적층된 적층체를 가지며, 상기 적층체의 최표층의 상기 도체층은 반도체칩을 플립칩 실장하기 위해 상기 반도체칩의 탑재영역에 설치된 접속단자부를 포함하고, 상기 적층체의 최표층의 상기 절연층으로서 솔더 레지스트층이 설치되며, 그 솔더 레지스트층에 형성된 개구부를 통하여 상기 접속단자부의 표면이 노출되어 있는 배선기판의 제조방법에 있어서,
    상기 적층체에 있어서의 최표층의 도체층을 형성하는 공정으로서, 상기 반도체칩의 접속단자가 땜납을 통하여 접속되어야 할 접속영역과, 상기 접속영역에서 평면 방향으로 연장 설치된 배선영역을 가지는 상기 접속단자부를 형성하는 도체층 형성공정과,
    상기 솔더 레지스트층이 되는 감광성을 가지는 수지절연재료를 상기 접속단자부의 측면 및 상면을 덮도록 배치하고, 상기 수지절연재료에 있어서의 부분적인 노광 및 현상을 단계적으로 복수회 반복함으로써, 상기 개구부를 형성함과 아울러, 그 개구부 내에 있어서 상기 접속단자부의 측면을 피복하는 측면 피복부와, 그 측면 피복부와 일체적으로 형성되고, 상기 접속단자부에 있어서의 상기 접속영역과 교차하도록 돌출 설치된 볼록 형상 벽부를 가지는 상기 솔더 레지스트층을 형성하는 솔더 레지스트층 형성공정을 포함하는 것을 특징으로 하는 배선기판의 제조방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104022085B (zh) * 2013-03-01 2019-04-09 超威半导体(上海)有限公司 一种基板
JP2015213124A (ja) * 2014-05-02 2015-11-26 イビデン株式会社 パッケージ基板
JP2015222741A (ja) * 2014-05-22 2015-12-10 京セラサーキットソリューションズ株式会社 多数個取り配線基板およびその製造方法
JP6806520B2 (ja) * 2016-10-17 2021-01-06 ラピスセミコンダクタ株式会社 半導体装置および配線基板の設計方法
US10527935B2 (en) * 2016-12-31 2020-01-07 Rohm And Haas Electronic Materials Llc Radiation-sensitive compositions and patterning and metallization processes
US10622292B2 (en) * 2018-07-06 2020-04-14 Qualcomm Incorporated High density interconnects in an embedded trace substrate (ETS) comprising a core layer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS534468A (en) * 1976-07-02 1978-01-17 Hitachi Ltd Formation of bonding pads
JP2008147458A (ja) 2006-12-11 2008-06-26 Nec Electronics Corp プリント配線板およびその製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS48112955U (ko) * 1972-03-29 1973-12-24
JPS4969057A (ko) * 1972-11-08 1974-07-04
JPS5239373A (en) * 1975-09-25 1977-03-26 Hitachi Ltd Dam for prevention of flowing of solder material
JPS62152443U (ko) * 1986-03-19 1987-09-28
JPH07321151A (ja) * 1994-05-27 1995-12-08 Hitachi Ltd 配線基板およびそれを用いた半導体集積回路装置
JPH11340277A (ja) * 1998-05-22 1999-12-10 Nec Corp 半導体チップ搭載基板、半導体装置及び前記半導体チップ搭載基板への半導体チップ搭載方法
JP2001156203A (ja) * 1999-11-24 2001-06-08 Matsushita Electric Works Ltd 半導体チップ実装用プリント配線板
JP2001320168A (ja) * 2000-03-02 2001-11-16 Murata Mfg Co Ltd 配線基板およびその製造方法、ならびにそれを用いた電子装置
SG121707A1 (en) * 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
KR100541394B1 (ko) * 2003-08-23 2006-01-10 삼성전자주식회사 비한정형 볼 그리드 어레이 패키지용 배선기판 및 그의제조 방법
JP2005183464A (ja) * 2003-12-16 2005-07-07 Nitto Denko Corp 配線回路基板
TWI243462B (en) 2004-05-14 2005-11-11 Advanced Semiconductor Eng Semiconductor package including passive component
US7427717B2 (en) * 2004-05-19 2008-09-23 Matsushita Electric Industrial Co., Ltd. Flexible printed wiring board and manufacturing method thereof
TWI288590B (en) * 2005-10-31 2007-10-11 Unimicron Technology Corp Method of forming solder mask and circuit board with solder mask
JP2008210993A (ja) * 2007-02-26 2008-09-11 Nec Corp プリント配線板及びその製造方法
TWI340615B (en) * 2008-01-30 2011-04-11 Advanced Semiconductor Eng Surface treatment process for circuit board
JP5020123B2 (ja) 2008-03-03 2012-09-05 新光電気工業株式会社 配線基板の製造方法
CN100574569C (zh) * 2008-07-08 2009-12-23 深圳崇达多层线路板有限公司 一种具有长短金手指电路板的生产方法
JP5350830B2 (ja) * 2009-02-16 2013-11-27 日本特殊陶業株式会社 多層配線基板及びその製造方法
WO2013062593A1 (en) * 2011-10-28 2013-05-02 Intel Corporation 3d interconnect structure comprising fine pitch single damascene backside metal redistribution lines combined with through-silicon vias
CN102364995A (zh) * 2011-11-09 2012-02-29 深圳市宇顺电子股份有限公司 Fpc的金手指

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS534468A (en) * 1976-07-02 1978-01-17 Hitachi Ltd Formation of bonding pads
JP2008147458A (ja) 2006-12-11 2008-06-26 Nec Electronics Corp プリント配線板およびその製造方法

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