JP5350830B2 - 多層配線基板及びその製造方法 - Google Patents

多層配線基板及びその製造方法 Download PDF

Info

Publication number
JP5350830B2
JP5350830B2 JP2009033315A JP2009033315A JP5350830B2 JP 5350830 B2 JP5350830 B2 JP 5350830B2 JP 2009033315 A JP2009033315 A JP 2009033315A JP 2009033315 A JP2009033315 A JP 2009033315A JP 5350830 B2 JP5350830 B2 JP 5350830B2
Authority
JP
Japan
Prior art keywords
layer
copper
laminated
gold
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009033315A
Other languages
English (en)
Other versions
JP2010192547A (ja
Inventor
真之介 前田
俊哉 浅野
琢也 半戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niterra Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP2009033315A priority Critical patent/JP5350830B2/ja
Priority to TW099103718A priority patent/TWI414221B/zh
Priority to US12/706,255 priority patent/US8233289B2/en
Publication of JP2010192547A publication Critical patent/JP2010192547A/ja
Application granted granted Critical
Publication of JP5350830B2 publication Critical patent/JP5350830B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing of the conductive pattern
    • H05K3/243—Reinforcing of the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0269—Marks, test patterns or identification means for visual or optical inspection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09918—Optically detected marks used for aligning tool relative to the PCB, e.g. for mounting of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0361—Stripping a part of an upper metal layer to expose a lower metal layer, e.g. by etching or using a laser
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0369—Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1184—Underetching, e.g. etching of substrate under conductors or etching of conductor under dielectrics; Means for allowing or controlling underetching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H10P72/7424—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self-supporting substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/654—Top-view layouts
    • H10W70/655—Fan-out layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07231—Techniques
    • H10W72/07236—Soldering or alloying
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241—Dispositions, e.g. layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

本発明は、導体層及び樹脂絶縁層を交互に積層して多層化した積層構造体を有する多層配線基板及びその製造方法に関するものである。
コンピュータのマイクロプロセッサ等として使用される半導体集積回路素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載してなる半導体パッケージを作製し、その半導体パッケージをマザーボード上に搭載するという手法が採用される（例えば特許文献１参照）。
なお、ＩＣチップ搭載用配線基板は、例えば以下の工程を経て製造される。まず、支持基板上に銅箔層を配置し、銅箔層上に所定のマスクを配置する。次に、銅箔層においてマスクの開口から露出している部分に、金層、ニッケル層及び銅層をこの順序で積層する。これにより、ＩＣチップ接続用のはんだバンプを配設するための面接続端子が形成される（端子形成工程）。次に、マスクを除去した後、支持基板上に面接続端子を被覆する樹脂絶縁層を形成する（樹脂絶縁層形成工程）。さらに、面接続端子に接続するビア導体を樹脂絶縁層に形成するとともに、導体層及び樹脂絶縁層を交互に積層して多層化し、積層構造体を形成する。その後、支持基板を引き剥がすとともに、エッチングにより銅箔層を除去すれば（除去工程）、積層構造体を有する多層配線基板を得ることができる。
特開２００２−２６５００号公報（図１など）
ところが、上記従来の製造プロセスにおいてエッチングにより銅箔層を除去する際に、面接続端子と樹脂絶縁層との界面からエッチング液が積層構造体の内部に浸入することがあった。よって、この場合には面接続端子における銅層がエッチアウトされやすくなる結果、多層配線基板の歩留まりが悪くなるという問題があった。また、このようなエッチアウトに起因する面接続端子の形状悪化が起きると、面接続端子とＩＣチップとの接続信頼性が低下するおそれがあった。
本発明は上記の課題に鑑みてなされたものであり、その目的は、面接続端子のエッチアウトを防止することができ、多層配線基板の歩留まり向上を図ることができる多層配線基板の製造方法を提供することにある。また、本発明の別の目的は、チップ部品との接続信頼性に優れた面接続端子を有する多層配線基板を提供することにある。
そして上記課題を解決するための手段（手段１）としては、導体層及び樹脂絶縁層を交互に積層して多層化した積層構造体を有し、チップ部品の端子を面接続するための複数の面接続端子が前記積層構造体の主面上に形成され、前記複数の面接続端子に接続する複数のビア導体が前記樹脂絶縁層に形成され、前記複数の面接続端子は、銅層、ニッケル層及び金層をこの順序で積層した構造を有する多層配線基板の製造方法であって、後に除去される銅箔からなる支持体層上にマスクを配置し、前記支持体層において前記マスクの開口から露出している銅箔部分に、金層、ニッケル層及び銅層をこの順序で積層することにより、前記複数の面接続端子を形成する端子形成工程と、前記マスクを除去した後、前記面接続端子を被覆する前記樹脂絶縁層を形成する樹脂絶縁層形成工程と、前記樹脂絶縁層に前記ビア導体及び前記導体層を形成する導体形成工程と、前記導体形成工程後に前記支持体層を除去して、前記複数の面接続端子における前記金層を露出させる支持体層除去工程とを含み、前記端子形成工程では、前記支持体層上にマスクを配置し、前記支持体層において前記マスクに開口を形成するとともにその際に支持体層接触側の開口縁にアンダーカットを生じさせた後、少なくとも前記銅層よりも大径であってかつ前記銅層の外周部から基板面方向に延びる張出部を有するように、前記アンダーカットの生じている部分に前記金層を形成するとともに、前記金層の表面は、前記積層構造体の前記主面と面一であり、前記張出部は、前記積層構造体の内層から前記主面側に行くに従って広がるテーパ形状をなしていることを特徴とする多層配線基板の製造方法、がある。
従って、手段１にかかる発明によると、端子形成工程において金層に張出部を形成することにより、面接続端子と樹脂絶縁層との界面の断面形状が非直線的になりかつ従来構造に比べて長くなる。このため、後工程において例えばエッチングにより支持体層を除去する工程を行っても、エッチング液が当該界面を介して積層構造体の内部に浸入しにくくなる。よって、エッチング液の浸入による銅層のエッチアウトが防止され、形状的に優れた面接続端子を高い歩留まりで得ることができる。また、面接続端子とチップ部品との接続信頼性も向上しうる。
上記多層配線基板としては、導体層及び樹脂絶縁層を交互に積層して多層化した積層構造体を有し、チップ部品の端子を面接続するための複数の面接続端子が前記積層構造体の主面上に形成され、前記複数の面接続端子に接続する複数のビア導体が前記樹脂絶縁層に形成された構造のものが使用される。多層配線基板の材料については、コスト性、加工性、絶縁性、機械的強度などを考慮して適宜選択することができる。
また、上記チップ部品としては、チップコンデンサ、半導体集積回路素子（ＩＣチップ）、半導体製造プロセスで製造されたＭＥＭＳ（Micro Electro Mechanical Systems）素子などを挙げることができる。ＩＣチップの具体例としては、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory ）などを挙げることができる。ここで、「半導体集積回路素子」とは、主としてコンピュータのマイクロプロセッサ等として使用される素子をいう。チップ部品の他の具体例としては、チップトランジスタ、チップダイオード、チップ抵抗、チップコイル、チップインダクタなどを挙げることができる。
ところで、近年では、半導体集積回路素子の高速化に伴い、使用される信号周波数が高周波帯域となってきている。この場合、多層配線基板がコア基板を有していると、コア基板を貫通する配線が大きなインダクタンスとして寄与し、高周波信号の伝送ロスや回路誤動作の発生につながり、高速化の妨げとなってしまう。そこで、上記手段にかかる多層配線基板は、同一の前記樹脂絶縁層を主体として形成され、同一方向に拡径したビア導体のみによりそれぞれの前記導体層を接続する、いわゆるコアレス配線基板であることが好ましい。このようにすれば、比較的厚いコア基板の省略により基板厚さ方向の配線長が短くなるため、高周波信号の伝送ロスが低減され、半導体集積回路素子を高速で動作させることが可能となる。
上記複数の面接続端子は、銅層、ニッケル層及び金層をこの順序で積層した構造を有している。最表層にある金層は、少なくとも銅層よりも大径であって、かつ、銅層の外周部から基板面方向に延びる張出部を有するように形成されている。具体例を挙げると、金層をニッケル層及び銅層よりも大径に形成し、かつ、当該金層にニッケル層及び銅層の外周部から基板面方向に延びる張出部を形成してもよい。この場合、金層よりも小径となるニッケル層及び銅層は、異なる径となるように形成されてもよく、等しい径となるように形成されてもよい。また、金層及びニッケル層を銅層よりも大径に形成し、かつ、当該金層及び当該ニッケル層に銅層の外周部から基板面方向に延びる張出部を形成してもよい。この場合、金層及びニッケル層は、異なる径となるように形成されてもよく、等しい径となるように形成されてもよい。
金層、あるいは金層及びニッケル層の張出部の張出量は特に限定されず任意であるが、例えば１μｍ以上であることがよく、さらには１μｍ以上５０μｍ以下であることがよい。張出部が１μｍ未満であると、エッチング液の内部浸入を確実に防止できないおそれがあるからである。一方、張出部を大きくしすぎると、場合によっては複数の面接続端子間の絶縁間隔が狭くなるおそれがあるからである。
上記複数の面接続端子における銅層、ニッケル層及び金層の厚さは限定されないが、通常はコスト等の観点からこの順序で薄くなるように形成される。即ち、ニッケル層は銅層よりも薄く、銅層は前記ニッケル層よりも薄くなるように形成される。
前記金層の一部を構成する前記張出部の表面は平滑面であってもよいが、当該表面に表面粗さＲａが０．１μｍ以上５μｍ以下の微細な凹凸が存在していてもよい。なお、かかる微細な凹凸は、前記金層表面の全体に存在していてもよく、金層周囲の樹脂絶縁層の表面に存在していてもよい。
前記積層構造体の主面上において、複数の面接続端子が形成されていない領域には、例えば、前記複数の面接続端子と共通した構造を有する位置合わせ用マークが形成されていてもよい。このようなマークがあると、多層配線基板上にチップ部品を実装する際に位置合わせを正確に行いやすくなる。
以下、上記手段１に係る多層配線基板の製造方法について説明する。
端子形成工程では、後に除去される銅箔からなる支持体層上にマスクを配置し、前記支持体層において前記マスクの開口から露出している銅箔部分に、金層、ニッケル層及び銅層をこの順序で積層することにより、前記複数の面接続端子を形成する。
前記金層、前記ニッケル層及び前記銅層は、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成可能である。具体的に言うと、例えば、金属箔（金箔、ニッケル箔、銅箔）のエッチング、無電解めっき（無電解金めっき、無電解ニッケルめっき及び無電解銅めっき）あるいは電解めっき（電解金めっき、電解ニッケルめっき及び電解銅めっき）などの手法が適用される。なお、導電性ペースト等の印刷により金層、ニッケル層及び銅層を形成したりすることも可能である。また、比較的薄い金層については、スパッタリングやＣＶＤなどの手法を採用することも可能である。
ここで、上記のような構造の面接続端子を形成する具体的手法としては、例えば、以下のものがある。手法１：前記支持体層上にマスクを配置し、前記支持体層において前記マスクに開口を形成し、前記開口から露出している銅箔部分をソフトエッチングして支持体層接触側の開口縁の下側領域に空隙を生じさせた後、前記金層の形成を行う。手法２：前記支持体層上にマスクを配置し、前記支持体層において前記マスクに開口を形成するとともにその際に支持体層接触側の開口縁にアンダーカットを生じさせた後、前記金層の形成を行う。手法３：前記支持体層上に第１のマスクを配置し、前記支持体層において前記第１のマスクに第１の開口を形成し、前記第１の開口から露出している銅箔部分に前記金層を形成し、次いで前記第１のマスクを除去して第２のマスクを配置し、前記支持体層において前記第２のマスクに前記第１の開口よりも径の小さい第２の開口を形成し、前記第２の開口から露出している前記金層上に前記ニッケル層及び前記銅層を順次積層形成する。
続く樹脂絶縁層形成工程では、前記マスクを除去した後、前記面接続端子を被覆する前記樹脂絶縁層を形成する。前記樹脂絶縁層は、絶縁性、耐熱性、耐湿性等を考慮して適宜選択することができる。樹脂絶縁層を形成するための高分子材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリアセタール樹脂、ポリプロピレン樹脂などの熱可塑性樹脂等が挙げられる。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料、あるいは、連続多孔質ＰＴＦＥ等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料等を使用してもよい。
続く導体形成工程では、前記樹脂絶縁層に前記ビア導体及び前記導体層を形成する。前記導体層は主として銅からなり、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成される。具体的に言うと、例えば、銅箔のエッチング、無電解銅めっきあるいは電解銅めっきなどの手法が適用される。なお、スパッタやＣＶＤ等の手法により薄膜を形成した後にエッチングを行うことで導体層を形成したり、導電性ペースト等の印刷により導体層を形成したりすることも可能である。
そして、続く支持体層除去工程において、前記支持体層を除去して前記複数の面接続端子における前記金層を露出させることにより、多層配線基板を得ることができる。なお、支持体層除去工程後に、複数の面接続端子上にはんだバンプを形成するはんだバンプ形成工程を行ってもよい。
上記課題を解決するための別の手段（手段２）としては、導体層及び樹脂絶縁層を交互に積層して多層化した積層構造体を有し、チップ部品の端子を面接続するための複数の面接続端子が前記積層構造体の主面上に形成され、前記複数の面接続端子に接続する複数のビア導体が前記樹脂絶縁層に形成された多層配線基板であって、前記複数の面接続端子は、銅層、ニッケル層及び金層をこの順序で積層した構造を有し、前記金層は、少なくとも前記銅層よりも大径であってかつ前記銅層の外周部から基板面方向に延びる張出部を有するように形成されるとともに、前記金層の表面は、前記積層構造体の前記主面と面一であり、前記張出部は、前記積層構造体の内層から前記主面側に行くに従って広がるテーパ形状をなしていることを特徴とする多層配線基板、がある。
従って、上記手段２にかかる発明によると、金層、ニッケル層及び銅層の径が等しい従来構造に比べて金層の面積がいくぶん増えることから、例えば面接続端子上にはんだバンプを形成する場合に好都合であり、はんだバンプに高い信頼性を付与しやすくなる。よって、面接続端子とチップ部品との接続信頼性を向上しうる。また、金層に張出部があることで、面接続端子と樹脂絶縁層との界面の面積がいくぶん増える結果、樹脂絶縁層に対する面接続端子の固定強度が向上しうる。
本発明を具体化した第１実施形態の多層配線基板を用いた半導体パッケージを示す概略断面図。 第１実施形態の多層配線基板を示す部分概略断面図。 第１実施形態の面接続端子を示す拡大断面図。 第１実施形態の面接続端子を示す拡大平面図。 第１実施形態の多層配線基板の製造手順を説明するための概略断面図。 同じく製造手順を説明するための概略断面図。 同じく製造手順を説明するための概略断面図。 同じく製造手順を説明するための部分拡大断面図。 同じく製造手順を説明するための部分拡大断面図。 同じく製造手順を説明するための部分拡大断面図。 同じく製造手順を説明するための部分拡大断面図。 同じく製造手順を説明するための部分拡大断面図。 同じく製造手順を説明するための部分拡大断面図。 同じく製造手順を説明するための部分拡大断面図。 同じく製造手順を説明するための部分拡大断面図。 同じく製造手順を説明するための概略断面図。 同じく製造手順を説明するための概略断面図。 同じく製造手順を説明するための概略断面図。 同じく製造手順を説明するための概略断面図。 同じく製造手順を説明するための概略断面図。 第２実施形態の多層配線基板の面接続端子を示す拡大断面図。 第２実施形態の多層配線基板の製造手順を説明するための部分拡大断面図。 同じく製造手順を説明するための部分拡大断面図。 同じく製造手順を説明するための部分拡大断面図。 第３実施形態の多層配線基板の面接続端子を示す拡大断面図。 第３実施形態の多層配線基板の製造手順を説明するための部分拡大断面図。 同じく製造手順を説明するための部分拡大断面図。 同じく製造手順を説明するための部分拡大断面図。 別の実施形態の多層配線基板の面接続端子を示す拡大断面図。 別の実施形態の多層配線基板の面接続端子を示す拡大断面図。
［第１実施形態］
以下、本発明を具体化した第１実施形態の半導体パッケージ１０及びその製造方法を図１〜図２１に基づき詳細に説明する。
図１，図２に示されるように、本実施形態の半導体パッケージ１０は、多層配線基板１１と、半導体集積回路素子であるＩＣチップ２１（チップ部品）とからなるＢＧＡ（ボールグリッドアレイ）である。なお、半導体パッケージ１０の形態は、ＢＧＡのみに限定されず、例えばＰＧＡ（ピングリッドアレイ）やＬＧＡ（ランドグリッドアレイ）等であってもよい。ＩＣチップ２１は、縦１５．０ｍｍ×横１５．０ｍｍ×厚さ０．８ｍｍの矩形平板状であって、熱膨張係数が４．２ｐｐｍ／℃のシリコンからなる。
一方、多層配線基板１１は、コア基板を有さず、銅からなる導体層５１とエポキシ樹脂からなる４層の樹脂絶縁層４３，４４，４５，４６とを交互に積層して多層化した配線積層部４０（積層構造体）を有している。本実施形態の配線積層部４０は、縦５０．０ｍｍ×横５０．０ｍｍ×厚さ０．４ｍｍの平面視略矩形状である。本実施形態において、樹脂絶縁層４３〜４６の熱膨張係数は、１０〜６０ｐｐｍ／℃程度（具体的には２０ｐｐｍ／℃程度）となっている。なお、樹脂絶縁層４３〜４６の熱膨張係数は、３０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。
図１，図２に示されるように、配線積層部４０の主面４１上（第４層の樹脂絶縁層４６の表面上）には、複数の端子パッド３０（面接続端子）がアレイ状に配置されている。図３に示されるように、端子パッド３０は、銅めっき層３１（銅層）、ニッケルめっき層３２（ニッケル層）及び金めっき層３３（金層）をこの順序で積層した構造を有している。ここでは、銅めっき層３１の厚さを１０μｍ以上２０μｍ未満（本実施形態では１０μｍ）、ニッケルめっき層３２の厚さを３μｍ以上１０μｍ未満（本実施形態では５μｍ）、金めっき層３３の厚さを０．１μｍ以上３μｍ未満（本実施形態では０．５μｍ）に設定している。
図３，図４に示されるように、複数の面接続端子３０の最表層にある金めっき層３３は、ニッケルめっき層３２及び銅めっき層３１よりも大径に形成されている。金めっき層３３は、ニッケルめっき層３２及び銅めっき層３１の外周部よりも基板面方向（即ち図３，図４の左右方向）に張り出した張出部３３ａを有している。本実施形態の張出部３３ａの張出量は１μｍ〜２μｍ程度に設定されている。金めっき層３３の表面の全体及びその周囲の樹脂絶縁層４６の表面には微細な凹凸が存在しており、それゆえ張出部の表面も平滑面ではなく粗化面となっている。本実施形態では当該粗化面の表面粗さＲａが２μｍ〜３μｍ程度となっている。
配線積層部４０の主面４１上において複数の面接続端子３０が形成されていない領域には、複数の面接続端子３０と共通の３層構造を有する位置合わせ用マーク５９が形成されている。即ち、この位置合わせ用マーク５９も、銅めっき層３１、ニッケルめっき層３２及び金めっき層３３をこの順序で積層した構造を有し、かつ、金めっき層３３の外周部よりも張り出した張出部３３ａを有している。
さらに、端子パッド３０の表面上には、複数のはんだバンプ５４が配設される。各はんだバンプ５４には、前記ＩＣチップ２１の端子２２が面接続される。即ち、ＩＣチップ２１は、配線積層部４０の主面４１側に搭載される。なお、各端子パッド３０及び各はんだバンプ５４が形成されている領域は、ＩＣチップ２１を搭載可能なＩＣチップ搭載領域２３である。
一方、図１，図２に示されるように、配線積層部４０の裏面４２上（第１層の樹脂絶縁層４３の下面上）には、複数のＢＧＡ用パッド５３がアレイ状に配設されている。ＢＧＡ用パッド５３は、銅端子上にニッケルめっき層及び金めっき層をこの順序で積層した構造を有している。また、樹脂絶縁層４３の下面は、ソルダーレジスト４７によってほぼ全体的に覆われている。ソルダーレジスト４７の所定箇所には、ＢＧＡ用パッド５３を露出させる開口部４８が形成されている。各ＢＧＡ用パッド５３の表面上には、マザーボード接続用の複数のはんだバンプ５５が配設されており、各はんだバンプ５５により、配線積層部４０は図示しないマザーボード上に実装される。
図１〜図３に示されるように、各樹脂絶縁層４３〜４６には、それぞれビア穴５６及びビア導体５７が設けられている。各ビア穴５６は、円錐台形状をなし、各樹脂絶縁層４３〜４６に対してＹＡＧレーザまたは炭酸ガスレーザを用いた穴あけ加工を施すことで形成される。各ビア導体５７は、配線積層部４０の裏面４２の方向（図１，図２では下方向）に拡径した導体であって、各導体層５１、前記端子パッド３０及びＢＧＡ用パッド５３を相互に電気的に接続している。そして、端子パッド３０は、ビア導体５７における小径側端面５８（図３参照）に接続している。
次に、多層配線基板１１の製造方法について説明する。
本実施形態では、十分な強度を有する支持基板（ガラスエポキシ基板など）を準備し、その支持基板上に、多層配線基板１１（配線積層部４０）の導体層５１及び樹脂絶縁層４３〜４６をビルドアップしていく方法を採用している。図５〜図２０は、その製造方法を説明するための図である。
詳述すると、図５に示されるように、まず、支持基板７０の両面に、それぞれ積層金属シート体７２（即ち支持体層）を配置する。両積層金属シート体７２は、２枚の銅箔層７３，７４を剥離可能な状態で密着させてなる。具体的には、金属めっき（例えば、クロムめっき）を介して各銅箔層７３，７４を積層することで積層金属シート体７２が形成されている。各銅箔層７３，７４において対向していない側の面は粗化面となっており、微細な凹凸が存在している。
続く端子形成工程では、積層金属シート体７２上にめっきレジスト（マスク）としてのドライフィルム７６（厚さ約１５μｍ）をラミネートする（図６参照）。次に、露光及び現像を行うことにより、ドライフィルム７６の所定箇所に開口７７（内径１００μｍ）を形成し、銅箔層７３の表面の一部を露出させる（図７，図８参照）。特に本実施形態においては、露光量を適正値よりも若干少なくしたり、現像時の圧力を適正値よりも若干上げたり、あるいは現像時間を適正値よりも若干長くしたりすることにより、支持体層接触側の開口縁にアンダーカット７７ａを意図的に生じさせている。アンダーカット７７ａの大きさ（切れ込み量）は２μｍ〜３μｍ程度に設定される。
そして、開口７７から露出している銅箔層７３部分に、金めっき層３３、ニッケルめっき層３２及び銅めっき層３１をこの順序で積層することにより、端子パッド３０を形成する（図９〜図１１参照）。より詳しくは、まず、電解金めっきを行い、図９に示すような所定厚さの金めっき層３３を形成する。本実施形態では、アンダーカット７７ａの生じている部分（即ち開口７７の大径部分）を埋める程度の電解金めっきを行う。次に、アンダーカット７７ａの生じていない部分（即ち開口７７の小径部分）を埋めるように電解ニッケルめっきを行い、金めっき層３３上に所定厚さのニッケルめっき層３２を形成する。さらに、電解銅めっきを行うことにより、ニッケルめっき層３２上に所定厚さの銅めっき層３１を形成し、端子パッド３０を完成させる（図１１参照）。その後、ドライフィルム７６を除去する（図１２参照）。
なお端子形成工程では、開口７７が位置合わせ用マーク５９の形成予定箇所にも設けられる。そして、当該箇所から露出している銅箔層７３部分に、金めっき層３３、ニッケルめっき層３２及び銅めっき層３１をこの順序で積層することにより、位置合わせ用マーク５９を形成する。従って、少なくともこの時点において、端子パッド３０及び位置合わせ用マーク５９は等しい構造を有したものとなる。また、端子パッド３０及び位置合わせ用マーク５９における金めっき層３３に張出部３３ａが形成される。
続く樹脂絶縁層形成工程では、前記両積層金属シート体７２の上にシート状の絶縁樹脂基材７５を積層し、真空圧着熱プレス機（図示略）を用いて真空下にて加圧加熱した後、硬化させることにより、端子パッド３０を被覆する第４層の樹脂絶縁層４６を形成する（図１４参照）。そして、レーザ加工を施すことによって樹脂絶縁層４６の所定の位置にビア穴５６を形成し、次いで各ビア穴５６内のスミアを除去する従来周知のデスミア処理を行う。
続く導体形成工程では、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことで、各ビア穴５６内にビア導体５７を形成する（図１４，図１５参照）。このとき、樹脂絶縁層４６に形成されたビア導体５７の小径側端面５８が、端子パッド３０に接続される。さらに、従来公知の手法（例えばセミアディティブ法）によってエッチングを行うことで、樹脂絶縁層４６上に導体層５１をパターン形成する。
また、第１層〜第３層の樹脂絶縁層４３〜４５及び導体層５１についても、上述した第４層の樹脂絶縁層４６及び導体層５１と同様の手法によって形成し、樹脂絶縁層４６上に積層していく（図１６参照）。そして、ＢＧＡ用パッド５３が形成された樹脂絶縁層４３上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト４７を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト４７に開口部４８をパターニングする。以上の製造工程によって、支持基板７０の両側にそれぞれ積層金属シート体７２、樹脂絶縁層４３〜４６及び導体層５１を積層した積層体８０が形成される（図１６参照）。なお図１６に示されるように、積層体８０において積層金属シート体７２上に位置する領域が、配線積層部４０となる。
そして、この積層体８０をダイシング装置（図示略）により切断し、積層体８０における配線積層部４０の周囲領域を除去する。この際、配線積層部４０とその周囲部８２との境界部分（図１６の一点鎖線参照）において、配線積層部４０を支持基板７０ごと切断する。この切断によって、樹脂絶縁層４６にて封止されていた積層金属シート体７２の外縁部が露出した状態となる。つまり、周囲部８２の除去によって、支持基板７０と樹脂絶縁層４６との密着部分が失われる。この結果、配線積層部４０及び支持基板７０が積層金属シート体７２のみを介して連結した状態となる（図１７参照）。
続く支持体層除去工程では、まず、積層体８０を配線積層部４０と支持基板７０とに分離し、銅箔層７３を露出させる。具体的に言うと、積層金属シート体７２を２枚の銅箔層７３，７４の界面にて剥離して、配線積層部４０を支持基板７０から分離する（図１８，図１９参照）。
さらに、配線積層部４０（樹脂絶縁層４６）の主面４１上にある銅箔層７３に対してエッチングを行って、銅箔層７３を除去するとともに、端子パッド３０等の金層３３を主面４１から露出させる（図２，図３，図２０参照）。なお、本実施形態の多層配線基板１１では、端子パッド３０が金層３３に張出部３３ａを有している。このため、端子パッド３０と樹脂絶縁層４６との界面の断面形状が非直線的になり、かつ、従来構造に比べて長くなる。このため、銅を溶解するエッチング液が当該界面を介して配線積層部４０の内部に浸入しにくくなり、エッチング液の浸入による銅層３１のエッチアウトを防止することができる。
続くはんだバンプ形成工程では、多層配線基板１１における最表層の樹脂絶縁層４６上に形成された複数の端子パッド３０上に、ＩＣチップ接続用のはんだバンプ５４を形成する。具体的には、図示しないはんだボール搭載装置を用いて各端子パッド３０上にはんだボールを配置した後、はんだボールを所定の温度に加熱してリフローすることにより、各端子パッド３０上にはんだバンプ５４を形成する。同様に、樹脂絶縁層４３上に形成された複数のＢＧＡ用パッド５３上に、はんだバンプ５５を形成する。
その後、配線積層部４０のＩＣチップ搭載領域２３にＩＣチップ２１を載置する。このとき、ＩＣチップ２１側の端子２２と、配線積層部４０側のはんだバンプ５４とを位置合わせするようにする。そして、加熱して各はんだバンプ５４をリフローすることにより、端子２２とはんだバンプ５４とが接合され、配線積層部４０にＩＣチップ２１が搭載された図１の半導体パッケージ１０が完成する。
従って、本実施形態によれば以下の効果を得ることができる。
（１）本実施形態の多層配線基板１１の製造方法では、端子形成工程を行う際に各端子パッド３０や位置合わせ用マーク５９における金めっき層３３に、いわば後工程におけるエッチガードとして機能する張出部３３ａを形成しておくことを特徴とする。このため、支持体層除去工程において銅を溶解するエッチング液を使用したとしても、そのエッチング液が端子パッド３０や位置合わせ用マーク５９と樹脂絶縁層４６との界面を介して配線積層部４０の内部に浸入しにくい。よって、エッチング液の浸入による銅めっき層３１のエッチアウトが防止され、形状的に優れた端子パッド３０や位置合わせ用マーク５９を高い歩留まりで得ることができる。また、このような方法で製造された多層配線基板１１によれば、端子パッド３０とＩＣチップ２１との接続信頼性を向上させることができ、信頼性に優れた半導体パッケージ１０を実現することができる。なお、エッチング液以外のものであって配線積層部４０の内部に浸入しやすい液体（例えば洗浄液など）を用いる場合であっても、その浸入が金めっき層３３の張出部３３ａによって阻止されることとなり、銅めっき層３１の変質が防止される。
（２）上記製造方法により得られた本実施形態の多層配線基板１１は、金めっき層３３、ニッケルめっき層３２及び銅めっき層３１の径が等しい従来構造とは異なり、金めっき層３１の径が相対的に大きくなっている。よって、金めっき層３３の面積がいくぶん増えることになり、端子パッド３０上にはんだバンプ５４を形成する場合に好都合であり、はんだバンプ５４に高い信頼性を付与しやすくなる。よって、端子パッド３０とＩＣチップ２１との接続信頼性を向上させることができる。また、金めっき層３３に張出部３３ａがあることで、端子パッド３０と樹脂絶縁層４６との界面の面積がいくぶん増える結果、樹脂絶縁層４６に対する端子パッド３０の固定強度が向上しうる。
さらに、本実施形態の多層配線基板１１には位置合わせ用マーク５９が形成されているため、ＩＣチップ２１の実装時にこれを用いることで両者の位置合わせを正確に行うことができる。しかも、この位置合わせ用マーク５９は端子パッド３０と共通した構造を有するため、銅めっき層３１にエッチングアウトが生じておらず、全体として形状的に優れている。よって、画像認識により自動位置合わせ作業を行う際にこの位置合わせ用マーク５９を正確に認識することができ、結果としてはんだバンプ５４の形成精度やＩＣチップ２１等の部品の実装精度を向上させることができる。
［第２実施形態］
次に本発明を具体化した第２実施形態を図２１〜図２４に基づいて説明する。
図２１に示されるように、第２実施形態の多層配線基板１１における端子パッド３０Ａも、第１実施形態における端子パッド３０と同様に、銅めっき層３１、ニッケルめっき層３２及び金めっき層３３をこの順序で積層した構造を有し、かつ、金めっき層３３の外周部に張出部３３ａを有している。
このような構造の端子パッド３０Ａを有する多層配線基板１１は、基本的に上記第１実施形態の製造方法に準じて製造することができるが、端子形成工程において張出部３３ａを形成する手法が異なる。即ち、まず積層金属シート体７２上にめっきレジスト（マスク）としてのドライフィルム７６（厚さ約１５μｍ）をラミネートする。次に、露光及び現像を行うことにより、ドライフィルム７６の所定箇所に開口７７（内径１００μｍ）を形成し、銅箔層７３の表面の一部を露出させる。次に、銅を溶解するエッチング液を用いて、銅箔層７３の露出部分に対するソフトエッチングを行い、深さ１μｍ前後のソフトエッチング部８１を形成する（図２２参照）。このとき、エッチング液が支持体層接触側の開口縁の下側領域も作用し、その部分に空隙８１ａが生じる。なお、エッチングの諸条件（温度、時間、電流密度など）については、空隙８１ａの部分が、得ようとする張出部３３ａの形状に沿ったものとなるように、適宜調整する。
そしてまず、電解金めっきを行い、図２３に示すような所定厚さの金めっき層３３を形成する。本実施形態では、ソフトエッチング部８１（即ち開口７７の大径部分）を埋める程度の電解金めっきを行う。次に、ニッケルめっき層３２及び銅めっき層３１を順次行い、３層構造の端子パッド３０Ａを完成させる（図２４参照）。
以上説明した本実施形態の製造方法であっても、端子形成工程を行う際に金めっき層３３に張出部３３ａを形成しておくため、端子パッド３０Ａのエッチアウトを防止することができ、多層配線基板１１の歩留まり向上を図ることができる。また、このような製造方法により得られた多層配線基板１１は、ＩＣチップ２１との接続信頼性に優れた端子パッド３０Ａを有したものとなる。
［第３実施形態］
次に本発明を具体化した第３実施形態を図２５〜図２８に基づいて説明する。
図２５に示されるように、第３実施形態の多層配線基板１１における端子パッド３０Ｂも、第１実施形態における端子パッド３０と同様に、銅めっき層３１、ニッケルめっき層３２及び金めっき層３３をこの順序で積層した構造を有し、かつ、金めっき層３３の外周部に張出部３３ａを有している。
このような構造の端子パッド３０Ｂを有する多層配線基板１１は、基本的に上記第１実施形態の製造方法に準じて製造することができるが、端子形成工程において張出部３３ａを形成する手法が異なる。即ち、まず積層金属シート体７２上にめっきレジスト（第１のマスク）としてのドライフィルム９１（厚さ約１５μｍ）をラミネートする。次に、露光及び現像を行うことにより、ドライフィルム９１の所定箇所に内径約１０５μｍ〜１１０μｍの開口９２（第１の開口）を形成し、銅箔層７３の表面の一部を露出させるとともに、電解金めっきを行って所定厚さの金めっき層３３を形成する（図２６参照）。図２６において金めっき層３３の外周部は、後に張出部３３ａとなる。
次いでドライフィルム９１を除去した後、あらたに別のめっきレジスト（第２のマスク）としてのドライフィルム９３（厚さ約１５μｍ）をラミネートする。次に、露光及び現像を行うことにより、ドライフィルム９３の所定箇所に内径約１００μｍの開口９４（第２の開口）を形成する（図２７参照）。そして、露出した銅箔層７３の表面の一部に対し電解ニッケルめっきを行った後、電解銅めっきを行い、３層構造の端子パッド３０Ｂを完成させる（図２８参照）。
以上説明した本実施形態の製造方法であっても、端子形成工程を行う際に金めっき層３３に張出部３３ａを形成しておくため、端子パッド３０Ｂのエッチアウトを防止することができ、多層配線基板１１の歩留まり向上を図ることができる。また、このような製造方法により得られた多層配線基板１１は、ＩＣチップ２１との接続信頼性に優れた端子パッド３０Ｂを有したものとなる。
なお、本発明の実施形態は以下のように変更してもよい。
・上記各実施形態では、金めっき層３３をニッケルめっき層３２及び銅めっき層３１よりも大径に形成したが、これに代えて例えば図２１に示す別の実施形態の端子パッド３０Ｃのような構成にしてもよい。図２１には、金めっき層３３及びニッケルめっき層３２を等しい径としかつ銅めっき層３１よりも大径に形成し、かつ、当該金めっき層３３及び当該ニッケルめっき層３２に張出部３３ａ，３２ａを形成した端子パッド３０Ｃが示されている。なお、図２１のものによれば、上記各実施形態に比べて張出部３３ａ，３２ａを厚く形成することが可能となる。
・図２２に示す別の実施形態の端子パッド３０Ｄように、ニッケルめっき層３２を金めっき層３３及び銅めっき層３１よりも大径に形成し、かつ、当該ニッケルめっき層３２に張出部３２ａを形成してもよい。
・上記実施形態では、各ビア導体５７が配線積層部４０の裏面４２の方向（図１，図２では下方向）に拡径した導体であって、端子パッド３０がビア導体５７における小径側端面５８に接続していた。これに代えて、各ビア導体５７を配線積層部４０の裏面４２の方向（図１，図２では下方向）に縮径した導体とし、かつ、端子パッド３０をビア導体５７における大径側端面に接続するようにしてもよい。
・上記実施形態では、支持基板７０の両側に配線積層部４０を形成したが、支持基板７０の片側のみに配線積層部４０を形成してもよい。
・上記実施形態において、配線積層部４０における主面４１上や裏面４２上には、ＩＣチップ２１のほかに各種電子部品が実装されていてもよい。この場合における電子部品としては、例えば、裏面または側面に複数の端子を有するチップ部品（例えばチップトランジスタ、チップダイオード、チップ抵抗、チップコンデンサ、チップコイル、チップインダクタなど）などが挙げられる。
次に、前述した実施の形態によって把握される技術的思想を以下に列挙する。
（１）導体層及び樹脂絶縁層を交互に積層して多層化した積層構造体を有し、チップ部品の端子を面接続するための複数の面接続端子が前記積層構造体の主面上に形成され、前記複数の面接続端子に接続する複数のビア導体が前記樹脂絶縁層に形成された多層配線基板であって、前記ニッケル層及び前記銅層は、等しい径となるように形成され、前記金層は、前記ニッケル層及び前記銅層よりも大径であってかつ前記ニッケル層及び前記銅層の外周部から基板面方向に延びる張出部を有するように形成されていることを特徴とする多層配線基板。
（２）上記思想１において、前記金層の一部を構成する前記張出部の表面には表面粗さＲａが０．１μｍ以上５μｍ以下の凹凸が存在していることを特徴とする多層配線基板。
１１…多層配線基板
２１…チップ部品としての半導体集積回路素子（ＩＣチップ）
２２…端子
３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ…面接続端子としての端子パッド
３１…銅層としての銅めっき層
３２…ニッケル層としてのニッケルめっき層
３３…金層としての金めっき層
３２ａ，３３ａ…張出部
４０…積層構造体としての配線積層部
４１…主面
４３〜４６…樹脂絶縁層
５１…導体層
５７…ビア導体
５９…位置合わせ用マーク
７２…支持体層としての積層金属シート体
７６…マスクとしてのドライフィルム
７７…開口
７７ａ…アンダーカット
８１…ソフトエッチング部
８１ａ…空隙
９１…第１のマスクとしてのドライフィルム
９２…第１の開口
９３…第２のマスクとしてのドライフィルム
９４…第２の開口

Claims (5)

  1. 導体層及び樹脂絶縁層を交互に積層して多層化した積層構造体を有し、チップ部品の端子を面接続するための複数の面接続端子が前記積層構造体の主面上に形成され、前記複数の面接続端子に接続する複数のビア導体が前記樹脂絶縁層に形成され、前記複数の面接続端子は、銅層、ニッケル層及び金層をこの順序で積層した構造を有する多層配線基板の製造方法であって、
    後に除去される銅箔からなる支持体層上にマスクを配置し、前記支持体層において前記マスクの開口から露出している銅箔部分に、金層、ニッケル層及び銅層をこの順序で積層することにより、前記複数の面接続端子を形成する端子形成工程と、
    前記マスクを除去した後、前記面接続端子を被覆する前記樹脂絶縁層を形成する樹脂絶縁層形成工程と、
    前記樹脂絶縁層に前記ビア導体及び前記導体層を形成する導体形成工程と、
    前記導体形成工程後に前記支持体層を除去して、前記複数の面接続端子における前記金層を露出させる支持体層除去工程と
    を含み、
    前記端子形成工程では、前記支持体層上にマスクを配置し、前記支持体層において前記マスクに開口を形成するとともにその際に支持体層接触側の開口縁にアンダーカットを生じさせた後、少なくとも前記銅層よりも大径であってかつ前記銅層の外周部から基板面方向に延びる張出部を有するように、前記アンダーカットの生じている部分に前記金層を形成するとともに、
    前記金層の表面は、前記積層構造体の前記主面と面一であり、
    前記張出部は、前記積層構造体の内層から前記主面側に行くに従って広がるテーパ形状をなしている
    ことを特徴とする多層配線基板の製造方法。
  2. 前記端子形成工程において、前記支持体層上に第１のマスクを配置し、前記支持体層において前記第１のマスクに第１の開口を形成し、前記第１の開口から露出している銅箔部分に前記金層を形成し、次いで前記第１のマスクを除去して第２のマスクを配置し、前記支持体層において前記第２のマスクに前記第１の開口よりも径の小さい第２の開口を形成し、前記第２の開口から露出している前記金層上に前記ニッケル層及び前記銅層を順次積層形成する
    ことを特徴とする請求項１に記載の多層配線基板の製造方法。
  3. 導体層及び樹脂絶縁層を交互に積層して多層化した積層構造体を有し、チップ部品の端子を面接続するための複数の面接続端子が前記積層構造体の主面上に形成され、前記複数の面接続端子に接続する複数のビア導体が前記樹脂絶縁層に形成された多層配線基板であって、
    前記複数の面接続端子は、銅層、ニッケル層及び金層をこの順序で積層した構造を有し、前記金層は、少なくとも前記銅層よりも大径であってかつ前記銅層の外周部から基板面方向に延びる張出部を有するように形成されるとともに、
    前記金層の表面は、前記積層構造体の前記主面と面一であり、
    前記張出部は、前記積層構造体の内層から前記主面側に行くに従って広がるテーパ形状をなしている
    ことを特徴とする多層配線基板。
  4. 前記多層配線基板はコア基板を有さず、前記複数のビア導体は前記樹脂絶縁層の各層において同一方向に拡径していることを特徴とする請求項３に記載の多層配線基板。
  5. 前記積層構造体の主面上には、前記複数の面接続端子と共通した構造を有する位置合わせ用マークが形成されていることを特徴とする請求項３または４に記載の多層配線基板。
JP2009033315A 2009-02-16 2009-02-16 多層配線基板及びその製造方法 Expired - Fee Related JP5350830B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009033315A JP5350830B2 (ja) 2009-02-16 2009-02-16 多層配線基板及びその製造方法
TW099103718A TWI414221B (zh) 2009-02-16 2010-02-08 多層配線基板及其製造方法
US12/706,255 US8233289B2 (en) 2009-02-16 2010-02-16 Multilayer wiring substrate and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009033315A JP5350830B2 (ja) 2009-02-16 2009-02-16 多層配線基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2010192547A JP2010192547A (ja) 2010-09-02
JP5350830B2 true JP5350830B2 (ja) 2013-11-27

Family

ID=42559736

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009033315A Expired - Fee Related JP5350830B2 (ja) 2009-02-16 2009-02-16 多層配線基板及びその製造方法

Country Status (3)

Country Link
US (1) US8233289B2 (ja)
JP (1) JP5350830B2 (ja)
TW (1) TWI414221B (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100704919B1 (ko) * 2005-10-14 2007-04-09 삼성전기주식회사 코어층이 없는 기판 및 그 제조 방법
JP5290017B2 (ja) * 2008-03-28 2013-09-18 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP5566720B2 (ja) * 2010-02-16 2014-08-06 日本特殊陶業株式会社 多層配線基板及びその製造方法
US8698303B2 (en) 2010-11-23 2014-04-15 Ibiden Co., Ltd. Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
US8844125B2 (en) * 2011-01-14 2014-09-30 Harris Corporation Method of making an electronic device having a liquid crystal polymer solder mask and related devices
JP6166879B2 (ja) * 2011-09-06 2017-07-19 株式会社 大昌電子 片面プリント配線板およびその製造方法
JP6154110B2 (ja) * 2012-01-20 2017-06-28 京セラ株式会社 実装基板
JP6110084B2 (ja) * 2012-07-06 2017-04-05 株式会社 大昌電子 プリント配線板およびその製造方法
JP5762376B2 (ja) * 2012-09-21 2015-08-12 日本特殊陶業株式会社 配線基板及びその製造方法
US8847078B2 (en) * 2012-09-27 2014-09-30 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
KR101835452B1 (ko) * 2013-10-30 2018-03-08 쿄세라 코포레이션 배선 기판 및 이것을 사용한 실장 구조체
JP6208054B2 (ja) * 2014-03-10 2017-10-04 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP2016054186A (ja) * 2014-09-03 2016-04-14 イビデン株式会社 プリント配線板
JP6473595B2 (ja) * 2014-10-10 2019-02-20 イビデン株式会社 多層配線板及びその製造方法
JP2016219452A (ja) * 2015-05-14 2016-12-22 富士通株式会社 多層基板及び多層基板の製造方法
US10455708B2 (en) 2015-06-29 2019-10-22 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method for manufacturing the same
US9832866B2 (en) * 2015-06-29 2017-11-28 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method of manufacturing the same
JP6696567B2 (ja) 2016-05-16 2020-05-20 株式会社村田製作所 セラミック電子部品
CN105934085A (zh) * 2016-06-28 2016-09-07 广东欧珀移动通信有限公司 Pcb板及具有其的移动终端
US10163805B2 (en) * 2016-07-01 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
JP6796482B2 (ja) * 2016-12-27 2020-12-09 新光電気工業株式会社 配線基板、配線基板の製造方法
RU174053U1 (ru) * 2017-04-11 2017-09-27 Закрытое акционерное общество "Научно-производственное предприятие "Оптические и электронные комплексы и системы" Многослойная монтажная печатная плата
JP7271081B2 (ja) * 2017-10-18 2023-05-11 日東電工株式会社 配線回路基板
CN109729639B (zh) * 2018-12-24 2020-11-20 奥特斯科技(重庆)有限公司 在无芯基板上包括柱体的部件承载件
JP7266469B2 (ja) * 2019-06-17 2023-04-28 新光電気工業株式会社 配線基板の製造方法及び積層構造
EP4192202A4 (en) * 2020-07-29 2024-09-04 Kyocera Corporation CIRCUIT SUBSTRATE AND MANUFACTURING METHOD THEREOF
JP2022047385A (ja) * 2020-09-11 2022-03-24 キオクシア株式会社 プリント配線基板およびメモリシステム
CN114340219B (zh) * 2020-09-30 2024-12-17 庆鼎精密电子（淮安）有限公司 线路板及其制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125341A (ja) * 1994-10-25 1996-05-17 Hitachi Ltd 電子回路装置
JP2002026500A (ja) 2000-07-05 2002-01-25 Ngk Spark Plug Co Ltd 配線基板
JP2003163458A (ja) * 2001-11-29 2003-06-06 Fujitsu Ltd 多層配線基板及びその製造方法
JP4225005B2 (ja) * 2002-08-19 2009-02-18 株式会社デンソー 電解めっきを用いた配線の形成方法
US7626829B2 (en) * 2004-10-27 2009-12-01 Ibiden Co., Ltd. Multilayer printed wiring board and manufacturing method of the multilayer printed wiring board
US7911038B2 (en) * 2006-06-30 2011-03-22 Renesas Electronics Corporation Wiring board, semiconductor device using wiring board and their manufacturing methods
JP2008091874A (ja) * 2006-09-08 2008-04-17 Alps Electric Co Ltd セラミック回路基板とその製造方法
JP2008258520A (ja) * 2007-04-09 2008-10-23 Shinko Electric Ind Co Ltd 配線基板の製造方法及び配線基板
JP5101169B2 (ja) * 2007-05-30 2012-12-19 新光電気工業株式会社 配線基板とその製造方法
JP5582069B2 (ja) * 2011-03-04 2014-09-03 株式会社村田製作所 セラミック多層基板
JP5590223B2 (ja) * 2011-03-25 2014-09-17 株式会社村田製作所 セラミック多層基板

Also Published As

Publication number Publication date
US20100208437A1 (en) 2010-08-19
TW201041473A (en) 2010-11-16
TWI414221B (zh) 2013-11-01
JP2010192547A (ja) 2010-09-02
US8233289B2 (en) 2012-07-31

Similar Documents

Publication Publication Date Title
JP5350830B2 (ja) 多層配線基板及びその製造方法
JP5306789B2 (ja) 多層配線基板及びその製造方法
US8946906B2 (en) Multilayer wiring substrate and method of manufacturing the same
JP5284235B2 (ja) 半導体パッケージ
KR101375998B1 (ko) 다층 배선기판의 제조방법 및 다층 배선기판
US8580066B2 (en) Method for manufacturing multilayer wiring substrate
US8389871B2 (en) Multilayered wiring board and method of manufacturing the same
US20110155438A1 (en) Multilayer Wiring Substrate
JP2014154800A (ja) 配線基板及びその製造方法
US9711476B2 (en) Wiring board and electronic component device
JP2011155251A (ja) 多層配線基板
WO2015083345A1 (ja) 部品内蔵配線基板及びその製造方法
KR20090096809A (ko) 반도체 부품 내장형 인쇄회로기판 제조 방법
US8450622B2 (en) Multilayer wiring substrate and method of manufacturing the same
JP2011205036A (ja) 多層配線基板
TWI771534B (zh) 佈線板及其製造方法
TWI507109B (zh) A supporting substrate for manufacturing a multilayer wiring board, and a method for manufacturing the multilayer wiring board
KR101077358B1 (ko) 기판 제조용 캐리어 부재 및 이를 이용한 기판의 제조방법
JP5269757B2 (ja) 多層配線基板
JP2009064879A (ja) 半導体装置およびその製造方法
JP2011171404A (ja) 半導体装置用ｔａｂテープ及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111005

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130304

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130730

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130822

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees