JP2022047385A - プリント配線基板およびメモリシステム - Google Patents

Abstract

【課題】製品完成後も認識マークを有効利用できるプリント配線基板及びこのプリント配線基板を有するメモリシステムを提供する。【解決手段】プリント配線基板は、第１認識マーク３２及び第１配線３６を設けた第１配線層Ｌ１と、第１パッド４４及び第２配線４６を設けた第２配線層Ｌ２と、第３配線５２、５６を設けた第３配線層Ｌ３と、第１、第２配線層間に配置された第１絶縁層４０と、第２、第３配線層間に配置された第２絶縁層５０と、第１絶縁層を貫通し、第１認識マークと第１パッドとを電気的接続する第１ビア４２と、第２絶縁層を貫通し、第１パッドと第３配線とを電気的に接続する第２ビア５４と、を備える。第１配線は、間隔を空け第１認識マークを取り囲むように配置される。第２配線は、第１面視で第１認識マークの外形と第１配線との間の領域に位置する。第１パッド及び第１、第２ビアは、第１面視で第１認識マークの外形内側領域に位置する。【選択図】図３Ｂ

Description

本発明の実施形態は、プリント配線基板およびメモリシステムに関する。

一般に、メモリシステムは、不揮発性メモリおよびこの不揮発性メモリを制御するコントローラを含む。これらの不揮発性メモリおよびコントローラなどの電子部品は、プリント配線基板に実装される。プリント配線基板は、電子部品が実装される配線パターンが設けられる面を有する。

配線基板の面には、配線パターンと共に認識マーク（fiducial mark）が設けられている。配線基板の回路パターンに対して電子部品が実装される際、この認識マークの位置が画像認識により読み取られる。読み取られた位置に基づいて、配線基板の回路パターンに対する電子部品の実装位置を決定することができる。この認識マークは、画像認識の精度を良くするために広い面積を専有するが、製品完成後は使用されない。

特開２００２－７６５４２号広報 米国特許第９，８８８，５６５号明細書 米国特許出願公開第２０１９／００３７６９３号明細書

本実施形態は、製品完成後も認識マークを有効利用することができるプリント配線基板およびこのプリント配線基板を有するメモリシステムを提供する。

本実施形態にかかるプリント配線基板は、電子部品が実装される第１面を有し、前記第１面に第１認識マークおよび第１配線が設けられた第１配線層と、第１パッドおよび第２配線が設けられた第２配線層と、第３配線が設けられた第３配線層と、前記第１配線層と前記第２配線層との間に配置された第１絶縁性部材と、前記第２配線層と前記第３配線層との間に配置された第２絶縁性部材と、前記第１絶縁性部材を貫通して前記第１認識マークと前記第１パッドとを電気的に接続する第１ビアと、前記第２絶縁性部材を貫通して前記第１パッドと前記第３配線とを電気的に接続する第２ビアと、を備え、前記第１配線は、間隔を空けて前記第１認識マークを取り囲むように配置され、前記第２配線は、前記第１面側から見たときに少なくとも前記第１認識マークの外形と前記第１配線との間の領域に位置し、前記第１パッド、前記第１ビア、および前記第２ビアは、前記第１面側から見たときに前記第１認識マークの外形の内側の領域に位置する。

実施形態にかかるメモリシステムの回路構成を示すブロック図。 実施形態にかかるメモリシステムの概略の構成を示す平面図。 図３Ａは実施形態にかかるメモリシステムに設けられた認識マークを示す平面図、図３Ｂは実施形態にかかるメモリシステムに設けられた認識マークを示す断面図、 実施形態にかかるメモリシステムに用いられるプリント配線基板の第１配線層の認識マークの近傍を示す平面図。 実施形態にかかるメモリシステムに用いられるプリント配線基板の第２配線層の認識マークの近傍を示す平面図。 実施形態にかかるメモリシステムに用いられるプリント配線基板の第３配線層の認識マークの近傍を示す平面図。

以下、図面を参照して、プリント配線基板およびメモリシステムの実施形態について説明する。以下では、プリント配線基板およびメモリシステムの構成部分を主に説明するが、プリント配線基板およびメモリシステムには、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

（実施形態）
実施形態にかかるメモリシステム１００の回路構成を図１に示す。この実施形態のメモリシステム１００は、コントローラ１０と、不揮発性メモリ１２，１４と、揮発性メモリ１６と、コネクタ端子１８と、電源回路２０と、モード設定回路２４と、を備えている。

この実施形態のメモリシステム１００は、コネクタ端子１８を介して外部装置と接続される。この外部装置は、メモリシステム１００のホスト等である。すなわち、メモリシステム１００は、ホストの外部記憶装置として機能する。ホストは、例えば、パーソナルコンピュータやサーバなどの情報処理装置、撮像装置であってもよいし、タブレットコンピュータやスマートフォンなどの携帯端末であってもよいし、ゲーム機器であってもよいし、カーナビゲーションシステムなどの車載端末であってもよい。

コントローラ１０は、不図示のプロセッサを備える。コントローラ１０は、このプロセッサが揮発性メモリ１６に記憶されたプログラムを実行することで、不揮発性メモリ１２，１４の動作を制御する。コントローラ１０は、例えば、ＳｏＣ（System On a Chip）として構成される集積回路である。不揮発性メモリ１２，１４は、例えばＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリとも云う）である。図１には、２つの不揮発性メモリ１２，１４が示されるが、その数は２に限られない。揮発性メモリ１６は、例えばＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であるが、これに限られない。揮発性メモリ１６は、コントローラ１０の内部に配置されてもよい。

例えば、メモリシステム１００の起動時に、ＮＡＮＤメモリ１２，１４に記憶されたプログラムは、揮発性メモリ１６に書き込まれる。このプログラムは、メモリシステム１００が動作するために必要なプログラムである。例えば、このプログラムは、ＮＡＮＤメモリ１２，１４に対するデータの書き込みおよび読み出しの動作等を実行するためのプログラムを含む。

コントローラ１０は、ホストから送信されたコマンドを受信し、必要に応じて揮発性メモリ１６をキャッシュとして使用し、ＮＡＮＤメモリ１２，１４に対する書き込みおよび読み出し等の動作を行い、ホストに対してデータを送信する。

電源回路２０は、外部装置内の電源回路からコネクタ端子１８を介して外部電源を供給される。電源回路２０は、供給される外部電源から、複数の内部電源電圧を生成し、これらの内部電源電圧をメモリシステム１００内の各回路に供給する。また、電源回路２０は、外部電源の供給の開始に応じた電源の立ち上がりを検知し、この検知に応じてパワーオンリセット（ＰＯＲ）信号を生成する。電源回路２０は、生成したＰＯＲ信号をコントローラ１０に供給する。電源回路２０は、半導体集積回路として構成される電源ＩＣ２１および周辺回路を含む。電源ＩＣ２１は、例えば、電源の立ち上がりの検知、ＰＯＲ信号の生成を実行する。

モード設定回路２４は、４個のパッドを含む。４個のパッドの内の２個は、メモリシステム１００内のＧＮＤ電位となるＧＮＤ配線（グランド配線）に接続され、他の２個は、コントローラ１０に接続される。この他の２個の内の１個のパッドが、後述する認識マーク３２に接続される。モード設定回路２４は、コントローラの動作モードの切り換えに用いられる。ここで、コントローラ１０の動作モードとしては、通常の動作モード、不具合解析用のデバッグ動作モード等が挙げられる。モード設定回路２４は、コントローラ１０に接続される２個のパッドを介して、２ビット（すなわち４値）のモード切り換え信号を生成することが可能である。モード切り換え信号は、通常の動作モード、不具合解析用のデバッグ動作モード等の動作の切り換えを指示する信号であって、製造者によってパッドを介してコントローラ１０に送信される。

実施形態のメモリシステム１００の概略の構成を図２に示す。図２は、ｚ方向からみた平面図である。

メモリシステム１００では、コントローラ１０、ＮＡＮＤメモリ１２，１４、揮発性メモリ１６、コネクタ端子１８，および電源ＩＣ２１は、配線パターンが形成されたプリント配線基板１上に実装される。コネクタ端子１８は２つのコネクタ端子１８ａ、１８ｂを含む。更に、プリント配線基板１上には、ＧＮＤ配線（グランド配線）に接続されたＧＮＤ端子（グランド端子）２６および２つの認識マーク３２，３４が配置される。このＧＮＤ端子２６は金メッキされている。コネクタ端子１８は、配線基板１の表面に形成された配線パターンを含んで構成される。

プリント配線基板（以下、配線基板ともいう）１は、ｘ方向がｙ方向よりも長い略長方形の平面形状を有している。プリント配線基板１の対向する短辺（ｙ方向に沿った辺）のうちの一方の側に、コネクタ端子１８（１８ａ、１８ｂ）が配置される。コネクタ端子１８の近くには、認識マーク３４が配置されるとともに電源ＩＣ２１が実装される。また、他方の短辺側には、認識マーク３２およびこの認識マーク３２の近くに半円状の金メッキされたＧＮＤ端子２６が配置される。認識マーク３２および認識マーク３４は、これらの認識マーク３２，３４を結ぶ直線がプリント配線基板１の長辺（ｘ方向に沿った辺）に平行ではなく交差するように配置される。

配線基板１に形成された配線パターンを介して、配線基板１上に搭載されたコントローラ１０、ＮＡＮＤメモリ１２，１４、揮発性メモリ１６、および電源ＩＣ２１同士が電気的に接続される。コントローラ１０は複数の外部接続端子（不図示）を有している。複数の外部接続端子の内の一つの外部接続端子は、配線パターンを介して認識マーク３２内の配線に電気的に接続されている。ここで、「ＡとＢが電気的に接続される」とは、ＡとＢが直接接続されても良いし、導電体を介して間接的に接続されても良いことを意味する。

プリント配線基板１は、合成樹脂（例えばプリプレグ）と銅箔を重ねて形成された多層構造を有している。プリント配線基板１には、合成樹脂と銅箔で構成された各層の表面にあるいは層を貫通して様々な形状で配線パターンが形成されている、配線パターンは、銅箔とこの銅箔上に形成された銅メッキの積層構造を有している。なお、プリプレグは、ガラス布に樹脂（エポキシなど）を含侵させて半硬化まで硬化させた基材であり、層間の絶縁のため用いられる。このプリプレグは圧縮加熱する事で硬化する。また、配線基板の積層の工程は、以下の工程を含む。ベースの基材上に「プリプレグ」、「銅箔」を両面に載せて、圧縮加熱してプリプレグを硬化する工程。続いて、レーザー、ドリルなどを用いて穴開けを行う工程。続いて、穴開けした部分を銅メッキで接続する工程。続いて、不要部分の銅メッキと銅箔のパターンを削除する工程。配線基板の積層の工程は、これら以外の工程を含んでもよい。

ここで図３Ａ、３Ｂを用いて、認識マーク３２の構成および配線基板１の構成を説明する。図３Ａは、実施形態における認識マーク３２の拡大図を示し、図３Ｂは、図３Ａに示す切断線Ａ－Ａで切断した断面を示す。図３Ｂに示すように、配線基板１は、第１配線層Ｌ１と、第２配線層Ｌ２と、第３配線層Ｌ３と、を少なくとも含む。

認識マーク３２は、一般に配線部分と絶縁部を含むが、以下の説明では、認識マーク３２は配線部分と定義する。第１配線層Ｌ１は、ｚ軸に交差する第１面を有する。第１配線層Ｌ１の第１面には、電子部品（例えば、図１に示すコントローラ１０、ＮＡＮＤメモリ１２，１４、揮発性メモリ１６、電源回路２０等）が実装される。また、図３Ｂに示すように、この第１面に認識マーク３２が設けられている。認識マーク３２を形成する配線は、その周囲に配置された配線（例えば、ＧＮＤ配線）３６と、第１配線層Ｌ１において電気的に絶縁されている。認識マーク３２は、銅箔からなる第１部分３２ａと、この第１部分３２ａ上に形成された銅メッキからなる第２部分３２ｂと、を含む。認識マーク３２は、図３Ａに示すように、直径が例えば１．０ｍｍの円形の平面形状を有している。また、図３Ｂに示すように、配線３６は、銅箔からなる部分３６ａと、この部分３６ａ上に形成された銅メッキからなる部分３６ｂとを含む。そして、認識マーク３２の周囲には銅箔および銅メッキの積層構造が形成されない未配線領域（絶縁部）３５が設けられる。この未配線領域３５によって認識マーク３２と配線３６とは第１配線層Ｌ１において分離して電気的に絶縁される。なお、認識マーク３２および未配線領域３５にはソルダー・レジスト３８は形成されず、配線３６上およびその側面にはソルダー・レジスト３８が形成される。

第１配線層Ｌ１と第２配線層Ｌ２との間には絶縁体である合成樹脂（例えばプリプレグ）による絶縁層４０が設けられ、第１配線層Ｌ１と第２配線層Ｌ２とが電気的に絶縁される。すなわち、第２配線層Ｌ２は、第１配線層Ｌ１に対してｚ軸の負方向に設けられる。図３Ｂに示すように、この第２配線層Ｌ２には、第１配線層Ｌ１の認識マーク３２に電気的に接続するパッド４４と、他の配線（例えにばＧＮＤ配線）４６とが設けられる。パッド４４は、銅箔からなる部分４４ａと、この部分４４ａ上に形成された銅メッキからなる部分４４ｂと、を含む。また、他の配線４６も同様に、銅箔からなる部分４６ａと、この部分４６ａ上に形成された銅メッキからなる部分４６ｂと、を含む。パッド４４の部分４４ｂは、銅のフィルドメッキによって形成されたレーザビアホール４２を介して、認識マーク３２の部分３２ｂに電気的に接続される。このため、認識マーク３２の部分３２ｂの表面は平坦となり、画像認識に用いるのに非常に好都合となる。また、図３Ａ、３Ｂに示すように、第２配線層Ｌ２に設けられたパッド４４は、ｚ軸の正方向（第１面側）から見たときに認識マーク３２の外側にはみ出さず、認識マーク３２の内側の領域に配置されている。

第２配線層Ｌ２と第３配線層Ｌ３との間には絶縁体である合成樹脂（例えばプリプレグ）による絶縁層５０が設けられ、第２配線層Ｌ２と第３配線層Ｌ３とは電気的に絶縁される。すなわち、第３配線層Ｌ３は、第２配線層Ｌ２に対してｚ軸の負方向に設けられる。図３Ｂに示すように、第３配線層Ｌ３には、コントローラ１０に接続する配線５２と、他の配線（例えばＧＮＤ配線）５６が設けられる。他の配線５６は、メモリシステム１００内の何れかの電源電位となる電源配線に接続されてもよい。配線５２は、銅箔からなる部分５２ａと、この部分５２ａ上に形成された銅メッキからなる部分５２ｂとを含む。部分５２ｂは、レーザビアホール５４を介して第２配線層Ｌ２のパッド４４に電気的に接続される。他の配線５６も同様に、銅箔からなる部分５６ａと、この部分５６ａ上に形成された銅メッキからなる部分５６ｂとを含む。また、図３Ａ、３Ｂに示すように、レーザビアホール５４もｚ軸の正方向（第１面側）から見たときに、認識マーク３２の外側にはみ出さず、認識マーク３２の内側の領域に配置されている。なお、第３配線層Ｌ３に対してｚ軸の負の方向に、図示しない第４配線層が設けられ、第３配線層Ｌ３と第４配線層とは、その間に設けられた絶縁体である合成樹脂（例えばプリプレグ）による絶縁層６０によって電気的に絶縁される。なお、第４配線層に絶縁層６０を介して配線層と絶縁層とが交互に配された多層構造が更に形成されてもよい。

第１配線層Ｌ１における認識マーク３２を含む領域を第１面側（ｚ軸の正方向）からみた平面図を図４に示す。図４に示すように、認識マーク３２の周囲には未配線領域３５を隔てて銅メッキ部分３６ｂを含む配線３６が設けられている。この配線３６は、ＧＮＤ端子２６と同一のパターン（例えばＧＮＤ配線）の一部として形成され、ソルダー・レジストで覆われている。ＧＮＤ端子２６は、配線３６と同一のパターンの一部として形成されるが、ソルダー・レジストで覆われていない。ＧＮＤ端子２６は、酸化防止のために銅メッキの上に更に金メッキされている。ＧＮＤ端子２６の銅メッキには、第２配線層Ｌ２と接続するための例えば４個のパッド３７が設けられている。

また、第１配線層Ｌ１の配線３６が設けられた以外の領域には、例えばＮＡＮＤメモリ１２，１４に接続可能な複数（例えば４個）のパッド３９ａと、電子部品が実装可能な複数のパッド３９ｂとが設けられている。第１配線層Ｌ１の他方の短辺側の端部には、配線パターンが形成されない未配線部２８が設けられている。第１配線層Ｌ１には認識マーク３２があるため、第１面側（ｚ軸の正方向）から見たときにレーザビアホール４２、５４は認識できない。

第２配線層Ｌ２における配線層のｚ軸の正方向からみた平面図を図５に示す。図５に示すように、ｚ軸の正方向から見たときに、認識マーク３２のｚ軸の負方向には、レーザビアホール４２，５４およびパッド４４が配置される。パッド４４はレーザビアホール４２とレーザビアホール５４を接続する。これらのレーザビアホール４２，５４は、他の配線（例えばＧＮＤ配線）４６が形成されない例えば楕円形状の領域４８に配置される。この領域４８は認識マーク３２のｚ軸の負方向に配置される。すなわち領域４８はｚ軸の正方向から見たときに、認識マーク３２の外側にはみ出さず、認識マーク３２の内側の領域に存在する。また、第１配線層Ｌ１上の認識マーク３２の周囲に設けられＧＮＤ配線３６が形成されない未配線領域３５のｚ軸の負方向には、第２配線層Ｌ２において他の配線４６によって覆われている（図３Ａおよび図３Ｂ参照）。更に、第２配線層Ｌ２には、第１配線層Ｌ１に設けられたパッド３９ａに、例えばスルーホールを介して電気的に接続するパッド４９ａが配置される。また、パッド４９ａに隣接してパッド４９ｂが配置される。これらのパッド４９ａおよびパッド４９ｂは、ｚ軸の正方向からみたときに例えば楕円形状の領域４９ｃ内に配置される。この領域４９ｃ内には他の配線４６が形成されない。また、第２配線層Ｌ２の配線４６には、第１配線層Ｌ１の４個のパッド３７にそれぞれ電気的に接続される４個のパッド４７が設けられる。

第３配線層Ｌ３における配線層のｚ軸の正方向からみた平面図を図６に示す。図６に示すように、レーザビアホール５４に電気的に接続しかつモード設定回路２４を介してコントローラ１０に電気的に接続する配線５２が設けられている。この配線５２は、他の配線（例えばＧＮＤ配線または電源配線）５６が設けられない領域５８に配置される。また、配線５２の一部は、第１配線層Ｌ１の未配線領域３５のｚ軸の負方向に配置される。配線５２の一部のｚ軸の正方向には、第２配線層Ｌ２の他の配線４６が設けられている。また、第３配線層Ｌ３には、ＮＡＮＤメモリ１２，１４に電気的に接続する例えば４個のパッド５９ａが設けられている。これらのパッド５９ａは、第２配線層Ｌ２に設けられた２つのパッド４９ａ，４９ｂを介して第１配線層Ｌ１に設けられたパッド３９ａに電気的に接続する。第３配線層Ｌ３の配線５２は第１配線層Ｌ１の認識マーク３２と第２配線層Ｌ２の配線４６により、第１配線層Ｌ１の第１面からの平面視で全く透過的に見えない。

以上説明したように、本実施形態においては、認識マーク３２は、モード設定回路２４を介してコントローラ１０に接続される配線５２に電気的に接続される。配線５２は、配線基板１の複数の配線層の何れかに設けられた、レーザビアホール５４、パッド４４、およびレーザビアホール４２を介して、認識マーク３２に電気的に接続される。すなわち、認識マーク３２及び配線５２を介して、コントローラ１０の動作のモード切り換え信号を、モード設定回路２４に生成させることが可能となる。具体的には、メモリシステム１００の電源投入時に、認識マーク３２およびＧＮＤ端子２６を用いて、配線５２をＧＮＤ配線にショートすることで、モード設定回路２４が“Ｌ”レベルのモード切り換え信号を生成することができる。このようにして、認識マーク３２およびＧＮＤ端子２６を用いて、メモリシステム１００のテストなどのためにコントローラ１０の動作モード切り換えを行うことができる。

認識マーク３２に電気的に接続するレーザビアホール４２、パッド４４、およびレーザビアホール５４は、第１配線層Ｌ１の第１面側から見たときに、認識マーク３２の外形の内側の領域に配置され、認識マーク３２の外形の外周に設けられた未配線領域３５にはみ出していない。また、認識マーク３２に電気的に接続しかつコントローラ１０に電気的に接続する配線５２は、第１配線層Ｌ１の第１面側から見たときに、第３配線層Ｌ３に設けられ、絶縁層４０，５０および第２配線層Ｌ２の他の配線４６によって覆われている。このため、認識マーク３２は、配線５２に電気的に接続しない場合と同様の画像認識の精度を確保することができる。

また、本実施形態においては、認識マーク３４には、コントローラ１０の動作のモード切り換え信号が入力されることは説明していない。しかし、認識マーク３２と同様の構成を用いて、認識マーク３４をモード設定回路２４に接続し、認識マーク３４を介して、モード切り換え信号が生成できるように構成しても良い。この場合、認識マーク３２，３４にそれぞれ１ビットのモード切り換え信号を設定することが可能となり、合計４ビットのモード切り換え信号を生成することができる。

以上説明したように、本実施形態によれば、製品完成後も認識マークを有効利用することの可能なプリント配線基板およびこのプリント配線基板を有するメモリシステムを提供することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１・・・プリント配線基板、１０・・・コントローラ、１２，１４・・・ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ）、１６・・・揮発性メモリ、１８，１８ａ，１８ｂ・・・コネクタ端子、２０・・・電源回路、２１・・・電源ＩＣ、２４・・・モード設定回路、２６・・・ＧＮＤ端子、２８・・・未配線部、３２・・・認識マーク、３２ａ・・・銅箔からなる部分、３２ｂ・・・銅メッキからなる部分、３４・・・認識マーク、３５・・・未配線領域（ＧＮＤ配線が設けられない領域）、３６・・・他の配線（ＧＮＤ配線）、３６ａ・・・銅箔からなる部分、３６ｂ・・・銅メッキからなる部分、３７・・・パッド、３８・・・ソルダー・レジスト、３９ａ・・・パッド、３９ｂ・・・パッド、４０・・・絶縁層、４２・・・レーザビアホール、４４・・・パッド、４４ａ・・・銅箔からなる部分、４４ｂ・・・銅メッキからなる部分、４６・・・ＧＮＤ配線、４６ａ・・・銅箔からなる部分、４６ｂ・・・銅メッキからなる部分、４７・・・パッド、４８・・・領域（ＧＮＤ配線が設けられない領域）、４９ａ・・・パッド、４９ｂ・・・パッド、４９ｃ・・・領域（ＧＮＤ配線が設けられない領域）、５０・・・絶縁層、５２・・・配線、５２ａ・・・銅箔からなる部分、５２ｂ・・・銅メッキからなる部分、５４・・・レーザビアホール、５６・・・配線、５６ａ・・・銅箔からなる部分、５６ｂ・・・銅メッキからなる部分、５８・・・領域（ＧＮＤ配線が設けられない領域）、５９ａ・・・パッド、６０・・・絶縁層、１００・・・メモリシステム

Claims (10)

1. 電子部品が実装される第１面を有し、前記第１面に第１認識マークおよび第１配線が設けられた第１配線層と、
   第１パッドおよび第２配線が設けられた第２配線層と、
   第３配線が設けられた第３配線層と、
   前記第１配線層と前記第２配線層との間に配置された第１絶縁性部材と、
   前記第２配線層と前記第３配線層との間に配置された第２絶縁性部材と、
   前記第１絶縁性部材を貫通して前記第１認識マークと前記第１パッドとを電気的に接続する第１ビアと、
   前記第２絶縁性部材を貫通して前記第１パッドと前記第３配線とを電気的に接続する第２ビアと、を備え、
   前記第１配線は、間隔を空けて前記第１認識マークを取り囲むように配置され、
   前記第２配線は、前記第１面側から見たときに少なくとも前記第１認識マークの外形と前記第１配線との間の領域に位置し、
   前記第１パッド、前記第１ビア、および前記第２ビアは、前記第１面側から見たときに前記第１認識マークの外形の内側の領域に位置するプリント配線基板。
2. 前記第２配線は、間隔を空けて前記第１パッドを取り囲むように配置される請求項１記載のプリント配線基板。
3. 前記第３配線層は更に第４配線が設けられ、
   前記第４配線は、間隔を空けて前記第２ビアおよび前記第３配線の一部を取り囲むように配置される請求項１または２記載のプリント配線基板。
4. 前記第１配線層は、グランド配線と、グランド端子と、を有し、
   前記グランド配線は前記第１配線層の前記第１面に実装される前記電子部品のグランド電位に接続される配線であり、前記グランド配線の一部は前記第１配線を形成し、
   前記グランド端子は、前記グランド配線の一部であり金メッキされている請求項１乃至３のいずれかに記載のプリント配線基板。
5. 前記第１認識マーク、前記第１パッド、前記第１配線、前記第２配線、前記第３配線はそれぞれ、銅箔部とこの銅箔部上に設けられた銅メッキ部とを備えている請求項１乃至４のいずれかに記載のプリント配線基板。
6. 前記第１ビアは銅のフィルドメッキを有する請求項１乃至５のいずれかに記載のプリント配線基板。
7. 前記第１配線層の前記第１面に第２認識マークが更に設けられた請求項１乃至６のいずれかに記載のプリント配線基板。
8. 請求項１乃至７のいずれかに記載のプリント配線基板と、
   前記プリント配線基板に設けられ外部装置と接続するコネクタ端子と、
   前記プリント配線基板に実装された不揮発性メモリおよび揮発性メモリと、
   前記プリント配線基板に実装され前記不揮発性メモリおよび前記揮発性メモリを制御するコントローラと、
   前記コネクタ端子を介して供給される外部電源から前記不揮発性メモリ、前記揮発性メモリ、および前記コントローラに供給する内部電源電圧を生成する電源回路と、
   前記第１認識マーク及び前記コントローラに電気的に接続され、前記コントローラの動作モードを設定する切り換え信号が入力される設定回路と、
   を備え、
   前記第３配線は、前記コントローラに電気的に接続される、メモリシステム。
9. 前記電源回路は、前記外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して前記コントローラに供給する請求項８記載のメモリシステム。
10. 前記設定回路は、２ビットの動作モードの切り換え信号を受ける請求項８または９記載のメモリシステム。

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