JP2009252893A - 半導体装置 - Google Patents

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spacer
conductive
semiconductor device
capacitive element
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Satoshi Isa
聡 伊佐
Mitsuaki Katagiri
光昭 片桐
Masaru Sasaki
大 佐々木
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Elpida Memory Inc
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Abstract

【課題】複数の半導体素子を積層した半導体装置であって、半導体素子の高速動作を実現する半導体装置を提供すること。
【解決手段】半導体装置１は、複数の半導体パッケージ２，３と、スペーサ２０１とを備える。半導体パッケージ２，３は、スペーサ２０１を介して積層されている。各半導体パッケージ２，３、パッケージ基板１０１，１１１と、パッケージ基板１０１，１１１に実装されたに半導体素子１０２，１１２とを有する。スペーサ２０１は、複数の導電ビア２０４と容量素子２０２とを有する。半導体パッケージ２，３は、導電ビア２０４を介して電気的に接続されている。容量素子２０２は、複数の導電ビア２０４のうち、半導体素子１１２と電源とを電気的に接続する導電ビア及び半導体素子１１２とグランドとを電気的に接続する導電ビアと電気的に接続されている。
【選択図】図２

Description

本発明は、複数の半導体素子を積層した半導体装置に関する。
近年、半導体記憶素子は、高速化及び大容量化が進められていると共に、搭載する電子機器の小型のために、そのパッケージの小型化も進められている。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ；Dynamic Random Access Memory）のような半導体記憶素子は、ギガビット級の記憶容量を備え、そのパッケージとしては、パッケージ基板にソルダボールが配列されている表面実装型のボール・グリッド・アレイ（ＢＧＡ；Ball Grid Array）のような小型パッケージが開発されている。例えば、ＢＧＡは、ＤＤＲ２（Double Data Rate 2）ＤＲＡＭ等の汎用ＤＲＡＭに採用されている。
そして、小さい実装面積で大容量の半導体記憶装置を実現するために、このような半導体パッケージを実装基板上に複数積層した実装形態（パッケージ・オン・パッケージ（ＰｏＰ；Package on Package））が開発されている（例えば、特許文献１及び特許文献２参照）。
特許文献１に記載の半導体装置は、それぞれ接続電極が形成された複数のビア及びこの接続電極に電気的に接続された配線を備えた複数の配線基板と、配線基板に搭載され、配線と電気的に接続された半導体素子と、半導体素子を搭載したときにこの半導体素子が収容される半導体素子容積より大きいチップキャビティ部を有し、複数のビアに埋め込み形成された接続電極を備えた複数の導電ビア絶縁基板とを具備し、導電ビア絶縁基板の１つと配線基板の１つとは、配線基板に導電ビア絶縁基板の接続配線とこの配線基板の接続電極とが電気的に接続されるように積層されて積層体を構成し、配線基板に搭載された半導体素子がチップキャビティ部に完全に収容された状態でこの積層体は複数個積層され一体化されてなる。
特許文献２に記載の半導体パッケージは、ルーティング用ＩＣ、フリップチップＩＣ、及び／又はスペーサを３次元方向に積層した半導体パッケージであり、ルーティング用ＩＣは、隣接層又はベース基板と接続するためのスルーホールと、ルーティング用ＩＣの上下両表面を相互に接続するための電気的手段と、１つ以上の受動素子と、を具備する。
ＰｏＰにおいては、半導体素子を搭載するパッケージ基板上のパッドと電気的に接続される信号線及び電源／ＧＮＤ線の数が多い場合には、パッケージ基板間を電気的に接続するソルダボールの径は、隣接するソルダボール間の短絡を防止するために、小さくする必要がある。そのため、パッケージ基板間に半導体素子を搭載するための十分なスペース（厚さ方向）を確保することができなくなることがある。そこで、パッケージ基板間に半導体素子を搭載するスペースを確保するために、一般的には、特許文献１に記載の導電ビア絶縁基板や特許文献２に記載のスペーサのようなスペーサをパッケージ基板間に設けている。
図９に、背景技術に係る半導体装置において、スペーサ上から見た概略平面図を示す。図１０に、図９のＸ−Ｘ線における背景技術に係る半導体装置の概略断面図を示す。なお、図９においては、図１０に示されているスペーサ８０１上方にある第２半導体パッケージ５３は図示されていない。
半導体装置５１は、実装基板６０１と、実装基板６０１上に積層された第１半導体パッケージ５２及び第２半導体パッケージ５３とを有する。半導体パッケージ５２，５３においては、パッケージ基板７０１，７１１上に半導体素子７０２，７１２が実装されている。パッケージ基板７０１，７１１の間には、帯状のスペーサ８０１が第１半導体素子７０２の両側に配設されている。スペーサ８０１には、パッド８０３及び導電ビア８０４が形成され、スペーサ８０１は、導電材７１７，８０６を介して第１半導体パッケージ５２と第２半導体パッケージ５３とを電気的に接続している。実装基板６０１上には容量素子６０２が実装され、電源及びグランドと電気的に接続されている。
特開２００１−６８６２４号公報 特開２００３−６０１５３号公報
以下の分析は、本発明の観点から与えられる。
特許文献１に記載ないし図９及び図１０に示すようなＰｏＰ型の半導体装置においては、上段の半導体パッケージに行くに従って、それが実装される実装基板からの配線長も長くなってしまう。そのため、半導体素子から見た電源−ＧＮＤ間のインピーダンス、つまり抵抗成分とインダクタンス成分が増加し、半導体素子の高速動作が抑制されてしまうという問題がある。
また、特許文献２に記載の半導体パッケージにおいては、ルーティング用ＩＣに容量素子を内蔵させているが、特許文献２に記載のルーティング用ＩＣのような容量素子を内蔵する基板は、その製造工程が複雑になったり、特殊な材料や製造工程が必要になったりするので、高価とならざるを得ない。そのため、基板面積が大きいパッケージの場合には、コストが大幅に上昇してしまう。また、電気的特性が良好でない半導体素子がパッケージ基板に実装された場合には、高価なパッケージ基板ごと廃棄しなければならず、コストが大幅に上昇することになる。したがって、コストが最重要視される汎用ＤＲＡＭの積層パッケージに、特許文献２で開示されている技術を採用することは困難である。
本発明の目的は、複数の半導体素子を積層した半導体装置であって、半導体素子の高速動作を実現する半導体装置を提供することである。
本発明の第１視点によれば、半導体素子をパッケージ基板に実装した半導体パッケージを、スペーサを介して複数積層した半導体装置を提供する。スペーサは、複数の導電ビアと、少なくとも１つの容量素子とを有する。複数の半導体パッケージは、導電ビアによって互いに電気的に接続される。容量素子は、複数の導電ビアのうち、半導体素子と電源とを電気的に接続する第１導電ビア及び半導体素子とグランドとを電気的に接続する第２導電ビアと電気的に接続されている。
上記第１視点の好ましい形態によれば、スペーサは、半導体パッケージの積層方向に貫通された貫通孔部を有する枠体である。隣接して積層される２つの半導体パッケージ間に配置される半導体素子は、２つの半導体パッケージ間に配されるスペーサの貫通孔部に挿入されている。
上記第１視点の好ましい形態によれば、容量素子は、スペーサ上に実装される。容量素子と第１導電ビア及び第２導電ビアとは、スペーサ上に形成された配線層によって電気的に接続されている。
上記第１視点の好ましい形態によれば、スペーサは、複数の導電ビアが形成された電気的接続部と、容量素子が実装された容量素子実装部とを有する。半導体パッケージの積層方向の容量素子実装部の厚さは、電気的接続部の厚さより薄い。
上記第１視点の好ましい形態によれば、容量素子は、導電ビアとワイヤボンディングによって電気的に接続されている。
上記第１視点の好ましい形態によれば、容量素子はスペーサに内蔵されている。
上記第１視点の好ましい形態によれば、スペーサは、誘電体と、誘電体中に積層された複数の導電体層とをさらに有する。複数の導電体層は、第１導電ビアと電気的に接続された第１導電体層と、第２導電ビアと電気的に接続された第２導電体層と、を有する。容量素子は、第１導電体層と第２導電体層とが誘電体を介して交互に積層されることにより形成されている。
上記第１視点の好ましい形態によれば、第１導電体層及び第２導電体層は、複数の導電ビアのうち信号用の第３導電ビアとは電気的に接続されていない。
本発明は、以下の効果のうち少なくとも１つを有する。
本発明によれば、半導体パッケージ間を電気的に接続すると共に半導体素子の収容スペースを確保するスペーサに容量素子を設けることにより、半導体パッケージを実装する実装基板上に容量素子を搭載している半導体装置よりも、半導体素子と容量素子間の配線長を短くすることができる。これにより、半導体素子から見た高周波における抵抗成分とインダクタンス成分は、スペーサに容量素子が搭載されていない場合よりも相対的に小さくなり、電源−ＧＮＤ間のインピーダンスが減少し、半導体素子の高速動作を実現することができる。
また、本発明によれば、半導体パッケージのパッケージ基板に容量素子を実装・内蔵する必要がないので、パッケージ基板に容量素子を実装・内蔵する半導体パッケージよりも本発明における半導体パッケージの製造コストを抑えることができる。これにより、電気的特性が良好でない半導体素子が半導体パッケージに実装されている場合の半導体パッケージの廃棄コストを低減させることができる。
本発明の第１実施形態に係る半導体装置について説明する。図１に、本発明の第１実施形態に係る半導体装置において、スペーサ上から見た概略平面図を示す。図２に、図１のII−II線における本発明の半導体装置の概略断面図を示す。図３に、図１のIII−III線における本発明の半導体装置の概略断面図を示す。なお、図１においては、図２及び図３に示されているスペーサ２０１上方にある第２半導体パッケージ３は図示されていない。
半導体装置１は、複数の半導体パッケージ２，３を有し、第１半導体パッケージ２と第２半導体パッケージ３は積層されている。各半導体パッケージ２，３は、半導体素子１０２，１１２とパッケージ基板１０１，１１１とを有し、半導体素子１０２，１１２はパッケージ基板１０１，１１１に実装されている。パッケージ基板１０１，１１１には、導電ビア１０４，１１４及びパッド１０３，１１３が形成され、導電ビア１０４，１１４と半導体素子１０２，１１２とは配線層１０５，１１５を介して電気的に接続されている。
半導体装置１は、スペーサ２０１をさらに有する。スペーサ２０１は、第１半導体パッケージ２と第２半導体パッケージ３との間に介在している。スペーサ２０１は、第１半導体パッケージ２と第２半導体パッケージ３とを電気的に接続するための複数の導電ビア２０４及びパッド２０３を有する。
スペーサ２０１の上面及び下面に形成されたパッド２０３と導電ビア２０４とは配線層２０５によって電気的に接続されている。第１パッケージ基板１０１とスペーサ２０１とは、第１半導体パッケージ基板１０１の上面のパッド１０３とスペーサ２０１の下面のパッド２０３とをソルダボール等の導電材２０７によって接合することにより電気的に接続されている。同様に、第２半導体パッケージ基板１１１とスペーサ２０１とは、第２パッケージ基板１１１の下面のパッド１１３とスペーサ２０１の上面のパッド２０３とをソルダボール等の導電材１１７によって接合することにより電気的に接続されている。これにより、第１半導体パッケージ２と第２半導体パッケージ３とはスペーサ２０１の導電ビア２０４を介して電気的に接続されることになる。
スペーサ２０１は、半導体パッケージ２，３の積層方向に貫通された貫通孔部２０１ｃを有する枠体である。貫通孔部２０１ｃには、半導体パッケージ２，３の間に配された第１半導体素子１０２が挿入されている。貫通孔部２０１ｃに第１半導体素子１０２の一部を収容することにより、第１パッケージ基板１０１とスペーサ２０１との間の距離を短くすることができ、第１パッケージ基板１０１とスペーサ２０１とを電気的に接続するための導電材２０７の径を、貫通孔部２０１ｃを形成しないで第１パッケージ基板１０１とスペーサ２０１とを電気的に接続する場合の導電材の径より小さくすることができる。これにより、隣接する導電材２０７間の短絡を防止することができる。
また、スペーサ２０１を第１パッケージ基板１０１と第２パッケージ基板１１１との間に介在させることにより、第１パッケージ基板１０１と第２パッケージ基板１１１との電気的接続に使用するソルダボール等の導電材２０７，１１７の径を、スペーサ２０１を介在させずに第１パッケージ基板１０１と第２パッケージ基板１１１とを電気的に接続する場合の導電材の径より小さくすることができる。これにより、第１パッケージ基板１０１と第２パッケージ基板１１１との間に形成する導電材間の短絡を防止することができる。
スペーサ２０１は、少なくとも１つの容量素子２０２をさらに有する。図１〜図３に示す形態においては、スペーサ２０１は、複数の導電ビア２０４が形成され、第１半導体素子１０２の両側（図１においては左右方向）に配される電気的接続部２０１ａと、２つの電気的接続部２０１ａ間を架橋するように第１半導体素子１０２の両側（図１においては上下方向）に配される容量素子実装部２０１ｂとによって枠状（ロの字状）に形成されている。容量素子２０２は、スペーサ２０１上に実装されており、好ましくは、導電ビア２０４が形成されていない容量素子実装部２０１ｂ上に実装されている。容量素子２０２は、導電ビア２０４のうち、第２半導体素子１１２と電源とを電気的に接続する第１導電ビア及び第２半導体素子１１２とグランドとを電気的に接続する第２導電ビアと配線層２０５を介して電気的に接続されている。
スペーサ２０１に容量素子２０２を実装することにより、第２半導体素子１１２から見た電源−ＧＮＤ間のインピーダンスを低減させることができ、これにより第２半導体素子１１２の高速動作を実現することができる。すなわち、第２半導体素子１１２と半導体パッケージ２，３が実装される実装基板（不図示）との中間経路上に容量素子２０２が集積されると、容量素子２０２内の寄生成分を除けば、第２半導体素子１１２から見た高周波における電源−ＧＮＤ間インピーダンスは、第２半導体素子１１２と容量素子２０２間に存在する電源−ＧＮＤ間の抵抗成分とインダクタンス成分が支配的となる。第２半導体素子１１２と容量素子２０２間の距離は、第２半導体素子１１２と実装基板間の距離よりも短いので、第２半導体素子１１２から見た高周波における抵抗成分とインダクタンス成分は、容量素子２０２が集積されていない場合よりも相対的に小さくなる。これは、電源−ＧＮＤ間のインピーダンスの低減を意味する。電源−ＧＮＤ間インピーダンスが小さくなれば、同じ電流が流れても電圧変動は小さくなるので、第２半導体素子１１２に供給される電源及びＧＮＤの電位変動を抑制することができる。これにより、第２半導体素子１１２内の回路の電気的特性が安定し、高速動作を達成することができる。
容量素子２０２から第２半導体素子１１２までの電源−ＧＮＤ間のインピーダンスをより低減するために、スペーサ２０１上に実装される容量素子２０２の合計容量が同一となるように容量素子２０２を複数個実装することが好ましい。例えば、図１〜図３に示す形態においては、２箇所の容量素子実装部２０１ｂそれぞれにおいてその両端に、すなわち両側の電気的接続部２０１ａ近くに、１つずつ容量素子２０２を実装し、スペーサ２０１に計４つの容量素子を実装している。パッド２０３と容量素子２０２とを電気的に接続する配線層２０５のパターンは、スペーサ２０２における信号や電源／ＧＮＤの割り当てによって適宜設定することができる。第２パッケージ基板１１１とスペーサ２０２間の距離、すなわち第２パッケージ基板１１１とスペーサ２０２間に形成する導電材１１７の大きさ（径）は、容量素子２０２が実装できるように設定する。図２及び図３に示す形態においては、第２パッケージ基板１１１とスペーサ２０２間の導電材１１７の大きさは、第１パッケージ１０１とスペーサ２０２間の導電材２０７の大きさより大きくなっている。
また、スペーサ２０１に容量素子２０２を実装することにより、半導体パッケージ２，３に容量素子を内蔵させるよりも遥かに安く半導体装置１に容量素子２０２を組み込むことができる。また、半導体パッケージに容量素子を内蔵させるよりも安価に半導体パッケージ２，３を作製することができるので、電気的特性が良好でない半導体素子が半導体パッケージ２，３に実装されたとしても、その廃棄コストをより低減することができる。さらに、第１半導体素子１０２を収容し、導電材１１７，２０７を小さくするためのスペーサに容量素子を実装することにより、半導体パッケージ間のスペースを有効活用することができる。
次に、本発明の第２実施形態に係る半導体装置について説明する。図４に、本発明の第２実施形態に係る半導体装置において、スペーサ上から見た概略平面図を示す。図５に、図４のＶ−Ｖ線における本発明の半導体装置の概略断面図を示す。なお、図４においては、図５に示されているスペーサ３０１上方にある第２半導体パッケージ３は図示されていない。
第１実施形態においては、スペーサの厚さは均一、すなわち電気的接続部と容量素子実装部の厚さは同一であったが、本実施形態においては、容量素子３０２を実装する容量素子実装部３０１ｂの厚さを電気的接続部３０１ａより薄く形成している。容量素子実装部３０１ｂを薄くすることにより、容量素子３０２を実装するための厚さ方向のスペースを確保することができ、第２半導体パッケージ３とスペーサ３０１とを電気的に接続するための導電材１１７の大きさを第１実施形態に比べて小さくすることができる。例えば、第２半導体パッケージ３とスペーサ３０１とを電気的に接続するための導電材１１７と第１半導体パッケージ２とスペーサ３０１とを電気的に接続するための導電材３０７の大きさを同一にすることができる。これにより、スペーサ上下面に形成する導電材１１６，３０７に掛かる応力を均一にすることができ、導電材１１６，３０７における接続信頼性を高めることができる。また、半導体装置１１全体の高さをより低くすることができる。電気的接続部３０１ａと容量素子実装部３０１ｂとは同一部材で一体的に形成することもできれば、別々の部材で例えば接着剤で接合することにより形成することもできる。
容量素子実装部３０１ｂを薄く形成したことに伴い、第１実施形態においては、容量素子はフリップチップ実装されていたが、本実施形態においては、容量素子３０２はワイヤボンディングすることができる。すなわち、導電ビア３０４と容量素子３０２とは、配線層３０５によって導電ビア３０４と電気的に接続されたパッド３０６と容量素子３０２とをボンディングワイヤ３０７によって電気的に接続することにより電気的に接続されている。
また、本実施形態においては、導電材１１７，３０７を搭載するためのパッド３０３は、導電ビア３０４に配線層を介さずに直接的に形成されている。
第２実施形態における上記以外の形態は、第１実施形態と同様である。
次に、本発明の第３実施形態に係る半導体装置について説明する。図６に、本発明の第３実施形態に係る半導体装置において、スペーサ上から見た概略平面図を示す。図７に、図６のVII−VII線における本発明の半導体装置の概略断面図を示す。図８に、図６のVIII−VIII線における本発明の半導体装置のスペーサの概略断面図を示す。なお、図６においては、図７に示されているスペーサ４０１上方にある第２半導体パッケージ３は図示されていない。
第１実施形態及び第２実施形態においては、スペーサは、電気的接続部と容量素子実装部とを有し、貫通孔部を形成していたが、本実施形態においては、スペーサ４０１は容量素子実装部を有さず、第１半導体素子１０２の両側に配される２つの電気的接続部４０１ａのみによって形成されている。また、第１実施形態及び第２実施形態においては、容量素子はスペーサ上に実装されていたが、本実施形態においては、容量素子４０２はスペーサ４０１に内蔵されている。
スペーサ４０１は、複数の導電ビア４０４と、誘電体４０９と、誘電体４０９中に積層された導電体層４０８Ｖ，４０８Ｇとを有する。第１導電体層４０８Ｖは、電源と電気的に接続された第１導電ビア４０４Ｖと電気的に接続された導電体層であり、第２導電体層４０８Ｇは、ＧＮＤと電気的に接続された第２導電ビア４０４Ｇと電気的に接続された導電体層である。第１導電体層４０８Ｖと第２導電体層４０８Ｇとは、薄膜状の誘電体４０９を介して交互に複数積層され、複数の容量素子４０２を形成している。信号用の第３導電ビア４０８Ｓは、導電体層４０８Ｖ，４０８Ｇとは電気的に接続されず、スペーサ４０１を貫通するだけである。誘電体４０９の材料は、第１導電体層４０８Ｖと第２導電体層４０８Ｇとの間に配されることにより容量素子４０２を形成可能なものであればいずれの材料でもよい。
本実施形態においては、スペーサ４０１内に、誘電体４０９及び導電体層４０８Ｖ，４０８Ｇを積層することにより容量素子４０２を内蔵させたが、チップコンデンサ等をスペーサ内に埋め込むことにより容量素子を内蔵させることもできる。
上記実施形態において、スペーサとパッケージ基板とを電気的に接続する導電材としては、はんだや導電性ペースト等を使用することができる。また、導電材として異方性導電性フィルム（ＡＣＦ；Anisotropic Conductive Film）等を用いることもできる。
上記実施形態においては、２つの半導体パッケージ（半導体素子）を積層する形態を示したが、本発明における積層数は３以上であっても構わないことはいうまでもない。
本発明の半導体装置は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
本発明の半導体装置は種々の半導体装置に適用することができるが、例えば半導体記憶装置に適用することができる。また、上記実施形態においては、容量素子の実装及び内蔵について説明したが、容量素子以外の受動素子であっても本発明の半導体装置に適用することができる。
本発明の第１実施形態に係る半導体装置において、スペーサ上から見た概略平面図。 図１のII−II線における本発明の半導体装置の概略断面図。 図１のIII−III線における本発明の半導体装置の概略断面図。 本発明の第２実施形態に係る半導体装置において、スペーサ上から見た概略平面図。 図４のＶ−Ｖ線における本発明の半導体装置の概略断面図。 本発明の第３実施形態に係る半導体装置において、スペーサ上から見た概略平面図。 図６のVII−VII線における本発明の半導体装置の概略断面図。 図６のVIII−VIII線における本発明の半導体装置のスペーサの概略断面図。 背景技術に係る導体装置において、スペーサ上から見た概略平面図。 図９のＸ−Ｘ線における本発明の半導体装置の概略断面図。
符号の説明
１ 半導体装置
２ 第１半導体パッケージ
３ 第２半導体パッケージ
１０１ 第１パッケージ基板
１０２ 第１半導体素子
１１１ 第２パッケージ基板
１１２ 第２半導体素子
２０１，３０１，４０１ スペーサ
１０２ａ，１１２ａ 電極
１０３，１１３，２０３，２０４，３０３，３０６，４０３ パッド
１０６，１０７，１１６，１１７，２０７，３０７，４０７ 導電材
２０１ａ，３０１ａ，４０１ａ 電気的接続部
２０１ｂ，３０１ｂ 容量素子実装部
２０１ｃ，３０１ｃ 貫通孔部
２０２，３０２，４０２ 容量素子
１０４，１１４，２０４，３０４，４０４ 導電ビア
１０５，１１５，２０５，３０５ 配線層
３０８ ボンディングワイヤ
５１ 半導体装置
５２ 第１半導体パッケージ
５３ 第２半導体パッケージ
６０１ 実装基板
６０２ 容量素子
７０１ 第１パッケージ基板
７０２ 第１半導体素子
７１１ 第２パッケージ基板
７１２ 第２半導体素子
８０１ スペーサ
６０３，７０３，７１３，８０３ パッド
６０５，７０５，７１５ 配線層
７０２ａ，７１２ａ 電極
７０４，７１４，８０４ 導電ビア
７０６，７０７，７１６，７１７，８０６ 導電材

Claims (8)

  1. 半導体素子をパッケージ基板に実装した半導体パッケージを、スペーサを介して複数積層した半導体装置であって、
    前記スペーサは、複数の導電ビアと、少なくとも１つの容量素子とを有し、
    複数の前記半導体パッケージは、前記導電ビアによって互いに電気的に接続され、
    前記容量素子は、前記複数の導電ビアのうち、前記半導体素子と電源とを電気的に接続する第１導電ビア及び前記半導体素子とグランドとを電気的に接続する第２導電ビアと電気的に接続されていることを特徴とする半導体装置。
  2. 前記スペーサは、前記半導体パッケージの積層方向に貫通された貫通孔部を有する枠体であり、
    隣接して積層される２つの半導体パッケージ間に配置される前記半導体素子は、前記２つの半導体パッケージ間に配されるスペーサの前記貫通孔部に挿入されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記容量素子は、前記スペーサ上に実装され、
    前記容量素子と前記第１導電ビア及び前記第２導電ビアとは、前記スペーサ上に形成された配線層によって電気的に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記スペーサは、前記複数の導電ビアが形成された電気的接続部と、前記容量素子が実装された容量素子実装部とを有し、
    前記半導体パッケージの積層方向の前記容量素子実装部の厚さは、前記電気的接続部の厚さより薄いことを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記容量素子は、前記導電ビアとワイヤボンディングによって電気的に接続されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記容量素子は前記スペーサに内蔵されていることを特徴とする請求項１に記載の半導体装置。
  7. 前記スペーサは、誘電体と、前記誘電体中に積層された複数の導電体層とをさらに有し、
    複数の導電体層は、前記第１導電ビアと電気的に接続された第１導電体層と、前記第２導電ビアと電気的に接続された第２導電体層と、を有し、
    前記容量素子は、前記第１導電体層と前記第２導電体層とが前記誘電体を介して交互に積層されることにより形成されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１導電体層及び前記第２導電体層は、前記複数の導電ビアのうち信号用の第３導電ビアとは電気的に接続されていないことを特徴とする請求項７に記載の半導体装置。
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