JPH05211276A - マルチチップパッケージ - Google Patents
マルチチップパッケージInfo
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- JPH05211276A JPH05211276A JP3319526A JP31952691A JPH05211276A JP H05211276 A JPH05211276 A JP H05211276A JP 3319526 A JP3319526 A JP 3319526A JP 31952691 A JP31952691 A JP 31952691A JP H05211276 A JPH05211276 A JP H05211276A
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- JP
- Japan
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- connection terminal
- terminal group
- substrate
- package
- semiconductor integrated
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路パッケージを複数個同一基板に
実装するマルチチップパッケージにおいて、マルチチッ
プパッケージのサイズ縮少と高速信号伝送における電源
雑音の改善を目的とする。 【構成】半導体集積回路パッケージ１を搭載するフレキ
シブル基板３より成る半導体集積回路パッケージ構造体
１２が複数個マルチチップパッケージ基板１３するマル
チチップパッケージ１６において、フレキシブル基板３
の裏面にある電源用接続端子とグランド用接続端子の間
にバイパスコンデンサ１０を直接半田付けして実装す
る。
実装するマルチチップパッケージにおいて、マルチチッ
プパッケージのサイズ縮少と高速信号伝送における電源
雑音の改善を目的とする。 【構成】半導体集積回路パッケージ１を搭載するフレキ
シブル基板３より成る半導体集積回路パッケージ構造体
１２が複数個マルチチップパッケージ基板１３するマル
チチップパッケージ１６において、フレキシブル基板３
の裏面にある電源用接続端子とグランド用接続端子の間
にバイパスコンデンサ１０を直接半田付けして実装す
る。
Description
【０００１】
【産業上の利用分野】本発明はマルチチップパッケージ
に関し、特に格子状に接続端子を有す半導体集積回路の
フリップチップパッケージを複数個セラミックなどの基
板上に実装するマルチチップパッケージに関する。
に関し、特に格子状に接続端子を有す半導体集積回路の
フリップチップパッケージを複数個セラミックなどの基
板上に実装するマルチチップパッケージに関する。
【０００２】
【従来の技術】従来、この種のマルチチップパッケージ
は、ＦＴＣ（Ｆｌｉｐｅｄ ＴＡＢＣａｒｒｉｅｒ）と
呼ばれるキャリアの裏面に格子状の接続端子群を有する
半導体集積回路パッケージを、この接続端子群に対応し
て設けられた内部接続端子群、配線パターン、及び外部
接続端子群とを有するフレキシブル基板に実装して半導
体集積回路パッケージ構造体を作り、その後この構造体
を直接セラミックなどの基板上に複数個搭載して構成し
ている。この時セラミック基板上には、半導体集積回路
パッケージ構造体の外部接続端子に対応して接続端子が
設けられ、接続端子同士を半田付けして実装していた。
また雑音除去用のバイパスコンデンサをセラミック基板
のパターン上の電源とグランド間に実装していた。尚フ
レキシブル基板を用いずに半導体集積回路パッケージを
直接セラミック基板上に実装する場合もある。
は、ＦＴＣ（Ｆｌｉｐｅｄ ＴＡＢＣａｒｒｉｅｒ）と
呼ばれるキャリアの裏面に格子状の接続端子群を有する
半導体集積回路パッケージを、この接続端子群に対応し
て設けられた内部接続端子群、配線パターン、及び外部
接続端子群とを有するフレキシブル基板に実装して半導
体集積回路パッケージ構造体を作り、その後この構造体
を直接セラミックなどの基板上に複数個搭載して構成し
ている。この時セラミック基板上には、半導体集積回路
パッケージ構造体の外部接続端子に対応して接続端子が
設けられ、接続端子同士を半田付けして実装していた。
また雑音除去用のバイパスコンデンサをセラミック基板
のパターン上の電源とグランド間に実装していた。尚フ
レキシブル基板を用いずに半導体集積回路パッケージを
直接セラミック基板上に実装する場合もある。
【０００３】
【発明が解決しようとする課題】このように従来のマル
チチップパッケージは、半導体集積回路パッケージ構造
体への電源雑音除去用としてのバイパスコンデンサをセ
ラミック基板上に実装するため、セラミック基板の実装
面積が大きくなり、結果としてマルチチップパッケージ
が大型化する。又、バイパスコンデンサと構造体の電
源、グランドの接続端子間の距離が長くなりパターンの
Ｌ，ＲとＣが無視できなくなって、コンデンサの雑音除
去効果が十分でなくなる問題もある。更に、半導体集積
回路パッケージをフレキシブル基板あるいはセラミック
基板上に実装した時に接続端子間を半田付で接続する
が、この接続チェックが四辺の接続端子に対しては目視
で行えるが内側の接続端子に対しては充分行なえないと
いう問題がある。
チチップパッケージは、半導体集積回路パッケージ構造
体への電源雑音除去用としてのバイパスコンデンサをセ
ラミック基板上に実装するため、セラミック基板の実装
面積が大きくなり、結果としてマルチチップパッケージ
が大型化する。又、バイパスコンデンサと構造体の電
源、グランドの接続端子間の距離が長くなりパターンの
Ｌ，ＲとＣが無視できなくなって、コンデンサの雑音除
去効果が十分でなくなる問題もある。更に、半導体集積
回路パッケージをフレキシブル基板あるいはセラミック
基板上に実装した時に接続端子間を半田付で接続する
が、この接続チェックが四辺の接続端子に対しては目視
で行えるが内側の接続端子に対しては充分行なえないと
いう問題がある。
【０００４】
【課題を解決するための手段】本発明のマルチチップパ
ッケージは、パッケージ裏面に格子状に配置された第１
の接続端子群を有する半導体集積回路パッケージと、前
記第１の接続端子群に対応し基板の裏面まで貫通する第
２の接続端子群と基板の四辺に配置され基板の裏面まで
貫通する第３の接続端子群と前記第２の接続端子群と前
記第３の接続端子群とをそれぞれ接続するパターンとを
有するフレキシブル基板と、複数の前記第３の接続端子
群に対応して設けられた複数の第４の接続端子群を有す
るマルチチップパッケージ基板とを備え、前記第１の接
続端子群と前記第２の接続端子群とをそれぞれ直接接続
することにより前記半導体集積回路パッケージを前記フ
レキシブル基板に実装し、前記第３の接続端子群を前記
第４の接続端子群とをそれぞれ直接接続することにより
前記半導体集積回路パッケージを実装した前記フレキシ
ブル基板を複数個前記マルチチップパッケージ基板に実
装するマルチチップパッケージにおいて、前記前記マル
チチップ基板と前記フレキシブル基板との間に間隙を設
け、この間隙に前記フレキシブル基板の裏面側に貫通し
た前記第２の接続端子群の電源端子とグランド端子との
間に接続されたバイパスコンデンサを備えている。又、
前記フレキシブル基板は透明性の部材を用いても良く、
更に前記バイパスコンデンサを接続しない場合は、前記
フレキシブル基板に透明性の部材を用いると同時に、前
記フレキシブル基板を前記マルチチップパッケージ基板
に接着剤を用いて接着する構造でも良い。
ッケージは、パッケージ裏面に格子状に配置された第１
の接続端子群を有する半導体集積回路パッケージと、前
記第１の接続端子群に対応し基板の裏面まで貫通する第
２の接続端子群と基板の四辺に配置され基板の裏面まで
貫通する第３の接続端子群と前記第２の接続端子群と前
記第３の接続端子群とをそれぞれ接続するパターンとを
有するフレキシブル基板と、複数の前記第３の接続端子
群に対応して設けられた複数の第４の接続端子群を有す
るマルチチップパッケージ基板とを備え、前記第１の接
続端子群と前記第２の接続端子群とをそれぞれ直接接続
することにより前記半導体集積回路パッケージを前記フ
レキシブル基板に実装し、前記第３の接続端子群を前記
第４の接続端子群とをそれぞれ直接接続することにより
前記半導体集積回路パッケージを実装した前記フレキシ
ブル基板を複数個前記マルチチップパッケージ基板に実
装するマルチチップパッケージにおいて、前記前記マル
チチップ基板と前記フレキシブル基板との間に間隙を設
け、この間隙に前記フレキシブル基板の裏面側に貫通し
た前記第２の接続端子群の電源端子とグランド端子との
間に接続されたバイパスコンデンサを備えている。又、
前記フレキシブル基板は透明性の部材を用いても良く、
更に前記バイパスコンデンサを接続しない場合は、前記
フレキシブル基板に透明性の部材を用いると同時に、前
記フレキシブル基板を前記マルチチップパッケージ基板
に接着剤を用いて接着する構造でも良い。
【０００５】
【実施例】次に本発明の一実施例について図面を参照し
て説明する。図１は本実施例の構成要素の１つである半
導体集積回路パッケージの（ａ）平面図と（ｂ）Ａ−Ａ
線断面図、図２は本実施例の構成要素の１つであるフレ
キシブル基板の（ａ）平面図とＢ−Ｂ線断面図、図３は
本実施例のマルチチップパッケージの断面図である。
て説明する。図１は本実施例の構成要素の１つである半
導体集積回路パッケージの（ａ）平面図と（ｂ）Ａ−Ａ
線断面図、図２は本実施例の構成要素の１つであるフレ
キシブル基板の（ａ）平面図とＢ−Ｂ線断面図、図３は
本実施例のマルチチップパッケージの断面図である。
【０００６】図１において、ＦＴＣ（Ｆｌｉｐｅｄ Ｔ
ＡＢ Ｃａｒｒｉｅｒ）と呼ばれるＬＳＩチップを内蔵
した半導体集積回路パッケージ１は、その裏面には格子
状に配置配列された接続端子Ａ２が設けられている。接
続端子Ａ２は通常０．６３５〜１．２７ｍｍピッチでバ
ンプ状の形状をもち、高密度実装を可能にしている。
ＡＢ Ｃａｒｒｉｅｒ）と呼ばれるＬＳＩチップを内蔵
した半導体集積回路パッケージ１は、その裏面には格子
状に配置配列された接続端子Ａ２が設けられている。接
続端子Ａ２は通常０．６３５〜１．２７ｍｍピッチでバ
ンプ状の形状をもち、高密度実装を可能にしている。
【０００７】図２において、透明性のフレキシブル基板
３の表面上に、接続端子Ｂ４，接続端子Ｃ５，信号線接
続パターン６及び電源接続パターン７，グランド接続パ
ターン８が形成されている。接続端子Ｂ４は、格子状に
配置配列された接続端子Ａ２に対応して設けられたラン
ド状のものである。このうちフレキシブル基板３の裏面
にある電源用接続端子とグランド用接続端子の一部に
は、半田９を介して電源雑音対策用としてのコンデンサ
１０を実装する。通常コンデンサ容量が０．１〜０．０
１μＦ程度のチップコンデンサを接続端子に直接半田付
けして搭載することが、高周波信号の伝送に最も効果的
である。同時に、コンデンサ１０はフレキシブル基板３
を介して半導体集積回路パッケージ１の直下に搭載でき
るので、実装スペースの低減も実現できる。フレキシブ
ル基板３は透明性のテープ状のラミネート基板であり、
基板をすかして裏面の状況を視認しやすいのでコンデン
サ１０が実装された後の接続チェックが容易である。接
続端子Ｄ１１は、ランド状の接続端子Ｃ５に固着された
バンプ状の端子で、マルチチップパッケージ基板に接続
する外部接続端子である。
３の表面上に、接続端子Ｂ４，接続端子Ｃ５，信号線接
続パターン６及び電源接続パターン７，グランド接続パ
ターン８が形成されている。接続端子Ｂ４は、格子状に
配置配列された接続端子Ａ２に対応して設けられたラン
ド状のものである。このうちフレキシブル基板３の裏面
にある電源用接続端子とグランド用接続端子の一部に
は、半田９を介して電源雑音対策用としてのコンデンサ
１０を実装する。通常コンデンサ容量が０．１〜０．０
１μＦ程度のチップコンデンサを接続端子に直接半田付
けして搭載することが、高周波信号の伝送に最も効果的
である。同時に、コンデンサ１０はフレキシブル基板３
を介して半導体集積回路パッケージ１の直下に搭載でき
るので、実装スペースの低減も実現できる。フレキシブ
ル基板３は透明性のテープ状のラミネート基板であり、
基板をすかして裏面の状況を視認しやすいのでコンデン
サ１０が実装された後の接続チェックが容易である。接
続端子Ｄ１１は、ランド状の接続端子Ｃ５に固着された
バンプ状の端子で、マルチチップパッケージ基板に接続
する外部接続端子である。
【０００８】さてこの様な構造を有す半導体集積回路パ
ッケージ１とフレキシブル基板３は、接続端子Ａ２と接
続端子Ｂ４とを半田９によって組立てられ一体化され、
いわゆる半導体集積回路パッケージ構造体１２を実現す
る。このときフレキシブル基板３の裏面にあるコンデン
サ１０の実装に影響のない半田を用いる。組立後の外観
検査チェックは、フレキシブル基板３が透明性であるこ
とから、基板裏面から十分目視で確認できる。
ッケージ１とフレキシブル基板３は、接続端子Ａ２と接
続端子Ｂ４とを半田９によって組立てられ一体化され、
いわゆる半導体集積回路パッケージ構造体１２を実現す
る。このときフレキシブル基板３の裏面にあるコンデン
サ１０の実装に影響のない半田を用いる。組立後の外観
検査チェックは、フレキシブル基板３が透明性であるこ
とから、基板裏面から十分目視で確認できる。
【０００９】図３において、半導体集積回路パッケージ
構造体１２が、２個マルチチップパッケージ基板１３上
に、接続端子Ｄ１１と接続端子Ｅ１４と半田１５を介し
て接続，実装されたマルチチップパッケージ１６を示す
ものである。マルチチップパッケージ基板１３は、通常
平坦性，放熱性，高速伝送性に優れたセラミック基板，
ポリイミド基板である。半導体集積回路パッケージ構造
体１２とマルチチップ基板１３との接続チェックは、接
続端子Ｄ１１と接続端子Ｅ１４が、パッケージの十分外
側に位置しているため、容易に外観検査できる。基板内
を走る接続パターン１７，１８はマルチチップパッケー
ジ１６の外部への接続端子Ｆ１８への配線パターンであ
る。
構造体１２が、２個マルチチップパッケージ基板１３上
に、接続端子Ｄ１１と接続端子Ｅ１４と半田１５を介し
て接続，実装されたマルチチップパッケージ１６を示す
ものである。マルチチップパッケージ基板１３は、通常
平坦性，放熱性，高速伝送性に優れたセラミック基板，
ポリイミド基板である。半導体集積回路パッケージ構造
体１２とマルチチップ基板１３との接続チェックは、接
続端子Ｄ１１と接続端子Ｅ１４が、パッケージの十分外
側に位置しているため、容易に外観検査できる。基板内
を走る接続パターン１７，１８はマルチチップパッケー
ジ１６の外部への接続端子Ｆ１８への配線パターンであ
る。
【００１０】図４は他の実施例のマルチチップパッケー
ジの断面図である。図３との相違はフレキシブル基板２
３の構造にあり、その部材は図３の実施例と同様な透明
性のものを用いるが、接続端子Ｇ２４はバンプ状で半導
体集積回路パッケージ１を実装した時、接続端子附近の
視認性を高めてそのチェックを容易にしている。又、接
続端子Ｈ２５はランド状でマルチチップパッケージ基板
１３側の接続端子Ｅ１４との接続を確実にし更に接着剤
２６によりフレキシブル基板２３をマルチチップパッケ
ージ基板１３に固着している。
ジの断面図である。図３との相違はフレキシブル基板２
３の構造にあり、その部材は図３の実施例と同様な透明
性のものを用いるが、接続端子Ｇ２４はバンプ状で半導
体集積回路パッケージ１を実装した時、接続端子附近の
視認性を高めてそのチェックを容易にしている。又、接
続端子Ｈ２５はランド状でマルチチップパッケージ基板
１３側の接続端子Ｅ１４との接続を確実にし更に接着剤
２６によりフレキシブル基板２３をマルチチップパッケ
ージ基板１３に固着している。
【００１１】
【発明の効果】以上説明したように本発明は、電源用バ
イパスコンデンサを、半導体集積回路パッケージを実装
するフレキシブル基板の直下の電源とグランド端子間に
直接接続しているので、実装スペースの低減となり、マ
ルチチップパッケージサイズの小型化および雑音除去の
確実化に効果がある。又、フレキシブル基板に透明性の
部材を使用しているので、半導体集積回路パッケージの
接続端子の接続状態を容易に視認することができ、不良
を容易に除去できるので品質の安定化に効果がある。
イパスコンデンサを、半導体集積回路パッケージを実装
するフレキシブル基板の直下の電源とグランド端子間に
直接接続しているので、実装スペースの低減となり、マ
ルチチップパッケージサイズの小型化および雑音除去の
確実化に効果がある。又、フレキシブル基板に透明性の
部材を使用しているので、半導体集積回路パッケージの
接続端子の接続状態を容易に視認することができ、不良
を容易に除去できるので品質の安定化に効果がある。
【図１】半導体集積回路パッケージの（ａ）平面図と
（ｂ）Ａ−Ａ線断面図である。
（ｂ）Ａ−Ａ線断面図である。
【図２】本発明の一実施例のフレキシブル基板の（ａ）
平面図と（ｂ）Ｂ−Ｂ線断面図である。
平面図と（ｂ）Ｂ−Ｂ線断面図である。
【図３】本発明の一実施例のマルチチップパッケージの
断面図である。
断面図である。
【図４】本発明他の実施例のマルチチップパッケージの
断面図である。
断面図である。
１，２１ 半導体集積回路パッケージ ２ 接続端子Ａ ３，２３ フレキシブル基板 ４ 接続端子Ｂ ５ 接続端子Ｃ ６ 信号線接続パターン ７ 電源接続パターン ８ グランド接続パターン ９ 半田 １０ コンデンサ １１ 接続端子Ｄ １２ 半導体集積回路パッケージ構造体 １３ マルチチップパッケージ基板 １４ 接続端子Ｅ １６，２０ マルチチップパッケージ １７ 接続パターン １８ 接続端子Ｆ ２４ 接続端子Ｇ ２５ 接続端子Ｈ ２６ 接着剤
Claims (3)
- 【請求項１】 パッケージ裏面に格子状に配置された第
１の接続端子群を有する半導体集積回路パッケージと、
前記第１の接続端子群に対応し基板の裏面まで貫通する
第２の接続端子群と基板の四辺に配置され基板の裏面ま
で貫通する第３の接続端子群と前記第２の接続端子群と
前記第３の接続端子群とをそれぞれ接続するパターンと
を有するフレキシブル基板と、複数の前記第３の接続端
子群に対応して設けられた複数の第４の接続端子群を有
するマルチチップパッケージ基板とを備え、前記第１の
接続端子群と前記第２の接続端子群とをそれぞれ直接接
続することにより前記半導体集積回路パッケージを前記
フレキシブル基板に実装し、前記第３の接続端子群を前
記第４の接続端子群とをそれぞれ直接接続することによ
り前記半導体集積回路パッケージを実装した前記フレキ
シブル基板を複数個前記マルチチップパッケージ基板に
実装するマルチチップパッケージにおいて、 前記マルチチップ基板と前記フレキシブル基板との間に
間隙を設け、この間隙に前記フレキシブル基板の裏面側
に貫通した前記第２の接続端子群の電源端子とグランド
端子との間に接続されたバイパスコンデンサを備えるこ
とを特徴とするマルチチップパッケージ。 - 【請求項２】 前記フレキシブル基板は透明性の部材を
用いることを特徴とする請求項１記載のマルチチップパ
ッケージ。 - 【請求項３】 パッケージ裏面に格子状に配置された第
１の接続端子群を有する半導体集積回路パッケージと、
前記第１の接続端子群に対応し基板の裏面まで貫通する
第２の接続端子群と基板の四辺に配置され基板の裏面ま
で貫通する第３の接続端子群と前記第２の接続端子群と
前記第３の接続端子群とをそれぞれ接続するパターンと
を有するフレキシブル基板と、複数の前記第３の接続端
子群に対応して設けられた複数の第４の接続端子群を有
するマルチチップパッケージ基板とを備え、前記第１の
接続端子群と前記第２の接続端子群とをそれぞれ直接接
続することにより前記半導体集積回路パッケージを前記
フレキシブル基板に実装し、前記第３の接続端子群を前
記第４の接続端子群とをそれぞれ直接接続することによ
り前記半導体集積回路パッケージを実装した前記フレキ
シブル基板を複数個前記マルチチップパッケージ基板に
実装するマルチチップパッケージにおいて、 前記フレキシブル基板は透明性の部材を用い、前記フレ
キシブル基板は前記マルチチップパッケージ基板に接着
剤により接着する構造を特徴とするマルチチップパッケ
ージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319526A JPH05211276A (ja) | 1991-12-04 | 1991-12-04 | マルチチップパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319526A JPH05211276A (ja) | 1991-12-04 | 1991-12-04 | マルチチップパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211276A true JPH05211276A (ja) | 1993-08-20 |
Family
ID=18111223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3319526A Withdrawn JPH05211276A (ja) | 1991-12-04 | 1991-12-04 | マルチチップパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211276A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110049A (ja) * | 2001-09-28 | 2003-04-11 | Fujitsu Ten Ltd | 高周波ｉｃパッケージ、高周波ｉｃパッケージを使用する高周波ユニット及び、その製造方法 |
| JP2009252893A (ja) * | 2008-04-03 | 2009-10-29 | Elpida Memory Inc | 半導体装置 |
| US8193628B2 (en) | 2008-10-07 | 2012-06-05 | Ricoh Company, Ltd. | Printed wiring board, a method of manufacturing printed wiring board, a sensor module, and a sensing device |
-
1991
- 1991-12-04 JP JP3319526A patent/JPH05211276A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110049A (ja) * | 2001-09-28 | 2003-04-11 | Fujitsu Ten Ltd | 高周波ｉｃパッケージ、高周波ｉｃパッケージを使用する高周波ユニット及び、その製造方法 |
| US7339269B2 (en) | 2001-09-28 | 2008-03-04 | Fujitsu Ten Limited | High frequency IC package, high frequency unit using high frequency IC package, and manufacturing method thereof |
| JP2009252893A (ja) * | 2008-04-03 | 2009-10-29 | Elpida Memory Inc | 半導体装置 |
| US8193628B2 (en) | 2008-10-07 | 2012-06-05 | Ricoh Company, Ltd. | Printed wiring board, a method of manufacturing printed wiring board, a sensor module, and a sensing device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |