JP3615672B2 - 半導体装置とそれに用いる配線基板 - Google Patents

半導体装置とそれに用いる配線基板 Download PDF

Info

Publication number
JP3615672B2
JP3615672B2 JP12191699A JP12191699A JP3615672B2 JP 3615672 B2 JP3615672 B2 JP 3615672B2 JP 12191699 A JP12191699 A JP 12191699A JP 12191699 A JP12191699 A JP 12191699A JP 3615672 B2 JP3615672 B2 JP 3615672B2
Authority
JP
Japan
Prior art keywords
semiconductor element
wiring board
electrode terminal
hole
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP12191699A
Other languages
English (en)
Other versions
JP2000315765A (ja
Inventor
秀一 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP12191699A priority Critical patent/JP3615672B2/ja
Publication of JP2000315765A publication Critical patent/JP2000315765A/ja
Application granted granted Critical
Publication of JP3615672B2 publication Critical patent/JP3615672B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、配線基板の外部接続端子が形成された面の裏面に半導体素子を搭載して成る半導体装置とそれに使用される配線基板に関する。
【０００２】
【従来の技術】
従来、配線基板の外部接続端子が形成された面の裏面に半導体素子を搭載して成る半導体装置としては、本願出願人が出願した特開平１０−７４８６１号に開示された半導体装置がある。
この半導体装置５０の概要構造を図８を用いて説明する。
配線基板６０は、貫通穴５２を有すると共に、一方の面（図８中の下面）に、ランド部７２と貫通穴５２の開口縁部に形成された第１ボンディング部５６とを備えた第１配線パターン５８が形成されている。そしてこのランド部７２に外部接続端子５４が接合されている。
第１半導体素子６４は、この配線基板６０の他方の面（図８中の上面）に電極端子形成面を対向させて、この電極端子形成面に形成された第１電極端子６２が貫通穴５２の内側となるように接着剤（一例としてエポキシ系）７４で接着されて搭載され、貫通穴５２を通して第１電極端子６２と第１ボンディング部５６とが第１ボンディングワイヤ６６により電気的に接続されている。
そして、貫通穴５２内部およびボンディングワイヤ６６がポッティング剤等の樹脂６８を用いて封止されている。
なお、７０は、配線基板６０の外部接続端子５４が形成された面に、この外部接続端子５４を取り付けるランド部７２と第１ボンディング部５６のみが露出するように塗布形成されたソルダレジスト層である。また、第１半導体素子６４は一例として、第１電極端子６２が周縁部に形成されたペリフェラル型半導体素子である。
【０００３】
【発明が解決しようとする課題】
しかしながら、最近ではさらなる半導体素子の高密度実装化が半導体装置に対して望まれるようになってきており、上記構造の半導体装置では１つの半導体素子しか搭載できず、高密度化に対応できないという課題がある。
【０００４】
従って、本発明は上記課題を解決すべくなされ、その目的とするところは、複数の半導体素子を配線基板に少ないスペースで搭載可能として、半導体素子の高密度実装が可能な半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明は上記課題を解決するために、請求項１記載の半導体装置は、貫通穴を有すると共に、ランド部と前記貫通穴の開口縁部に形成された第１ボンディング部とを備えた第１配線パターンが一方の面に形成された配線基板と、該配線基板の前記ランド部に接合された外部接続端子と、該配線基板の他方の面に電極端子形成面を対向させて、該電極端子形成面に形成された第１電極端子が前記貫通穴の内側となるように搭載され、貫通穴を通して第１電極端子と前記第１ボンディング部とが第１ボンディングワイヤにより電気的に接続された第１半導体素子と、前記貫通穴内部の第１ボンディングワイヤを封止する樹脂と、前記配線基板の他方の面に形成され、第２ボンディング部を備えると共に、配線基板を貫通するスルーホールビアによって前記第１配線パターン、前記第１ボンディング部または前記外部接続端子と電気的に接続された第２配線パターンと、前記第１半導体素子の背面に電極端子形成面を上にして搭載され、該電極端子形成面の周縁部に形成された第２電極端子と前記第２ボンディング部とが第２ボンディングワイヤにより電気的に接続された第２半導体素子とを有し、前記第１半導体素子、第２半導体素子および第２ボンディングワイヤを樹脂封止して成ることを特徴とする。
これによれば、第１半導体素子と第２半導体素子とが積層された構造で配線基板に搭載することができるから、２つの半導体素子を配線基板に少ないスペースで搭載可能として、半導体素子の高密度実装が可能となる。
【０００６】
また、請求項２記載の半導体装置は、前記配線基板の他方の面に形成され、第３ボンディング部を備えると共に、配線基板を貫通するスルーホールビアによって前記第１配線パターン、前記第１ボンディング部または前記外部接続端子と電気的に接続された第３配線パターンと、前記第２半導体素子の電極端子形成面に、周縁部に第３電極端子が形成された電極端子形成面を上にして搭載され、該第３電極端子と前記第３ボンディング部とが第３ボンディングワイヤにより電気的に接続された第３半導体素子とを有し、前記第３ボンディングワイヤは、前記第１半導体素子、第２半導体素子および第２ボンディングワイヤと共に樹脂封止されていることを特徴とする。
これによれば、第１半導体素子、第２半導体素子および第３半導体素子が積層された構造で配線基板に搭載することができるから、３つの半導体素子を配線基板に少ないスペースで搭載可能として、半導体素子のさらなる高密度実装が可能となる。
【０００７】
また、請求項３記載の配線基板は、貫通穴が形成され、一方の面に、外部接続端子接続用のランド部と前記貫通穴の開口縁部に形成された第１ボンディング部とを備えた第１配線パターンが形成され、他方の面に、第２ボンディング部を備えると共に、前記一方の面から前記他方の面に貫通するスルーホールビアによって前記第１配線パターン、前記第１ボンディング部または前記外部接続端子と電気的に接続された第２配線パターンが形成されて成ることを特徴とする。
この配線基板を用いることによって、複数の半導体素子を少ないスペースで搭載可能として、半導体素子のさらなる高密度実装が可能となる。
【０００８】
【発明の実施の形態】
以下、本発明に係る半導体装置の好適な実施の形態を添付図面に基づいて詳細に説明する。なお、従来例で説明した半導体装置５０と同じ構成については同じ符号を付し、詳細な説明は省略する。
（第１の実施の形態）
半導体装置１０は、次の構成要素を有する。
第１半導体素子６４は、図２に示すように外形が方形（正方形や直方形）に形成され、第１電極端子６２が電極端子形成面Ａ上の周縁部、具体的には４つの各縁部に列状（一例として２列）に配列されて形成されたペリフェラル型の半導体素子である。なお、第１電極端子６２は１列でも良いし、また第１半導体素子６４の対向する１組の縁部に形成されるものでも良い。また、後述するように電極端子形成面Ａ上の中央部に形成されるものでも良い。
【０００９】
第２半導体素子１２は、基本構成は第１半導体素子６４と同様であり、第２電極端子１４が電極端子形成面に配列されて形成されている。しかしながら、後述するようにその第２電極端子１４を第２ボンディングワイヤ１６で配線基板６０の第２ボンディング部１８と電気的に接続させる必要があるため、第２電極端子１４が周縁部に配列されたペリフェラル型の半導体素子が望ましい。中央部に第２電極端子１４が形成されていると、ボンディング距離が長くなり、第２ボンディングワイヤ１６を張ることが困難になるからである。
【００１０】
配線基板６０は図１や図３に示すように、第１半導体素子６４に形成された第１電極端子６２の位置に対応して貫通穴５２が形成されている。
そして一方の面（図１中の下面、図３中の前面）には、ランド部７２と貫通穴５２の開口縁部に形成された第１ボンディング部５６とを備えた第１配線パターン５８が形成されている。このランド部７２に外部接続端子５４が接合されている。
そして、さらに本実施の形態の配線基板６０の場合には、他方の面（図１中の上面、図３中の後面）に、第２ボンディンブ部１８を備えると共に、配線基板６０を貫通するスルーホールビア２２によって第１配線パターン５８、第１ボンディング部５６または外部接続端子５４と電気的に接続された第２配線パターン２０が形成されている。
【００１１】
そして半導体装置１０は、図１に示すように、配線基板６０の他方の面（図１中の上面）に、まず第１電極端子６２を有する第１半導体素子６４が、電極端子形成面Ａを配線基板６０の他方の面に対向させ、第１電極端子６２が貫通穴５２の内側となるように接着剤７４で接着されて搭載される。そして、貫通穴５２から覗く第１電極端子６２と第１ボンディング部５６とが貫通穴５２を通して第１ボンディングワイヤ６６により電気的に接続され、貫通穴５２内部および第１ボンディングワイヤ６６がポッティング剤等の樹脂材料６８を用いて樹脂封止されている。
ここまでの構成は従来の半導体装置５０と同様である。
【００１２】
そして本実施の形態の特徴部分は、さらに第１半導体素子６４の背面（図１中の上面）に、電極端子形成面の周縁部に第２電極端子１４が形成された第２半導体素子１２が、電極端子形成面を上にして、双方の半導体素子６４，１２の背面同士が接着剤２４で接着されて搭載されている。また、第２半導体素子１２の第２電極端子１４は第２ボンディングワイヤ１６で配線基板６０の他方の面に形成された第２ボンディング部１８に電気的に接続される。
そして、第１半導体素子６４、第２半導体素子１２および第２ボンディングワイヤ１６が、モールド剤等の封止用の樹脂２６を用いて封止される構造にある。なお、本実施の形態では配線基板６０の他方の面が全体的に樹脂封止されているが、少なくとも第１半導体素子６４、第２半導体素子１２および第２ボンディングワイヤ１６が封止される構造であれば良い。
【００１３】
（第２の実施の形態）
本実施の形態の半導体装置２８の基本的な構成は、第１の実施の形態の半導体装置１０と略同様であり、同じ構成については同じ符号を付し、詳細な説明は省略する。
相違する点は、図４に示すように第１半導体素子６４の第１電極端子６２が周縁部ではなく、中央部に形成されており、配線基板６０の貫通穴５２もそれに対応して配線基板６０の中央部に形成され、その形成個数が図４や図５に示すように１個になっている点であり、他の構成は同じである。なお、図５は図４の配線基板６０側から見た構成を説明するための説明図であり、図６は図４の第２半導体素子１２側から見た構成を説明するための説明図である（なお、樹脂モールドされる前の状態を示す）。
【００１４】
（第３の実施の形態）
本実施の形態の半導体装置３０では、図７に示すように、第１の実施の形態の半導体装置１０や第２の実施の形態の半導体装置２８の第２半導体素子１２上にさらにもう一つ、第３半導体素子３２を搭載している。図７には、一例として第１の実施の形態の半導体装置１０に第３半導体素子３２を搭載した構成を示すが、第２の実施の形態の半導体装置２８にも同様に適用できる。
【００１５】
詳細な構成は、第２半導体素子１２の第２電極端子１４が形成された面（電極端子形成面）の中央部に、第２電極端子１４と干渉しない小さな外形に形成され、周縁部に第３電極端子３４を有する第３半導体素子３２がその電極端子形成面を上にして、背面が接着剤３６で接着されて搭載されている。
そして、配線基板６０は、その他方の面に、さらに第３半導体素子３２の第３電極端子３４と第３ボンディングワイヤ３８で電気的に接続される第３ボンディング部４０を備えると共に、配線基板６０を貫通するスルーホールビア２２によって第１配線パターン５８、第１ボンディング部５６または外部接続端子５４と電気的に接続される第３配線パターン４２が形成されている。
なお、第３半導体素子３２の第３電極端子３４の中に、供給される信号や電源が第２半導体素子１２の第２電極端子１４と共通のものがある場合には、この第３電極端子３４に接続される第３配線パターンは、第２半導体素子１２用の第２ボンディング部１８や第２配線パターン２０と接続される場合もある。
そして、第３ボンディングワイヤ３８は、第１半導体素子６４、第２半導体素子１２および第２ボンディングワイヤ１６と共に樹脂２６で封止される。
【００１６】
以上、本発明の好適な実施の形態について種々述べてきたが、本発明は上述する実施の形態に限定されるものではなく、例えばさらに第３の実施の形態の半導体装置３０の第３半導体素子３２上にさらに１または２以上の半導体素子を積み重ねることも考えられる等、発明の精神を逸脱しない範囲で多くの改変を施し得るのはもちろんである。
【００１７】
【発明の効果】
本発明に係る半導体装置または配線基板を用いると、複数の半導体素子を積層した構造で、配線基板に搭載することができるから、複数の半導体素子を配線基板に少ないスペースで搭載可能として、半導体素子の高密度実装が可能となる。しかも、従来から一般的に行われているワイヤボンディング法を用いて実現できるため、新規な設備投資も少なくてすみ、低コストで半導体装置を製造できるという効果もある。
【図面の簡単な説明】
【図１】本発明に係る配線基板とそれを用いた半導体装置の第１の実施の形態の構成を説明するための正面断面図である。
【図２】図１の第１半導体素子の電極端子形成面の第１電極端子の配置を示す平面図である。
【図３】図１の配線基板の外部接続端子側から見た平面図である。
【図４】本発明に係る半導体装置の第２の実施の形態の構成を説明するための正面断面図である。
【図５】図４の半導体装置を配線基板側から見た平面図である。
【図６】図４の半導体装置を第２半導体素子側から見た平面図である（モールドする前の状態）。
【図７】本発明に係る半導体装置の第３の実施の形態の構成を説明するための正面断面図である。
【図８】従来の半導体装置の構造を示す正面断面図である。
【符号の説明】
１０ 半導体装置
１２ 第２半導体素子
１４ 第２電極端子
１６ 第２ボンディングワイヤ
１８ 第２ボンディング部
２０ 第２配線パターン
２２ スルーホールビア
２４ 接着剤
２６ 樹脂封止剤
５２ 貫通穴
５４ 外部接続端子
５６ 第１ボンディング部
５８ 第１配線パターン
６０ 配線基板
６２ 第１電極端子
６４ 第１半導体素子
６６ 第１ボンディングワイヤ
６８ 樹脂
７２ ランド部

Claims (3)

  1. 貫通穴を有すると共に、ランド部と前記貫通穴の開口縁部に形成された第１ボンディング部とを備えた第１配線パターンが一方の面に形成された配線基板と、
    該配線基板の前記ランド部に接合された外部接続端子と、
    該配線基板の他方の面に電極端子形成面を対向させて、該電極端子形成面に形成された第１電極端子が前記貫通穴の内側となるように搭載され、貫通穴を通して第１電極端子と前記第１ボンディング部とが第１ボンディングワイヤにより電気的に接続された第１半導体素子と、
    前記貫通穴内部の第１ボンディングワイヤを封止する樹脂と、
    前記配線基板の他方の面に形成され、第２ボンディング部を備えると共に、配線基板を貫通するスルーホールビアによって前記第１配線パターン、前記第１ボンディング部または前記外部接続端子と電気的に接続された第２配線パターンと、
    前記第１半導体素子の背面に電極端子形成面を上にして搭載され、該電極端子形成面の周縁部に形成された第２電極端子と前記第２ボンディング部とが第２ボンディングワイヤにより電気的に接続された第２半導体素子とを有し、
    前記第１半導体素子、第２半導体素子および第２ボンディングワイヤを樹脂封止して成ることを特徴とする半導体装置。
  2. 前記配線基板の他方の面に形成され、第３ボンディング部を備えると共に、配線基板を貫通するスルーホールビアによって前記第１配線パターン、前記第１ボンディング部または前記外部接続端子と電気的に接続された第３配線パターンと、
    前記第２半導体素子の電極端子形成面に、周縁部に第３電極端子が形成された電極端子形成面を上にして搭載され、該第３電極端子と前記第３ボンディング部とが第３ボンディングワイヤにより電気的に接続された第３半導体素子とを有し、
    前記第３ボンディングワイヤは、前記第１半導体素子、第２半導体素子および第２ボンディングワイヤと共に樹脂封止されていることを特徴とする請求項１記載の半導体装置。
  3. 貫通穴が形成され、
    一方の面に、外部接続端子接続用のランド部と前記貫通穴の開口縁部に形成された第１ボンディング部とを備えた第１配線パターンが形成され、
    他方の面に、第２ボンディング部を備えると共に、前記一方の面から前記他方の面に貫通するスルーホールビアによって前記第１配線パターン、前記第１ボンディング部または前記外部接続端子と電気的に接続された第２配線パターンが形成されて成ることを特徴とする配線基板。
JP12191699A 1999-04-28 1999-04-28 半導体装置とそれに用いる配線基板 Expired - Fee Related JP3615672B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12191699A JP3615672B2 (ja) 1999-04-28 1999-04-28 半導体装置とそれに用いる配線基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12191699A JP3615672B2 (ja) 1999-04-28 1999-04-28 半導体装置とそれに用いる配線基板

Publications (2)

Publication Number Publication Date
JP2000315765A JP2000315765A (ja) 2000-11-14
JP3615672B2 true JP3615672B2 (ja) 2005-02-02

Family

ID=14823096

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12191699A Expired - Fee Related JP3615672B2 (ja) 1999-04-28 1999-04-28 半導体装置とそれに用いる配線基板

Country Status (1)

Country Link
JP (1) JP3615672B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8981574B2 (en) 2012-12-20 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208656A (ja) * 2001-01-11 2002-07-26 Mitsubishi Electric Corp 半導体装置
JP4571320B2 (ja) * 2001-02-02 2010-10-27 Ｏｋｉセミコンダクタ株式会社 半導体チップパッケージ
KR100713931B1 (ko) * 2006-03-29 2007-05-07 주식회사 하이닉스반도체 고속 및 고성능의 반도체 패키지
JP5149554B2 (ja) * 2007-07-17 2013-02-20 株式会社日立製作所 半導体装置
CN112864121A (zh) * 2021-01-14 2021-05-28 长鑫存储技术有限公司 芯片结构、封装结构及其制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8981574B2 (en) 2012-12-20 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package
US9633973B2 (en) 2012-12-20 2017-04-25 Samsung Electronics Co., Ltd. Semiconductor package

Also Published As

Publication number Publication date
JP2000315765A (ja) 2000-11-14

Similar Documents

Publication Publication Date Title
KR100608608B1 (ko) 혼합형 본딩패드 구조를 갖는 반도체 칩 패키지 및 그제조방법
JP4068336B2 (ja) 半導体装置
KR20010002214A (ko) 반도체패키지와 그 제조방법
JP2003017649A (ja) 半導体装置及び半導体モジュール
JPH1084069A (ja) ボトムリード型半導体パッケージ
JP3615672B2 (ja) 半導体装置とそれに用いる配線基板
JP2001177005A (ja) 半導体装置及びその製造方法
JPH11191574A (ja) 半導体装置
JPH10256472A (ja) 複数のｉｃチップを備えた半導体装置の構造
JP3466354B2 (ja) 半導体装置
JP2706699B2 (ja) 半導体モジュール
JP3136274B2 (ja) 半導体装置
KR20020028473A (ko) 적층 패키지
JP2917932B2 (ja) 半導体パッケージ
JPH0753989Y2 (ja) Ｉｃカード用モジュール
JPH11176876A (ja) 半導体装置
JPH05211276A (ja) マルチチップパッケージ
JPH0722755A (ja) 多層プリント配線板
JPH06140535A (ja) テープキャリアパッケージ型半導体装置
JPH07105601B2 (ja) 多層プリント配線板の製造方法
JPH0613535A (ja) 電子部品搭載装置
JP3405718B2 (ja) 半導体装置
JPH0629422A (ja) 混成集積回路装置
JP2003347448A (ja) 電子部品封入パッケージ並びにその製造方法
JPH04124867A (ja) 半導体パッケージ

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041026

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041101

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees