JPH11191574A - 半導体装置 - Google Patents

半導体装置

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JPH11191574A JP9359478A JP35947897A JPH11191574A JP H11191574 A JPH11191574 A JP H11191574A JP 9359478 A JP9359478 A JP 9359478A JP 35947897 A JP35947897 A JP 35947897A JP H11191574 A JPH11191574 A JP H11191574A
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Abstract

(57)【要約】 【課題】 チップ電極とバンプとの接続不良を防止す
る。 【解決手段】 一方の面に所望のパタンの配線２ａが形
成されたＴＡＢテープ２と、その他方の面に設置される
とともにチップ電極４を有する半導体チップ１とを備
え、配線２ａとチップ電極４とが、スルーホール中に形
成されたバンプ５，６を介して電気的に接続されてい
る。そして、半導体チップ１は、配線層３に接続された
２個以上のチップ電極４を有し、配線３は、２個以上の
チップ電極４のそれぞれに対向して設けられたバンプ
５，６を介して、チップ電極４と接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にチップ電極と配線基板上の配線との接続不良を
防止する半導体装置に関するものである。
【０００２】
【従来の技術】従来、チップサイズパッケージ（以下、
ＣＳＰ：Chip Size Packageという）と呼ばれ、パッケ
ージの大きさを、半導体チップの大きさとほとんど同じ
くらいになるまで小さくしたものがある。
【０００３】ところで、このようなＣＳＰには、半導体
チップを搭載するためのインターポーザの種類に応じて
複数の形態があり、その中の一つにフィルムキャリアを
用いたものがある。ところが、インターポーザにフィル
ムキャリアを用いた場合、フィルムキャリア上の配線
と、半導体チップに設けられたチップ電極とを熱圧着に
よって接続すると、接続後に生じた応力によって接続部
が離れて電気的にオープンしてしまうことがあった。
【０００４】図７は、従来からある一般的なＣＳＰの構
成を示す斜視図である。同図に示すように、半導体チッ
プ１とＴＡＢテープ２とは、大きさがそれぞれほぼ等し
く、半導体チップ１はフィルムキャリアであるＴＡＢテ
ープ２の上に設置されている。この半導体チップ１のＡ
ｌ製のチップ電極（図示せず）は、ＴＡＢテープ２に開
口されたスルーホール中のバンプ（図示せず）を介して
バンプ９と電気的に接続されている。そして、半導体チ
ップ１の全体は、エポキシ等からなる封止樹脂８によっ
て封止されている。
【０００５】図８は、図７のVIII-VIII'線における断面
図を示す。同図において、図７における同一または同等
のものには、同一符号を付しており、ＴＡＢテープ２は
ベースとなるポリイミドテープ２ｂと、その上に形成さ
れた銅箔からなる配線２ａとから構成されており、半導
体チップ１を搭載するためのフィルムキャリア（配線基
板）として機能する。
【０００６】配線２ａは、ポリイミドテープ２ｂ上に予
め形成された所望の配線パタンであり、バンプ６はポリ
イミドテープ２ｂに開口されたスルーホール中に銅を蒸
着することによって形成されている。そして、バンプ６
の露出した表面には、ＮｉまたはＡｕ等からなるバンプ
５がメッキによってさらに形成されている。一方、チッ
プ電極４は半導体チップ１中の配線層３に電気的に接続
されており、半導体チップ１の表面は、このチップ電極
４が露出するようにしてチップカバー膜１２によって覆
われている。
【０００７】以上のようにして作られたフィルムキャリ
アは、半導体パッケージの組立において次のようにして
用いられる。まず、バンプ５とチップ電極４とが対向す
るようにして位置合わせをしてから、バンプ６直上の配
線２ａをボンディングツールにより、超音波振動や熱を
加えながら押圧する。すると、バンプ５は変形して接触
面でＡｕ・Ａｌ合金が形成され、チップ電極４とバンプ
５とは熱圧着される。また、半導体チップ１とチップカ
バー膜１２とは接着材１１によって接着され、以上の結
果、半導体パッケージができあがる。なお、露出してい
る配線２ａ等の表面にはソルダーレジスト１０が塗布さ
れ、腐食等から保護されている。
【０００８】
【発明が解決しようとする課題】しかしながら、従来に
おいてはバンプ５とチップ電極４との熱圧着して接続し
た後に、ＴＡＢテープ２等の応力によってその接続部が
離れてしまい、組立後の検査においてオープン不良が発
見されるという問題点があった。本発明は、このような
課題を解決するためのものであり、チップ電極とバンプ
との接続不良を防止した半導体装置を提供することを目
的とする。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、請求項１に係る本発明の半導体装置は、一方
の面に所望のパタンの配線が形成された配線基板と、上
記配線基板の他方の面に設置されるとともにチップ電極
を有する半導体チップとを備え、上記配線と上記チップ
電極とが、上記配線基板のスルーホール中に形成された
バンプを介して電気的に接続された半導体装置におい
て、上記半導体チップは、この半導体チップ中の同一配
線層に接続された２個以上のチップ電極を有し、上記配
線基板の一の配線は、上記２個以上のチップ電極のそれ
ぞれに対向して設けられたバンプを介して、上記チップ
電極と接続されたものである。また、請求項２に係る本
発明の半導体装置は、一方の面に所望のパタンの配線が
形成された配線基板と、上記配線基板の上記一方の面に
設置されるとともにチップ電極を有する半導体チップと
を備え、上記配線と上記チップ電極とが、バンプを介し
て電気的に接続された半導体装置において、上記半導体
チップは、この半導体チップ中の同一配線層に接続され
た２個以上のチップ電極を有し、上記配線基板の一の配
線は、上記２個以上のチップ電極のそれぞれに対向して
設けられたバンプを介して、上記チップ電極と接続され
たものである。また、請求項３に係る本発明の半導体装
置は、請求項１または２において、上記チップ電極は、
上記半導体チップの縁から上記半導体チップの内側にか
けて配列されていることを特徴とする半導体装置。ま
た、請求項４に係る本発明の半導体装置は、請求項１ま
たは２において、上記チップ電極は、上記半導体チップ
の縁と平行に配列され、上記配線は、少なくとも１箇所
が折れ曲がったものである。また、請求項５に係る本発
明の半導体装置は、請求項１または２において、上記チ
ップ電極は、上記半導体チップの縁と平行に配列され、
上記配線は、その先端の幅が上記配列されたチップ電極
の間隔以上である。また、請求項６に係る本発明の半導
体装置は、請求項１または２において、上記チップ電極
は、上記半導体チップの接地端子、電源端子または信号
端子の少なくとも何れか一つである。このように構成す
ることにより本発明は、同一配線層に対して少なくとも
２組のチップ端子およびバンプを備えているため、仮に
１箇所の接続が離れてしまってもその他の箇所で接続さ
れており、オープン不良を生じにくいという効果を有す
る。
【００１０】
【発明の実施の形態】次に、本発明の一つの実施の形態
について図を用いて説明する。図１は、本発明の一つの
実施の形態を示す平面図である。同図において、図８に
おける同一または同等の部品には同一符号を付してお
り、半導体チップ１の同一配線層３には２個のチップ電
極４（例えば、Ａｌで作られている）が接続されてい
る。一方、これらのチップ電極４は、何れともＴＡＢテ
ープ２上の同一配線２ａに接続され、また配線２ａの末
端にはバンプを取り付けるためのパッド２ｃが形成され
ている。なお、配線２ａは銅で形成された所望パタンの
配線である。
【００１１】ここで、図１に係る半導体装置の製造工程
について説明する。図２は、図１のII-II'線における断
面図であり、図１に係る半導体装置の製造工程を示す。
同図において、図１における同一または同等の部品には
同一符号を付しており、図２（ａ），（ｂ）はそれぞれ
製造工程の各段階を示している。
【００１２】まず、図２（ａ）において、フィルムキャ
リアであるＴＡＢテープ２は、ベースとなるポリイミド
テープ２ｂと、その上に形成された銅箔からなる配線２
ａとから構成されている。そして、バンプ５とチップ電
極４とを位置合わせしてからバンプ６直上の配線２ａを
２個のボンディングツール７によって超音波振動や熱を
加えながら押圧して、半導体チップ１をＴＡＢテープ２
上に搭載する。
【００１３】すると、図２（ｂ）に示すように、加わっ
た圧力によってバンプ５が変形し、接触面ではＡｕ・Ａ
ｌ合金が形成され、２組のバンプ５とチップ電極４とは
互いに熱圧着される。なお、より強い接合強度を望むの
で有れば、３箇所以上にバンプ５，６およびそれらに対
応するチップ電極４を設けてもよいことは明らかであ
る。
【００１４】図３は、図１に係る構造を用いた半導体パ
ッケージを示す断面図である。同図において、図１にお
ける同一または同等の部品には同一符号を付しており、
配線２ａはバンプ５，６を介して、２箇所でチップ電極
４と接続されている。そして、配線２ａの末端にはパッ
ド２ｃが形成され、このパッド２ｃには実装基板と接続
するためのバンプ９が設けられている。
【００１５】次に、本発明のその他の実施の形態につい
て説明する。図４，５は、本発明のその他の実施の形態
を示す平面図である。同図において、図３における同一
または同等の部品には同一符号を付しており、これらの
実施の形態においては、同一配線層３に接続された２個
のチップ電極４が半導体チップ１の縁に対して平行に配
列されている点に特徴がある。
【００１６】このような場合、図１に記載したような直
線状の配線２ａの代わりに、先端の一部を折り曲げた
（ここでは９０゜）配線２ａ（図４）を用いたり、先端
の幅をチップ電極４の間隔よりも広くした配線２ａ（図
５）を用いたりして、２個のチップ電極４に配線２ａを
接合する。もちろん、配線２ａとチップ電極４とは、バ
ンプを介して接続される。
【００１７】なお、本発明は半導体チップ１に設けられ
ているあらゆる端子、すなわち電源端子（ＶＣＣ）、接
地端子（ＧＮＤ）、信号端子に適用できることは明らか
である。特に、接地端子に関して述べると以下のような
効果が得られることがわかる。
【００１８】すなわち、通常、電源端子および接地端子
は複数設けられており、１箇所程度オープン不良を起こ
しても実際の機能として支障をきたすことはない。しか
し、ユーザによる製品の受け入れ検査においては、１箇
所でもオープン不良が生じると、技術力等に対する信用
問題が生じることがある。そこで、上記に記載したよう
な本発明を少なくとも電源端子や接地端子のみについて
だけでも適用しておけば、このような事態を回避するこ
とができる。もちろん、チップ電極の占有面積が大きく
なってしまうという若干のデメリットはあるが、電源端
子や接地端子にのみに用いるのであればそれほど問題と
はならないし、また確実な接続が得られるので占有面積
を多少犠牲にしてでも適用する価値はある。
【００１９】また、上記実施の形態においては、半導体
チップ１の裏面に搭載した例について述べたが、配線２
ａとバンプ５とを向かい合わせるようにしたものにおい
ても、本発明を適用できることは明らかであり、例えば
図６に示されるような構成となる。
【００２０】
【発明の効果】以上説明したように本発明は、配線基板
上の配線と、半導体チップの同一配線層に接続された２
個以上のチップ電極とを接続するようにしたので、仮に
１箇所の接続が離れてしまってもその他の箇所で接続さ
れているため、オープン不良を生じにくいという効果を
有する。
【図面の簡単な説明】
【図１】 本発明の一つの実施の形態を示す平面図であ
る。
【図２】 図１に係る半導体装置の製造工程を示す断面
図である。
【図３】 図１の構成を採用したパッケージを示す部分
断面図である。
【図４】 本発明のその他の実施の形態を示す平面図で
ある。
【図５】 本発明のその他の実施の形態を示す平面図で
ある。
【図６】 本発明のその他の実施の形態を示す部分断面
図である。
【図７】 一般的なＣＳＰの構成を示す斜視図である。
【図８】 図７のVIII-VIII'線における部分断面図。
【符号の説明】
１…半導体チップ、２…ＴＡＢテープ、２ａ…配線、２
ｂポリイミドテ−プ、、２ｃ…パッド、３…配線層、４
…チップ電極、５，６，９…バンプ、７…ボンディング
ツール、８…封止樹脂、１０…ソルダーレジスト、１１
…接着材、１２…チップカバー膜。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 一方の面に所望のパタンの配線が形成さ
    れた配線基板と、前記配線基板の他方の面に設置される
    とともにチップ電極を有する半導体チップとを備え、前
    記配線と前記チップ電極とが、前記配線基板のスルーホ
    ール中に形成されたバンプを介して電気的に接続された
    半導体装置において、 前記半導体チップは、この半導体チップ中の同一配線層
    に接続された２個以上のチップ電極を有し、 前記配線基板の一の配線は、前記２個以上のチップ電極
    のそれぞれに対向して設けられたバンプを介して、前記
    チップ電極と接続されていることを特徴とする半導体装
    置。
  2. 【請求項２】 一方の面に所望のパタンの配線が形成さ
    れた配線基板と、前記配線基板の前記一方の面に設置さ
    れるとともにチップ電極を有する半導体チップとを備
    え、前記配線と前記チップ電極とが、バンプを介して電
    気的に接続された半導体装置において、 前記半導体チップは、この半導体チップ中の同一配線層
    に接続された２個以上のチップ電極を有し、 前記配線基板の一の配線は、前記２個以上のチップ電極
    のそれぞれに対向して設けられたバンプを介して、前記
    チップ電極と接続されていることを特徴とする半導体装
    置。
  3. 【請求項３】 請求項１または２において、 前記チップ電極は、前記半導体チップの縁から前記半導
    体チップの内側にかけて配列されていることを特徴とす
    る半導体装置。
  4. 【請求項４】 請求項１または２において、 前記チップ電極は、前記半導体チップの縁と平行に配列
    され、 前記配線は、少なくとも１箇所が折れ曲がっていること
    を特徴とする半導体装置。
  5. 【請求項５】 請求項１または２において、 前記チップ電極は、前記半導体チップの縁と平行に配列
    され、 前記配線は、その先端の幅が前記配列されたチップ電極
    の間隔以上であることを特徴とする半導体装置。
  6. 【請求項６】 請求項１または２において、 前記チップ電極は、前記半導体チップの接地端子、電源
    端子または信号端子の少なくとも何れか一つであること
    を特徴とする半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791195B2 (en) 2000-04-24 2004-09-14 Nec Electronics Corporation Semiconductor device and manufacturing method of the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6077766A (en) * 1999-06-25 2000-06-20 International Business Machines Corporation Variable thickness pads on a substrate surface
US7253510B2 (en) 2003-01-16 2007-08-07 International Business Machines Corporation Ball grid array package construction with raised solder ball pads
KR100510518B1 (ko) * 2003-01-30 2005-08-26 삼성전자주식회사 반도체 장치 및 반도체 장치의 패키지 방법
KR100541649B1 (ko) * 2003-09-03 2006-01-11 삼성전자주식회사 테이프 배선 기판과 그를 이용한 반도체 칩 패키지
KR100608364B1 (ko) * 2004-04-29 2006-08-08 주식회사 하이닉스반도체 반도체 칩 패키지
KR100805289B1 (ko) * 2005-08-22 2008-02-20 세이코 엡슨 가부시키가이샤 전기 영동 장치 및 전자 기기
TWM524553U (zh) * 2016-03-21 2016-06-21 Team Expert Man Consulting Service Ltd 半導體封裝結構

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
JPH0563029A (ja) * 1991-09-02 1993-03-12 Fujitsu Ltd 半導体素子
US5548091A (en) * 1993-10-26 1996-08-20 Tessera, Inc. Semiconductor chip connection components with adhesives and methods for bonding to the chip
JP2833996B2 (ja) * 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
US5635761A (en) * 1994-12-14 1997-06-03 International Business Machines, Inc. Internal resistor termination in multi-chip module environments
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
US5707894A (en) * 1995-10-27 1998-01-13 United Microelectronics Corporation Bonding pad structure and method thereof
US5844317A (en) * 1995-12-21 1998-12-01 International Business Machines Corporation Consolidated chip design for wire bond and flip-chip package technologies
KR0182510B1 (ko) * 1996-02-17 1999-04-15 김광호 탭 테이프를 적용한 칩 스케일 패키지
US5686764A (en) * 1996-03-20 1997-11-11 Lsi Logic Corporation Flip chip package with reduced number of package layers
US5925930A (en) * 1996-05-21 1999-07-20 Micron Technology, Inc. IC contacts with palladium layer and flexible conductive epoxy bumps
US5952726A (en) * 1996-11-12 1999-09-14 Lsi Logic Corporation Flip chip bump distribution on die
US6441487B2 (en) * 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
US6064114A (en) * 1997-12-01 2000-05-16 Motorola, Inc. Semiconductor device having a sub-chip-scale package structure and method for forming same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791195B2 (en) 2000-04-24 2004-09-14 Nec Electronics Corporation Semiconductor device and manufacturing method of the same

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